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明細書 :電圧制御発振器

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4172026号 (P4172026)
公開番号 特開2005-311578 (P2005-311578A)
登録日 平成20年8月22日(2008.8.22)
発行日 平成20年10月29日(2008.10.29)
公開日 平成17年11月4日(2005.11.4)
発明の名称または考案の名称 電圧制御発振器
国際特許分類 H03K   3/354       (2006.01)
H03K   3/03        (2006.01)
FI H03K 3/354 C
H03K 3/03
請求項の数または発明の数 1
全頁数 15
出願番号 特願2004-123980 (P2004-123980)
出願日 平成16年4月20日(2004.4.20)
審査請求日 平成18年6月5日(2006.6.5)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】井上 浩
【氏名】宮前 亨
個別代理人の代理人 【識別番号】100091306、【弁理士】、【氏名又は名称】村上 友一
審査官 【審査官】石田 勝
参考文献・文献 特開平08-242146(JP,A)
特開平06-152334(JP,A)
特開昭62-195911(JP,A)
調査した分野 H03K 3/26-3/36
H03K 3/00-3/22
特許請求の範囲 【請求項1】
奇数個の反転素子をループ状に縦続接続したリング発振器回路と、
前記リング発振回路を構成する第1段目の前記反転素子の出力側に設けられて、P型トランジスタpとN型トランジスタnを対称形に接続し、前記P型トランジスタpのゲートが電源線との間に設けた可変直流電源に接続し制御電圧が印加され、前記N型トランジスタnのゲートがGND線との間に設けた可変直流電源に接続し制御電圧が印加されて、前記制御電圧に応じて抵抗値が変化する可変抵抗部と、
第2段目の前記反転素子の入力端子と前記可変抵抗部との間と、前記第1段目の反転素子の入力端子とを接続した帰還ループに設けたコンデンサと、
を有し、
前記コンデンサは、前記可変抵抗部とともに前記制御電圧に応じて前記可変抵抗部の抵抗値を変えることにより出力電圧の減衰状態を変化させて発振周波数を線形に変化させるCR微分回路を形成したことを特徴とする電圧制御発振器。
発明の詳細な説明 【技術分野】
【0001】
本発明は、印加する電圧に応じて発振周波数を変えることができる電圧制御発振器に係り、特にインバータなどの反転素子の奇数個をループ状に接続したリング発振回路を有する電圧制御発振器に関する。
【背景技術】
【0002】
図11は、従来のリング発振回路を示したものである。リング発振回路10は、反転素子であるインバータ12(12a~12n)の複数を縦続に接続し、最終段のインバータ12nの出力を初段(第1段目)のインバータ12aの入力側に帰還させている。ただし、インバータ12の数nは、2以上の奇数である。
【0003】
このようなリング発振回路10は、例えば、第1段目のインバータ12aの入力が‘H’であるとすると、インバータ12aの出力(第2段目のインバータ12bの入力)が‘L’となり、第2段目のインバータ12b(図示せず)の出力(第3段目のインバータの入力)が‘H’となる。そして、リング発振回路10は、インバータ12が奇数個縦続接続してあるため、最終段のインバータ12nの出力が‘L’となる。最終段のインバータ12nの出力は、第1段目のインバータ12aの入力側に帰還され、インバータ12aに外部から入力するパルスの‘L’と位相が同期する。このため、リング発振回路10は、インバータ12が‘H’と‘L’とを交互に繰り返して出力し、発振が持続される。このリング発振回路10は、発振周波数f0が各インバータ12の遅延時間の和によって決定される。発振周波数f0は、インバータ12の総数をn、各インバータ12の遅延時間をDdelとすると、次の数式1によって求めることができる。
【数1】
JP0004172026B2_000002t.gif

【0004】
各インバータ12が図12に示したように、P型トランジスタ14とN型トランジスタ16とを対称形に接続したCMOSによって構成してある場合、インバータ12の遅延時間Ddelは、図13(1)、(2)に示したように、インバータ12の出力の静電容量(浮遊容量+次段のインバータ12の入力容量)をCout、P型トランジスタ14を流れる充電電流をIchar、N型トランジスタ16を流れる放電電流をIdischとすると、
【数2】
JP0004172026B2_000003t.gif
と表すことができる。
【0005】
ここで、I=Ichar=Idischであるとすると、遅延時間Ddelは、
【数3】
JP0004172026B2_000004t.gif
となる。そこで、数式3を数式1に代入すると、
【数4】
JP0004172026B2_000005t.gif
となる。
【0006】
すなわち、リング発振回路10は、発振周波数f0がインバータ12を流れる電流Iに依存しており、電流Iを制御することによって、発振周波数f0を制御することができる。このため、リング発振回路を用いた従来の電圧制御発振器(Voltage Controlled Oscillator:VOC)は、一般に制御電圧VCを電流Iに変換して発振周波数f0を制御するようにしている。図14は、リング発振回路を用いた従来の電圧制御発振器(VCO)の一例を示したものである。
【0007】
図14において、電圧制御発振器20は、2以上の奇数であるn個のインバータ12(12a~12n)を有している。そして、これらのインバータ12は、縦続接続されていて、最終段であるn段目のインバータ12nの出力側が、第1段目のインバータ12aの入力側に接続されてループを形成しており、インバータ12nの出力がインバータ12aの入力側に帰還されるリング発振回路を構成している。
【0008】
各インバータ12は、同じに形成してあって、一対のP型トランジスタP1、P2、と一対のN型トランジスタN1、N2を有していて、これらが対称形に接続してある。すなわち、インバータ12は、P型トランジスタP1のソースが電源線Vddに接続してあって、P型トランジスタP1のドレインにP型トランジスタP2のソースが接続してある。そして、P型トランジスタP2のドレインには、N型トランジスタN1のドレインが接続してあり、N型トランジスタN1のソースにN型トランジスタN2のドレインが接続してある。N型トランジスタN2のソースは、GND線を介して接地してある。
【0009】
各P型トランジスタP1のゲートは、電源線Vddとの間に設けた可変直流電源22のマイナス側に接続してあって、制御電圧VCが印加される。また、各N型トランジスタN2のゲートは、GND線との間に設けた可変直流電源24のプラス側に接続してあって、制御電圧VCが印加される。P型トランジスタP2とN型トランジスタN1とは、インバータ本体であるCMOSインバータ(反転素子)を構成していて、両者のゲートが相互に接続してある。また、両者の相互に接続したドレインが出力端子となっていて、次段のP型トランジスタP2とN型トランジスタN1とのゲートに接続してある。そして、最終段のP型トランジスタP2とN型トランジスタN1とのドレインが第1段目のP型トランジスタP2とN型トランジスタN1とのゲートに接続してある。なお、P型トランジスタP1のゲートに印加される制御電圧Vcは、N型トランジスタN2のゲートに印加される制御電圧Vcのアナログ反転電圧である。
【0010】
このようになっている従来の電圧制御発振器20は、数式4に示したように、発振周波数f0がインバータ12を流れる電流Iに応じて変化する。そして、電圧制御発振器20は、所定の発振周波数f0を得る場合、各インバータ12の電流Iを制御しているため、理論上は発振周波数f0を充分広範囲に変化させることができる。しかし、実際は、電流Iを小さくしすぎると、各インバータ12が電源から浮いた状態となり、インバータとしての動作を行なわせることができなくなる。図15は、図14に示した電圧制御発振器20において、インバータ12が3段(n=3)の場合における制御電圧VCに対する発振周波数f0の特性のシミュレーション結果を示したものである。
【0011】
図15の横軸はVを単位とした制御電圧VCを示し、縦軸はMHzを単位とした発振周波数f0を示している。図15に示されているように、上記の電圧制御発振器20は、制御電圧VCが2.8V以下になると電流Iが小さいため、P型トランジスタP1、N型トランジスタN2がまだ飽和領域であるにもかかわらず発振しなくなる。そこで、特許文献1には、制御電圧VCによって制御される各段のN型トランジスタN2のソース-ドレイン間と並列にN型トランジスタを接続し、この接続したN型トランジスタのゲート電圧をソース電圧より高くして、常時オンにすることにより、制御電圧VCが低い低周波数においても発振できるようにした電圧制御発振器が提案されている。

【特許文献1】特開平5-191221号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
しかし、上記特許文献1に記載の電圧制御発振器は、制御電圧VCによって制御されるN型トランジスタと並列に接続したN型トランジスタが常時オンとなるようにして、単に制御電圧の低い領域でも発振が止まらないようにしているだけである。このため、特許文献1に記載の電圧制御発振器は、制御電圧の低い領域においては制御電圧の大きさに関係なく発振するため、発振周波数の制御できる範囲が従来と変わらないか、それ以下となってしまうと考えられる。すなわち、特許文献1に記載の電圧制御発振器は、特許文献1の図3に示されているように、制御電圧の低い領域において、制御電圧による発振周波数の制御をすることができず、制御電圧によって変化する発振周波数の線形性が失われ、制御電圧に対して線形に変化させうる発振周波数の範囲が狭くなる

【0013】
本発明は、前記従来技術の欠点を解決するためになされたもので、制御電圧に応じて発振周波数を広範囲に線形に変化させることができるようにすることを目的としている。
【課題を解決するための手段】
【0014】
上記の目的を達成するために、本発明に係る電圧制御発振器は、奇数個の反転素子をループ状に縦続接続したリング発振器回路と、前記リング発振回路を構成する第1段目の前記反転素子の出力側に設けられて、P型トランジスタpとN型トランジスタnを対称形に接続し、前記P型トランジスタpのゲートが電源線との間に設けた可変直流電源に接続し制御電圧が印加され、前記N型トランジスタnのゲートがGND線との間に設けた可変直流電源に接続し制御電圧が印加されて、前記制御電圧に応じて抵抗値が変化する可変抵抗部と、第2段目の前記反転素子の入力端子と前記可変抵抗部との間と、前記第1段目の反転素子の入力端子とを接続した帰還ループに設けたコンデンサと、を有し、前記コンデンサは、前記可変抵抗部とともに前記制御電圧に応じて前記可変抵抗部の抵抗値を変えることにより出力電圧の減衰状態を変化させて発振周波数を線形に変化させるCR微分回路を形成したことを特徴としている。前記可変抵抗部は、電圧によって抵抗値が変えられるものであればよく、バイポーラトランジスタや電界効果トランジスタ(FET)などの増幅素子であってもよく、CMOSによって構成することができる。
【発明の効果】
【0015】
上記のようになっている本発明は、第1段目の反転素子の出力側に設けた可変抵抗部と、帰還ループに設けたコンデンサとによってCR微分回路が形成される。このため、第1段目の反転素子の入力側に矩形波の電圧が入力すると、第2段目の入力側にCR微分回路の出力電圧が印加される。そして、CR微分回路の出力電圧が減衰して第2段目の反転素子の出力が反転する閾値電圧まで低下(または上昇)すると、第2段目の反転素子の出力が反転し、この反転した出力に基づいて最終段の反転素子の反転した出力が第1段目の反転素子の入力側に帰還させる。
【0016】
例えば、第1段目の反転素子の入力が‘H’である場合、CR微分回路の出力電圧が‘H’となって、第2段目の反転素子の入力側に‘H’が印加され、第2段目の反転素子の出力が‘L’となる。そして、CR微分回路の出力電圧が第2段目の反転素子の閾値以下に低下すると、第2段目の反転素子の出力が‘H’となり、最終段の反転素子の出力が‘L’となって第1段目の反転素子の入力側に帰還される。このため、CR微分回路の出力電圧が‘L’となり、これが減衰(上昇)して第2段目の反転素子の閾値電圧以上になると第2段目の出力が‘L’に変化して最終段の出力が‘H’に変化する。以下同様にして発振が行なわれる。そして、可変抵抗部の抵抗値が変化すると、CR微分回路の時定数CRが変化する。このため、制御電圧に応じて可変抵抗部の抵抗値を変えることにより、CR微分回路の出力電圧の減衰状態が変化するため、リング発振回路の発振周波数を変えることができる。しかも、制御電圧によって反転素子を流れる電流を制御するものではないため、制御電圧の低い領域においても発振させることができ、制御電圧に応じて発振周波数を広範囲に線形に変化させることができる。
【0017】
可変抵抗部をCMOSによって形成すると、CMOSのゲートに印加する電圧に応じて、CMOSの出力抵抗の値を容易に、精度よく変えることができ、発振周波数の制御を高精度に行なうことができる。
【発明を実施するための最良の形態】
【0018】
本発明に係る電圧制御発振器の好ましい実施の形態を、添付図面に基づいて詳細に説明する。
図1は、本発明の原理を説明するリング発振回路の回路図であって、3つのインバータをループ状に縦続接続して形成した例を示している。図1において、リング発振回路30は、3つの反転素子であるインバータ32(32a~32c)を有している。リング発振回路30は、第1段目のインバータ32aの出力側に抵抗Rが設けてあって、インバータ32aの出力が抵抗Rを介して第2段目のインバータ32bに入力するようになっている。また、第2段目のインバータ32bの出力端子には、最終段となる第3段目のインバータ32cの入力端子が接続してある。最終段のインバータ32cの出力端子と第1段目のインバータ32aの入力端子とは、第1帰還ループ34によって接続してある。すなわち、リング発振回路30は、3つのインバータ32がループを形成するように縦続接続されていて、インバータ32cの出力が第1段目のインバータ32aの入力側に帰還されるようになっている。
【0019】
第2段目のインバータ32bの入力端子と抵抗Rとの間と、第1段目のインバータ32aの入力端子との間には、第2帰還ループ36が形成してあって、この第2帰還ループ36にコンデンサCが設けてある。このコンデンサCは、抵抗RとともにCR微分回路(単に微分回路ということがある)38を構成している。
【0020】
図2は、上記のようになっているリング発振回路30のA点とB点、すなわち第2段目のインバータ32bの入力端子と第1段目のインバータ32aの入力端子における電圧波形の一例を示したものである。図2の横軸は、時間を示しており、単位がμsである。また、縦軸は電圧であって、単位がVである。そして、図中の一点鎖線は、A点におけるCR微分回路38の出力電圧波形、実線はB点における電圧波形、すなわちインバータ32cの出力波形である。
【0021】
図2の実線に示したように、時刻t1においてB点にインバータ32cの出力した矩形状の‘H’(電圧Vdd)が入力したとすると、インバータ32aの出力は‘L’になり、A点は抵抗R、インバータ32aを介して接地される。このため、コンデンサCと抵抗RとはCR微分回路38を形成し、A点の電圧波形がVth+Vddをピーク値とする一点鎖線のようになる。このため、第2段目のインバータ32bには‘H’が入力する。したがって、インバータ32bの出力が‘L’となり、インバータ32cの出力が‘H’となる。なお、Vthはインバータ32が反転動作をする閾値電圧であり、Vddは電源電圧である。
【0022】
A点の電圧は、抵抗R、インバータ32aを介する放電によって一点鎖線のように減衰し、時刻t2において閾値電圧Vth以下になると、インバータ32bの出力が反転して‘H’となる。このため、インバータ32cの出力が‘L’に変わり、B点の電圧が‘L’になって、A点における微分回路38の出力電圧がVth-Vddとなる。この微分回路38の出力電圧は、抵抗R、インバータ32aを構成しているP型トランジスタを介して放電され、電圧が一点鎖線に示したように減衰(上昇)する。そして、時刻t3においてインバータ32bの入力端子の電圧が閾値電圧Vth以上に上昇すると、インバータ32bの入力が‘H’となって出力が‘L’に反転し、インバータ32cが‘H’を出力する。以下、同様にしてリング発振回路30は、インバータ32cが‘H’と‘L’とを交互に出力して発振する。このリング発振回路30の発振周期Tは、図2に示したように、インバータ32bの出力が‘L’から‘H’に反転する時間T1と、‘H’から‘L’に反転する時間T2との和であって、CR微分回路38の時定数CRによって定まる。
【0023】
図3(1)に示したような一般的なCR微分回路40は、入力電圧Viが同図(2)に示したように矩形状のパルスである場合、出力電圧Voが同図(3)のように変化する。この出力電圧Voは、周知のように、
【数5】
JP0004172026B2_000006t.gif
と表される。したがって、ピーク電圧がVth+Vddである図2に示した微分回路38の出力電圧が、閾値電圧Vthまで低下する時間T1、すなわちインバータ32bの入力電圧がVth以下となる時間T1は、第1段目のインバータ32aの出力抵抗をR0、インバータ32aの出力側に接続した抵抗をRとすると、
【数6】
JP0004172026B2_000007t.gif
【数7】
JP0004172026B2_000008t.gif
となる。
【0024】
また、微分回路38の出力電圧のピークがVth-Vddである場合、インバータ32bの入力電圧がVth以上になる時間T2は、
【数8】
JP0004172026B2_000009t.gif
【数9】
JP0004172026B2_000010t.gif
となる。ここで、R=0、Vth=Vdd/2となるように設定すると、周期Tは、
【数10】
JP0004172026B2_000011t.gif
として求められる。したがって、発振周波数f0は、
【数11】
JP0004172026B2_000012t.gif
となる。
【0025】
すなわち、数式11においてインバータの出力抵抗R0を可変にして抵抗値を変化させると、発振周波数f0を変えることができる。そこで、本発明は、リング発振回路30の第1段目インバータの出力抵抗R0を、制御電圧VCによって変えられるように構成して電圧制御発振器を形成した。そして、本願発明者等は、図4に示したような、MOSの静特性の飽和領域を利用することにより、制御電圧VCによって出力抵抗R0を可変できるインバータを提案し、そのインバータを用いて電圧制御発振器を形成した。
【0026】
図4(1)は、可変抵抗部を有するインバータの回路図であり、(2)、(3)はその動作の説明図である。インバータ50は、インバータ本体52がP型トランジスタp1とN型トランジスタn1とによって構成してある。P型トランジスタp1は、ソースが電源線Vddに接続してある。また、N型トランジスタn1は、ソースがGND線に接続してある。そして、P型トランジスタp1のゲートとN型トランジスタn1のゲートとは、入力端子に接続してあって、入力電圧Viが入力するようになっている。
【0027】
インバータ本体52の出力部となるP型トランジスタp1のドレインと、N型トランジスタn1のドレインとの間には、可変抵抗部R0が設けてある。可変抵抗部R0は、実施形態の場合、P型トランジスタp2とN型トランジスタn2を対称形に接続したCMOSによって構成してある。そして、可変抵抗部R0のP型トランジスタp2は、ソースがインバータ本体52を構成しているP型トランジスタp1のドレインに接続してあり、ドレインが可変抵抗部R0のN型トランジスタn2のドレインに接続してある。N型トランジスタn2のソースは、インバータ本体52を構成しているN型トランジスタn1のドレインに接続してある。そして、P型トランジスタp2とN型トランジスタn2との接続部が出力端子となり、出力電圧VOを出力する。
【0028】
このようになっているインバータ50は、可変抵抗部R0に制御電圧VCが印加されている状態において、入力電圧Viが‘L’である場合、P型トランジスタp1がオンし、N型トランジスタn1がオフとなる。このため、インバータ50は、出力端子が可変抵抗部R0のP型トランジスタp2とインバータ本体52のP型トランジスタp1とを介して電源線Vddに接続され、出力電圧VOが‘H’となる。したがって、インバータ50の出力抵抗は、図4(2)に示したように、P型トランジスタp1の抵抗Rpと、P型トランジスタp2の抵抗Rf-pとの和となる。
【0029】
一方、入力電圧Viが‘H’である場合、インバータ本体52のP型トランジスタp1がオフとなり、N型トランジスタn1がオンする。このため、インバータ50の出力端子は、可変抵抗部R0のN型トランジスタn2、インバータ本体52のN型トランジスタn1を介してGND線に接続され、出力電圧Voが‘L’となる。したがって、インバータ50の出力抵抗は、図4(3)に示したように、N型トランジスタn1の抵抗Rnと、N型トランジスタn2の抵抗Rf-nとの和となる。そこで、Rp≪Rf-p、Rn≪Rf-n、R0f=Rf-p=Rf-nとなるように設計する。
【0030】
このような特性を有するインバータ50を用いて形成した電圧制御発振器の例を図5に示す。図5に示した電圧制御発振器60は、インバータ50とインバータ62a、62bとを有しており、これらがループ状に接続されてリング発振回路64を形成している。インバータ50は、電圧制御発振器60の第1段目を構成していて、出力端子となる可変抵抗部RofのP形トランジスタp2のドレインと、N型トランジスタn2のドレインとが2段目のインバータ62aの入力端子に接続してある。第2段目と第3段目(最終段)のインバータ62(62a、62b)は、それぞれP型トランジスタp1とN型トランジスタn1とを対称形に接続したCMOSによって構成してある。
【0031】
各インバータ50、62は、P型トランジスタp1のソースが電源線Vddに接続してあり、N型トランジスタn1のソースがGND線に接続してある。そして、最終段のインバータ62bの出力が第1帰還ループ65を介して第1段面のインバータ50のインバータ本体52の入力側に帰還されるようになっている。また、インバータ50は、可変抵抗部R0fのP型トランジスタp2のゲートが電源線Vddとの間に設けた可変直流電源66に接続してあって、制御電圧VCが印加され、N型トランジスタn2のゲートがGND線との間に設けた可変直流電源68に接続してあって、制御電圧VCが印加される。
【0032】
第1段目のインバータ50の出力端子となる可変抵抗部R0fと第2段目のインバータ62aの入力端子との間と、第1段目のインバータ50の入力端子、すなわちインバータ本体52を形成しているMOSトランジスタのゲートとの間に、第2帰還ループ70が形成してある。この第2帰還ループ70には、コンデンサCが設けてある。このコンデンサCは、インバータ50の可変抵抗部R0fとともにCR微分回路を形成する。
【0033】
このように構成した電圧制御発振器60における発振周波数f0の理論式は、上記と同様にして求められ、
【数12】
JP0004172026B2_000013t.gif
となる。
【0034】
図6は、電圧制御発振器60の周波数制御特性を示したものである。図6は、横軸がVを単位とした制御電圧VCであって、縦軸がMHzを単位とした発振周波数f0である。そして、図中の●は図6に示した実施の形態(実施例)の周波数制御特性であり、○が図14に示した従来例の周波数制御特性である。図6から明らかなように、実施例の電圧制御発振器60は、回路の構成上、発振周波数の低い範囲でもインバータが電源から浮くことがないため、発振周波数f0を従来例に比較して、制御電圧に応じて広範囲にわたって可変することができる。しかも、発振周波数f0は、制御電圧VCの変化に対してほぼ直線的(線形)に変化する。
【0035】
図7は、実施形態の電圧制御発振器の具体的構成例を示したものである。図7において、電圧制御発振器80は、バイアス回路部82とリング発振回路部84とから構成してある。バイアス回路部82は、詳細を後述するように、制御電圧VCに応じた電圧を発生してリング発振回路部84に与える。
【0036】
リング発振回路部84は、発振回路本体部86を有している。この発振回路本体部86は、図5に示したリング発振回路64と同様に構成してある。すなわち、発振回路本体部86は、インバータ50とインバータ62a、62bとがループを形成するように縦続接続してある。そして、第1段目のインバータ50の出力端子と第2段目のインバータ62aの入力端子との間と、第1段目のインバータ50の入力端子との間に、コンデンサCを有する第2帰還ループ70が形成してある。コンデンサCは、インバータ50の可変抵抗部R0fとともにCR微分回路を構成する。また、リング発振回路部84は、発振回路本体部86の出力側にP型トランジスタp3と、N型トランジスタn3とからなるCMOSインバータ88が接続してある。そして、電圧制御発振器80は、このCMOSインバータ88の出力電圧Vout が出力となる。
【0037】
バイアス回路部82は、並列接続した2つのN型トランジスタn4、n5を有している。N型トランジスタn4は、ドレインが電源線Vddに接続してあり、ソースが抵抗R1を介してGND線に接続してある。一方、N型トランジスタn5は、ドレインが抵抗R2を介して電源線Vddに接続してあり、ソースがGND線に接続してある。そして、N型トランジスタn4、n5のゲートは、制御電圧VCが印加されるようになっている。
【0038】
N型トランジスタn4は、ソースが第1段目のインバータ50の可変抵抗部R0fを構成しているN型トランジスタn2のゲートに接続してある。したがって、N型トランジスタn4は、ゲートに制御電圧VCが入力すると、電源電圧Vddの、N型トランジスタn4の出力抵抗と抵抗R1とによって分割した電圧をN形トランジスタn2のゲートに制御電圧として与える。また、N型トランジスタn5は、ドレインが可変抵抗部R0fを構成しているP型トランジスタp2のゲートに接続してある。したがって、N型トランジスタn5は、ゲートに制御電圧VCが印加されると、電源電圧Vddの、抵抗R2とN型トランジスタn5の出力抵抗とによって分割した電圧をP形トランジスタp2のゲートに制御電圧として与える。
【0039】
図8は、バイアス回路部82に接続した可変抵抗部R0fのP型トランジスタp2とN型トランジスタn2の静特性を示したものである。図8の横軸はこれらのトランジスタp2、n2のゲートに印加されるゲート電圧Vgs(単位:V)であり、縦軸はドレイン電流Id(単位:mA)である。また、図9は、トランジスタp2、n2の制御電圧VCに対するゲート電圧Vgsの変化を示しており、横軸が制御電圧VC(単位:V)、縦軸がトランジスタのゲート電圧Vgs(単位:V)である。
【0040】
図7に示した電圧制御発振器80は、P型トランジスタp2とN型トランジスタn2との静特性が対称となっている範囲、(図8においては、ゲート電圧Vgsが1~4V)で動作する。このため、制御電圧VCの範囲は、図9より2.2~5.0Vとなる。制御電圧VCを2.2~5.0Vとの間で変化させたときの、発振周波数f0の変化を図10に示した。図に示されているように、制御電圧VCに対して発振周波数f0が広範囲にわたって線形に変化している。
【図面の簡単な説明】
【0041】
【図1】本発明の原理を説明するリング発振回路の回路図である。
【図2】図1のA点とB点とにおける電圧波形図である。
【図3】一般的なCR微分回路図と入出力の電圧波形図である。
【図4】実施の形態に係るインバータの説明図である。
【図5】実施の形態に係る電圧制御発振器の回路図である。
【図6】実施の形態に係る電圧制御発振器の周波数制御特性を示す図である。
【図7】実施の形態に係る電圧制御発振器の具体的構成の一例を示す回路図である。
【図8】実施の形態に係る可変抵抗部を構成しているP型トランジスタとN型トランジスタとの静特性を示す図である。
【図9】実施の形態に係る可変抵抗部を構成しているP型トランジスタとN型トランジスタとの制御電圧とゲート電圧との関係を示す図である。
【図10】図7に示した電圧制御発振器の周波数制御特性を示す図である。
【図11】従来のリング発振回路の説明図である。
【図12】CMOSインバータの説明図である。
【図13】CMOSインバータの遅延時間の説明図である。
【図14】リング発振回路を用いた従来の電圧制御発振器の一例を示す回路図である。
【図15】図14に示した電圧制御発振器の周波数制御特性を示す図である。
【符号の説明】
【0042】
30………リング発振回路、32a~32c………インバータ、34、65………第1帰還ループ、36、70………第2帰還ループ、38………CR微分回路、50………第1段目のインバータ、52………インバータ本体、60、80………電圧制御発振器、62a………第2段目のインバータ、62b………最終段のインバータ(第3段目のインバータ)、82………バイアス回路部、84………リング発振回路部、86………発振回路本体部、C………コンデンサ、n1~n5………N型トランジスタ、p1、p2………P型トランジスタ、R、R1、R2………抵抗、R0、R0f………可変抵抗部。

図面
【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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