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明細書 :相補型可塑特性細線素子、共鳴型特性素子及びそれらを用いた集積回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4161340号 (P4161340)
公開番号 特開2004-079674 (P2004-079674A)
登録日 平成20年8月1日(2008.8.1)
発行日 平成20年10月8日(2008.10.8)
公開日 平成16年3月11日(2004.3.11)
発明の名称または考案の名称 相補型可塑特性細線素子、共鳴型特性素子及びそれらを用いた集積回路
国際特許分類 H01L  29/06        (2006.01)
B82B   1/00        (2006.01)
H01L  29/80        (2006.01)
H01L  29/786       (2006.01)
FI H01L 29/06 601L
B82B 1/00
H01L 29/80 ZNMA
H01L 29/78 622
請求項の数または発明の数 6
全頁数 16
出願番号 特願2002-235840 (P2002-235840)
出願日 平成14年8月13日(2002.8.13)
審査請求日 平成16年11月12日(2004.11.12)
特許権者または実用新案権者 【識別番号】301021533
【氏名又は名称】独立行政法人産業技術総合研究所
【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】松川 貴
【氏名】金丸 正剛
【氏名】昌原 明植
【氏名】伊藤 順司
個別代理人の代理人 【識別番号】100082876、【弁理士】、【氏名又は名称】平山 一幸
【識別番号】100069958、【弁理士】、【氏名又は名称】海津 保三
【識別番号】100082876、【弁理士】、【氏名又は名称】平山 一幸
審査官 【審査官】小川 将之
参考文献・文献 特開平8-288469(JP,A)
特開平10-107275(JP,A)
特開2003-318390(JP,A)
T.Matsukawa et al,Silicon nanowire mmemory using surface charging and its operation analysis by scanning Maxwell-stress microscopy(SMM),2001 International Semiconductor Device Research Symposium Proceedings,2001年12月,pp.364-367
調査した分野 H01L 29/06
B82B 1/00
H01L 29/786
H01L 29/80
H01L 29/66
Web of Science
特許請求の範囲 【請求項1】
単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるp型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、上記細線と上記サイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるp型可塑特性細線素子と、
単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるn型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、上記細線と上記サイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるn型可塑特性細線素子と、
を備え、
上記p型可塑特性細線素子における細線と上記n型可塑特性細線素子における細線とが並列に接続され、
上記p型可塑特性細線素子の読み出しゲートと上記n型可塑特性細線素子の読み出しゲートが互いに接続され、
この接続された共通の読み出しゲート、上記p型可塑特性細線素子のサイドゲート及び上記n型可塑特性細線素子のサイドゲートを、それぞれ信号の入力端子とし、この並列に接続された細線を流れる電流を制御することを特徴とする、相補型可塑特性細線素子。
【請求項2】
前記細線の側面及び前記サイドゲートの側面の何れかまたは両方の側面が、曲率半径の小さい角を有することを特徴とする、請求項1に記載の相補型可塑特性細線素子。
【請求項3】
前記細線の表面が、電子を捕獲する絶縁膜で覆われていることを特徴とする、請求項2に記載の相補型可塑特性細線素子。
【請求項4】
請求項1乃至3の何れかに記載の相補型可塑特性細線素子を用い、前記n型及びp型可塑特性細線素子のサイドゲートへ、同極性信号電圧を印加して共鳴電圧を制御することを特徴とする、共鳴型特性素子。
【請求項5】
請求項1乃至3の何れかに記載の相補型可塑特性細線素子を用い、前記n型及びp型可塑特性細線素子のサイドゲートへ、逆極性電圧を印加して共鳴幅を制御することを特徴とする、共鳴型特性素子。
【請求項6】
請求項1乃至5の何れかに記載の素子を用いたことを特徴とする、集積回路。
発明の詳細な説明 【0001】
【発明の属する技術分野】
この発明は、パターン認識等の高度な情報処理をつかさどる集積回路の要素素子に関する。
【0002】
【従来の技術】
従来、LSI(集積回路)の高機能化は、トランジスタのサイズを縮小し、より多数のトランジスタを集積する、すなわち高集積化により果たしてきている。現在、高集積化は、MOSトランジスタの場合、MOSトランジスタのチャネル長が数十ナノメーターを下まわるナノ領域に突入しようとしている。しかしながら、チャネル長がこの領域に至ると、所謂短チャネル効果が顕著になり、トランジスタとして動作しなくなるという動作原理上の限界、すなわち、微細化限界に直面している。また、高集積化に伴うトランジスタ数の増加による、LSIの消費電力の増加も、無視できない課題となっている。
このため、従来のLSIの高機能化は、微細加工技術の進歩に比例して達成されてきたが、現時点で、重大な暗礁に乗り上げ、停滞を見せている。
【0003】
ところで、近年の高機能LSIには、信号処理技術(Digital Signal Processing)を用いた、各種の認識用LSI、例えば、パターン認識処理LSIといったものがある。パターン認識処理LSIは、ある一定の参照値に対する入力に対してのみ出力値が発生する、いわば、共鳴機能を有する基本ブロックを多数組み合わせて実現される。しかしながら、入力のon、offに対して、出力がon,offするという単純なスイッチ機能しか有していないトランジスタを組み合わせて実現しているため、1個の共鳴機能基本ブロックを構成するために極めて多くのトランジスタを必要とし、高機能LSIは必然的に高集積化を必要としている。
【0004】
【発明が解決しようとする課題】
しかしながら、共鳴機能を、1個の素子で実現できれば、すなわち共鳴機能素子を実現できれば、大幅に素子数を減らすことができ、従って、現在、高機能LSIが直面している、微細化限界の課題、消費電力増大の課題を克服できる。
【0005】
上記課題に鑑み本発明は、単なるスイッチ機能しか有さない従来の素子に代えて、ナノ領域において発現する物性を利用した高機能素子を提供し、もって、LSIの飛躍的な高機能化に資することを目的とする。
【0006】
【課題を解決するための手段】
上記課題を解決するために、請求項1に記載の相補型可塑特性細線素子は、単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるp型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、細線とサイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるp型可塑特性細線素子と、単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるn型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、上記細線と上記サイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるn型可塑特性細線素子と、を備え、p型可塑特性細線素子における細線とn型可塑特性細線素子における細線とが並列に接続され、p型可塑特性細線素子の読み出しゲートと上記n型可塑特性細線素子の読み出しゲートが互いに接続され、この接続された共通の読み出しゲート、p型可塑特性細線素子のサイドゲート及びn型可塑特性細線素子のサイドゲートを、それぞれ信号の入力端子とし、この並列に接続された細線を流れる電流を制御することを特徴とする。
請求項2に記載の相補型可塑特性細線素子は、細線の側面及び前記サイドゲートの側面の何れかまたは両方の側面が曲率半径の小さい角を有する。
請求項3に記載の相補型可塑特性細線素子は、細線の表面が電子を捕獲する絶縁膜で覆われている。
【0007】
請求項4に記載の共鳴型特性素子は、請求項1乃至3の何れかに記載の相補型可塑特性細線素子を用い、n型及びp型可塑特性細線素子のサイドゲートへ、同極性信号電圧を印加して共鳴電圧を制御することを特徴とする。
請求項5に記載の共鳴型特性素子は、請求項1乃至3の何れかに記載の相補型可塑特性細線素子を用い、n型及びp型可塑特性細線素子のサイドゲートへ、逆極性電圧を印加して共鳴幅を制御することを特徴とする。
請求項6に記載の集積回路は、請求項1乃至5の何れかに記載の素子を用いたことを特徴とする。
【0008】
可塑特性細線素子は、単位長さ当たりに含まれるドーパントの数が単位長さ当たりの表面準位数以下である半導体からなる細線と、細線の側面に近接して設けたサイドゲートと、細線及びサイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、から成る。
細線とサイドゲートの間に印加する電圧によって電子が細線とサイドゲート間をトンネリングし、細線表面の表面準位に捕獲され、細線表面が帯電する。細線表面の帯電によって細線中のキャリア密度が制御される。例えば、細線の表面に電子を供給すれば、細線表面が負に帯電し、細線がn型半導体の場合には伝導電子であるキャリアが減少し、p型半導体の場合には、ホールであるキャリアが増える。逆に、細線の表面準位から電子を取りせば、細線表面が正に帯電し、細線がn型半導体の場合には伝導電子であるキャリアが増加し、p型半導体の場合には、ホールであるキャリアが減少する。細線の単位長さ当たりに含まれるドーパントの数が細線の単位長さ当たりの表面準位数以下であるので、細線全体のキャリア密度を蓄積状態から空乏状態まで制御でき、従って、サイドゲート電圧によって、細線を流れる電流が導通から非導通まで変化するという、サイドゲート電圧・細線トランジスタ特性が得られる。
さらに、読み出しゲートへの電圧印加によって、細線中のポテンシャルを変化させることができ、ポテンシャル変化に応じて細線中のキャリア密度が増減するので、読み出しゲートへの電圧印加によっても、細線の導電性が変化する。即ち、読み出しゲート電圧によって細線を流れる電流が変化するという、読み出しゲート電圧・細線トランジスタ特性が得られる。
読み出しゲート電圧・細線トランジスタ特性は、サイドゲート電圧によってシフトすることができる。例えば、細線の表面準位に存在する電子を取り出した場合には、空になった表面準位が正に帯電する。細線中のキャリア密度は正の表面帯電の影響を受け、読み出しゲート電圧・細線トランジスタ特性を負方向にシフトさせる。細線の表面準位に電子を供給した場合には、細線の表面が負に帯電する。細線中のキャリア密度は負の表面帯電の影響を受け、読み出しゲート電圧・細線トランジスタ特性を正方向にシフトさせる。
このように、可塑特性細線素子では、細線を流れる電流を、サイドゲートまたは読み出しゲートの電圧で独立に制御できるので、高機能である。
【0009】
請求項1に記載の相補型可塑特性細線素子によれば、n型およびp型細線がともに非導通となる読み出しゲート電圧(共鳴電圧と呼ぶ)に対して、n型およびp型細線がともに非導通となる。共鳴電圧以外の読み出しゲート電圧に対しては、n型またはp型細線のどちらかが導通状態となる。従って、並列に接続した細線を流れる電流を検出すれば、読み出しゲートに印加された電圧が共鳴電圧かあるいはそれ以外の電圧であるか識別できる。この機能を用いれば、比較回路として使用できる。
従来の信号処理技術による比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、極めて多くのトランジスタを必要とする。一方、本発明の相補型可塑特性細線素子を用いれば1個ですみ、従って、格段に少ない素子数で、各種の比較回路を使用する集積回路、例えばパターン認識集積回路を構成することが可能である。
【0010】
請求項2に記載の相補型可塑特性細線素子によれば、細線の側面またはサイドゲートの側面に、または、細線及びサイドゲートの側面の両方に、曲率半径の小さい凸形状の角を有する。この構造により、サイドゲートと細線間に電圧を印加した際、電界集中効果により、細線とサイドゲート間を電子が、より低い電圧でトンネリングし、細線の表面準位から電子を取り出し、または、細線の表面準位に電子を供給・捕獲させることができる。
【0011】
請求項3に記載の相補型可塑特性細線素子によれば、トンネリングにより供給される電子、または、トンネリングにより取り出される電子は、絶縁膜中のトラップ準位に対して行われ、絶縁膜中のトラップ準位は活性化エネルギーが大きいので、絶縁膜中のトラップ準位に電子がトラップされた状態またはトラップ準位から電子が取り出された状態は、しばらくその状態が保持される。従って、一度、細線とサイドゲートとの間に電圧を印加して、トンネリングにより電子を供給または引き出してやれば、その後、細線とサイドゲートとの間に電圧を印加しなくとも、その状態は維持される。
さらにまた、細線表面またはサイドゲート表面、または、細線表面及びサイドゲート表面の限定した部分を適切なトラップ準位密度を持つ絶縁膜で覆うことにより、上記の電子供給および取り出しによる細線の帯電箇所を制御性良く限定させることが可能である。
【0014】
請求項4又は5に記載の共鳴型特性素子では、請求項1乃至3の何れかに記載の相補型可塑特性細線素子を用い、n型及びp型可塑特性細線素子のサイドゲート、すなわち、n型細線のサイドゲート及びp型細線のサイドゲートへ、同極性信号電圧を印加して共鳴電圧を制御し、逆極性電圧を印加して共鳴幅、すなわち共鳴特性の選択性・許容度を制御することを特徴とする。相補型可塑特性細線素子において、サイドゲート入力端子は2種類の機能を果たす。
【0015】
第1には、サイドゲートに同極性の適切な電圧を印加することによって、共鳴電圧を任意に設定することができる。すなわち、n型及びp型細線のサイドゲートに対し、同極性の電圧を印加すると、n型及びp型細線の読み出しゲート電圧・細線トランジスタ特性は同じ方向にシフトする。この結果、両細線が同時に非導通となる共鳴電圧の値も同じ方向に変化することになる。すなわち、n型細線及びp型細線のサイドゲートへ同極性信号電圧印加により、共鳴電圧を任意に設定可能である。
【0016】
第2には、サイドゲートに逆極性の適切な電圧を印加することによって、共鳴する電圧範囲を任意に設定することができる。すなわち、n型細線及びp型細線のサイドゲートに対し、逆極性の電圧を印加すると、n型およびp型細線の読み出しゲート電圧・細線トランジスタの特性も、互いに逆方向にシフトする。n型細線の読み出しゲート電圧・トランジスタの特性を負方向、p型細線の読み出しゲート電圧・細線トランジスタの特性を正方向にシフトさせた場合、両細線が同時に非導通となる読み出しゲート電圧の範囲は狭くなる。逆に、n型細線の読み出しゲート電圧・トランジスタの特性を正方向、p型細線の読み出しゲート電圧・細線トランジスタの特性を負方向にシフトさせた場合、両細線が同時に非導通となる読み出しゲート電圧の範囲が広くなる。すなわち、逆極性電圧を適切に選択して両サイドゲートに入力することにより、共鳴特性の選択性・許容度を任意に設定可能である。
このように、本発明の相補型可塑特性素子を用いた共鳴特性素子は、共鳴特性素子一個で、共鳴電圧、または、共鳴幅を任意に設定可能である。
従来の信号処理技術による共鳴電圧値、及び共鳴幅が可変な比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、さらに多くのトランジスタを必要とする。一方、本発明の共鳴特性素子相を用いれば、1個ですみ、従って、格段に少ない素子数で、各種の比較回路を用いる集積回路、例えば、パターン認識集積回路を構成することが可能である。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実質的に同一の部材には、同一の符号を付して説明する。
初めに、本発明の可塑特性細線素子の実施の形態を説明する。
図1は、本発明の可塑特性細線素子の構成を示す図であり、図1(a)は斜め上方より見た等視図、(b)は上部構造を除いて図示した細線とサイドゲートの位置関係を示す平面図、(c)は(a)のAA要部断面を示す図である。
図に示すように、本発明の可塑特性細線素子1は、基板2と、基板2上に積層した絶縁層3と、絶縁層3上に配設した、細線4と細線4の側壁に近接させて配設したサイドゲート5と、細線4とサイドゲート5の一部を覆って配設した絶縁膜6と、絶縁膜6上に細線4とサイドゲート5の一部を覆って配設した読み出しゲート7とからなる。細線の単位長さ当たりのドーパント数、すなわち、キャリア数は細線の単位長さ当たりの体積に比例し、細線の単位長さ当たりの表面準位数は細線の単位長さ当たりの表面積に比例するから、細線を細くすれば、細線の単位長さあたりに含まれるドーパントの数を細線の単位長さ当たりの表面準位数以下にすることができる。細線4は、細線4の単位長さあたりに含まれるドーパントの数が、単位長さ当たりの表面準位数以下であるn型、またはp型半導体から構成されている。
【0018】
サイドゲート5及び読み出しゲート7は導電性を有する媒体であれば良く、金属、または、導電性半導体である。細線4及びサイドゲート5との間隔は、電子がトンネリングし易いように、できるだけ狭く形成する。また、細線4及びサイドゲート5は、その表面に、薄い絶縁膜を有していても良く、また、図1(c)に示すように、互いに向かい合った面に、曲率半径の小さい角8を有していても良い。
【0019】
図2は、本発明の可塑特性細線素子の他の構成を示す図であり、図2(a)は斜め上方より見た等視図、図2(b)は図2(a)のA-A線沿いの要部断面を示す図である。図に示すように、本発明の可塑特性細線素子21は、基板2と、基板2上に積層した絶縁層3と、絶縁層3上に配設した読み出しゲート7と、読み出しゲート7の一部を覆って配設した絶縁膜6と、絶縁膜6上に配設した細線4と細線4の側壁に近接させて配設したサイドゲート5とから構成される。
本発明の可塑特性細線素子21は、図1に示した本発明の可塑特性細線素子1と比べて、絶縁膜6及び読み出しゲート7を細線4及びサイドゲート5の下部に配設したことが異なるが、他の構成は同様である。
【0020】
次に、本可塑特性細線素子の作用を説明する。
図3は、本可塑特性細線素子の電気的接続及び動作を説明する図である。なおこの図においては、説明をわかりやすくするため、絶縁膜6を省略し、かつ、読み出しゲート7を点線で示し、読み出しゲート7が細線4及びサイドゲート5の上部または下部にある場合の両方を示すものとする。
図3において、細線4に印加する電圧をVsd、細線4に流れる電流をId、サイドゲート5に印加する電圧をVsg、読み出しゲート7に印加する電圧をVtgとする。サイドゲート電圧Vsgを負にすることによって、電子がサイドゲート5から細線4にトンネリングし、電子が細線4の表面の表面準位に供給・捕獲され、または、サイドゲート電圧Vsgを正にすることによって、細線4の表面準位から電子が取り出され、細線4の表面が負または正に帯電する。細線4の表面の帯電量によって細線4中のキャリア密度が制御される。例えば、細線4の表面に電子を供給すれば、細線4の表面が負に帯電し、細線4がn型半導体の場合には伝導電子であるキャリアが減少し、p型半導体の場合には、ホールであるキャリアが増える。逆に、細線4の表面準位から電子を取り出せば、細線4の表面が正に帯電し、細線4がn型半導体の場合には伝導電子であるキャリアが増加し、p型半導体の場合にはホールであるキャリアが減少する。細線4の単位長さ当たりに含まれるドーパントの数が細線4の単位長さ当たりの表面準位数以下であるので、細線4全体のキャリア密度を蓄積状態から空乏状態まで制御でき、従って、サイドゲート電圧Vsgによって、細線4を流れる電流Idが導通から非導通まで変化する、すなわち、サイドゲート電圧-細線電流特性が得られる。
さらに、読み出しゲート7への印加電圧Vtgによって、細線4中のポテンシャルが変化するので、ポテンシャル変化に応じて細線4中のキャリア密度が増減し、読み出しゲート印加電圧Vtgによっても細線4を流れる電流が変化する、すなわち、読み出しゲート電圧-細線電流特性が得られる。
このように、細線4を流れる電流は、サイドゲート電圧Vsg及び読み出しゲート電圧Vtgによって制御できるので、読み出しゲート電圧-細線電流特性をサイドゲート電圧Vsgによってシフトすることができる。
【0021】
図4は、p型可塑特性細線素子の読み出しゲート電圧・細線電流特性の負のサイドゲート電圧Vsgによるシフトを説明する図である。図4(a)はサイドゲートに負のVsgを印加した場合の、サイドゲートから細線への電子のトンネリングを模式的に示しており、図4(b)は、サイドゲート電圧Vsgが零、及びVsg<0の場合の、読み出しゲート電圧-細線電流特性を示しており、縦軸はId、横軸はVtgを示している。
ここで用いるp型細線は、室温における導電度が無視できるレベルのドーパント濃度を有するものとする。図4(b)のVsg=0のグラフに示しているように、Vsg=0の場合には、読み出しゲート電圧Vtg>0の領域においては、p型細線のホールが熱平衡状態のホール濃度よりも減少するので、Idは零であり、Vtg<0の領域では、p型細線中のホール濃度が熱平衡状態のホール濃度よりもVtgの絶対値の大きさに応じて指数関数的に増加するので、IdはVtgが負方向に増大するに従って指数関数的に増大する。
【0022】
図4(a)に示すように、サイドゲート5に負のサイドゲート電圧Vsgを印加した場合には、トンネリングによって電子9がサイドゲート5から細線4の表面に供給される。この細線4の表面の負の帯電によって、細線4中のホール密度が増加しIdが増加する。従って、図4(b)の矢印で示したように、Vsg<0の場合には、Vsg=0の読み出しゲート電圧-細線電流特性が正電圧方向へシフトする。
【0023】
図5は、p型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性の正のサイドゲート電圧印加によるシフトを説明する図である。図5(a)はサイドゲートに正のVsgを印加した場合の、細線からサイドゲートへの電子のトンネリングを模式的に示しており、図5(b)は、サイドゲート電圧Vsgが零、及びVsg>0の場合の、読み出しゲート電圧-細線電流特性を示しており、縦軸はId、横軸はVtgを示している。
図5(a)に示すように、サイドゲート4に正のVsgを印加した場合には、トンネリングによって電子9が細線4の表面から取り去られ、細線4の表面が正に帯電する。この正の帯電によって、細線4中のホール濃度が減少し、Idが減少する。従って、図5(b)の矢印で示すように、Vsg>0の場合には、Vsg=0の読み出しゲート電圧-細線電流特性が負電圧方向へシフトする。
このように、p型可塑特性細線素子の読み出しゲート電圧-細線電流特性は、読み出しゲート電圧Vtgの負方向の増大に応じて指数関数的に増大する特性を有するが、サイドゲートVsg<0とすることによって、この特性が正電圧方向にシフトし、サイドゲートVsg>0とすることによって、この特性が負電圧方向にシフトする。
【0024】
次に、n型可塑特性細線素子の読み出しゲート電圧-細線電流特性について説明する。
図6は、n型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性のサイドゲート電圧Vsgによるシフトを説明する図である。図6(a)はサイドゲートに負のVsgを印加した場合の読み出しゲート電圧-細線電流特性を示し、図6(b)はサイドゲートに正のVsgを印加した場合の読み出しゲート電圧-細線電流特性を示しており、縦軸はId、横軸はVtgを示している。なお、サイドゲート電圧Vsgの正負による電子のトンネリング作用は図4,図5と同様であるので説明を省略する。
ここで用いるn型細線は、室温における導電度が無視できるレベルのドーパント濃度を有するものとする。図6(a)及び(b)のVsg=0のグラフに示しているように、読み出しゲート電圧Vtg>0の領域においては、n型細線の電子濃度が熱平衡状態の電子濃度よりも増大するので、IdはVtgが増大するに従って指数関数的に増大する。Vtg<0の領域では、n型細線中の電子濃度が熱平衡状態の電子濃度よりも減少するので零である。このように、n型細線の場合のIdは、Vtgの正方向の増大に応じて指数関数的に増加する。
【0025】
図6(a)に示すように、負のサイドゲート電圧Vsgを印加した場合には、n型細線表面の負の帯電によって、n型細線中の電子濃度が減少し、Idが減少する。従って、右方向の矢印で示したように、Vsg<0の場合には、Vsg=0の読み出しゲート電圧-細線電流特性が正電圧方向へシフトする。
図6(b)に示すように、正のサイドゲート電圧Vsgを印加した場合には、n型細線表面の正の帯電によって、n型細線中の電子濃度が増加し、Idが増加する。従って、左方向の矢印で示したように、Vsg>0の場合には、Vsg=0の読み出しゲート電圧-細線電流特性が負電圧方向へシフトする。
このように、本発明の素子を用いれば、サイドゲートまたは読み出しゲート電圧により細線を流れる電流を制御でき、所望の読み出しゲート電圧-細線電流特性を実現することができる。
【0026】
また、本可塑特性細線素子は、図1の(c)に示したように、細線4またはサイドゲート5の端面に、または細線4及びサイドゲート5の端面の両方に、曲率半径の小さい角8、すなわち、鋭い角度の凸形状の角8を有する。この構造により、細線4とサイドゲート5との間に電圧を印加した際、電界集中効果により、細線4とサイドゲート5間を電子がより低い電圧でトンネリングし、細線4の表面準位から電子を取り出し、または、細線4の表面準位に電子を供給することができる。
【0027】
次に、本発明の可塑特性細線素子の他の実施の形態である、細線表面に絶縁膜を有する構成について説明する。この実施の形態は、図1に示した本発明の可塑特性細線素子1、及び図2に示した本発明の可塑特性細線素子21の細線及びサイドゲート表面に酸化膜を設けた構成である。
図7は、本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示す図であり、図7(a)は本発明の可塑特性細線素子1の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図、図7(b)は本発明の可塑特性細線素子21の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図である。
本素子においては、図に示すように、細線4の表面が電子を捕獲する絶縁膜10で覆われている。絶縁膜10は、例えば、ナノメーター・オーダーの厚さのSiO2 、Si3 4 でも良い。この構成によれば、トンネリングにより供給される電子、または、トンネリングにより取り出される電子は、絶縁膜10中のトラップ準位に対して行われ、絶縁膜10中のトラップ準位は活性化エネルギーが大きいので、絶縁膜10中のトラップ準位に電子がトラップされて負に帯電した状態またはトラップ準位から電子が取り出されて正に帯電した状態は、しばらくその状態が保持される。従って、一度、細線4とサイドゲート5との間に電圧を印加して、トンネリングにより電子を供給または取り出してやれば、その後、細線4とサイドゲート5との間に電圧を印加しなくとも、その状態は維持される。すなわち、可塑特性を示すのでメモリー機能を有している。なお、図においては、サイドゲート5の表面も絶縁膜10で覆われている場合を示しているが、細線4表面のみでも、細線4とサイドゲート5の両方の表面が覆われていても良い。
さらにまた、細線4の表面またはサイドゲート5の表面、または、細線4の表面及びサイドゲート5の表面の限定した部分を適切なトラップ準位密度を持つ絶縁膜で覆うことにより、上記の電子供給および取り出しによる細線の帯電箇所を制御性良く限定し、他の機能を付加することも可能である。
【0028】
次に、本発明の相補型可塑特性細線素子の実施の形態を説明する。
図8は、本発明の相補型可塑特性細線素子の構成を示す図であり、図8(a)は斜視図で、図8(b)は読み出しゲート7及び絶縁膜6を取り除いて示した平面図、図8(c)は図8(a)の一点鎖線部分の要部断面図である。
本相補型可塑特性細線素子31は、図1に示した構成の可塑特性細線素子1において、細線にp型半導体を用いたp型可塑特性細線素子11と、細線にn型半導体を用いたn型可塑特性細線素子12とを絶縁層3上に並列に配置し、p型可塑特性細線素子11とn型可塑特性細線素子12上に絶縁膜6を配設し、絶縁膜6上に読み出しゲート7を配設して構成する。下記に説明するように、細線11a,12aを互いに並列に接続して用いる。なお、作用を説明しやすくするため、電極パッドを設けた構成を示しているが、勿論、本素子をLSIの基本素子として使用する場合には、パッドは必要無い。この素子の構成は読み出しゲートを細線及びサイドゲートの上部に配置した構成である。
【0029】
次に、読み出しゲートを、細線及びサイドゲートの下部に配設した相補型可塑特性細線素子の実施の形態を説明する。
図9は本発明の相補型可塑特性細線素子の他の構成を示す図で、図9(a)は透過斜視図、図9(b)は図9(a)の一点鎖線部分の要部断面図である。本素子41は、絶縁層3上に読み出しゲート7を配設し、読み出しゲート7上に絶縁膜6を配設し、絶縁膜6上に、細線にp型半導体を用いたp型可塑特性細線素子11と、細線にn型半導体を用いたn型可塑特性細線素子12とを並列に配設して構成する。下記に説明するように、細線11a,12aを互いに並列に接続して用いる。なお、作用を説明しやすくするため、電極パッドを設けた構成を示しているが、勿論、本素子をLSIの基本素子として使用する場合には、パッドは必要無い。この素子は、図7の素子と比べると、読み出しゲートを細線及びサイドゲートの上部に配置した点が異なり他は同様である。
【0030】
次に、本素子の作用を説明する。
図10は、本発明の相補型可塑特性細線素子の電気的接続及び動作を説明する図である。本素子について、図8及び図9にて2つの構成を示したが、動作原理は同じであるので、同一の図10を用いて説明する。
図に示すように、細線にp型半導体を用いたp型可塑特性細線素子11の細線11aと、細線にn型半導体を用いたn型可塑特性細線素子12の細線12aの一端同士を電気的に接続して電源Vsdに抵抗を介して接続する。また、細線11a及び12aの他端同士を電気的に接続して接地する。この並列接続した細線を流れる電流をIdとする。細線にp型半導体を用いたp型可塑特性細線素子11のサイドゲート11b、及び細線にn型半導体を用いたn型可塑特性細線素子12のサイドゲート12bは、それぞれ、入力電圧Vsgp、Vsgnを有する独立の入力端子として用いる。読み出しゲート7は、点線で示し、図8及び図9の素子の両方に対応するものとする。本素子の出力電圧Voutは、図に示すように、電源Vsdと細線の間に接続した抵抗の細線側の電圧である。
【0031】
図11は、本発明の相補型可塑特性細線素子の動作特性を示す図であり、図11(a)の縦軸は並列に接続した細線を流れる電流Idを示し、横軸は共通の読み出しゲート電圧Vtgを示し、Id-Vtg特性を示している。図11(b)の縦軸は出力電圧Voutを示し、横軸は読み出しゲート電圧Vtgを示し、Vout-Vtg特性を示している。
p型およびn型細線11a,12aがともに室温でその伝導度が無視できるレベルのドーパント濃度を有するものとする。Vtg=0においては、図4、図5及び図6で説明したように、本発明の細線11a,12aが共に非道通であるので、図11(a)に示すようにIdは零である。また、Vtg<0の領域では、図4、図5及び図6で説明したように、Vtgの負方向への増大に応じて、p型細線11aを流れるIdが指数関数的に増大するが、n型細線12aにはIdが流れない。また、Vtg>0の領域では、図4、図5及び図6で説明したように、Vtgの正方向への増大に応じて、n型細線12aを流れるIdが指数関数的に増大するが、p型細線11aにはIdが流れない。従って、本素子の、Id-Vtg特性は、図11(a)に示すように、Vtg=0を中心として、Vtgの正方向及び負方向への増大に対応してIdが指数関数的に増大する特性を示す。このようなId-Vtg特性を有するので、Vout-Vtg特性は、図11(b)に示すように、Vtg=0でVoutが共鳴的に大きく、Vtg=0を中心として左右対称に減衰する特性を示す。
【0032】
このように、本発明の相補型可塑特性細線素子を用いれば、読み出しゲート電圧が0Voltのときに、共鳴的に大きな出力電圧Voutが得られる。従って、本素子は、読み出しゲート電圧Vtgを入力値とし、比較値を0Voltとした比較回路として使用することができる。
従来の信号処理技術による比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、極めて多くのトランジスタを必要とする。一方、本発明の相補型可塑特性細線素子を用いれば、1個ですみ、従って、格段に少ない素子数で、各種の比較回路を使用する集積回路、例えば、パターン認識集積回路を構成することが可能である。
【0033】
次に、本発明の共鳴特性素子の実施の形態を説明する。
本共鳴素子は、図8または図9に示した相補型可塑特性細線素子の2つのサイドゲートに印加する電圧により、共鳴電圧、共鳴幅(共鳴の選択性)が任意に設定可能な共鳴素子である。
図12は、本共鳴素子の共鳴電圧選択の動作原理を示す図であり、図12(a)は相補型可塑特性細線素子31または41の2つのサイドゲート11b,12bに負の同極性の電圧を印加した場合のId-Vtg特性を示し、図12(b)は相補型可塑特性細線素子31または41の2つのサイドゲート11b,12bに正の同極性の電圧を印加した場合のId-Vtg特性を示し、縦軸はId、横軸はVtgを示している。図12(c)は、図12(a)及び(b)の状態におけるVout-Vtg特性を示し、縦軸は出力電圧Vout、横軸は共通の読み出しゲート電圧Vtgを示す。
【0034】
図4、図5及び図6で説明したように、p型及びn型可塑特性細線素子11,12のサイドゲート11b,12bに同極性の電圧を印加すると、p型及びn型可塑特性細線素子11,12の読み出しゲート電圧-細線電流特性、すなわち、Id-Vtg特性は同じ方向にシフトする。図12(a)において、点線のグラフは、サイドゲート11b,12bに印加する電圧Vsgが0の場合のId-Vtg特性を示し、実線のグラフは負の同極性のサイドゲート電圧(Vsg<0)を印加した場合のId-Vtg特性を示している。矢印で示したように、p型及びn型可塑特性細線素子11,12のId-Vtg特性は、Vsgの絶対値の大きさに応じて、Vtgの正方向に向かって同じだけシフトする(ただし、n型及びp型細線のドーパント量がほぼ等しいとする)。Vsg>0を印加した場合には、図12(b)に示したように、n型及びp型可塑特性細線素子11,12のId-Vtg特性は、Vsgの絶対値の大きさに応じて、Vtgの負方向に向かって同じだけシフトする。従って、図12(c)において黒矢印で示すように、負の同極性Vsgを印加した場合には、Vout-Vtg特性はVtgの正方向にシフトし、白矢印で示すように、正の同極性Vsgを印加した場合には、Vout-Vtg特性はVtgの負方向にシフトする。
このように、Idが0になるVtg、すなわち、共鳴電圧を同極性のサイドゲート電圧Vsgによって任意に設定できる。
【0035】
図13は、本発明の共鳴素子の共鳴幅の選択の動作原理を示すもので、図13(a)は、相補型可塑特性細線素子の2つのサイドゲートに互いに逆極性の電圧を印加した場合のId-Vtg特性図で、縦軸はId、横軸はVtgを示してイル。図13(b)は出力電圧Vout-Vtg特性図で、縦軸はVoutを示し、横軸はゲート電圧Vtgを示す。
図4、図5及び図6で説明したように、p型及びn型可塑特性細線素子11,12のサイドゲート11b,12bに互いに逆極性の電圧を印加すると、n型及びp型可塑特性細線素子11,12の読み出しゲート電圧・細線トランジスタ特性、すなわち、Id-Vtg特性は互いに逆方向にシフトする。図13(a)において、点線のグラフは、両サイドゲートに印加する電圧が0の場合のId-Vtg特性を示し、実線のグラフは、負のサイドゲート電圧(Vsgp<0)をp型可塑特性細線素子11のサイドゲート11bに印加し、正のサイドゲート電圧(Vsgn>0)をn型可塑特性細線素子12のサイドゲート12bに印加した場合のId-Vtg特性を示している。矢印で示したように、p型可塑特性細線素子11のId-Vtg特性はVtgの正方向にシフトし、n型可塑特性細線素子12のId-Vtg特性はVtgの負方向にシフトするので、Vtg=0を中心としたId-Vtg特性の半値幅が狭まる。従って、図13(b)に示すように、Vout-Vtg特性の半値幅、すなわち、共鳴幅が狭まる。
このように、p型及びn型可塑特性細線素子のサイドゲートに、逆極性のVsgを印加することによって、任意に共鳴幅を選択することができる。
【0036】
このように、本発明の相補型可塑特性素子を用いた共鳴特性素子は、本素子一個で、共鳴電圧、または、共鳴の選択性(共鳴幅)を任意に設定可能である。
従来の信号処理技術による共鳴電圧値、及び共鳴幅が可変な比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、さらに多くのトランジスタを必要とする。一方、本発明の共鳴特性素子を用いれば、1個ですみ、従って、格段に少ない素子数で、各種の比較回路を用いる集積回路、例えば、パターン認識集積回路を構成することが可能である。
【0037】
なお、本発明の素子は、周知の材料、例えば、Si半導体を用いて形成することができる。また、周知の半導体プロセス技術、例えば、半導体エピタキシャル成長技術、フォトリソグラフ、電子線リソグラフで製造可能である。
【0038】
【発明の効果】
上記説明から理解されるように、本発明の可塑特性細線素子は細線を流れる電流をサイドゲート及び読み出しゲートで独立に制御でき、また、メモリー機能を有するので、従来極めて多くのトランジスタを必要とした機能を、本素子1個で実現することができる。また、本素子は微細であるので高集積LSIの基本素子として最適である。
また、本発明の相補型可塑特性細線素子は、素子1個で比較回路機能を実現できる。また、本発明の共鳴特性素子は、素子1個で比較回路機能を実現でき、かつ、共鳴電圧、または、共鳴幅を任意に選択することができる。
これらの機能素子は、LSIの飛躍的な高機能化に資することができる。
【図面の簡単な説明】
【図1】本発明の可塑特性細線素子の構成を示す図であり、(a)は斜め上方より見た等視図、(b)は上部構造を除いて図示した細線とサイドゲートの位置関係を示す平面図、(c)は(a)のA-A線要部断面を示す図である。
【図2】本発明の可塑特性細線素子の他の構成を示す図であり、(a)は斜め上方より見た等視図、(b)は(a)のA-A線要部断面を示す図である。
【図3】本素子の電気的接続及び動作を説明する図である。
【図4】p型可塑特性細線素子の読み出しゲート電圧・細線電流特性の負のサイドゲート電圧Vsgによるシフトを説明する図であり、(a)はサイドゲートに負のVsgを印加した場合の、サイドゲートから細線への電子のトンネリングを模式的に示しており、(b)は、サイドゲート電圧Vsgが零、及びVsg<0の場合の、読み出しゲート電圧-細線電流特性を示すもので、縦軸はId、横軸はVtgを示している。
【図5】p型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性の正のサイドゲート電圧印加によるシフトを説明する図であり、(a)はサイドゲートに正のVsgを印加した場合の、細線からサイドゲートへの電子のトンネリングを模式的に示しており、(b)は、サイドゲート電圧Vsgが零、及びVsg>0の場合の、読み出しゲート電圧-細線電流特性を示すもので、縦軸はId、横軸はVtgを示している。
【図6】n型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性のサイドゲート電圧Vsgによるシフトを説明するもので、(a)はサイドゲートに負のVsgを印加した場合の読み出しゲート電圧-細線電流特性を示し、(b)はサイドゲートに正のVsgを印加した場合の読み出しゲート電圧-細線電流特性を示すもので、縦軸はId、横軸はVtgを示している。
【図7】本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示すもので、(a)は本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図、(b)は本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図である。
【図8】本発明の相補型可塑特性細線素子の構成を示すもので、(a)は斜視図、(b)は読み出しゲート7及び絶縁膜6を取り除いて示した平面図、(c)は(a)の一点鎖線部分の要部断面図である。
【図9】本発明の相補型可塑特性細線素子の他の構成を示すもので、(a)は透過斜視図、(b)は(a)の一点鎖線部分の要部断面図である。
【図10】本発明の相補型可塑特性細線素子の電気的接続及び動作を説明する図である。
【図11】本発明の相補型可塑特性細線素子の動作特性を示すもので、(a)の縦軸は並列に接続した細線を流れる電流Idを示し、横軸は共通の読み出しゲート電圧Vtgを示し、Id-Vtg特性を示している。また、(b)の縦軸は出力電圧Voutを示し、横軸は読み出しゲート電圧Vtgを示し、Vout-Vtg特性を示している。
【図12】本共鳴素子の共鳴電圧選択の動作原理を示すもので、(a)は相補型可塑特性細線素子31または41の2つのサイドゲート11b,12bに負の同極性の電圧を印加した場合のId-Vtg特性を示し、(b)は相補型可塑特性細線素子31または41の2つのサイドゲート11b,12bに正の同極性の電圧を印加した場合のId-Vtg特性を示し、縦軸はId、横軸はVtgを示している。(c)は、(a)及び(b)の状態におけるVout-Vtg特性を示し、縦軸は出力電圧Vout、横軸は共通の読み出しゲート電圧Vtgを示す。
【図13】本発明の共鳴素子の共鳴幅の選択の動作原理を示すもので、(a)は、相補型可塑特性細線素子の2つのサイドゲートに互いに逆極性の電圧を印加した場合のId-Vtg特性を示し、縦軸はId、横軸はVtgを示しており、(b)は出力電圧Vout-Vtg特性を示し、縦軸はVoutを示し、横軸はゲート電圧Vtgを示している。
【符号の説明】
1 可塑特性細線素子
2 基板
3 絶縁層
4 細線
5 サイドゲート
6 絶縁膜
7 読み出しゲート
8 曲率の小さい角
9 電子
10 絶縁膜
11 p型可塑特性細線素子
11a p型可塑特性細線素子の細線、p型細線
11b p型可塑特性細線素子のサイドゲート
12 n型可塑特性細線素子
12a n型可塑特性細線素子の細線、n型細線
12b n型可塑特性細線素子のサイドゲート
21 可塑特性細線素子
31 相補型可塑特性細線素子
41 相補型可塑特性細線素子
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12