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明細書 :高調波処理回路およびそれを用いた増幅回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4143805号 (P4143805)
公開番号 特開2003-234626 (P2003-234626A)
登録日 平成20年6月27日(2008.6.27)
発行日 平成20年9月3日(2008.9.3)
公開日 平成15年8月22日(2003.8.22)
発明の名称または考案の名称 高調波処理回路およびそれを用いた増幅回路
国際特許分類 H03F   3/60        (2006.01)
FI H03F 3/60
請求項の数または発明の数 8
全頁数 12
出願番号 特願2002-034513 (P2002-034513)
出願日 平成14年2月12日(2002.2.12)
審査請求日 平成17年2月1日(2005.2.1)
特許権者または実用新案権者 【識別番号】803000045
【氏名又は名称】株式会社キャンパスクリエイト
発明者または考案者 【氏名】小林 由紀子
【氏名】本城 和彦
個別代理人の代理人 【識別番号】100091904、【弁理士】、【氏名又は名称】成瀬 重雄
審査官 【審査官】野元 久道
参考文献・文献 特開2001-111362(JP,A)
特許第2513146(JP,B2)
特公平07-038548(JP,B2)
調査した分野 H03F 3/60
特許請求の範囲 【請求項1】
増幅用トランジスタの出力端子と負荷抵抗との間に接続されて、前記トランジスタの出力端子に現れる高調波を処理するための回路であって、前記増幅用トランジスタの出力が入力され、かつ、前記増幅用トランジスタの出力における基本波の波長(λ)の1/4の長さを有する第1伝送線路と、前記第1伝送線路の出力端子に互いに並列に接続された複数の第1スタブとを有し、
前記複数の第1スタブは、
L=λ/4m (ただし、m=2,3,4,…,n)
で表される伝送線路長Lを各々有しており、
かつ、
m'=pk (ただし、pは3以上の奇数、kは、前記mのうちで現に設けられている第1スタブにおけるm)
で表されるm'に対応する伝送線路長を有する前記第1スタブのいずれかまたはすべての設置は省略されており、
さらに合成補償スタブを備え、前記合成補償スタブは、前記第1伝送線路の出力端子に接続されており、基本波に対する前記合成補償スタブのアドミタンスは、前記第1スタブの合成入力アドミタンスと大きさが等しくかつ逆符号とされている
ことを特徴とする高調波処理回路。
【請求項2】
前記合成補償スタブは、先端開放であることを特徴とする請求項1記載の高調波処理回路。
【請求項3】
前記合成補償スタブは、先端短絡であることを特徴とする請求項1記載の高調波処理回路。
【請求項4】
前記第1の伝送線路の出力端子と前記負荷抵抗との間に接続され、かつ、前記基本波の波長(λ)の1/4の長さを有する第2伝送線路をさらに備えたことを特徴とする請求項1~のいずれか1項記載の高調波処理回路。
【請求項5】
前記増幅用トランジスタに代えて、負性抵抗2端子増幅素子が用いられていることを特徴とする請求項1~のいずれか1項記載の高調波処理回路。
【請求項6】
増幅用トランジスタの出力端子と負荷抵抗との間に接続されて、前記トランジスタの出力端子に現れる高調波を処理するための回路であって、前記増幅用トランジスタの出力が入力される入力端子と、前記増幅用トランジスタの出力における基本波の波長(λ)の1/4の長さを有する第1伝送線路と、前記第1の伝送線路の出力端子に互いに並列に接続された複数の第1スタブとを有し、
前記複数の第1スタブは、
L=λ/4m (ただし、m=2,3,4,…,n)
で表される伝送線路長Lを各々有するものであり、
さらに合成補償スタブを備え、前記合成補償スタブは、前記第1伝送線路の出力端子に接続されており、基本波に対する前記合成補償スタブのアドミタンスは、前記第1スタブの合成入力アドミタンスと大きさが等しくかつ逆符号とされていることを特徴とする高調波処理回路。
【請求項7】
前記合成補償スタブに代えて、前記第1の伝送線路の出力端子に接続され、かつ、前記第1スタブの合成入力アドミタンスと大きさが等しくかつ逆符号であるリアクタンス素子を有することを特徴とする請求項1に記載の高調波処理回路。
【請求項8】
請求項1~のいずれか1項に記載の高調波処理回路における前記第1の伝送線路の入力端子が、前記増幅用トランジスタの出力端子に接続されていることを特徴とする増幅回路。
発明の詳細な説明 【0001】
【発明の属する技術分野】
本発明は、高調波処理回路およびこれを用いた増幅回路に関するものである。
【0002】
【従来の技術】
近年、HEMTやHBTなどの、高速動作可能なトランジスタが実用化されている。これらの素子によれば、50~60GHz帯の動作周波数を実現することができる。ところで、これらの素子においては、利得を向上させるために、高調波を積極的に利用することがある。この場合は、高調波による電力消費を抑えることが、電力効率を向上させるために望ましい。
【0003】
こうした目的のために、いわゆるF級の増幅動作を実現できる負荷回路が望まれる。理想的なF級増幅においては、トランジスタの出力における瞬時電流と瞬時電圧との重なりがないため、消費電力を少なくできる。そのための負荷回路としては、例えば、特開平2001-111362公報(文献1)や特許第2513146公報(文献2)に示されたものがある。文献1に示された負荷回路および実装レイアウトを図1および図2に示す。
【0004】
この負荷回路は、増幅用トランジスタQの出力端子に接続されたものである。この負荷回路は、第1伝送線路T11と、第2伝送線路T12と、スタブT~Tと、補償スタブT′~T′とを主要な構成として備えている。第2伝送線路T12の出力端子は、負荷抵抗Rに接続されている。
【0005】
この回路によれば、スタブT~Tを設けたので、端子Aにおいて、2次~7次の高調波2f,3f,4f,5f,6f,7fに対して、インピーダンスを零とすることができる。ここで、増幅動作の基本波周波数をfとしている。また、この回路によれば、補償スタブT′~T′を設けたので、スタブT~Tにおける残留リアクタンス成分を零とすることが可能になる。これらの構成により、電力効率を向上させることができる。
【0006】
しかしながら、この負荷回路を実装しようとすると、図2に示されるように、限られたスペースに多数のスタブを設ける必要がある。図ではTまで記載している。この状態でも、実装面積が大きくなってしまうばかりか、狭い空間にスタブを構成する作業が繁雑となってしまう。また、T以上のスタブを設けることは、かなりの困難を伴うことになる。
【0007】
【発明が解決しようとする課題】
本発明は、前記の事情に鑑みてなされたものである。本発明は、スタブ数を減少させることができる負荷回路を提供することを目的としている。
【0008】
【課題を解決するための手段】
請求項1記載の高調波処理回路は、増幅用トランジスタの出力端子と負荷抵抗との間に接続されて、前記トランジスタの出力端子に現れる高調波を処理するための回路である。この回路は、増幅用トランジスタの出力が入力され、かつ、増幅用トランジスタの出力における基本波の波長(λ)の1/4の長さを有する第1伝送線路と、前記第1伝送線路の出力端子に互いに並列に接続された複数の第1スタブとを有する。
さらに、前記複数の第1スタブは、
L=λ/4m (ただし、m=2,3,4,…,n)
で表される伝送線路長Lを各々有しており、
かつ、
'=pk (ただし、pは3以上の奇数、kは、前記mのうちで現に設けられている第1スタブにおけるm)
で表されるm'に対応する伝送線路長を有する前記第1スタブのいずれかまたはすべての設置が省略されたものとなっている。
さらに、この高調波処理回路は、さらに合成補償スタブを備えている。この合成補償スタブは、前記第1伝送線路の出力端子に接続されており、基本波に対する前記合成補償スタブのアドミタンスは、前記第1スタブの合成入力アドミタンスと大きさが等しくかつ逆符号とされている。
【0009】
請求項2記載の高調波処理回路は、請求項1記載のものにおいて、さらに、前記第1伝送線路の出力端子に互いに並列に接続された複数の第2スタブを有している。これらの第2スタブの伝送線路長Lhは、Lh+L=λ/2を満たす長さに各々設定されている。
【0011】
請求項記載の高調波処理回路は、請求項1記載のものにおいて、前記合成補償スタブを、先端開放のものとしている。
【0012】
請求項記載の高調波処理回路は、請求項1記載のものにおいて、前記合成補償スタブを、先端短絡のものとしている。
【0015】
請求項記載の高調波処理回路は、請求項1~のいずれか1項記載のものにおいて、前記第1の伝送線路の出力端子と前記負荷抵抗との間に接続され、かつ、前記基本波の波長(λ)の1/4の長さを有する第2伝送線路をさらに備えた構成となっている。
【0017】
請求項記載の高調波処理回路は、請求項1~のいずれか1項記載のものにおいて、前記増幅用トランジスタに代えて、負性抵抗2端子増幅素子を用いている。
【0018】
請求項6記載の高調波処理回路は、増幅用トランジスタの出力端子と負荷抵抗との間に接続されて、前記トランジスタの出力端子に現れる高調波を処理するための回路であって、前記増幅用トランジスタの出力が入力される入力端子と、前記増幅用トランジスタの出力における基本波の波長(λ)の1/4の長さを有する第1伝送線路と、前記第1の伝送線路の出力端子に互いに並列に接続された複数の第1スタブとを有し、
前記複数の第1スタブは、
L=λ/4m (ただし、m=2,3,4,…,n)
で表される伝送線路長Lを各々有するものであり、
さらに合成補償スタブを備え、前記合成補償スタブは、前記第1伝送線路の出力端子に接続されており、基本波に対する前記合成補償スタブのアドミタンスは、前記第1スタブの合成入力アドミタンスと大きさが等しくかつ逆符号とされているものである。
請求項記載の高調波処理回路は、請求項1に記載のものにおいて、前記合成補償スタブに代えて、前記第1の伝送線路の出力端子に接続され、かつ、前記第1スタブの合成入力アドミタンスと大きさが等しくかつ逆符号であるリアクタンス素子を有する構成となっている
【0019】
請求項記載の増幅回路は、請求項1~のいずれか1項に記載の高調波処理回路における前記第1の伝送線路の入力端子が、前記増幅用トランジスタの出力端子に接続されている構成となっている。
【0020】
【発明の実施の形態】
本発明の第1実施形態に係る負荷回路を、添付の図面を参照しながら説明する。まず、図3に基づいて、この負荷回路の構成を説明する。この負荷回路は、増幅用トランジスタ(後述)の出力端子と負荷抵抗Rとの間に接続されるものである。この負荷回路は、第1伝送線路T11と、第2伝送線路T12と、複数の第1スタブT~Tと、合成補償スタブTとを主要な構成として備えている。
【0021】
第1伝送線路T11の入力端子Cは、トランジスタの出力端子に接続されている。第1伝送線路T11の長さは、トランジスタの出力における基本波の波長(λ)の1/4の長さを有している。
【0022】
第2伝送線路T12の入力側は、第1伝送線路T11の出力端子Aに直列に接続されている。第2伝送線路T12の出力側は、負荷抵抗Rに接続されている。第2伝送線路T12の長さは、第1伝送線路T11と同様とされている。
【0023】
複数の第1スタブT~T(図ではTまで)は、互いに並列に、第1伝送線路T11の出力端子Aに接続されている。ここでnは任意の正の整数である。これらの第1スタブT~Tの、各々の伝送線路長Lは、
L=λ/4m (ただし、m=2,3,4,…,n)
とされている。
【0024】
さらに、本実施形態では、複数の第1スタブT~Tは、連続的にすべて設けられているものではない。すなわち、本実施形態では、
「m'=pk (ただし、pは3以上の奇数、kは、前記mのうちで現に設けられている第1スタブにおけるm)で表されるm'に対応する伝送線路長を有する第1スタブT~T」のうち、いずれかまたはすべての設置が省略されたものとなっている。ここで、「省略された」とは、設けられていないことを意味する。例えば、図示例では、p=3でかつk=2の場合として、スタブTが省略されている。また、kは、前記の通り、実際に設けられたスタブTにおけるkを意味する。したがって、Tを設けた場合に、Tを省略するという意味である。Tを設けた場合には、p=3でかつk=3の場合として、スタブTを省略できる。スタブを省略できる理由は後述する。
【0025】
合成補償スタブTは、第1の伝送線路の出力端子Aに接続されている。合成補償スタブTのアドミタンスは、複数の第1スタブT~T(ただし省略されたスタブを除く)の合成入力アドミタンスと大きさが等しくかつ逆符号とされている。図示例では、このような合成補償スタブTを、先端開放のスタブにより構成している。また、合成補償スタブTを、先端短絡のスタブによって構成することもできる。さらに、合成補償スタブTに代えて、第1スタブT~T(ただし省略されたスタブを除く)の合成入力アドミタンスと大きさが等しくかつ逆符号とされたアドミタンスを有するリアクタンス素子を用いてもよい。そのようなリアクタンス素子の例としては、例えば、集中定数インダクタL、集中定数キャパシタC、ならびに先端にインダクタLまたはキャパシタCが装荷されたスタブがある。なお、図3中で符号Zは、この負荷回路の合成インピーダンスを示している。
【0026】
つぎに、本実施形態の負荷回路を用いた増幅回路の例を図4に基づき説明する。この例では、増幅用トランジスタSの出力端子に、第1の伝送線路T11の入力端子Cが接続されている。また、増幅用トランジスタSと負荷抵抗Rとの間には、直流阻止用のカップリングコンデンサCおよびCが接続されている。さらに、トランジスタSには、電源電圧Vddが供給されている。
【0027】
つぎに、本実施形態に係る負荷回路の動作について説明する。
まず、第1伝送線路T11を設けたことにより、基本波fに対する入力インピーダンスは零となる。さらに、m次の各高調波に対する第1スタブT(m=2,3,4,…,n)により、各高調波におけるA点のインピーダンスを零とすることができる。これらの動作は、文献1に示された従来の負荷回路と同様である。
【0028】
さらに、本実施形態では、第1スタブT~Tのうちで、一つまたはそれ以上のスタブが省略されている。その動作を以下に説明する。まず、第1スタブ全体(以下「T」で示す)を、図5に示されるような2端子対回路(4端子回路)として考える。すると、第1スタブTのF行列は、すべての周波数fに対して、f=kf0をk次高調波の周波数として、
【数1】
JP0004143805B2_000002t.gifで表される。(1)式は、f=f,3f,5f,7f…=kf,3kf,5kf,…において
【数2】
JP0004143805B2_000003t.gifただし、f=f,5f,9f,… のとき+,
f= 3f,7f,11f,…のとき-
となり、従って、このときの入力インピーダンスZinkは、
【数3】
JP0004143805B2_000004t.gifとなる。さらに、Tは先端開放であるから、I=0によりZink=0となる。
【0029】
このことから、第1スタブTkを設けることで、k次高調波以外にも3k次、5k次、7k次、・・・という各高調波におけるA点でのインピーダンスが零となることが判る。従来は、各高調波に対応する第1スタブを一本づつ設けていた。つまり、2次高調波に対しT2、3次高調波に対しT3というスタブを設けていた。しかしながら、前記の考察から明らかなように、スタブTがあれば、T3k,T5k,T7k,・・・を設ける必要はない。つまり、T3k,T5k,T7k,・・・を省いても、Tkがそれらの代わりとなり、省く前と同様の負荷インピーダンス特性(奇数次高調波に対し開放、偶数次高調波に対し短絡)を実現できる。具体的には、Tによって代替可能なT,T10,T14,・・・、Tによって代替可能なT,T15,T21,・・・、Tによって代替可能なT12,T20,T28,・・・を省く事ができる。表1に、Tを設けた場合に省略できるスタブを示す。
【0030】
【表1】
JP0004143805B2_000005t.gif【0031】
以上をまとめると、省くことのできる高調波処理スタブは「既に設けられているスタブにおけるmの値が2以上の整数であるときに、そのmの奇数倍の高調波に対応するスタブT」と言える。言い換えれば、この定義に当てはまらない、mの値が2の階乗と素数とであるスタブ、具体的には T,T,T,T,T,・・・は、省かれずに残る。そして、それらのみで、所望の負荷インピーダンス特性が得られる。もちろん、どの次数までを考慮してスタブを設けるかは任意の設計事項である。また、省略できるすべてのスタブを省略することは必須ではなく、一部を残存させておくことも理論的には可能である。
【0032】
このように、本実施形態では、第1スタブの数を従来に比べて削減することができる。したがって、スタブ設置に要する面積を小さくすることができ、さらに、スタブ実装工程が容易となるという利点がある。
【0033】
本実施形態に係る負荷回路の負荷インピーダンス特性を図6(b)に示す。比較のため、第1スタブを削減していない場合(図1に示す従来技術)の負荷インピーダンスを図6(a)に示す。本実施形態の回路においても、削減前の回路と同様に、負荷インピーダンスは、奇数次高調波に対して開放、偶数次高調波に対して短絡となっている。しかも、基本波(1.9GHz)に対する負荷インピーダンスは等しい。これにより、本実施形態の回路は、削減前の回路と同様の負荷インピーダンスを有していることが判る。
【0034】
つぎに、合成補償スタブTを用いることができる理由について説明する。前記した第1スタブT~T(前記に従って一部のスタブが削減されたもの)の合成入力アドミタンスをYinTとする。スタブTは、このアドミタンスYinTと大きさが等しく逆符号の入力アドミタンスを有している。したがって、この一本のスタブTにより、第1スタブT~Tが基本波に与える影響(残留リアクタンスの影響)を除去することができる。従来は、第1スタブの一本ごとに一本の補償スタブを設けていた。しかしながら、本実施形態では、前記した理由により、補償スタブの数を削減することができる。よって、本実施形態では、スタブ設置に要する面積をさらに、小さくすることができる。また、本実施形態では、スタブ実装工程をさらに容易とすることができる。
【0035】
合成補償スタブTを得る方法についてさらに具体的に説明する。先端開放の伝送線路(長さl、伝搬定数β、特性インピーダンスZ)の入力アドミタンスYは、
【数4】
JP0004143805B2_000006t.gifで表される。これから、スタブTにおける、基本波に対する入力アドミタンスYinkは、以下の通りとなる。すなわち、まず、基本波の伝搬定数βは、β=β=2π/λとなる。さらに、スタブTは、k次高調波(波長λ=λ/k)に対する4分の1波長線路であるから、その長さlは、l=λ/4=λ/4kとなる。これらを(4)式に代入すると、
【数5】
JP0004143805B2_000007t.gifとなる。
【0036】
一方、第1スタブT~T全体の合成入力アドミタンスをYinTとすると、
【数6】
JP0004143805B2_000008t.gifとなる。したがって、合成補償スタブT(長さL)の入力インピーダンスYinhをYinh=-YinTとすることにより、第1スタブが基本波に与える影響を、一本の合成補償スタブによって除去することができる。
【0037】
つぎに、先端開放の伝送線路により合成補償スタブTを構成する例について説明する。前記(4)および(6)式より、
【数7】
JP0004143805B2_000009t.gifである。すると、長さLは、
【数8】
JP0004143805B2_000010t.gifとなる。これを実際に計算すると、
Lh=0.30959253λ≒0.3λ
のように求めることができる。
【0038】
なお、この実施形態では、第1の伝送線路T11の出力端子と負荷抵抗Rとの間に、基本波の波長(λ)の1/4の長さを有する第2伝送線路T12を接続している。このため、この実施形態では、基本波における増幅動作に対して適切な負荷インピーダンスを、伝送線路T12の特性インピーダンスを変化させることにより実現できるという利点がある。しかも、この場合には、伝送線路T12の特性インピーダンスの変化は、高調波のための負荷インピーダンスには一切影響を与えないという利点もある。
【0039】
【実施例】
本実施形態の負荷回路を、下記条件の増幅用トランジスタSに適用した。
飽和ドレイン電流:60mA
しきい値電圧:-0.9V
電源電圧:3.4V
最大発振周波数fmax:70GHz
構成:ヘテロ接合FET
【0040】
この場合の、ドレイン電流端子における電圧・電流特性を、ハーモニックバランスシミュレータにより計算した。その結果を図7に示す。瞬時電圧と瞬時電流との重なりがほぼ無くなっており、理想的なF級動作に近い動作を実現している。このときの付加電力効率(Power-added Efficiency, PAE)を図8に示す。この図から、PAEはほぼ90%に達することが判る。なお、この図において、Poutは、負荷抵抗において得られる出力電力を示している。
【0041】
次に、本発明の第2実施形態に係る負荷回路を説明する。前記した第1実施形態においては、補償用のスタブとして、合成補償スタブTを用いた。しかしながら、第2実施形態では、これに代えて、複数の補償用の第2スタブを設ける構成とした。その回路の例を図9に示す。ここでは、第1スタブT~Tに対応して、補償用の第2スタブT~Tが設けられている。もちろん、省略された第1スタブに対応する第2スタブは省略されている。この構成においても、前記した実施形態と同様に、残留リアクタンスによる、基本波への影響を除去することができる。この場合の動作は、前記した文献1に記載された通りなので、詳細の説明は省略する。また、この実施形態においても、第1スタブTと第2スタブTとを省略しているので、その分、スタブの数を削減することができる。また、第2実施形態においては、さらに、第2スタブのそれぞれの伝送線路長Lを、
=(2m-1)λ/4m (ただしm=2,3,4,…,n)
という関係を満たすものとした。このように設定すると、伝送線路長L+Lが常にλ/2となるので、インピーダンス補償の設計が容易であるという利点がある。
【0042】
さらに、第2実施形態においては、複数の第1スタブと複数の第2スタブとが、互いに線対称となる位置に配置されている。このように配置することにより、多数のスタブを、一点(この例では出力端子A)を基準として並列接続することができる。このため、スタブ配置に要する面積を小さくしうるという利点がある。
【0043】
なお、前記各実施形態の記載は単なる一例に過ぎず、本発明に必須の構成を示したものではない。各部の構成は、本発明の趣旨を達成できるものであれば、上記に限らない。例えば、前記実施形態では、増幅用素子としてトランジスタを用いたが、これに代えて、負性抵抗の2端子増幅素子を用いることもできる。そのような素子の一例は、ガンダイオードである。
【0044】
【発明の効果】
本発明によれば、スタブ数を減少させることができる負荷回路、および、それを用いた高効率な増幅回路を提供することができる。
【図面の簡単な説明】
【図1】従来の負荷回路を用いた増幅回路を示す図である。
【図2】図1に示す回路を基板上に実装した一例を示す説明図である。
【図3】本発明の第1実施形態に係る負荷回路を示す図である。
【図4】図3に示す負荷回路を用いた増幅回路を示す図である。
【図5】第1実施形態を説明するために用いる2端子回路を示す図である。
【図6】図(a)は、従来の負荷回路における負荷インピーダンス特性を示すグラフであり、図(b)は、第1実施形態の負荷回路における負荷インピーダンス特性を示すグラフである。
【図7】本発明の第1実施形態に係る増幅回路を用いた実施例の結果を示す図であり、トランジスタのドレイン端子における電圧・電流特性を示すグラフである。
【図8】本発明の第1実施形態に係る増幅回路を用いた実施例の結果を示す図であり、回路の負荷電力特性を示すグラフである。
【図9】本発明の第2実施形態に係る負荷回路を示す図である。
【符号の説明】
基本波の周波数
2f,3f,4f,5f,6f,7f 高調波の周波数
A 第1伝送線路の出力端子
C 第1伝送線路の入力端子
・C カップリングコンデンサ
S 増幅用トランジスタ
負荷抵抗
合成補償スタブ
11 第1伝送線路
12 第2伝送線路
~T 第1スタブ
~T 第2スタブ(補償スタブ)
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8