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明細書 :量子半導体装置およびその製造方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4500963号 (P4500963)
公開番号 特開2006-066463 (P2006-066463A)
登録日 平成22年4月30日(2010.4.30)
発行日 平成22年7月14日(2010.7.14)
公開日 平成18年3月9日(2006.3.9)
発明の名称または考案の名称 量子半導体装置およびその製造方法
国際特許分類 H01L  33/16        (2010.01)
H01L  29/06        (2006.01)
H01L  31/10        (2006.01)
FI H01L 33/00 160
H01L 29/06 601D
H01L 31/10 A
請求項の数または発明の数 6
全頁数 15
出願番号 特願2004-244210 (P2004-244210)
出願日 平成16年8月24日(2004.8.24)
審査請求日 平成19年5月24日(2007.5.24)
特許権者または実用新案権者 【識別番号】504133110
【氏名又は名称】国立大学法人電気通信大学
発明者または考案者 【氏名】山口 浩一
個別代理人の代理人 【識別番号】100070150、【弁理士】、【氏名又は名称】伊東 忠彦
審査官 【審査官】土屋 知久
参考文献・文献 特開平09-326506(JP,A)
特開2004-111710(JP,A)
特開2000-058978(JP,A)
特開2000-022278(JP,A)
特開2001-007315(JP,A)
調査した分野 H01L 31/10
H01L 33/00
H01S 5/00-5/50
特許請求の範囲 【請求項1】
半導体基板と、
前記半導体基板上に位置する第1の量子ドットと、
前記第1の量子ドットを埋め込む第1の半導体結晶層と、
前記第1の半導体結晶層上に位置するコンタクト用の第2の量子ドットと、
前記第2の量子ドットを埋め込む第2の半導体結晶層と、
前記第2の半導体結晶層において、前記第2の量子ドットに接続する自己形成ナノホール内に形成されるナノホール電極と
を有することを特徴とする量子半導体装置。
【請求項2】
前記ナノホール電極の直径は、20~30nmであることを特徴とする請求項1に記載の量子半導体装置。
【請求項3】
前記第2の半導体結晶層の膜厚は、8~15nmであることを特徴とする請求項1に記載の量子半導体装置。
【請求項4】
前記第1および第2の量子ドットはInAsであり、前記第1および第2の半導体結晶層はGaAsであることを特徴とする請求項1~3のいずれかに記載の量子半導体装置。
【請求項5】
半導体基板上に、第1の量子ドットと、前記第1の量子ドットを埋め込む第1の半導体結晶層を形成するステップと、
前記第1の半導体結晶層上に、コンタクト用の第2の量子ドットと、第2の量子ドットを埋め込む第2の半導体結晶層を形成するステップと、
前記第2の半導体結晶層を所定の条件でアニールして、前記第2の量子ドットの直上にのみナノホールを自己形成するステップと、
前記ナノホールを導電体で埋め込むステップと
を含むことを特徴とする量子半導体装置の製造方法。
【請求項6】
前記アニールは、基板温度450~550℃で、3~10分間行うことを特徴とする請求項5に記載の量子半導体装置の製造方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、量子ドット構造を有する量子半導体装置に関し、特に、個別の量子ドットに対する局所的なキャリアの注入、取り出しを行うことのできる量子半導体装置と、その製造方法に関する。
【背景技術】
【0002】
近年、量子ドットの光電子デバイスへの適用が注目を集め、種々の研究、開発がなされている。3次元的なキャリアの閉じ込め構造である量子ドットは、キャリアの一次元的な閉じ込めである量子井戸構造や、二次元的な閉じ込めである量子細線構造と比較して、キャリアのエネルギスペクトルが非常に鋭く、離散的になる。室温においても、キャリアの遷移が量子準位間で不連続に生じ、鋭い発光スペクトルを得ることができる。
【0003】
量子ドットの形成には、ヘテロエピタキシャル成長の初期に出現するいわゆるS-K(Stranski-Krastanov)モード成長を利用する方法が、一般的に採用されている。この方法では、ヘテロ界面に生じる歪エネルギを利用するため、リソグラフィやエッチングなどのようなバルク材料の加工を必要せず、簡単なプロセスで量子ドットが自己形成される。たとえば、GaAs基板上に、格子定数の大きく異なるInGaAs層を数分子層成長させることによって、直径30~40nm程度のInGaAsのドットを自己形成することができる。
【0004】
量子ドットは、そのエネルギ効率や温度安定性の面から、種々のデバイスへの適用が試みられている。代表的な適用例として、量子ドットアレイを活性層に利用した量子ドットレーザがある。このようなデバイスの実用化を図るため、結晶成長温度の低温化と引っ張り歪量の制御を組み合わせることによって、実用的な量子効果が得られる程度に十分に小さな量子ドットを形成する手法が提案されている(たとえば、特許文献1参照)。
【0005】
また、量子ドットを、量子井戸型半導体レーザの電子通過制限フィルタとして用いる例も、提案されている(たとえば、特許文献2参照)。

【特許文献1】特許第2980175号公報
【特許文献2】特開平10-190121号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
1010cm-2のオーダーの面密度で埋め込まれた量子ドットの各々に、局所的にキャリアを注入したり、個々の量子ドットからキャリアを引き出すことができれば、量子ドットのデバイス応用への自由度は、さらに拡がるものと期待される。
【0007】
しかし、ナノメータオーダの量子ドットに対し、個々に電極配線を施すことは、極めて困難である。特に、従来のリソグラフィやエッチング技術では微細化に限界があり、量子ドットの直上のみにVIAホールを形成するのは無理である。
【0008】
また、量子ドットデバイスの素子スケールに応じた配線の微細化も望まれるが、やはりフォトリソグラフィとエッチング技術では、配線の微細化に限界がある。
【0009】
そこで、本発明は、ターゲットとする量子ドットへの効率的なキャリアの出し入れを可能にする量子半導体装置の提供を課題とする。
【0010】
また、量子ドットのスケールに応じた微細な配線構造を有する量子半導体装置の提供を課題とする。
【0011】
さらに、このような量子半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【0012】
上記課題を解決するために、本発明では、量子ドットと、ナノホール形成技術とを組み合わせ、量子ドットの一部をコンタクトあるいはアクセス電極として利用することにより、ターゲットとする下層の量子ドットに対するキャリアの出し入れを正確に制御することを可能にする。
【0013】
すなわち、2層以上の積層で形成した量子ドットを埋め込む埋め込み層において、最上層の量子ドットの直上にのみナノホールを自己形成する手法を採用し、ナノホールを導電体で埋め込んで、電極配線とする。そして、導電体が充填されたナノホールに接続する最上層の量子ドットを、下層の量子ドットへのコンタクトあるいはアクセス電極として用いて、下層の量子ドットへのキャリアの出し入れを制御する。
【0014】
また、上述したナノホール電極配線を、量子ドットの一次元配列構造と組み合わせて、微細な量子ドットチェーン配線構造を実現する。
【0015】
なお、コンタクトとして用いる量子ドットは、実際のデバイスではキャリアの3次元閉じ込めのための量子ドットとしては機能しないが、便宜上、特許請求の範囲および明細書においては、「コンタクト用の量子ドット」あるいは「第2の量子ドット」という表現を使用することとする。
【0016】
本発明の第1の側面では、量子半導体装置は、
(a)半導体基板と、
(b)半導体基板上に設けられる第1の量子ドットと、
(c)第1の量子ドットを埋め込む第1の半導体結晶層と、
(d)第1の半導体結晶層上に位置するコンタクト用の第2の量子ドットと、
(e)第2の量子ドットを埋め込む第2の半導体結晶層と、
(f)第2の半導体結晶層において、前記第2の量子ドットに接続する自己形成ナノホール内に形成されるナノホール電極と
を有する。
【0017】
このような量子半導体装置では、ナノホール電極に接続する第2の量子ドットを介して、第1の量子ドットへのキャリアの出し入れを個別に制御することができる。
【0018】
本発明の第2の側面では、量子半導体装置の製造方法を提供する。この方法は、
(a)半導体基板上に、第1の量子ドットと、前記第1の量子ドットを埋め込む第1の半導体結晶層を形成するステップと、
(b)第1の半導体結晶層上に、コンタクト用の第2の量子ドットと、第2の量子ドットを埋め込む第2の半導体結晶層を形成するステップと、
(c)第2の半導体結晶層を所定の条件でアニールして、前記第2の量子ドットの直上にのみナノホールを自己形成するステップと、
(d)前記ナノホールを導電体で埋め込むステップと
を含む。
【0019】
この方法によれば、フォトリソグラフィやエッチング技術を用いずに、微細なナノホールを第2の量子ドット上に簡単かつ正確に形成することができる。
【0020】
本発明の第3の側面では、量子ドット鎖の配線構造を有する量子半導体装置を提供する。この量子半導体装置は、
(a)半導体基板と、
(b)半導体基板上で所定の方向に延びる直線状の量子ドット鎖と、
(c)量子ドット鎖を埋め込む半導体結晶層と、
(d)前記半導体結晶層において、前記量子ドット鎖を形成する量子ドットのうちの、所定の量子ドットに接続するナノホール内に形成されるナノホール電極と、
を有する。
【0021】
この量子半導体装置は、トンネル電流を利用したナノメータオーダの微細な配線構造を実現する。
【0022】
本発明の第4の側面では、量子ドット鎖の配線構造を有する量子半導体装置の製造方法を提供する。この製造方法は、
(a)半導体基板上に、所定の方向に延びる量子ドット鎖を形成するステップと、
(b)前記量子ドット鎖を埋め込む半導体結晶層を形成するステップと、
(c)前記半導体結晶層を所定の条件下でアニールして、量子ドット鎖の直上にナノホール列を自己形成するステップと、
(d)前記ナノホール列のうち所定のナノホールのみを残すように、前記半導体結晶層上に第2の半導体結晶層を選択成長するステップと、
(e)前記所定のナノホールを導電体で埋め込むステップと
を含む。
【0023】
この方法によれば、フォトリソグラフィやエッチングを必要とせずに、量子ドット鎖を利用した微細な配線と、自己形成ナノホールを利用したコンタクト電極とを容易に形成することができる。
【発明の効果】
【0024】
量子半導体デバイスにおいて、個別の量子ドットに対する局所的なキャリアの出し入れが可能になる。
【0025】
トンネル電流を利用した微細な配線構造が可能になる。
【発明を実施するための最良の形態】
【0026】
以下で、添付図面を参照して、本発明の良好な実施形態を説明する。
【0027】
図1(a)は、本発明の一実施形態に係る量子半導体装置(半導体量子ドットデバイス)の主要部を示す概略構成図、図1(b)は、図1(a)に示す二重積層InAs量子ドットと、InAs量子ドット上に形成されるナノホールのHAADF-STEM画像である。
【0028】
図1の例では、半導体量子ドットデバイス10は、GaAs基板11上に、GaAsバッファ層12を介して、第1のInAs量子ドット13、GaAsスペーサ層14、第2のInAs量子ドット15、GaAsキャップ層16を有する。GaAsキャップ層16には、第2のInAs量子ドット15に接続するナノホール17が自己形成されている。ナノホール17には金属等の導電体が充填されて、ナノホール電極18を構成している。
【0029】
ナノホール17は、GaAsキャップ層16の表面領域において、第2のInAs量子ドット15の真上にのみ自己形成されるナノメータオーダの細孔である。
【0030】
ナノホール電極18と、これに接続する第2のInAs量子ドット15とで、ナノコンタクト電極を構成する。すなわち、上層のInAs量子ドット15をコンタクトとして使用し、この第2のInAs量子ドット15を介して、下層のInAs量子ドット13に対するキャリアの出し入れを個別に制御する。
【0031】
図1の半導体量子ドットデバイス10を作製するには、たとえばGaAs(001)基板11上に、MBE法によりGaAsバッファ層12を形成し、GaAsバッファ層12上に、基板温度500℃、As圧3×10-7Torr、成長速度0.035ML/sで、第1のInAs量子ドット13を形成する。InAs薄膜が1~2分子層程度成長したところで、GaAs層12とInAs薄膜との格子定数の違いにより、GaAsバッファ層12上にS-Kモード成長による島状のInAs量子ドット13が出現する。
【0032】
InAs量子ドット13上に、基板温度450℃でGaAsスペーサ層14を15nm成長して、第1のInAs量子ドット13を埋め込む。GaAsスペーサ層14上に、再度InAsの薄膜を成長して、第2のInAsドット15を形成する。第2のInAs量子ドット15は、たとえば基板温度500℃、As圧6×10-7Torrで形成する。このとき、下層のGaAsスペーサ層14では、第1のInAs量子ドット13の上部に強い歪が誘発されているため、第2のInAs量子ドット15は、第1のInAs量子ドット13に対して、垂直方向に整列して形成される。この第2のInAs量子ドット15は、デバイス完成後、第1の量子ドット13に対するコンタクトあるいはアクセス電極として機能することになる。
【0033】
第2のInAs量子ドット15上に、MBE法によりGaASキャップ層16を450℃、0.14nm/sで、8nm成長する。その後、基板温度を550℃に上昇させて、5分間、As雰囲気中でアニールする。これにより、InAs量子ドット15の直上のGaAsキャップ層16の表面のみに、直径約25nm、深さ約3nmのナノホール17が自己形成される。これは、第2のInAs量子ドット15の上部のGaAsキャップ層16が引っ張り応力を受け、歪エネルギが蓄積されたGaAs部分が、アニール処理によって離脱するためと考えられる。
【0034】
図1の例では、ナノホール17は、第2のInAs量子ドット15の頂部に接する深さ、サイズに形成されている。この様子は、図1(b)のHAADF-STEM画像に示されるとおりである。
【0035】
最後に、ナノホール17の内部に金属等の導電体を埋め込んで、ナノホール電極18を形成する。
【0036】
ナノホール17のサイズは、アニール時間、アニール温度、GaAsキャップ層16の膜厚に依存し、これらを制御することによって、直径20~30nmの均一なナノホールを自己形成することができる。
【0037】
しかし、ナノホール17の底面と、直下のInAs量子ドット15の頂点との間の距離を制御することは困難である。このため、直下のInAs量子ドット15を、キャリア注入対象の素子として直接用いることはできない。
【0038】
他方、ナノホール17は、GaAs層に埋め込まれたInAs量子ドット15の頂点と接触した後、しばらくはその深さが飽和し、安定する。したがって、直下のInAs量子ドット15に接続するコンタクトホールとしての利用が考えられる。この場合、ナノホール17とInAs量子ドット15で、下層のInAs量子ドット13に対するコンタクト電極構造を実現することができる。
【0039】
すなわち、下層の第1のInAs量子ドット13を制御対象素子とし、上層の第2のInAs量子ドット15を、第1のInAs量子ドット13へのコンタクトあるいはアクセス電極として用いる。InAsが金属的な性質を示すことは確認されている。ナノホール電極18に電圧を印加すると、第2のInAs量子ドット15から第1のInAs量子ドット13へトンネル電流が流れ、InAs量子ドット13に対する局所的、個別的なキャリアの注入が可能になる。
【0040】
図1に示す構成を作製する際には、リソグラフィやエッチング技術を必要とせず、量子ドット上に正確にナノホールを自己形成できる。また、最上層にある量子ドットをコンタクトあるいはアクセス電極として用いるので、ナノホールの深さ制御を厳密に行わなくても、下層の量子ドットに対するキャリアの出し入れを、個別的かつ容易に制御することができる。
【0041】
図2は、GaAsキャップ層16を10nmの膜厚に成長し、As雰囲気、500℃でアニールしたときのInAs量子ドットのPLスペクトルを示すグラフである。スペクトル(b)は、GaAs層を4分間アニールしたときのInAs量子ドットのスペクトル、スペクトル(c)は同じ条件で5分間アニールしたときのものである。
【0042】
比較として、同じ膜厚でGaAs埋め込みキャップ層をアニールせずに得られるInAs量子ドットのスペクトル(a)もグラフ上に示す。アニールにより、PLスペクトルが長波長側にシフトすることがわかる。これは、ナノホールの形成にともなう歪緩和によるものと考えられる。
【0043】
このように、ナノホール形成のためのアニール時間を制御することによって、発光波長の調整も可能になる。
【0044】
図1の例では、説明の便宜上、2層の量子ドット13,15のみを示しているが、3層以上に積層した量子ドットを用いてもよい。この場合も、最上層の量子ドットの直上にナノホール電極を設け、最上層の量子ドットを下層の量子ドットへのコンタクトあるいはアクセス電極として用いる。
【0045】
また、GaAsバッファ層やInAs層の成長は、MBE法に限定されず、MOVPE法を用いてもよい。量子ドットを埋め込むスペーサ層14やキャップ層16はGaAs層に限定されず、InGaAs層などを用いてもよい。
【0046】
さらに、GaAsキャップ層の膜厚は8~15nmの範囲で適切に選択できる。アニール温度は450~550℃の範囲で、アニール時間は3~10分の範囲で、適切に設定可能である。このような条件を制御することで、直径20~30nm、深さ2~4nmの
均一なナノホール電極を形成することができる。
【0047】
図3は、図1の構成を適用した構成例1として、シングルQD発光ダイオードまたはシングルQDフォトダイオードを有する量子半導体装置20Aを示す。量子半導体装置20Aは、n+型(またはp+型)GaAs基板21上に、n+型(またはp+型)GaAsバッファ層22を介して、ワイドバンドギャップのn型(またはp型)のAlGaAsクラッド層23が設けられている。
【0048】
シングルQD量子半導体装置20Aは、AlGaAsクラッド層23上に、個別のメサ構造を有する。各メサ部は、図1と同様に、GaAsバッファ層24と、GaAsバッファ層24上に形成された制御対象としての第1のInAs量子ドット25と、第1のInAs量子ドット25を埋め込むGaAsスペーサ層26と、GaAsスペーサ層26上に形成されたコンタクト用の第2のInAs量子ドット27と、GaAsキャップ層28を有する。GaAsキャップ層28にはナノホール29が形成されており、ナノホール29を導電体で埋め込んだナノホール電極30を有する。
【0049】
所望の電極30に電圧を印加することにより、ターゲットとする第1のInAs量子ドット25にだけ個別的にキャリアが注入される。この結果、ホールと電子の再結合による発光が個別に誘発される。
【0050】
図4は、図3のシングルQD量子半導体装置20Aのメサ部分の製造工程を示す図である。まず、図4(a)に示すように、GaAsバッファ層24上に、第1のInAs量子ドット25を比較的低密度で形成する。具体的には、500℃でInAsを1.7分子層成長し、As雰囲気中で10分間のアニール処理を行い、低密度のInAs量子ドットを形成する。低密度で形成された第1のInAs量子ドット25をGaAsスペーサ層26で埋め込む。
【0051】
次に、図4(b)に示すように、GsAsスペーサ層26上に、コンタクト用の第2のInAs量子ドット27を形成し、これを埋め込むGaAsキャップ層28を10nm成長する。
【0052】
次に、図4(c)に示すように、GaAsキャップ層28をAs雰囲気中で、500℃でアニール処理し、コンタクト用のInAs量子ドット27の直上のみのGaAsキャップ層28表面に、ナノホール29を形成する。上述した条件では、ほとんどすべてのInAs量子ドット27上にナノホールを形成することができる。
【0053】
次に、図4(d)に示すように、全面に100nm程度の膜厚でメタル蒸着し、ナノホール29を埋め込む。
【0054】
最後に、図4(e)に示すように、リソグラフィとエッチングにより、量子ドットごとにメサ部分を分離して、個別のナノホール電極30を有するメサ部を形成し、シングルQD量子半導体装置20Aを完成する。
【0055】
図5は、図1の構成を適用した量子半導体装置の構成例2として、QDアレイ型発光ダイオードを含む量子半導体装置20Bを示す。個別のメサ部への分離を行わないことと、InAs量子ドットの形成密度を異ならせることを除いて、基本構成は、図4に示した量子半導体装置20Aとほぼ同様である。
【0056】
図5の例では、第1のInAs量子ドット25は、比較的高密度で形成される。このときの成長条件は、たとえば、成長温度500℃、成長速度0.1ML/s、InAs成長量は2.6MLである。その後、GaAsスペーサ層26、コンタクト用の第2のInAs量子ドット27、GaAsキャップ層28を順次形成する。GaAsキャップ層28を500℃でアニール処理し、第2のInAs量子ドット27の直上にのみ、ナノホール29を形成する。最後に、全面に100nm程度の膜厚でメタル蒸着し、ナノホール29を埋め込んで、電極30を形成する。
【0057】
図5の構成でも、リソグラフィやエッチングを用いずに、ナノホール電極と最上層の量子ドットを組み合わせて、微細なコンタクト構造を実現することができる。
【0058】
なお、図示はしないが、ナノホール電極30をストライプ状、格子状など、所定の形状にパターニングすることで、特定の列、あるいは特定のブロックのInAs量子ドットにのみ電圧を印加することが可能になる。
【0059】
次に、図6~9を参照して、本発明の第2実施形態に係る量子半導体装置について説明する。第2実施形態では、量子ドットの直上に自己形成されるナノホールと、量子ドットの一次元配列とを組み合わせて、量子ドットチェーン配線を有する量子半導体装置を提供する。
【0060】
S-Kモード成長によるInAs量子ドットの形成は、下地結晶層の格子歪に強く依存する。そこで、第2実施形態では、下地に歪バッファ層を導入することによって、InAs量子ドット鎖の配列を制御し、これをナノホール電極に接続することによって量子ドットチェーン配線を実現する。
【0061】
図6は、ミスフィット転位を周期的に発生させたGaAs/InGaAs/GaAs歪バッファ層上に形成されるInAs量子ドット鎖のSEM[110]画像(素子上面からの撮像)である。直径30nm程度のInAs量子ドットが連続して直線状に配列する様子がわかる。
【0062】
量子ドット鎖(一次元配列)は、図7に示すように、段差、微傾斜、歪分布などを利用して形成することもできる。図7(a)の例では、段差基板の段差面のエッジに沿って量子ドットが一列に整列する。図7(b)では、わずかに傾斜した基板の微傾斜面に量子ドットの一次元配列が生じる。図7(c)では、欠陥が走った箇所から生じる格子緩和領域において、線欠陥(転位)に沿って量子ドットが並ぶ。量子ドット鎖はミスフィット転位を利用する方法であれば、任意の手法で形成することができる。
【0063】
図8は、量子ドットの一次元配列とナノホールを利用した量子半導体装置40の概略構成図である。量子半導体装置40は、GaAs基板49と、GaAs基板49上のGaAs/InGaAs/GaAs歪バッファ層41と、歪バッファ層41上に形成されるInAs量子ドット43の量子ドット鎖(一次元配列)45と、量子ドット鎖45の特定の量子ドット43に接続するナノホール44と、ナノホール44を埋め込む導電体で形成されるナノホール電極48とを備える。
【0064】
図8の例では、歪バッファ層41の構成は、GaAs(70nm)/In0.23Ga0.77As(600nm)/GaAsとする。ナノホール電極43に電圧を印加すると、量子ドット鎖45を構成するInAs量子ドット43を順次通ってトンネル電流が流れ、横方向への電流路が形成される。すなわち、微細な量子ドットチェーン配線が実現される。
【0065】
また、図1の構成で、InAs量子ドットを垂直方向に多数積層することによって、垂直方向への微細配線を実現することもできる。
【0066】
図9は、図8の量子ドットチェーン配線の製造工程を示す図である。
【0067】
まず、図9(a)に示すように、GaAs基板49上に、GaAs/InGaAs/GaAs歪バッファ層41を形成し、歪バッファ層41上に、InAs量子ドット43の一次元配列(量子ドット鎖)45を形成する。InAs量子ドット鎖の成長条件は、たとえば、成長温度500℃、成長速度0.035ML/s、InAs成長量を2.6MLとする。InAs量子ドット43上にGaAs層を10nm成長して500℃でアニールし、InAs量子ドット43の各々につながるナノホール44を自己形成する。InAs量子ドット鎖に整列するナノホール列が形成されたGaAs層を、便宜上、GaAsナノホール層42と称する。
【0068】
次に、図9(b)に示すように、GaAsナノホール層42の所定の箇所をマスク46で被覆して、GaAs層47を選択成長する。これにより、所定のInAs量子ドット43につながるナノホール44だけを残して、その他のナノホール44をGaAs層により埋め込む。
【0069】
次に、図9(c)に示すように、マスク46を除去し、電極形成領域以外の領域をマスク51で被覆する。電極形成領域にメタル蒸着し、所定のナノホール44を金属で埋め込んだナノホール電極48を形成する。マスク51を除去し、図示はしないが、必要に応じて、多層配線等を形成して、量子半導体装置を完成する。
【0070】
第2実施形態の構成によれば、量子ドット鎖を流れるトンネル電流を利用したナノメータオーダの微細配線構造が実現される。
【0071】
以上、良好な実施形態に基づいて本発明を説明してきたが、量子ドットと、ナノホールの自己形成を組み合わせて量子半導体装置を実現するという技術思想の範囲内において、様々なバリエーションが可能であり、それらのバリエーションも本発明の範囲内に含まれるものである。
【0072】
たとえば、第2実施形態の量子ドット鎖は、下地に歪バッファ層を用いるかわりに、図7に示す微傾斜基板などを用いてもよい。
【0073】
上記実施形態では、量子ドット発光ダイオードや量子ドットフォトダイオードへの適用を例にとって説明したが、単電子デバイスやメモリへの適用も可能である。また、量子コンピューティングや量子暗号への適用も期待できる。
【図面の簡単な説明】
【0074】
【図1】図1(a)は本発明の一実施形態に係る半導体量子ドットデバイスの主要部を示す概略構成図、図1(b)は、図1(a)で用いられる二重積層のInAs量子ドット上に形成されるナノホールのHAADF-STEM画像である。
【図2】ナノホール形成時のGaAsキャップ層のアニール時間に応じたInAs量子ドットのPLスペクトルを示すグラフである。
【図3】図1の構成を適用したシングルQD量子半導体装置の概略構成を示す断面図である。
【図4】図3のシングルQD量子半導体装置のメサ部の製造工程を示す図である。
【図5】図1の構成を適用したQDアレイ型量子半導体装置の概略構成を示す断面図である。
【図6】本発明の第2実施形態に係る量子半導体装置に用いられる量子ドット鎖のSEM画像である。
【図7】量子ドット鎖の形成例を示す図である。
【図8】本発明の第2実施形態に係る量子半導体装置の主要部の概略構成図である。
【図9】図8に示す量子ドットチェーン配線の製造工程を示す図である。
【符号の説明】
【0075】
10、20A,20B,40 量子半導体装置(半導体量子ドットデバイス)
11、21、49 GaAs基板
12、24 GaAsバッファ層
13、25 第1のInAs量子ドット
14、26 GaAsスペーサ層
15、27 第2のInAs量子ドット
16、28 GaAsキャップ層
17、29、44 ナノホール
18、30、48 電極(ナノホール電極)
41 GaAs/InGaAs/GaAs歪バッファ層
43 InAs量子ドット
45 InAs量子ドット鎖
図面
【図2】
0
【図3】
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【図4】
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【図5】
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【図7】
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【図8】
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【図9】
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【図1】
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【図6】
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