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明細書 :A/D変換アレイ及びイメージセンサ

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第3962788号 (P3962788)
公開番号 特開2005-136540 (P2005-136540A)
登録日 平成19年6月1日(2007.6.1)
発行日 平成19年8月22日(2007.8.22)
公開日 平成17年5月26日(2005.5.26)
発明の名称または考案の名称 A/D変換アレイ及びイメージセンサ
国際特許分類 H03M   1/40        (2006.01)
H04N   5/335       (2006.01)
FI H03M 1/40
H04N 5/335 P
請求項の数または発明の数 7
全頁数 13
出願番号 特願2003-368340 (P2003-368340)
出願日 平成15年10月29日(2003.10.29)
審査請求日 平成18年1月16日(2006.1.16)
特許権者または実用新案権者 【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
発明者または考案者 【氏名】川人 祥二
個別代理人の代理人 【識別番号】100088155、【弁理士】、【氏名又は名称】長谷川 芳樹
【識別番号】100092657、【弁理士】、【氏名又は名称】寺崎 史朗
【識別番号】100108257、【弁理士】、【氏名又は名称】近藤 伊知良
【識別番号】100124800、【弁理士】、【氏名又は名称】諏澤 勇司
審査官 【審査官】柳下 勝幸
参考文献・文献 特開平2-279021(JP,A)
特開平11-27148(JP,A)
調査した分野 H03M1/00-1/88,H04N5/355
特許請求の範囲 【請求項1】
A/D変換アレイにおいて、1サイクルあたりNビットのA/D変換を行う回路要素と、該回路要素のディジタル出力を第1のスイッチング手段と第1のキャパシタによりD/A変換する回路要素と、その変換結果のアナログ値をアナログ入力から減算及び増幅するために、前記第1のキャパシタとの比により利得を決定する第2のキャパシタを反転増幅器の入出力間に接続してなる増幅手段と、該増幅手段の出力を第2のスイッチング手段と前記第1のキャパシタによりサンプル&ホールドする回路要素と、前記増幅手段の出力と入力信号との一方を選択するとともに選択された信号を前記第1のキャパシタを介して前記増幅手段の入力として与える第3のスイッチング手段とからなる単位回路をアレイ状に配置するとともに、前記第1乃至第3のスイッチング手段の制御手段をアレイの外部に設け、最初の段階で入力信号を前記増幅手段の入力として与え、次の段階で前記サンプル&ホールド回路要素を経由した信号を前記増幅手段の入力に与えることにより、巡回型の多ビットのA/D変換を行うことを特徴とするA/D変換アレイ。
【請求項2】
前記増幅手段におけるD/A変換に用いる第1のキャパシタを2個設け、これら複数のキャパシタをD/A変換用とサンプルホールド用とに交互に用いることにより1サイクルあたりの変換速度を2倍にしたことを特徴とする請求項1記載のA/D変換アレイ。
【請求項3】
前記NビットのA/D変換を行う回路要素は入力であるアナログ信号を電圧レベルにより3つの領域に区分し、3つの領域に対し1,0,-1の値を割り振るものである請求項1記載のA/D変換アレイ。
【請求項4】
前記増幅手段における増幅器を差動入力、差動出力を有する差動増幅器により構成し、その周辺のキャパシタ及びスイッチング手段を含めて全差動回路構成とした請求項1記載のA/D変換アレイ。
【請求項5】
請求項1乃至4記載のA/D変換アレイをイメージセンサアレイのカラムに配置することにより、イメージセンサアレイの出力に対して並列にA/D変換を行うことを特徴とするイメージセンサ。
【請求項6】
前記イメージセンサアレイのカラムにノイズキャンセル回路を設け、該ノイズキャンセル回路は、第2の反転増幅器と、イメージセンサアレイの出力と前記第2の反転増幅器の入力との間に接続される第3のキャパシタと、前記第2の反転増幅器の入力と出力間に接続される第4のキャパシタと、それらの接続を切り替えるスイッチング手段とからなるものであり、前記巡回型A/D変換アレイにおける反転増幅器を前記ノイズキャンセル回路の第2の反転増幅器と兼用し、前記第1のキャパシタを前記第3のキャパシタと兼用し、前記第2のキャパシタを前記第4のキャパシタと兼用してなる請求項5記載のイメージセンサ。
【請求項7】
ノイズキャンセル動作の際にのみ、イメージセンサアレイの出力と反転増幅器の入力との間に接続されるキャパシタとして、第5のキャパシタを設け、前記第2のキャパシタとの容量比により増幅機能を得ることを特徴とする請求項6記載のイメージセンサ。
発明の詳細な説明 【技術分野】
【0001】
本発明は、イメージセンサ特にCMOSイメージセンサのカラムにA/D変換器を集積化し、ディジタル出力とするとともに、高速度の信号読みだしを可能にする技術に関する。この技術は、イメージセンサからの信号を集中して短時間で読みだす機能を備えたイメージセンサや、高速撮像用のイメージセンサとして有用である。
【背景技術】
【0002】
このようにCMOSイメージセンサのカラムにおいてA/D変換を行う従来技術としては、以下がある。
[1] 特許第2532374号明細書
[2] A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
[3] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.108-109,2000.
[4] B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.312-313,1999.
[5] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,"A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.
【0003】
上記[1]は、ランプ信号発生器、比較器、レジスタを用いた8-bitの積分型A/D変換器要素をカラムに集積化するものである。同様なものが[2]にも報告されている。また[3]は、同様に積分型A/D変換器要素をカラムに集積化するものであるが、精度向上した比較器を用いて10bを実現している。これら積分型A/D変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は困難である。しかし、線形性に優れる利点がある。
また、[4]は、キャパシタを用いた逐次比較型A/D変換器をカラムに並べて動作させるもので、高速なA/D変換が可能であるため、高フレームレート、多画素数のイメージセンサに適している。しかし、これも実際の精度としては、8bit程度にとどまっている。また、[5]は2段の巡回型A/D変換器要素をカラムに並べて動作させるもので、これも高速A/D変換に適している。しかし2個のアンプを用いるため、回路規模が大きくなる。
【0004】
なお、これら以外に、画素内にA/D変換要素をもつイメージセンサが幾つか報告されているが、本発明と直接関係しないため割愛する。

【特許文献1】特許第2532374号明細書
【非特許文献1】A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
【非特許文献2】T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.108-109,2000.
【非特許文献3】B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.312-313,1999.
【非特許文献4】S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,"A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.
【0005】
従来技術の[5]は、本発明に最も関連があるので回路を取り上げて説明する。これは、図1のように、1ビットのA/D変換を行う回路を2段従属接続し、その出力を入力に戻すことで巡回型のA/D変換を行うものである。このような方式では、各段毎に増幅器が必要であり、面積が大きくなるとともに、消費電力が増大する。また、イメージセンサのカラムに集積化するA/D変換器として用いた場合、ノイズキャンセル用アンプとA/D変換器用アンプと合わせて、3つのアンプが各カラム毎に必要である。
【発明を実施するための最良の形態】
【0006】
カラムにA/D変換器を集積化する本発明のCMOSイメージセンサの構成を図2に示す。行単位でカラム読みだし回路に読み出された信号は、まずノイズキャンセルがなされ、その信号が各画素毎に巡回型A/D変換回路に与えられる。ここで、必要な分解能のA/D変換を行い、そのディジタル値を水平走査により読み出す。高速な信号の読みだしのため、全部を直列に水平走査するのではなく、複数の出力を設けて部分的な水平走査を並列に実行する方法、図3のように、ADC(アナログディジタル変換器)出力をマルチプレクスして、ディジタル化された信号を複数線で並列に出力する方法が多々考えられる。また、後述するが、図2,3において、1の部分、すなわちノイズキャンセルと巡回型ADCを、1つのアンプを用いて構成し、一体化することも可能である。
以下において述べるように、巡回型A/D変換として、1サイクルあたり、例えば2進で-1,0,1の3値を取る冗長表現を用いるが、最終的にはデータ出力線数を減らすために、非冗長表現に変換した後に、そのディジタルデータを、水平走査(あるいは並列出力のときは部分的水平走査)を行って出力する。なお出力のデータレートが低い場合には、水平走査後、冗長表現から非冗長表現に変換してもよい。この変換は、Nビットの場合には、N+1桁の加算を行う加算器を用いて行うことができる。
【実施例1】
【0007】
本発明は、巡回型のA/D変換を行うための増幅器の数とキャパシタの数を減らしたことを特徴とする。図4に、1サイクルあたり1ビットまたは1ビット半のA/D変換を行う本発明の巡回型A/D変換器の回路例を示す。これは機能としては、図6と等価である。
図5に、図4の巡回型A/D変換器の変換特性を示す。図4において、VRM, VRPは、図5のVref,-Vrefに対応する。図4のディジタル出力D0,D1と図5のD、及び比較器(3)への入力信号Vinとの関係は、次式のようになる。
【数1】
JP0003962788B2_000002t.gif
すなわち、入力に(1) -Vrefから-Vref/4, (2) -Vref/4からVref/4, (3) Vref/4からVrefの3領域に分割し、これらの領域に対して3値のA/D変換を行って-1,0,1のディジタルコードを割り当てる。最初のコードは最上位桁になる。図4の特性に従って演算し、出力を生成する。その演算は、次式で表される。
【数2】
JP0003962788B2_000003t.gif
すなわちこれは、上位桁から順にA/D変換し、入力を2倍して、そのA/D変換値によって、一定値をさしひくことで、その出力が必ず±Vrefの範囲になるようにし、これを再び入力に与えて同じことを繰り返すことで、多ビットのA/D変換を行うというものである。このときに1回あたり(1桁)、3値でA/D変換を行うので、ディジタル値には冗長性が生じる。この冗長性により、比較器の精度要求が大きく緩和され、高精度なA/D変換が可能となる。
【0008】
2進数では、各桁毎に0と1の2値を取るが、各桁毎に-1,0,1の3値を取るので、1段あたり1.5ビットのA/D変換を行っていると考えることができる。実際の動作としては、図6に示すように、最初は、制御信号φA(以下、φAと略す)によるスイッチをオンし、入力信号を与え、1段あたり1.5ビットの演算を行う。その結果により、式(2)に従って演算を行う。その出力をS/H(サンプルホールド)回路に記憶する。これで最初の1サイクルが完了する。次に、制御信号φB(以下、φBと略す)によるスイッチをオンし、φAによるスイッチをオフして、S/H回路の出力を1.5ビットのビットのA/D変換器に与え、同じことを繰り返す。これを、N回繰り返した場合、N+1ビットのA/D変換が行える。
【0009】
図4は、図6と同じ機能を実現しながら、必要なアンプと容量の数を減らしたものである。その動作タイミング図を図7に示す。図7では、3サイクル目までを示している。
図4では、まず最初C1とC2にともにVinをサンプルし、その後C2は反転増幅器(2)の入出力間に接続し、2つの比較器(Comparator)により、式(1)による1.5ビットのA/D変換を行う。C1は、D/A変換器に接続する。これにより、次式の演算が実行される。
【数3】
JP0003962788B2_000004t.gif

【0010】
C1=C2であれば、これは、式(2)と等価である。ここで、Vout(0)は、最初のサイクルの出力、D(0)は、最初のA/D変換値、つまり最上位桁の値である。その出力を、サンプルし、ホールドするため、図6では、S/H回路を設けているが、図4では、それと等価な処理となるように容量とスイッチを制御する。まず、C2にはもともとVout(0)が記憶されている。そこで、C1を用いてVout(0)と接地点との間の電圧を記憶し、次いで、A/D変換の結果に従って、これをDAC(ディジタル・アナログ変換器)と反転増幅器(2)の仮想接地点の間に接続し直せば、その差に比例した電荷
【数4】
JP0003962788B2_000005t.gif
が、C2に転送され、その結果次式の演算が実行される。
【0011】
【数5】
JP0003962788B2_000006t.gif
これを必要なサイクル数だけ繰り返す。
図4の構成をとることで、1つの反転増幅器(2)と2つの容量を用いて、A/D変換器が構成される。これは、回路構成が簡単であるため、これを複数並べて、並列に入力信号を与えて動作させ、全体として高速なA/D変換を行うことができる。
【0012】
ここで、回路の基本動作を説明する。最初にキャパシタC1とC2をともに入力(Vin)に接続し、それぞれに電圧Vinで充電する。それぞれの電荷をQ1,Q2とすると、Q1=C1・Vin,Q2=C2・Vinとなる。その後、キャパシタC2の一端を反転増幅器(2)の出力端に接続する。すなわち、キャパシタC2には、最初からQ2の電荷が充電されている。また、キャパシタC1の一端はDAC(ディジタル・アナログ変換器)に接続を替える。DACの出力電圧をVdacとすると、キャパシタC1の端子電圧はVinからVdacに変化するので、キャパシタC1に充電されている電荷の変化は、ΔQ1=C1(Vin-Vdac)となり、この変化分がキャパシタC2に転送される。その結果、最終的な出力は、Vout=(Q2+ΔQ1)/C2=((C1+C2)Vin-C1・Vdac)/C2 となる。もし、C1=C2に選べば、Vout=2Vin-Vdac となるから、入力を2倍してDACの出力を引くという巡回型A/D変換の基本演算ができる。従来の巡回型は、アンプの出力にS/H回路があり、S/H回路の出力をサンプルして巡回するために、まさに前述の基本動作が繰り返される。
【0013】
発明者の提案する回路では、この動作を1個のアンプで行うために、巡回時に前述のVinという電圧は、アンプの出力電圧Voutになるので、上記"C2をVinで充電する"のVinは、巡回時にはVoutに相当する。すなわち、C2は最初からVin(=Vout)で充電されているので、C1だけを最初Vout(=Vin)に接続して、その後DACに接続を切り替えるということをするだけで、Vout=2Vin-Vdac の演算ができる。この場合もC1=C2に選定する。これにより、従来型よりキャパシタを減らすことができる。
【0014】
あとで説明するノイズキャンセル動作と巡回型A/D変換動作を両立させる場合には、入力Vinと反転増幅器の入力間にC1を接続し、C2は反転増幅器の入出力間に接続する。C2の電荷は初期化(Q2=0)しておき、C1の一端をVs(信号電圧)からVR(リセット電圧)に変化させることで,ノイズキャンセルを行う。その結果、C1=C2に選定してあると、Vout=ΔQ1/C2=C1(Vs-VR)/C2=Vs-VRとなり、利得は1であるものの、VsからVRを引くことによりノイズキャンセル動作となる。その後、巡回型A/D変換動作に入る。
【実施例2】
【0015】
図8は、容量を追加し、交互に用いることで、半クロックで1.5ビットのA/D変換が行えるようにした回路の例を示している。その動作タイミング図を図9に示す。図8では、2サイクル目までを示しているが、このように、2サイクルで、4桁分の1.5ビットA/D変換が実行されている。
ここでは、A/D変換のために比較器(3)を2セット用いているが、1セットの比較器の入力と出力にスイッチング手段を設け、時分割利用することにより、1セットのみの比較器で構成することもできる。
【実施例3】
【0016】
このような巡回型A/D変換器をアレイ状に配置したものは、イメージセンサのカラムに用いて、並列に信号を与えてA/D変換を行うのに有用である。この場合、図2,3に示したように、カラムで画素部が発生するノイズを低減するノイズキャンセル回路をカラムに並べて、その出力に対し、以上述べたA/D変換器アレイを並べて動作させることも可能であるが、より効率の良い回路構成として、ノイズキャンセルの回路、あるいはノイズキャンセルをしながら一定の利得で増幅を行う回路と、巡回型A/D変換を一体化し、1つのアンプを用いて、ノイズキャンセル・増幅及びA/D変換を行う回路を構成することができる。
【0017】
図10に示す回路では、光信号による信号電圧(これをVSとする)がVinに印加される。この電圧をC1にサンプルする。このとき、C1の他方は、φA,φ2がオンとなった反転増幅器(2)の入力に接続されており、ほぼ接地電位となっている。次いで、φAをオフにしたのちフォトダイオード部をリセットして、そのリセット電圧VRをVinに与える。これにより、VR-VSの電圧差とC1の積による電荷がC2に転送され、アンプ出力の電圧が変化する。その出力電圧をVout(0)とすると、これは次式で表される。
【数6】
JP0003962788B2_000007t.gif
すなわち、画素部の信号レベルとリセットレベルの差がC1/C2の容量比で増幅され、画素部の固定パターンノイズのキャンセルを行うことができる。アンプの出力に対して、2つの比較器(3)で1.5ビットA/D変換を行い、その結果を用いて、次の桁のA/D変換を行うための演算を行う。以降の動作は、図4の場合と同じである。
【0018】
図10の回路では増幅度はC1/C2の容量比で決定される。C1をノイズキャンセルとA/D変換の両方に使う場合はC1=C2とする必要があり、その比は1となる。そこで、入力に第3のキャパシタC3を追加することにより、増幅度を高める回路を提案する。その回路例を図11に示す。また、その動作タイミング図を図12に示す。
図11において、C3は、増幅を行う場合に用いる容量で、増幅を行わない場合(つまり、利得1でノイズキャンセルする。)は、図11の破線のAの部分を削除する。
C3=(n-1)C0,C1=C2=C0とすることで、ノイズキャンセルされた信号に対して、n倍の利得により増幅することができる。図11のVinには、図13に示す画素内に数個のトランジスタを用いた増幅型イメージセンサの画素出力を接続する。ここでは、3個のトランジスタを用いた場合(図13)を例にとって説明するが、これに限定するものではなく、画素内で電荷転送を行う4トランジスタ、5トランジスタをはじめ、他の増幅型イメージセンサにも適用可能である。
【0019】
3トランジスタ型の増幅型イメージセンサの場合、選択された画素に対して、まず信号がフォトダイオードに蓄積された結果発生する電圧レベル(これをVsとする)を出力し、図11のC1とC3にサンプルする。このとき、φAによるスイッチをオンし、反転増幅器(2)の入出力をショートしておき、そのときの反転増幅器(2)の入力に、C1,C3の他方は接続されている。次いで、φAによるスイッチを開き、フォトダイオード部に蓄積された電圧をリセット(Rによるスイッチをオン)し、そのときのフォトダイオード部のリセット電圧レベル(これをVRとする)を図11のVinに与える。これにより、VR-VSの電圧差とC1+C3の積による電荷が、C2に転送され、アンプ出力の電圧が変化する。その出力電圧をVout(0)とすると、これは次式で表される。
【数7】
JP0003962788B2_000008t.gif
すなわち、画素部の信号レベルとリセットレベルの差がn倍で増幅され、画素部の固定パターンノイズのキャンセルと信号増幅を行うことができる。アンプの出力に対して、2つの比較器(3)で1.5ビットA/D変換を行い、その結果を用いて、次の桁のA/D変換を行うための演算を行う。以降の動作は、図4の場合と同じであり、C3については、最初の増幅の際にのみ用い、以降のA/D変換においては用いない。
【実施例4】
【0020】
なお、図11は、一端を接地した増幅器による回路を例として示したが、これを全差動の回路として構成することもできる。図14に全差動回路により図11と同様な処理を行う回路の例を示す。図14においても増幅を行わない場合は、Aの部分を削除する。
図14は、全差動であるので、入力信号は、VIPとVIMの差電圧として与えられること想定している。増幅型のイメージセンサが画素部において、2本の信号線で差電圧として出力する場合は、図14の2つの入力を画素部からの垂直信号線に接続すればよい。画素部からの信号が、シングルエンド信号であり、信号線が1本だけの場合は、図14のVIPを画素部からの垂直信号線に接続し、図14のVIMについては、一定電圧を参照電圧として与えておく。
【実施例5】
【0021】
次に、半サイクルで1.5bのA/D変換を行う図8の方式をイメージセンサのカラムに用い、ノイズキャンセル動作を行わせる場合の回路構成を図15に示す。その動作タイミング図を、図16に示す。その動作は、図11の場合とほぼ同様であるが、2セットの比較器(3)を用いて、半サイクル毎に交互に用い、半サイクル毎に2つの容量C1を、式(4)に相当する演算と、出力のサンプル&ホールドの動作に用いる。
ここでは、A/D変換のために比較器(3)を2セット用いているが、1セットの比較器の入力と出力にスイッチング手段を設け、時分割利用することにより、1セットのみの比較器で構成することもできる。
なお、図11の回路に対しての全差動回路の構成を示したが、同様に図4や図8、図15についても全差動回路とすることは当然可能であり、これらは、図4、図8、図11と図14から容易に類推できる。
【実施例6】
【0022】
以上の回路では、容量やアンプの数を減らすことができるが、一方、アンプのもつオフセット電圧をキャンセルする機能を持たないため、このようなアンプのオフセット電圧や、スイッチのインジェクションによるオフセット電圧を除去することが必要である。これは、ディジタル領域で、あらかじめ測定しておいたオフセット電圧をカラム毎に差し引くことで除去することができる。ただし、このような処理を容易に行えない場合もあり、その場合には、アンプのオフセット電圧のばらつきの影響を受けにくい回路とする必要がある。その場合には、アンプがもう1つ必要になるが、イメージセンサのノイズキャンセル用アンプと兼用することで、効率化できる。
【0023】
その回路例を図17に示す。その動作タイミング図を図18に示す。イメージセンサ出力の信号レベルのサンプルを行う際、φAで制御されるスイッチにより、最初、参照電圧VRに接続しておき、増幅時に、φ2dで制御されるスイッチにより、アンプの入出力間に接続する。これにより、ノイズキャンセル及び増幅時のアンプのオフセット電圧をキャンセルする。さらに、同じアンプを用いて1サイクルあたり1.5ビットのA/D変換を行う巡回型A/D変換を行う。そのアンプの出力をサンプルホールド回路により、記憶する。サンプルホールド回路は、アンプA2の入出力間をφ2Aにより制御されるスイッチによりショートした電圧を基準として、容量C4に記憶し、その後、φ2とφ2Aで制御されるスイッチを開き、C4をφ1dで制御されるスイッチにより、アンプの入出力間に接続する動作をする。これにより、サンプルホールド回路もアンプのオフセット電圧の影響を受けない。
【0024】
次の桁のA/D変換のため、サンプルホールド回路の出力を前段の回路のC1とC2にサンプルする。このときφ1Aで制御されるスイッチにより、アンプA1の入出力間をショートした電圧を基準として、サンプルし、その後、φ2Aで制御されるスイッチにより、C2をアンプの入出力間に接続し、C1の一方の端子をDACの出力に接続するようにすることで、式(3)と同様の演算がなされるが、この動作においてもアンプA1のオフセット電圧の影響は受けない。このようにノイズキャンセル、A/D変換時、ともにアンプのオフセット電圧を受けない動作が可能となる。
【0025】
なお、以上は、比較器を二つ用い、1サイクルあたり1.5ビットのA/D変換を繰り返す場合について述べたが、比較器を1つ用いて1ビットのA/D変換を繰り返す方法、比較器を複数用いて、さらにアンプでの増幅も4倍、8倍、16倍として、1サイクルあたり多ビットのA/D変換を巡回する方法も考えられ、これらの方法を排除するものではない。
さらに、図19に示すように巡回型ADCやノイズキャンセル回路の特性ばらつきに起因する誤差を、補正する回路をカラムに集積化することもできる。
また、ここでは反転増幅器(2)として差動入力を有する反転増幅器を用いて説明をしたが、差動入力をもたずシングルエンド入力をもつ反転増幅器を用いても、同様な回路を構成できることは自明であり、これら他の増幅器の採用を排除するものではない。
【産業上の利用可能性】
【0026】
本発明は、イメージセンサのカラムにおいて、巡回型のA/D変換器をアレイ状に配置することで高速で高分解能のA/D変換を行う方法とこれを用いて高速度イメージセンサを実現する方法を提供する。特に、従来の巡回型よりも増幅器の数とキャパシタ(容量)の数を減らした点を特徴とするとともに、イメージセンサの画素部で発生するノイズ(リセットノイズ、固定パターンノイズ)をキャンセルするカラムのアンプを用いて巡回型のA/D変換を行う。これにより、面積と消費電力を少なくすることができる。
【図面の簡単な説明】
【0027】
【図1】2段巡回型A/D変換器(従来技術)
【図2】巡回型A/D変換器をカラムに集積したイメージセンサの構成
【図3】巡回型A/D変換器をカラムに集積したイメージセンサの構成(並列出力)
【図4】一回あたり1.5ビットのA/D変換を行う巡回型A/D変換器の回路構成例
【図5】一サイクルあたり1.5bitのA/D変換を行う巡回型A/D変換器の変換特性
【図6】一サイクルあたり1.5bitのA/D変換を行う巡回型A/D変換器の等価ブロック図
【図7】図4のA/D変換器の動作タイミング図
【図8】半サイクルで、1.5ビットのA/D変換を行う巡回型A/D変換器
【図9】図8の回路の動作タイミング
【図10】ノイズキャンセルとA/D変換を一体化したイメージセンサ用A/D変換器
【図11】ノイズキャンセル・増幅とA/D変換を一体化したイメージセンサ用A/D変換器
【図12】図11の回路の動作タイミング図
【図13】3トランジスタ画素回路
【図14】図11の回路を全差動回路構成とした回路例
【図15】半サイクルでA/D変換を行う回路とノイズキャンセル・増幅機能を一体化した構成
【図16】図15の回路の動作タイミング図
【図17】S/Hアンプを設けたイメージセンサ用A/D変換器
【図18】図17の回路の動作タイミング図
【図19】イメージセンサのカラムでADCの誤差補正を行う場合の構成
【符号の説明】
【0028】
1 ノイズキャンセル回路と巡回型ADコンバータの集合体
2 反転増幅器
3 比較器(comparator)
4 差動増幅器
A1,A2 アンプ
Ain,Vin 信号入力
b ,D 2進値出力
Vref,Vr AD(アナログ・ディジタル)変換用参照電圧
Vrm,Vrp DA(ディジタル・アナログ)変換用参照電圧
C キャパシタンス
φ 制御信号φでオンオフが制御されるスイッチ
S/H サンプルホールド回路
DAC DA(ディジタル・アナログ)変換部
図面
【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図8】
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【図10】
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【図15】
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【図18】
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【図19】
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