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明細書 :2重積分型A/D変換器、カラム処理回路、及び固体撮像装置

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4613311号 (P4613311)
公開番号 特開2006-222782 (P2006-222782A)
登録日 平成22年10月29日(2010.10.29)
発行日 平成23年1月19日(2011.1.19)
公開日 平成18年8月24日(2006.8.24)
発明の名称または考案の名称 2重積分型A/D変換器、カラム処理回路、及び固体撮像装置
国際特許分類 H03M   1/52        (2006.01)
H03M   1/10        (2006.01)
H03M   1/18        (2006.01)
H04N   5/378       (2011.01)
FI H03M 1/52
H03M 1/10 B
H03M 1/18
H04N 5/335 780
請求項の数または発明の数 15
全頁数 20
出願番号 特願2005-034798 (P2005-034798)
出願日 平成17年2月10日(2005.2.10)
審査請求日 平成20年1月29日(2008.1.29)
特許権者または実用新案権者 【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
発明者または考案者 【氏名】川人 祥二
【氏名】榊原 雅樹
個別代理人の代理人 【識別番号】100083806、【弁理士】、【氏名又は名称】三好 秀和
【識別番号】100108914、【弁理士】、【氏名又は名称】鈴木 壯兵衞
審査官 【審査官】柳下 勝幸
参考文献・文献 特開2001-345700(JP,A)
特開昭58-173917(JP,A)
特表平4-126477(JP,A)
特開昭49-5183(JP,A)
調査した分野 H03M1/00-1/88
H04N 5/335
特許請求の範囲 【請求項1】
アナログ信号出力回路から出力されるアナログ信号を処理するA/D変換器であって、 1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、
該アナログ積分器の出力を一方の端子に入力し、前記アナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、
該比較器のデジタル出力をデジタル領域で積分し、第1のA/D変換出力を出力する初段デジタル積分器と、
該初段デジタル積分器の出力をデジタル領域で積分し、前記第1のA/D変換出力よりも分解能の高い第2のA/D変換出力を出力する2段目デジタル積分器
とを備えることを特徴とする2重積分型A/D変換器。
【請求項2】
前記初段デジタル積分器は、
第1レジスタと、
該第1レジスタの出力を該第1レジスタの入力に加算する第1加算器と、
第2レジスタと、
該第2レジスタの出力を該第2レジスタの入力に加算する第2加算器
とを備え、前記第1レジスタから前記第1のA/D変換出力を出力することを特徴とする請求項1に記載の2重積分型A/D変換器。
【請求項3】
前記2段目デジタル積分器は、
前記第2レジスタの出力を入力する第3レジスタと、
該第3レジスタの出力を該第3レジスタの入力に加算する第3加算器
とを備え、前記第3レジスタから前記第2のA/D変換出力を出力することを特徴とする請求項2に記載の2重積分型A/D変換器。
【請求項4】
列方向に配列された複数のアクティブピクセル型の画素から、それぞれ出力されるアナログ信号を処理するカラム処理回路であって、
1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、
該アナログ積分器の出力を一方の端子に入力し、前記アナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、
該比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器と、
該初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器
とを備える2重積分型A/D変換器を含むことを特徴とするカラム処理回路。
【請求項5】
前記カラム処理回路は、
前記2重積分型A/D変換器が多数回サンプルした前記複数の画素からのリセット信号を、前記2重積分型A/D変換器から受信して格納するリセット信号用レジスタと、
前記2重積分型A/D変換器が多数回サンプルした前記複数の画素が受光したことによる受光信号を、前記2重積分型A/D変換器から受信して格納する受光信号用レジスタ、
とを更に含むことを特徴とする請求項4に記載のカラム処理回路。
【請求項6】
前記カラム処理回路は、
前記リセット信号用レジスタから出力されるリセット信号と前記受光信号用レジスタから出力される受光信号の差を求める減算回路
を更に含むことを特徴とする請求項5に記載のカラム処理回路。
【請求項7】
前記カラム処理回路は、
前記リセット信号用レジスタの出力を外部回路に送信するためのリセット信号用出力端子と、
前記受光信号用レジスタの出力を前記外部回路に送信するための受光信号用出力端子
とを更に含むことを特徴とする請求項5に記載のカラム処理回路。
【請求項8】
前記初段デジタル積分器は、
第1レジスタと、
該第1レジスタの出力を該第1レジスタの入力に加算する第1加算器と
第2レジスタと、
該第2レジスタの出力を該第2レジスタの入力に加算する第2加算器
とを備えることを特徴とする請求項4~7のいずれか1項に記載のカラム処理回路。
【請求項9】
前記2段目デジタル積分器は、
前記第2レジスタの出力を入力する第3レジスタと、
該第3レジスタの出力を該第3レジスタの入力に加算する第3加算器
とを備えることを特徴とする請求項8に記載のカラム処理回路。
【請求項10】
列方向に配列された複数のアクティブピクセル型の画素を備える画素アレイ部と、
1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器、該アナログ積分器の出力を一方の端子に入力し、前記複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器、該比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器、該初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器とを備える2重積分型A/D変換器を含むカラム処理回路
とを備えることを特徴とする固体撮像装置。
【請求項11】
列方向に配列された複数のアクティブピクセル型の画素からなる画素列を、複数本並列に行方向に沿って配列したマトリクスより、複数の画素を2次元配列した画素アレイ部と、
1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器、該アナログ積分器の出力を一方の端子に入力し、前記列方向に配列された複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、前記アナログ信号が前記アナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、前記アナログ信号が前記アナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器、該比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器、該初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器とを備える2重積分型A/D変換器を含み、前記複数本の画素列に対応してそれぞれ個別に設けられたカラム処理回路
とを備えることを特徴とする固体撮像装置。
【請求項12】
前記カラム処理回路は、
前記2重積分型A/D変換器が多数回サンプルした前記複数の画素からのリセット信号を、前記2重積分型A/D変換器から受信して格納するリセット信号用レジスタと、
前記2重積分型A/D変換器が多数回サンプルした前記複数の画素が受光したことによる受光信号を、前記2重積分型A/D変換器から受信して格納する受光信号用レジスタ、
とを更に含むことを特徴とする請求項11に記載の固体撮像装置。
【請求項13】
前記カラム処理回路は、
前記リセット信号用レジスタから出力されるリセット信号と前記受光信号用レジスタから出力される受光信号の差を求める減算回路
を更に含むことを特徴とする請求項12に記載の固体撮像装置。
【請求項14】
前記初段デジタル積分器は、
第1レジスタと、
該第1レジスタの出力を該第1レジスタの入力に加算する第1加算器と、
第2レジスタと、
該第2レジスタの出力を該第2レジスタの入力に加算する第2加算器
とを備えることを特徴とする請求項11~13のいずれか1項に記載の固体撮像装置。
【請求項15】
前記2段目デジタル積分器は、
前記第2レジスタの出力を入力する第3レジスタと、
該第3レジスタの出力を該第3レジスタの入力に加算する第3加算器
とを備えることを特徴とする請求項14に記載の固体撮像装置。

発明の詳細な説明 【技術分野】
【0001】
本発明は2重積分型A/D変換器に係り、更にはこの2重積分型A/D変換器を集積化したカラム処理回路、及びこのカラム処理回路を搭載した固体撮像装置に関する。
【背景技術】
【0002】
ノイズは、固体撮像装置(イメージセンサ)の性能を決める重要な性能要因の1つである。最近、CMOS半導体技術をベースとしたCMOSイメージセンサの画質が向上し、現在主流のCCDイメージセンサに近づこうとしている状況であるが、CMOSイメージセンサのノイズ性能は、画素で発生するノイズとその画素信号の読み出し回路でのノイズが関係し、未だやや不利な状況にある。
【0003】
しかし、CMOSイメージセンサでは、画素アレイ部に隣接する周辺回路(カラム処理回路)にノイズ低減回路を集積化することで、ノイズ低減を行い、更にA/D変換まで行って、外部から混入するノイズを低減する等のCCDでは不可能な処理が可能で、それらを駆使すれば、CCDを越える極めて低ノイズで高感度な固体撮像装置が実現できる可能性がある。
【0004】
従来、CMOSイメージセンサのカラム処理回路にA/D変換器を集積化する方式は、既に実用になっている積分型、逐次比較型などがある。オーバーサンプリングを用いて低ノイズ化を計りながら高分解能をA/D変換方式としては、デルタシグマ変調を用いた方式が報告されている(非特許文献1参照。)。積分型や、逐次比較型は、分解能で高々10b程度であり、それ以上に高分解能化は困難である。又、読み出し回路のノイズを低減する機能もない。デルタシグマ変調を用いたA/D変換要素をカラム処理回路に集積化する方式は、非特許文献1の中に明示的には書かれていないものの、読み出し回路のノイズ低減も可能であるとは思われる。しかし、非特許文献1に記載された方式では、その効果を十分に発揮するためには、高級且つ大規模なデジタルフィルタが必要となり、カラム処理回路にこれを集積化するのは極めて困難であり、未だ実用にはなっていない。

【非特許文献1】中村潤一(Junichi Nakamura)他4名, 「電流モード・アクティブピクセル型センサ用の焦点面上の信号処理(On-Focal-Plane Signal Processing for Current-Mode Active Pixel Sensors)」,米国電子電気学会(IEEE)トランズアクション・オン・エレクトロン・デバイセス(Transaction on Electron Devices),米国,1997年10月,第44巻,第10号,p.1747-1758
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、画素等のアナログ信号出力回路からのアナログ信号を多数回サンプルすることでランダムノイズの低減を効率的に行うとともに、量子化ノイズの低減やダイナミックレンジの拡大を簡単な回路構成で実現でき、データ変換時間も大幅に短縮可能で、且つ高分解能なA/D変換出力を得ることができる2重積分型A/D変換器、この2重積分型A/D変換器を集積化したカラム処理回路、及びこのカラム処理回路を搭載した固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本発明の第1の態様は、アナログ信号出力回路から出力されるアナログ信号を処理するA/D変換器に関する。即ち、本発明の第1の態様は、(イ)1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、(ロ)このアナログ積分器の出力を一方の端子に入力し、アナログ信号を他方の端子に入力し、アナログ信号がアナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号がアナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、(ハ)この比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器と、(ニ)この初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器とを備える2重積分型A/D変換器であることを要旨とする。
本発明の第2の態様は、列方向に配列された複数のアクティブピクセル型の画素から、それぞれ出力されるアナログ信号を処理するカラム処理回路に関する。即ち、本発明の第2の態様は、(イ)1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器と、(ロ)このアナログ積分器の出力を一方の端子に入力し、アナログ信号を他方の端子に入力し、アナログ信号がアナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号がアナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器と、(ハ)この比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器と、(ニ)この初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器とを備える2重積分型A/D変換器を含むカラム処理回路であることを要旨とする。
【0007】
本発明の第3の態様は、(イ)列方向に配列された複数のアクティブピクセル型の画素を備える画素アレイ部と、(ロ)1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器;このアナログ積分器の出力を一方の端子に入力し、複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、アナログ信号がアナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号がアナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器;この比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器;この初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器とを備える2重積分型A/D変換器を含むカラム処理回路とを備える固体撮像装置であることを要旨とする。
【0008】
本発明の第4の態様は、(イ)列方向に配列された複数のアクティブピクセル型の画素からなる画素列を、複数本並列に行方向に沿って配列したマトリクスより、複数の画素を2次元配列した画素アレイ部と、(ロ)1クロック毎に、一定のインクリメント電圧を階段状に逐次上昇するアナログ積分器;このアナログ積分器の出力を一方の端子に入力し、列方向に配列された複数の画素からそれぞれ出力されるアナログ信号を他方の端子に入力し、アナログ信号がアナログ積分器の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号がアナログ積分器の出力より小さければロウレベルのデジタル信号を出力する比較器;この比較器のデジタル出力をデジタル領域で積分する初段デジタル積分器;この初段デジタル積分器の出力をデジタル領域で積分する2段目デジタル積分器とを備える2重積分型A/D変換器を含み、複数本の画素列に対応してそれぞれ個別に設けられたカラム処理回路とを備える固体撮像装置であることを要旨とする。
【発明の効果】
【0009】
本発明によれば、画素等のアナログ信号出力回路からのアナログ信号を多数回サンプルすることでランダムノイズの低減を効率的に行うとともに、量子化ノイズの低減やダイナミックレンジの拡大を簡単な回路構成で実現でき、データ変換時間も大幅に短縮可能で、且つ高分解能なA/D変換出力を得ることができる2重積分型A/D変換器、この2重積分型A/D変換器を集積化したカラム処理回路、及びこのカラム処理回路を搭載した固体撮像装置を提供できる。
【発明を実施するための最良の形態】
【0010】
次に、図面を参照して、本発明の第1~第3の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、以下に示す第1~第3の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、回路素子や回路ブロックの構成や配置、あるいは半導体チップ6上でのレイアウト等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0011】
(第1の実施の形態)
本発明の第1の実施の形態に係る固体撮像装置(2次元イメージセンサ)は、図1に示すように、画素アレイ部1と周辺回路部(2,3,4,5)とを同一の半導体チップ6上に集積化している。画素アレイ部1には、2次元マトリクス状に多数の単位画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部1の上辺部には画素行X11~X1m;X21~X2m;・・・・・;Xn1~Xnm方向に沿って水平走査回路2が設けられ、画素アレイ部1の左辺部には画素列X11~Xn1;X12~Xn2;・・・・・;X1j~Xnj;・・・・・;X1m~Xnm方向に沿って垂直走査回路3が設けられている。
【0012】
これらの水平走査回路2及び垂直走査回路3によって画素アレイ部1内の単位画素Xijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第1の実施の形態に係る固体撮像装置では、画素アレイ部1を各画素行X11~X1m;X21~X2m;・・・・・;Xn1~Xnm単位で垂直方向に走査することにより、各画素行X11~X1m;X21~X2m;・・・・・;Xn1~Xnmの画素信号を各画素列X11~Xn1;X12~Xn2;・・・・・;X1j~Xnj;・・・・・;X1m~Xnm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。
【0013】
又、画素アレイ部1の下段(出力側)には、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmを、それぞれ画素列X11~Xn1;X12~Xn2;・・・・・;X1j~Xnj;・・・・・;X1m~Xnmに対応して配置して、信号処理部5を構成している。画素アレイ部1から垂直信号線によって読み出された画素列X11~Xn1の画素信号は、この信号処理部5のカラム処理回路Q1に順次入力され、画素固有ノイズの除去処理が施される。同様に、画素列X12~Xn2の画素信号は、この信号処理部5のカラム処理回路Q2に順次入力され、画素固有ノイズの除去処理が施され、・・・・・、画素列X1j~Xnjの画素信号は、この信号処理部5のカラム処理回路Qjに順次入力され、画素固有ノイズの除去処理が施される。又、画素列X1m~Xnmの画素信号は、この信号処理部5のカラム処理回路Qmに順次入力され、画素固有ノイズの除去処理が施される。即ち、画素アレイ部1の各単位画素Xijには、それを構成するMOSトランジスタ等による固有の特性誤差が含まれているため、各単位画素Xijから読み出した画素信号でそのまま映像信号を構成すると、各画素Xij間での特性のバラツキが映像信号に影響し、画像中にノイズとして現れる。
タイミング発生回路4は、水平走査回路2,垂直走査回路3及び信号処理部5の動作に必要な各種タイミング信号を生成して、水平走査回路2,垂直走査回路3及び信号処理部5に供給するものである。
【0014】
本発明の第1の実施の形態に係る固体撮像装置においては、画素アレイ部1の各画素Xij間の特性誤差による固定パターンノイズを除去するために、各画素列X11~Xn1;X12~Xn2;・・・・・;X1j~Xnj;・・・・・;X1m~Xnmの信号電荷を一旦対応するカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmでそれぞれリセットし、そのリセットレベルを読み出し、その後、受光動作を実行して信号レベルを読み出して、リセットレベルと信号レベルとの差分をとることにより、リセット時に生じる各画素Xijに固有の誤差を信号レベルの誤差で相殺し、各画素間の特性のバラツキによる固定パターンノイズを除去するものである。
【0015】
図1の信号処理部5のカラム処理回路Qjの構成を図2に示す。カラム処理回路Qjは、画素列X1j~Xnjに接続されるのであるが、図2では画素列X1j~Xnjを代表して画素Xijのみを示している。画素Xijは、フォトダイオードDijと、このフォトダイオードDijの出力を増幅するバッファ増幅器Aijとで模式的に示しているが、実際には、周知の3トランジスタCMOSイメージセンサの画素構成が採用可能である。3トランジスタCMOSイメージセンサでは、フォトダイオードDijの出のカソードにリセット用MOSトランジスタのドレイン(又はソース)と増幅用MOSトランジスタのゲートが接続される。更に増幅用MOSトランジスタと垂直信号線との間に画素選択用MOSトランジスタが接続される。画素選択用MOSトランジスタのゲートには水平走査線が接続されるのであるが、図2では模式的にこれらのトランジスタを省略して、図示している。又、画素Xijとしては、通常の3トランジスタのアクティブピクセル回路のほか、高い電圧ゲインを得るために埋め込みフォトダイオードと画素内電荷転送によるアクティブピクセル等他の構造を用いることもできる。この様に、画素Xijはアナログ信号を出力する回路であれば構成は問わないが、ここでは簡単に1倍のバッファ増幅器Aijで読み出されると仮定する。
【0016】
そして、カラム処理回路Qjは画素Xijに接続される2重積分型A/D変換器11jと、この2重積分型A/D変換器11jに、それぞれスイッチを介して接続される受光信号用レジスタ12jとリセット信号用レジスタ13jと、これらの受光信号用レジスタ12jとリセット信号用レジスタ13jとの出力をバスを介して減算する減算回路15jとを備えている。減算回路15jの出力は、出力端子Ojから半導体チップ6の外部に取り出される。
【0017】
図2に示したカラム処理回路Qjにおいては、画素Xijから、例えば、基準となるリセット信号を2重積分型A/D変換器11jによって多数回サンプルし、その値をリセット信号用レジスタ13jに格納する。続いて画素XijのフォトダイオードDijが受光し、バッファ増幅器Aijの信号が画素Xijから出力される。同様に2重積分型A/D変換器11jで多数回サンプルし、受光信号用レジスタ12jに格納する。リセット信号用レジスタ13jから出力されるリセット信号と受光信号用レジスタ12jから出力される受光信号の差を減算回路15jでとることで、受光した正味の信号が求まり、固定パターンノイズが除去できる。このイメージセンサの固定パターンノイズを除去するために減算回路15jで信号の差をとる処理は、「デジタル相関2重サンプリング(CDS)」と呼ばれる。このように、リセット信号を取って受光信号を取るのは4トランジスタ方式の画素Xijにおもに適用される方式である。一方、3トランジスタ方式の画素Xijでは、受光信号を取ってからリセット信号をとる方式が主に適応される。
【0018】
図示を省略しているが、信号処理部5を構成している他のカラム処理回路Q1,Q2,・・・・・Qmも、図2に示したカラム処理回路Qjと同様な構造であることは勿論である。
【0019】
本発明の第1の実施の形態に係るカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmは、2重積分型A/D変換器11jに特徴があり、画素Xijからの信号を多重サンプリングし、それらの信号を加算平均することでランダムノイズの低減、A/D変換器の量子化ノイズの低減ならびにダイナミックレンジの拡大を図り、又、なるべく時間のかからないA/D変換の方法を提供するものである。
【0020】
本発明の第1の実施の形態に係る2重積分型A/D変換器11jの構成は、センサの出力信号がほぼ直流であることに注目してA/D変換するものであるが、図3に示すように、1ビットデジタル・アナログ変換器22と、この1ビットデジタル・アナログ変換器22がサンプリングした電圧を積分するアナログ積分器23と、このアナログ積分器23の出力uを一方の端子(-)に入力し、画素Xijからのアナログ信号xを他方の端子(+)に入力する比較器24と、比較器24のデジタル出力を積分する初段デジタル積分器25と、この初段デジタル積分器25の出力を積分する2段目デジタル積分器26とを備える。初段デジタル積分器25は、第1レジスタ251と第2レジスタ252を備え、2段目デジタル積分器26は第3レジスタ261を備える。第1レジスタ251の出力は第1レジスタ251の入力側に帰還され、第1加算器253で加算される。第1加算器253と第1レジスタ251の入力側との間は、スイッチSW5により導通が制御される。又、比較器24の出力側と第1加算器253との間は、スイッチSW4により導通が制御される。一方、第2レジスタ252の出力は第2レジスタ252の入力側に帰還され、第2加算器254で加算される。そして、比較器24の出力側と第2加算器254との間は、スイッチSW6により導通が制御される。第3レジスタ261の出力は第3レジスタ261の入力側に帰還され、第3加算器262で加算される。
【0021】
アナログ積分器23は、オペアンプA23と、オペアンプA23の反転入力端子(-)と出力端子間に接続された初期化スイッチSW3と帰還容量C1とを備える。オペアンプA23の非反転入力端子(+)は接地されている。
【0022】
1ビットデジタル・アナログ変換器22はサンプリング容量C2とサンプリング容量C2の両端に接続されたサンプリングスイッチSW1及びサンプリングスイッチSW2を備える。サンプリングスイッチSW1はインクリメント電圧Δと接地間の切換を行い、サンプリングスイッチSW2はオペアンプA23の反転入力端子(-)と接地間の切換を行う。
【0023】
更に、本発明の第1の実施の形態に係る2重積分型A/D変換器11jは、スイッチSW1,SW2,SW4,SW5及びSW6を制御するコントローラ21を備える。
【0024】
図4に示すように、2段目デジタル積分器26の出力Fと初段デジタル積分器25の出力Cは片方の信号をシフトして、その後加算器で加算をして有効な桁を出力し、後段の受光信号用レジスタ12jとリセット信号用レジスタ13jに、それぞれ格納する。初段デジタル積分器25の出力Cをシフトする場合は、図4(a)に示すように、初段デジタル積分器25の出力Cを上にシフトレジスタ271でmビットシフトし、又、2段目デジタル積分器26の出力Fをシフトする場合は、図4(b)に示すように、2段目デジタル積分器26の出力Fをシフトレジスタ281で下にmビットシフトする。mは平均化回数をMとすると:
m=log2(M) ・・・・・(1)
である。210=1024回の場合はm=10ビットである。2段目デジタル積分器26の出力Fは、図5(a)の左側に示したインクリメンタルモードで信号が比較の誤判定した場合に(例えばノイズにより1段少なくカウントしてしまった場合)、図5(b)の左側に示した平均化モードでその穴埋めを行う(「インクリメンタルモード」及び「平均化モード」については、図5を用いて後述する。)。即ち、平均化モードの出力信号は誤判定が起こらなかった場合の+1の信号が出る。本来なら0~1出力を繰り返すところが1~2出力を繰り返すわけである。初段デジタル積分器25が8値(3ビット)である理由の一部である。2段目デジタル積分器26もそれに対応できるビット幅を持っている。シフト後は、上記の誤判定の場合の桁上がりを考慮して、加算器で加算を行う。ここで、比較器の判定誤りを吸収する。
【0025】
加算器でそれぞれ加算された信号は、ビット切り捨て回路272,282で、それぞれ下位数ビットを切り捨てる。これは1024回の加算で分解能5ビットの改善効果であり、下位ビットはランダムノイズ成分が支配的で信号として意味をなさないためである。切り捨て量Kは、適宜設定すれば良い。図4のビット切り捨て回路272,282の出力は、図2に示したように、後段の受光信号用レジスタ12jとリセット信号用レジスタ13jに格納される。受光信号用レジスタ12jとリセット信号用レジスタ13jへの接続は、シリアルでもパラレルでもかまわないが、カラム処理回路Qjに回路が並ぶので、シリアル接続の方が簡単である。もしくはシフトレジスタを用いてビットシフトを行いながら、受光信号用レジスタ12jとリセット信号用レジスタ13jに格納していく方法でも良い。
【0026】
図5は、本発明の第1の実施の形態に係る2重積分型A/D変換器11jのアナログ信号x、即ち、比較器24の一方の端子(-)に、画素Xijから、一例として、x=8.6Δの直流電圧が入力される場合の動作タイミングを示す:
(イ)先ず、初期化信号initにより、アナログ積分器23の初期化スイッチSW3を閉じ、オペアンプA23の反転入力端子と出力端子間に接続された帰還容量C1に蓄積されるアナログ信号を0にセットする。このとき初段デジタル積分器25もリセットされ0が格納される。初期化が終了したら、初期化スイッチSW3を断(オープン)にする。
【0027】
(ロ)比較器24は、アナログ積分器23の出力電圧uと画素Xijからのアナログ信号xを、比較器24で比較し、画素Xijからのアナログ信号xの方が大きければ、比較器24からハイレベルのデジタル信号w=1を出力し、画素Xijからのアナログ信号xの方が小さければロウレベルのデジタル信号w=-1を出力する。図5(a)に示すように、実際の回路の動作は、1クロックサイクルの時間(T)毎に、サンプリングスイッチSW1はインクリメント電圧Δと接地間の切換を行い、この切換と同期してサンプリングスイッチSW2がオペアンプA23の反転入力端子(-)と接地間の切換を行うので、サンプリング容量C2に蓄積されたインクリメント電圧Δに対応した電荷が、アナログ積分器23の帰還容量C1に転送される。つまり、サンプリングスイッチSW2により、サンプリング容量C2と帰還容量C1とが接続されている期間に、アナログ積分器23の積分がなされ、サンプリングスイッチSW2により、サンプリング容量C2と帰還容量C1とが切り離されることにより帰還容量C1に積分値が保持され、サンプリング容量C2に残留した電荷は放電される。即ち、1クロックサイクルの時間(T)毎に、アナログ積分器23の帰還容量C1がステップ状に増大し、アナログ積分器23の出力電圧u=Xi(t)がインクリメント電圧Δ分、逐次上昇する。こうして、アナログ積分器23の出力u=Xi(t)が1クロック毎に1段(Δ)増えてゆき、図5(a)の左側に示した「インクリメンタルモード」が達成される。図5(b)の上段には、初段デジタル積分器25の第1レジスタ251の出力Cが0123・・・・・6789と増大する様子を示した。このとき、図5(b)の中段の初段デジタル積分器25の第2レジスタ252の出力信号a=v、及び下段の2段目デジタル積分器26の出力信号yは、共に000・・・・・で変化がない。
【0028】
(ハ)アナログ積分器23の出力u=Xi(t)が増大して、最終的にアナログ信号x近辺になると、即ち時刻(LT)にて、比較器24の出力がハイレベルのデジタル信号w=1からロウレベルのデジタル信号w=-1になる。この反転した時点でのデジタル値は初段デジタル積分器25の第1レジスタ251に格納される。
【0029】
そしてカラム処理回路Qjのすべての回路の動作が終了する時刻(NT)まで2重積分型A/D変換器11jはアイドリング状態になる。したがって、時刻(LT)から時刻(NT)までは、図5(b)の上段に示した第1レジスタ251の出力Cは、88・・・・・の値を維持し、図5(b)の中段の初段デジタル積分器25の第2レジスタ252の出力信号a=v、及び下段の2段目デジタル積分器26の出力信号yは、依然として000・・・・・を維持している。これらのタイミング制御はカラム処理回路Qjのコントローラ21により行われる。
【0030】
(ニ)時刻(NT)になると、2重積分型A/D変換器11jは、図5(a)の右側に示した「平均化モード」になり、1クロック毎に1回A/D変換をしたことと同じ効果が得られる。1クロック毎の出力は初段デジタル積分器25の第2レジスタ252に格納されており、これは初段デジタル積分器25の第1レジスタ251の出力Cからのずれを示している。したがって、時刻(NT)以降は、図5(b)の上段に示した第1レジスタ251の出力Cは、88・・・・・8の値を維持しているが、図5(b)の中段に示した第2レジスタ252の出力信号a=vは、図5(a)に対応し、101210101と変化する。平均化するために第2レジスタ252の出力信号a=vの値を2段目デジタル積分器26を通して加算するので、図5(b)の下段に示した2段目デジタル積分器26の出力信号yは、時刻(NT)以降は、112455667と変化する。この処理を積分回数M行った後、最終的に2段目デジタル積分器26から出力信号y=Fを取り出すので出力Fは(1/M)のダウンサンプルが行われる。2重積分型A/D変換器11jの出力は、初段デジタル積分器25の第1レジスタ251からの粗い出力Cと2段目デジタル積分器26から平均化した出力Fが出力される。
【0031】
図5(a)に示した動作タイミングチャートの動作を見てわかるが、2重積分型A/D変換器11jのインクリメンタルモードで一度信号のレベルx=8.6Δを検出すると、その後の平均化モードの動作が1クロックサイクルですべて加算平均処理になり、ノイズ低減を高速に行うことができる。
【0032】
実際に、図3に示した2重積分型A/D変換器11jの回路を、MATLAB(登録商標)という計算機ソフトを用いて記述し、アナログ信号xにガウス分布のランダムノイズを加えて、回路のノイズ低減効果をシミュレーションした結果を図6に示す。図6の横軸は、入力したノイズ電圧の標準偏差であり、縦軸は平均化回数Mに対するノイズ電力の関係を示す。ノイズの標準偏差が0のときは2重積分型A/D変換器11jの量子化ノイズが見えていて、ノイズ電力の値は平均化回数Mによらず1/12=0.0833…である。図6は、ノイズ電圧の標準偏差が大きくなると、ランダムノイズが増大するが、平均化回数MをM=64,128,256,512,1024と増やせば増やすほどランダムノイズが低減でき、平均化回数M→∞の極限では、ランダムノイズが低減でき、ゼロに低減できるという結果を示している。そして、平均化回数Mに関係なく、ノイズの標準偏差が、0.3Δから0.4Δあたり(Δは、A/D変換器のステップ)で、一番効率よくランダムノイズならびに量子化ノイズの両方が低減されていることがわかる。
【0033】
このため、1ビットデジタル・アナログ変換器22に供給するインクリメント電圧Δを可変にして調整することにより、等価的にノイズの標準偏差を0.3Δから0.4Δのあたりに設定し、ランダムノイズならびに量子化ノイズの両方を低減することが可能である。
【0034】
以上説明したように、本発明の第1の実施の形態に係る2重積分型A/D変換器11jによれば、単位画素Xij(i=1~m;j=1~n)からの出力信号(アナログ信号)xを多数回サンプルすることで、ランダムノイズの低減を効率的に行うとともに、量子化ノイズの低減やダイナミックレンジの拡大が行える。例えば、従来の積分型、逐次比較型では、高々10b程度の分解能であるが、本発明の第1の実施の形態に係る2重積分型A/D変換器11jによれば、14b以上の分解能とすることも可能である。従来のデルタシグマ変調方式では、12bが可能という報告もあるが、その性能を得るには、複雑なデジタルフィルタが必要となる問題がある。本発明の第1の実施の形態に係る2重積分型A/D変換器11jでは、図3に示すような、簡単なレジスタ251,252,261と加算器253,254,262により、このデジタルフィルタと同様な機能を実現しており、図1に示した信号処理部5のカラム処理回路Qjに十分集積化できるコンパクトな回路になっている。
【0035】
従来のA/D変換回路を用いて、多数回サンプリングし、平均化を行う方法も考えられるが、この場合には1サンプリングあたりのA/D変換に多くの時間を要するので、これを例えば1000回積分をすると仮定すると、データ変換の時間が通常の1000倍かかり、実質的には適用不可能である。これに対して、本発明の第1の実施の形態に係る2重積分型A/D変換器11jでは、図5に示すように、インクリメンタルモードで、粗いA/D変換が一旦終了すると、その後は、入力信号に追従しながら積分する動作となるため、平均化のための1つのサンプリングでA/D変換が行える(A/D変換値の更新)。このため、データ変換時間を大幅に短縮しながら、十分な平均化回数Mにより大きなランダムノイズ低減効果が得られる。
【0036】
本発明の第1の実施の形態に係る2重積分型A/D変換器11jによれば、相関2重サンプリング処理をデジタル領域で行うことで、画素部Xijから、読み出し回路、すべてのランダムノイズに対して低減効果が得られる。従来、カラム処理回路のアナログ読み出し回路で、相関2重サンプリング処理を行った後、A/D変換を行う方法が一般的であるが、この場合には、A/D変換器で多数回サンプリングを行っても、画素部Xijのノイズに対しては低減効果が得られない。
【0037】
本発明の第1の実施の形態に係る2重積分型A/D変換器11jによれば、A/D変換器が原理的に持つ量子化雑音までもランダムノイズとともに低減できる。この効果はディザリングとして知られているが、外部よりランダムノイズを意図的に重畳させるのではなく回路本体が持つランダムノイズを使用して低減するために、ノイズを重畳させる特別な回路が必要ない。又、信号の積分をデジタル領域で行うため、そのビット幅(分解能)を十分とっておけば、積分によって信号を増やしながらランダムノイズを低減できるため、ダイナミックレンジの拡大を図ることができる。
【0038】
(第2の実施の形態)
本発明の第2の実施の形態に係る固体撮像装置の信号処理部の構成を図7に示す。第1の実施の形態に係る固体撮像装置では、図1に示した信号処理部5のカラム処理回路Qjの内部に受光信号用レジスタ12jとリセット信号用レジスタ13jとが含まれ、同一の半導体チップ6上に集積化されていたが、第2の実施の形態に係る固体撮像装置では、受光信号用レジスタ12jとリセット信号用レジスタ13jと、これらの受光信号用レジスタ12jとリセット信号用レジスタ13jとの出力をバスを介して減算する減算回路15jとは、半導体チップ6の外部処理回路7に構成されている点が、第1の実施の形態に係る固体撮像装置とは異なる。
【0039】
第1の実施の形態で説明したように、カラム処理回路Qjは、画素列X1j~Xnjに接続されるのであるが、図7では画素列X1j~Xnjを代表して画素Xijのみを示している。画素Xijは、フォトダイオードDijと、このフォトダイオードDijの出力を増幅するバッファ増幅器Aijとで模式的に示しているが、実際には、周知の3トランジスタCMOSイメージセンサの画素構成等種々の構成が採用可能である点は、第1の実施の形態に係る固体撮像装置と同様である。即ち、第2の実施の形態に係る固体撮像装置のカラム処理回路Qjは、画素Xijに接続される2重積分型A/D変換器11jを備える。そして、この2重積分型A/D変換器11jが集積された半導体チップ6とは別の外部処理回路7の受光信号用レジスタ12jとリセット信号用レジスタ13jに、半導体チップ6の出力端子(ボンディングパッド)Ojを介して、2重積分型A/D変換器11jの出力が接続される。
【0040】
2重積分型A/D変換器11jの構成は、第1の実施の形態に係る固体撮像装置で説明した図2及び図3の構成と基本的に同じであり、2重積分型A/D変換器11jは、初段デジタル積分器25と2段目デジタル積分器26を備える。初段デジタル積分器25は、第1レジスタ251と第2レジスタ252を備え、2段目デジタル積分器26は第3レジスタ261を備え、それぞれメモリの機能を兼ねる。このため、図3に示したビット切り捨て回路272,282の出力は、1本のバスを用いてシリアルに外部処理回路7に接続でき、ビット切り捨て回路272,282の出力は、順に受光信号用レジスタ12jとリセット信号用レジスタ13jに格納される。
【0041】
図7に示したカラム処理回路Qjにおいては、画素Xijから、基準となるリセット信号を2重積分型A/D変換器11jによって多数回サンプルし、その値を外部処理回路7のリセット信号用レジスタ13jに格納する。続いて画素XijのフォトダイオードDijが受光し、バッファ増幅器Aijの信号が画素Xijから出力されると、2重積分型A/D変換器11jで多数回サンプルし、外部処理回路7の受光信号用レジスタ12jに格納する。外部処理回路7では、リセット信号用レジスタ13jから出力されるリセット信号と受光信号用レジスタ12jから出力される受光信号の差を減算回路15jで演算し、受光した正味の信号を求め、固定パターンノイズが除去し、デジタルCDSの機能を実現している。図示を省略した他のカラム処理回路Q1,Q2,・・・・・Qmも、図7に示したカラム処理回路Qjと同様に、外部処理回路7のリセット信号用レジスタ13jと受光信号用レジスタ12jとを用いて、それらの出力信号の差を減算回路15jで演算し、デジタルCDSの機能を実現している。外部処理回路7は、半導体チップ6とは別の半導体チップに集積化してハイブリッド集積回路を構成しても良く、外部処理回路7を、パーソナルコンピュータ等の種々のプロセッサで処理しても良い。
【0042】
図示を省略しているが、第2の実施の形態に係る固体撮像装置の全体構成は、ブロック図として見る限り、図1と同様であり、画素アレイ部1,水平走査回路2,垂直走査回路3、タイミング発生回路4及び信号処理部5を同一の半導体チップ6上に集積化している。画素アレイ部1,水平走査回路2,垂直走査回路3、タイミング発生回路4の構成や機能は、第1の実施の形態に係る固体撮像装置と同様であり、重複した説明を省略する。但し、上記説明から理解できるように、信号処理部5を構成する複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmの構成と機能は、第1の実施の形態に係る固体撮像装置とは異なり、したがって、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmにそれぞれ接続される出力端子O1,O2,・・・・・,Oj,・・・・・,Omから出力される信号は、第1の実施の形態に係る固体撮像装置の出力端子O1,O2,・・・・・,Oj,・・・・・,Omから出力される信号とは、その内容が異なる。
【0043】
いずれにせよ、本発明の第2の実施の形態に係るカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmにおいても2重積分型A/D変換器11jに特徴があり、画素Xijからの信号を多重サンプリングし、それらの信号を加算平均することでランダムノイズの低減、A/D変換器の量子化ノイズの低減ならびにダイナミックレンジの拡大が可能であり、更に処理時間の短縮が可能なA/D変換の方法を提供できる点は、第1の実施の形態に係る固体撮像装置と同様である。但し、2重積分型A/D変換器11jの構成や機能は、第1の実施の形態に係る固体撮像装置と同様であり、重複した説明を省略する。
【0044】
(第3の実施の形態)
本発明の第3の実施の形態に係る固体撮像装置の信号処理部の構成を図8に示す。第1の実施の形態に係る固体撮像装置では、図1に示した信号処理部5のカラム処理回路Qjの内部に受光信号用レジスタ12j、リセット信号用レジスタ13j、これらのリセット信号用レジスタ13jから出力されるリセット信号と受光信号用レジスタ12jから出力される受光信号の差をとる減算回路15jが同一の半導体チップ6上に集積化されていたが、第3の実施の形態に係る固体撮像装置では、カラム処理回路Qjの内部に受光信号用レジスタ12jとリセット信号用レジスタ13jが集積化され、受光信号用レジスタ12jとリセット信号用レジスタ13jが集積化された半導体チップ6とは異なる外部処理回路(図示省略)に、これらの受光信号用レジスタ12jとリセット信号用レジスタ13jとの出力を減算する減算回路(図示省略)が配置されている点が、第1の実施の形態に係る固体撮像装置とは異なる。
【0045】
第1の実施の形態で説明したように、カラム処理回路Qjは、画素列X1j~Xnjに接続されるのであるが、図8では画素列X1j~Xnjを代表して画素Xijのみを示している。即ち、第3の実施の形態に係る固体撮像装置のカラム処理回路Qjは、画素Xijに接続される2重積分型A/D変換器11j、受光信号用レジスタ12j及びリセット信号用レジスタ13jを備える。そして、この2重積分型A/D変換器11jが集積された半導体チップ6とは別の外部処理回路の減算回路に、半導体チップ6の出力端子(ボンディングパッド)Oj及びRjを介して、受光信号用レジスタ12jの出力とリセット信号用レジスタ13jの出力とが、それぞれ別個に接続される。このため、図示を省略しているが、外部処理回路側にも出力端子Oj及びRjに対応した入力端子がそれぞれ配置されている。
【0046】
図示を省略しているが、第3の実施の形態に係る固体撮像装置の全体構成は、ブロック図として見る限り、図1と同様であり、画素アレイ部1,水平走査回路2,垂直走査回路3、タイミング発生回路4及び信号処理部5とを同一の半導体チップ6上に集積化している。受光信号用レジスタ12jの出力端子Ojまでの経路、リセット信号用レジスタ13jの出力端子Rjまでの経路には、それぞれ水平走査回路2により制御されるスイッチを備え、水平走査回路2により制御されて、受光信号用レジスタ12jの出力とリセット信号用レジスタ13jの出力とが順次、外部処理回路に送信される。
【0047】
2重積分型A/D変換器11jの構成及び機能は、第1の実施の形態に係る固体撮像装置で説明した図2及び図3の構成と基本的に同じであり、重複した説明を省略する。
【0048】
図8に示したカラム処理回路Qjにおいては、画素Xijから、基準となるリセット信号を2重積分型A/D変換器11jによって多数回サンプルし、その値をリセット信号用レジスタ13jに格納し、その後出力端子Rjに出力する。続いて画素XijのフォトダイオードDijが受光し、バッファ増幅器Aijの信号が画素Xijから出力されると、2重積分型A/D変換器11jで多数回サンプルし、受光信号用レジスタ12jに格納し、その後出力端子Ojに出力する。外部処理回路では、出力端子Rjから出力されるリセット信号と、出力端子Ojから出力される受光信号との差を減算回路で演算し、受光した正味の信号を求め、デジタルCDSの機能を実現し、これにより固定パターンノイズが除去される。
【0049】
図示を省略した他のカラム処理回路Q1,Q2,・・・・・Qmも、図8に示したカラム処理回路Qjと同様に、リセット信号用レジスタ13j及び受光信号用レジスタ12jのそれぞれの出力信号を、水平走査回路2により制御して外部処理回路に送信し、それらの出力信号の差を、外部処理回路に配置された減算回路でとり、デジタルCDSの機能を実現している。外部処理回路は、半導体チップ6とは別の半導体チップに集積化してハイブリッド集積回路を構成しても良く、外部処理回路を、パーソナルコンピュータ等の種々のプロセッサで処理しても良い。
【0050】
画素アレイ部1,水平走査回路2,垂直走査回路3、タイミング発生回路4の構成や機能は、第1の実施の形態に係る固体撮像装置と同様であり、重複した説明を省略するが、上記説明から理解できるように、信号処理部5を構成する複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmの構成と機能は、第1の実施の形態に係る固体撮像装置とは異なる。このため、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmからは出力端子O1,O2,・・・・・,Oj,・・・・・,Om以外に、出力端子R1,R2,・・・・・,Rj,・・・・・,Rmが、それぞれ並列接続されている。又、出力端子O1,O2,・・・・・,Oj,・・・・・,Omから出力される信号の内容は、第1の実施の形態に係る固体撮像装置の出力端子O1,O2,・・・・・,Oj,・・・・・,Omから出力される信号とは異なる。
【0051】
いずれにせよ、本発明の第3の実施の形態に係るカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmにおいても2重積分型A/D変換器11jに特徴があり、画素Xijからの信号を多重サンプリングし、それらの信号を加算平均することでランダムノイズの低減、A/D変換器の量子化ノイズの低減ならびにダイナミックレンジの拡大が可能であり、更に処理時間の短縮が可能なA/D変換の方法を提供できる点は、第1及び第2の実施の形態に係る固体撮像装置と同様である。
【0052】
(その他の実施の形態)
上記のように、本発明は第1~第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0053】
既に述べた第1~第3の実施の形態の説明においては、2次元固体撮像装置(エリアセンサ)に用いられる2重積分型A/D変換器11jについて、例示的に説明したが、本発明の2重積分型A/D変換器11jは2次元固体撮像装置のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmに用いられる場合のみに限定して解釈するべきではない。
【0054】
例えば、図1に示した2次元マトリクスにおいて、j=m=1とした1次元固体撮像装置(ラインセンサ)のカラム処理回路に適用可能であることは、上記開示の内容から、容易に理解できるはずである。
【0055】
更に、図9に示すような、アナログ信号出力回路10にも適用可能である。図9のアナログ信号出力回路10は、フォトダイオードDと、このフォトダイオードDの出力を増幅するバッファ増幅器Aとで模式的に示しているが、詳細なアナログ信号出力回路10の回路構成は図9に限定される必要はなく、アナログ信号出力回路10はアナログ信号を出力する回路であれば、その構成は問わない。図9に示したアナログ信号出力回路10は、図1に示した2次元マトリクスにおいて、i=n=1;j=m=1とした単独の単位画素X11に相当すると解釈できるが、カラム処理回路は存在せず、リセット信号用レジスタ及び受光信号用レジスタを用いたデジタルCDSの処理等も省略可能である。
【0056】
図9に示した2重積分型A/D変換器11の構成は、基本的に図3に示す2重積分型A/D変換器11jの構成と同様であり、1ビットデジタル・アナログ変換器22、アナログ積分器23、比較器24、初段デジタル積分器25、2段目デジタル積分器26及びコントローラ21を備える。第1の実施の形態と同様に、アナログ積分器231は、クロック毎に、一定のインクリメント電圧を階段状に逐次上昇させ、比較器24は、このアナログ積分器23の出力を一方の端子に入力し、アナログ信号(入力信号)Vinを他方の端子に入力し、アナログ信号(入力信号)Vinがアナログ積分器23の出力より大きければ、ハイレベルのデジタル信号を出力し、アナログ信号(入力信号)Vinがアナログ積分器23の出力より小さければロウレベルのデジタル信号を出力する。初段デジタル積分器25は、比較器24のデジタル出力をデジタル領域で積分し、第1のA/D変換出力を出力端子Cから出力する。2段目デジタル積分器26は、初段デジタル積分器25の出力をデジタル領域で積分し、第1のA/D変換出力よりも分解能の高い第1のA/D変換出力を、出力端子Fから出力する。
【0057】
第1の実施の形態で説明したように、初段デジタル積分器25は、第1レジスタ251と、この第1レジスタ251の出力をこの第1レジスタ251の入力に加算する第1加算器253と、 第2レジスタ252と、この第2レジスタ252の出力をこの第2レジスタ252の入力に加算する第2加算器254とを備える。そして、第1レジスタ251に接続された出力端子Cから、第1のA/D変換出力を出力する。2段目デジタル積分器26は、第2レジスタ252の出力を入力する第3レジスタ261と、この第3レジスタ261の出力をこの第3レジスタ261の入力に加算する第3加算器262とを備える。そして、第3レジスタ261に接続された出力端子Fから、第2のA/D変換出力を出力する。
【0058】
図9に示した2重積分型A/D変換器11は、図5に示したと同様な動作タイミングで動作する。即ち、図9に示した2重積分型A/D変換器11は、最初にインクリメンタルモードで、粗くA/D変換する。具体的には、アナログ信号出力回路10から入力信号Vinが、2重積分型A/D変換器11に入力されると、図5(a)に示したように、時刻(LT)までインクリメンタルモードで、アナログ積分器23の出力u=Xi(t)が1クロック毎に1段(Δ)ずつ増えてゆく。そして、時刻(LT)で、アナログ積分器23の出力u=Xi(t)が入力信号Vin近辺になるとアイドリング状態になる。時刻(NT)まで2重積分型A/D変換器11はアイドリング状態になり、時刻(NT)になると、2重積分型A/D変換器11は、図5(a)に示したように平均化モードになる。平均化モードでは、入力信号Vinに追従させながら、A/D変換を行いつつ、これを2段目デジタル積分器26で、フィルタの機能を持たせることで、分解能を更に上げることができる(この追従させながらフィルタをかけるところの動作は、従来のデルタ変調型A/D変換器に、ディジタルフィルタを接続するというものに相当しているとの解釈も可能である。)。
【0059】
このように、図9に示した2重積分型A/D変換器11の構成や動作は、基本的に第1の実施の形態と同様であり、第1の実施の形態と重複する内容となる詳細な説明は省略する。図9に示した2重積分型A/D変換器11の構成によれば、インクリメンタルモードで一度入力信号Vinのレベルを検出すると、その後の平均化モードの動作が1クロックサイクルですべて加算平均処理になり、ノイズ低減を高速に行うことができるという第1~第3の実施の形態で説明したと同様な効果を得ることが可能である。
【0060】
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【0061】
【図1】本発明の第1の実施の形態に係る固体撮像装置(2次元イメージセンサ)の半導体チップ上のレイアウトを説明する模式的平面図である。
【図2】本発明の第1の実施の形態に係る固体撮像装置のカラム処理回路の構成を説明する概略的なブロック図である。
【図3】図2のカラム処理回路の内の1つに配置された2重積分型A/D変換器の構成を説明する概略的な回路図である。
【図4】図3に示した第1の実施の形態に係る2重積分型A/D変換器の出力段の回路構成を説明する図である。
【図5】本発明の第1の実施の形態に係る2重積分型A/D変換器の動作を説明するタイミング図である。
【図6】シミュレーションにより得られた、第1の実施の形態に係る2重積分型A/D変換器のノイズ電圧の標準偏差とノイズ電力の関係を示す図である。
【図7】本発明の第2の実施の形態に係る固体撮像装置のカラム処理回路の構成を外部処理回路を含めて説明する概略的なブロック図である。
【図8】本発明の第3の実施の形態に係る固体撮像装置のカラム処理回路の構成を説明する概略的なブロック図である。
【図9】本発明の他の実施の形態に係る2重積分型A/D変換器の適用例を説明する概略的なブロック図である。
【符号の説明】
【0062】
1…画素アレイ部
2…水平走査回路
3…垂直走査回路
4…タイミング発生回路
5…信号処理部
6…半導体チップ
7…外部処理回路
10…アナログ信号出力回路
11j…変換器
12j…受光信号用レジスタ
13j…リセット信号用レジスタ
15j…減算回路
21…コントローラ
22…ビットデジタル・アナログ変換器
23…アナログ積分器
24…比較器
25…初段デジタル積分器
26…第2段目デジタル積分器
251…第1レジスタ
252…第2レジスタ
253,253,262…加算器
261…第3レジスタ
272,282…回路
1,~Om,R1~Rm…出力端子
1~Qm…カラム処理回路
ij(i=1~m;j=1~n)…画素(単位画素)
SW1,SW2,SW4,SW5,SW6…スイッチ
a…出力信号
u…出力電圧
x…入力信号
y…出力信号
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
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