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明細書 :サンプルホールド回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4779113号 (P4779113)
公開番号 特開2006-221702 (P2006-221702A)
登録日 平成23年7月15日(2011.7.15)
発行日 平成23年9月28日(2011.9.28)
公開日 平成18年8月24日(2006.8.24)
発明の名称または考案の名称 サンプルホールド回路
国際特許分類 G11C  27/02        (2006.01)
G11C  27/00        (2006.01)
FI G11C 27/02 602Z
G11C 27/00 101Z
請求項の数または発明の数 1
全頁数 9
出願番号 特願2005-032503 (P2005-032503)
出願日 平成17年2月9日(2005.2.9)
審査請求日 平成20年1月15日(2008.1.15)
特許権者または実用新案権者 【識別番号】304021277
【氏名又は名称】国立大学法人 名古屋工業大学
発明者または考案者 【氏名】寺田 信行
【氏名】加藤 正史
【氏名】荒井 英輔
審査官 【審査官】小林 紀和
参考文献・文献 特表2001-523371(JP,A)
特開昭60-018896(JP,A)
特開平03-093475(JP,A)
特表平11-513168(JP,A)
特表平10-508411(JP,A)
特開平06-236697(JP,A)
特開平10-069255(JP,A)
調査した分野 G11C 27/02
G11C 27/00
特許請求の範囲 【請求項1】
n M O Sトランジスタとスイッチを持つn型メモリセルとp M O Sトランジスタとスイッチを持つp型メモリセルの2つの相補的なメモリセルと、入力電流の極性を判別する極性判別器とを備え、前記極性判別器によって判別された入力電流の極性に応じ、極性が正の場合は前記n型メモリセルと前記p型メモリセルのうち前記n型メモリセルのみを使用してサンプルホールドを行い、極性が負の場合は前記n型メモリセルと前記p型メモリセルのうち前記p型メモリセルのみを使用しサンプルホールドを行うことを特徴とするサンプルホールド回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、サンプルホールド回路の低消費電力化に関する。
【背景技術】
【0002】
近年、アナログ信号処理回路の分野においてスイッチトカレント回路が注目されている。例えば、非特許文献1~4が開示されている。

【非特許文献1】C.Toumazou et al:“SWITCHED-CURRENTS an analogue technique for digital technology”, Peter Peregrinus Ltd., 1993
【非特許文献2】Jose M. de la Rosa et al:“Systematic Design of CMOS Bandpass Sigma-Delta Modulators for Digital Communication Chips”, Kluwer Academic Pub., 2002
【非特許文献3】Nianxiong Tan:“SWITCHED-CURRENT DESIGN AND IMPLEMENTATION OVERSAMPRING A/D CONVERTERS”, Kluwer Academic Pub., 1995
【非特許文献4】Bengt E. Jonsson:“SWITCHED-CURRENT SINGAL PROCESSING AND A/D CONVERSION CIRCUITS”, Kluwer Academic Pub., 1997 スイッチトカレント回路は線形容量、演算増幅器のいずれも必要としない。そのため、演算増幅器のゲイン帯域幅の影響による速度制限はない。また、線形容量を必要としないことは、ディジタルプロセス技術に最適である。したがって、SI技術は標準ディジタルCMOS技術に基づくアナログ・ディジタル混在集積回路の設計に理想的に適応するため、安価な回路設計の実現可能性も高い。また、信号を電流で表すため、信号振幅が電源電圧により直接制限されることがないため低電源電圧化も容易である。
【0003】
スイッチトカレント回路の基本構成要素であるメモリセルは入力電流をサンプルホールドする回路であり、基本回路構成を図5に示す。また、図5の回路に用いたスイッチの制御クロックを図6に示す.
図5のメモリセルの動作原理を図6に示す期間A、B、C、D、E、F毎での回路状態を基に説明する。なお、入力電流をIin、定電流源I0により供給されるバイアス電流をIbiasとする。まず、期間Aになると、スイッチS2が閉じる。このとき、nMOSトランジスタM0はダイオード接続されるため、常に飽和領域で動作し、入力電流が流れ込むことが可能となる。次にA-B間でスイッチS1が閉じ、入力電流Iinはバイアス電流Ibiasに加わりnMOSトランジスタM0に流れる。このとき入力電流Iinに対応する電荷がゲート・ソース間寄生容量に蓄積される。そして、期間Cまでがサンプリング期間にあたり、期間Cから期間Dに切り替わるときの入力電流がホールド、つまり保持される。
【0004】
期間D、E、Fはホールド期間にあたる。期間Dでは、スイッチS2が開いているため、この期間からnMOSトランジスタM0のゲート・ソース間寄生容量に保持されたゲート・ソース間電圧は変化せず、つまりこのゲート・ソース間電圧に対応する電流Ibias+Iinの“記憶”を実現する。そしてD-E間にてスイッチS3が閉じ、出力端OUTp1には、期間Fの間、キルヒホッフの電流則によりIinと等しい振幅の電流が出力される。このようにして、メモリセルは入力電流のサンプルホールドを実現する。
【0005】
図5のメモリセルでサンプルホールド動作を実現するためには、nMOSトランジスタM0に流れるドレイン電流が常に正となる必要がある。そのため、最大入力電流振幅と同じ大きさ以上のバイアス電流Ibiasを必要とし、消費電力を増加させる一因となっている。しかし、常に大きなバイアス電流Ibiasが必要なわけではない。Iin < 0では、nMOSトランジスタM0に流れるドレイン電流は正でなければならないため、この回路はIbias+Iin >0となる範囲でのみ正常に動作する。つまり、入力電流に応じた適切なバイアス電流が必要となる。これに対し、Iin >0の場合、入力電流によりドレイン電流は常に正となるため、バイアス電流は不要である。
【0006】
上述のバイアス電流が不要となる入力電流振幅範囲に注目することによりメモリセルの低消費電力化を実現している事例がある。例えば、(5)山田暁他:“低消費電力スイッチトカレントサンプルホールド回路”電気学会論文誌 T.IEE Japan, Vol.120-C, No.10, pp.1352-1356, 2000、(6)佐々木慎也 他:“AB級動作スイッチトカレント回路の低消費電力化の提案”電気学会電子回路研究会資料, ECT-02-80, pp.61-66, 2002に開示されている。文献(6)は文献(5)を基に回路構成を見直したものである。
【0007】
上記の文献(5)及び文献(6)では、入力電流の振幅に応じてバイアス電流の値を制御することによりメモリセルの低消費電力化を達成している。文献(6)に開示されているメモリセルを図7に示す。
【0008】
図7のメモリセルは、カレントミラー構造を成すMOSトランジスタ対 M2-M3、M4-M5、M6-M7、スイッチS4、S5、S6、定電流源の役割を成すpMOSトランジスタM1で構成されている。ここでnMOSトランジスタM4は図5のnMOSトランジスタM0と同様の役割を担っている。また、カレントミラーを構成するMOSトランジスタ対 M2-M3、M4-M5、M6-M7のトランスコンダクタンスパラメータはそれぞれ1:a、1:c1、1:1の比を有する。
【0009】
図7のメモリセルの動作は、入力電流Iinの変化によりカレントミラーを成すnMOSトランジスタM4、M5を経て、ドレイン電流I4bが一定の電流値であるドレイン電流I3bよりも小さくなった場合、すなわちIin<I3b/c1であるときと、ドレイン電流I4bがドレイン電流I3bと等しくなる場合、すなわちIin≧I3b/c1であるときの二領域に分けられる。入力電流IinがIin<I3b/c1の関係を満たす場合、ドレイン電流I2bは減少し、カレントミラーを成すnMOSトランジスタM4、M5によりドレイン電流I4bも減少する。ここでnMOSトランジスタM5、M6のドレイン端は定電流源を成しているpMOSトランジスタM1につなげられているため、nMOSトランジスタM6のドレイン電流I5bが増加する。したがって、カレントミラーによりドレイン電流I6bは増加し、ドレイン電流I1bも増加する。これにより、nMOSトランジスタM4のドレイン電流I2bは入力電流が減少しても常に正となるように保たれ、図5のメモリセルと同様にスイッチS4、S5、S6が切り替わることで入力電流のサンプルホールドが実現される。入力電流IinがIin≧I3b/c1の関係を満たす場合、ドレイン電流I2bは増加し、カレントミラーによりnMOSトランジスタM5のドレイン電流I4bも増加する。しかしながら、nMOSトランジスタM5のドレイン電流とnMOSトランジスタM6のドレイン電流の和は、一定の電流値であるドレイン電流I3bに制限されている。そのため、ドレイン電流I4bが増加するとドレイン電流I5bが減少し、最終的には0となる。したがって、カレントミラーによりドレイン電流I6b、I1bも0となる。このとき、この回路はnMOSトランジスタM4に対するバイアス電流が0となるが入力電流IinによりnMOSトランジスタM4のドレイン電流が常に正となるため、Iin<I3b/c1の場合と同様にスイッチS4、S5、S6が切り替わることで入力電流のサンプルホールドが実現される。【発明が解決しようとする課題】
【0012】
上述した従来のメモリセルの低消費電力化手法では、入力電流IinがIin<I3b/c1の関係を満たす場合の更なる低消費電力化が困難であるといった問題点があった。本発明は上記の問題点を鑑みて、その目的はメモリセルの更なる低消費電力化手法を提供することにある。
【課題を解決するための手段】
【0014】
上記の問題点を解決するために請求項1記載の発明が講じた手段は、nMOSトランジスタとスイッチを持つn型メモリセルとpMOSトランジスタとスイッチを持つp型メモリセルの2つの相補的なメモリセルと、入力電流の極性を判別する極性判別器とを備え、前記極性判別器によって判別された入力電流の極性に応じ、極性が正の場合は前記n型メモリセルと前記p型メモリセルのうち前記n型メモリセルのみを使用してサンプルホールドを行い、極性が負の場合は前記n型メモリセルと前記p型メモリセルのうち前記p型メモリセルのみを使用しサンプルホールドを行うことを特徴とする。
【発明の効果】
【0016】
図3に本発明による図1のメモリセルに対する入出力特性を示す。この図3は、図1のメモリセルを完全差動型の構成とし、極性判別器に文献(3)に開示されている電流1ビット量子化器を用い、電源電圧を1.5V、サンプリング周波数を250kHz、入力信号を-100mA~100mA、2.5kHzの三角波電流と設定した場合に得られる正相と逆相の入出力電流をそれぞれ差分することにより獲得され、入力信号の半周期分を示している。図3より、出力電流は入力電流を正しくサンプルホールドして波形になっており図1の本発明に基づくメモリセルがサンプルホールド回路として正しく機能していることがわかる。
【0017】
図4に本発明による図1の回路と文献(6)に開示されたメモリセルの消費電力を示す。図4は、図3と同様に電源電圧を1.5V、サンプリング周波数を250kHz、入力信号を-100mA~100mA、2.5kHzの三角波電流と設定した場合に獲得される消費電力であり、入力信号の半周期分に対応している。ここで消費電力の計算には文献(5)及び文献(6)に示されている方法を用いた。図1の本発明によるメモリセルでは、入力電流の振幅に依存せず広い入力電流範囲で低消費電力化がなされていることがわかる。このとき平均消費電力は文献(6)に開示されているメモリセルの平均消費電力約41mWに対し、本発明に基づく図1のメモリセルの平均消費電力約1.65mWとなり、大幅な低消費電力化を実現している。
【0018】
このように本発明による回路はサンプルホールド機能を有し、従来回路より低消費電力であることが確かめられた。
【発明を実施するための最良の形態】
【0019】
本発明におけるメモリセルの回路図を図1に示す。また、図1の回路に用いたスイッチS7、S8、S9 、S10、S11、S12の制御クロックを図2に示す.この回路は、nMOSトランジスタM8とスイッチS7、S8、S9を持つn型メモリセル1とpMOSトランジスタM9とスイッチS10、S11、S12を持つp型メモリセル2、極性判別器3、スイッチS13、S14、S15、S16より構成される。n型メモリセル1及びp型メモリセル2は、上記の従来型のメモリセルと同様にメモリセルの役割を成し、極性判別器3は入力電流の極性情報を判別し、その結果を基にスイッチS13、S14、S15、S16を制御する。
【0020】
図1の本発明回路の動作は、入力電流Iinの極性により動作が異なる。以下にそれぞれの場合について、図2中に示す期間A、B、C、D、E、F毎の回路状態により説明する。
【0021】
まず、入力電流IinがIin > 0の関係を満たす場合について説明する。まず、期間AにおいてスイッチS11及びS8が閉じ、メモリセルの役割を成すnMOSトランジスタM8及びpMOSトランジスタM9はダイオード接続されるため、常に飽和領域で動作し、入力電流が流れ込むことが可能な状態となる。次にA-B間で入力電流Iinが極性判別器3に流れ、極性の判別が行われる。そして、このとき入力電流IinはIin > 0であり、この場合スイッチS13、S15が閉じる。また、この期間ではスイッチS7及びS10も閉じる。このとき、nMOSトランジスタM8及びpMOSトランジスタM9は共にサンプリング可能な結線状態となるが、スイッチS14は開いているため、入力電流IinはnMOSトランジスタM8のみに流れる。入力電流IinがIin > 0であるため、nMOSトランジスタM8のドレイン電流は常に正となる。そのため、nMOSトランジスタM8のゲート・ソース間寄生容量に入力電流Iinに相当する電荷が蓄積される。なお、極性判別器3内部にはスイッチが設けられており、入力電流Iinが極性判別器3の入力端INp4に流れ込むことのできる期間は期間Bのみとしてある。そして、期間Cまでがサンプリング期間にあたり、期間Cから期間Dに切り替わるときの入力電流がホールド、つまり保持される。
【0022】
期間D、E、Fはホールド期間である。期間Dでは、スイッチS8及びS11が開いているため、この期間からnMOSトランジスタM8のゲート・ソース間寄生容量に保持されたゲート・ソース間電圧は変化せず、つまりこのゲート・ソース間電圧に対応する電流Iinの“記憶”を実現する。そしてD-E間にてスイッチS9及びS12が閉じ、出力端子OUTp3には、期間Fの間、キルヒホッフの電流則によりIinと等しい振幅の電流が出力される。このようにして、図1のメモリセルは入力電流のサンプルホールドを実現する。
【0023】
次に、入力電流IinがIin < 0の関係を満たす場合について説明する。まず、期間AにおいてスイッチS11及びS8が閉じ、メモリセルの役割を成すnMOSトランジスタM8及びpMOSトランジスタM9はダイオード接続されるため、常に飽和領域で動作し、入力電流が流れ込むことが可能な状態となる。次にA-B間で入力電流Iinが極性判別器3に流れ、極性の判別が行われる。そして、このとき入力電流IinはIin < 0であり、この場合スイッチS14、S16が閉じる。また、この期間ではスイッチS7及びS10も閉じる。このとき、nMOSトランジスタM8及びpMOSトランジスタM9は共にサンプリング可能な結線状態となるが、スイッチS13は開いているため、入力電流Iinは、先のIin > 0の場合とは異なり、pMOSトランジスタM9のみに流れる。pMOSトランジスタの物理特性とn MOSトランジスタの物理特性は反対であるため、Iin<0である場合であってもpMOSトランジスタを使用することにより、入力電流IinはpMOSトランジスタM9に流れ、pMOSトランジスタM9のゲート・ソース間寄生容量に入力電流Iinに相当した電荷が蓄積される。なお、Iin>0の場合と同様、極性判別器は期間Bのみ入力電流が流れる。そして、期間Cまでがサンプリング期間にあたり、期間Cから期間Dに切り替わるときの入力電流がホールド、つまり保持される。
【0024】
期間D、E、Fはホールド期間である。期間Dでは、スイッチS8及びS11が開いているため、この期間からpMOSトランジスタM9のゲート・ソース間寄生容量に保持されたゲート・ソース間電圧は変化せず、つまりこのゲート・ソース間電圧に対応する電流Iinの“記憶”を実現する。そしてD-E間にてスイッチS9及びS12が閉じ、出力端子OUTp3には、期間Fの間、キルヒホッフの電流則によりIinと等しい振幅の電流が出力される。このようにして、Iin>0の場合と同様に図1のメモリセルは入力電流のサンプルホールドを実現する。
【0025】
この図1に示す本発明に基づくメモリセルは,入力電流の極性情報により2つのメモリセルを使い分けるが,上述の動作原理より入力電流のサンプルホールド機能が常に実現されることがわかる.
なお、入力電流の極性を判別する回路である極性判別器は、文献(2)、文献(3)に開示されているようなDS変調器を構成する際に用いられる回路要素である電流1ビット量子化器をそのまま適用することで実現できる。
【図面の簡単な説明】
【0026】
【図1】本発明に基づくメモリセルの回路図
【図2】本発明に基づくメモリセルに用いられるスイッチS7、S8、S9 、S10、S11、S12の制御クロック
【図3】本発明に基づくメモリセルの入出力特性
【図4】文献(6)に開示されているメモリセルと消費電力と、本発明に基づくメモリセルの消費電力の比較
【図5】基本構成のメモリセルの回路図
【図6】基本構成のメモリセルに用いられるスイッチS1、S2、S3の制御クロック
【図7】文献(6)に開示されているメモリセルの回路図
【符号の説明】
【0027】
1 :n型メモリセル
2 :p型メモリセル
3 :極性判別器
I0 :バイアス電流を供給する電流源
M0、M4、M5、M6、M7、M8 :nMOSトランジスタ
M1、M2、M3、M9 :pMOSトランジスタ
S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16 :スイッチ
INp1 :基本構成のメモリセルの入力端子
INp2 :文献(6)に開示されているメモリセルの入力端子
INp3 :本発明に基づくメモリセルの入力端子
INp4 :極性判別器3の入力端子
OUTp1 :基本構成のメモリセルの出力端子
OUTp2 :文献(6)に開示されているメモリセルの出力端子
OUTp3 :本発明に基づくメモリセルの出力端子
図面
【図1】
0
【図2】
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【図3】
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【図4】
3
【図5】
4
【図6】
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【図7】
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