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明細書 :光学的メモリの記録方法及び光学的メモリ

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4734641号 (P4734641)
公開番号 特開2007-221708 (P2007-221708A)
登録日 平成23年5月13日(2011.5.13)
発行日 平成23年7月27日(2011.7.27)
公開日 平成19年8月30日(2007.8.30)
発明の名称または考案の名称 光学的メモリの記録方法及び光学的メモリ
国際特許分類 H03K  19/173       (2006.01)
FI H03K 19/173 101
請求項の数または発明の数 9
全頁数 13
出願番号 特願2006-043034 (P2006-043034)
出願日 平成18年2月20日(2006.2.20)
審査請求日 平成20年12月9日(2008.12.9)
特許権者または実用新案権者 【識別番号】504174135
【氏名又は名称】国立大学法人九州工業大学
発明者または考案者 【氏名】渡邊 実
【氏名】小林 史典
個別代理人の代理人 【識別番号】100099634、【弁理士】、【氏名又は名称】平井 安雄
審査官 【審査官】柳下 勝幸
参考文献・文献 特開2005-51059(JP,A)
特開2005-45130(JP,A)
調査した分野 H03K 19/173
特許請求の範囲 【請求項1】
再構成回路パターンに対応する光パターンの照射により各種の論理演算回路を再構成する論理演算セルをアレイ状に配列されてなる光再構成型ゲートアレイに対して照射する光パターンの記録情報を光学的メモリを複数格納する光学的メモリの記録方法において、
前記再構成される複数の再構成回路パターン中で共通する論理演算セルが同じ配設領域となるように前記複数の光パターンの記録情報を光学的メモリに格納することを
特徴とする光学的メモリの記録方法。
【請求項2】
前記請求項1に記載の光学的メモリの記録方法において、
前記光再構成型ゲートアレイに対して光パターンがビット単位で照射され、当該光パターンの照射による任意部分の再構成がより少ないビット数となるように複数の光パターンの記録情報を光学的メモリに格納することを
特徴とする光学的メモリの記録方法。
【請求項3】
前記請求項1又は2に記載の光学的メモリの記録方法において、
前記光パターンを照射する領域の照射面積及び/又は光パターンで再構成される再構成回路パターンの配線遅延時間がより小さくなるように複数の光パターン記録情報を光学的メモリに格納することを
特徴とする光学的メモリの記録方法。
【請求項4】
前記請求項1ないし3のいずれかに記載の光学的メモリの記録方法において、
前記照射面積、配線遅延時間及び光パターンのビット数により各々任意の重み付けを付与し、当該重み付けに基づく評価関数により複数の光パターンの記録情報を光学的メモリに格納することを
特徴とする光学的メモリの記録方法。
【請求項5】
前記請求項1ないし4のいずれかに記載の光学的メモリの記録方法において、
前記再構成される複数の再構成回路パターン中で論理演算回路の回路構成が近似する論理演算セルが同じ配設領域となるように複数の光パターンの記録情報を光学的メモリに格納することを
特徴とする光学的メモリの記録方法。
【請求項6】
前記請求項1ないし5のいずれかに記載の光学的メモリの記録方法において、
前記論理演算回路を一の論理演算セルと他の論理演算セルとを配線で接続するように複数の光パターンの記録情報を光学的メモリに格納することを
特徴とする光学的メモリの記録方法。
【請求項7】
再構成回路パターンに対応する光パターンの照射により各種の論理演算回路を再構成する論理演算セルをアレイ状に配列されてなる光再構成型ゲートアレイに対して照射する光パターンの記録情報を複数格納する光学的メモリにおいて、
前記再構成される複数の再構成回路パターン中で共通する論理演算セルが同じ配設領域となる前記複数の光パターンの記録情報を格納することを
特徴とする光学的メモリ。
【請求項8】
前記請求項7に記載の光学的メモリにおいて、
前記光再構成型ゲートアレイに対して光パターンをビット単位で照射し、当該光パターンの照射による任意部分の再構成がより少ないビット数となる複数の光パターンの記録情報を格納することを
特徴とする光学的メモリ。
【請求項9】
前記請求項7又は8に記載の光学的メモリにおいて、
前記光パターンを照射する領域の照射面積、光パターンで再構成される再構成回路パターンの配線遅延時間、及び前記光パターンのビット数により各々任意の重み付けを付与し、当該重み付けに基づく評価関数により複数の光パターンを格納することを
特徴とする光学的メモリ。
発明の詳細な説明 【技術分野】
【0001】
本発明は、光再構成型ゲートアレイに各種の論理演算回路を再構成するための光パターンを光学的メモリに格納する光学的メモリの記録方法に関し、特に光再構成速度を飛躍的に向上させる光学的メモリの記録方法及び光学的メモリに関する。
【背景技術】
【0002】
従来、この種の光学的メモリ及びその記録方法として図6ないし図8に示すものがあり、この図6は光再構成型ゲートアレイ及び再構成照射手段と一体化した光学的メモリの組合わせ構成図、図7は図6における光再構成型ゲートアレイの光再構成論理ブロックの回路構成図、図8は図6に記載の光学的メモリに格納する光パターンの記録情報の生成及び格納動作フローチャートを示す。
【0003】
前記各図において背景技術に係る光学的メモリ1は、再生光照射手段2及び光再構成型ゲートアレイ3の間に所定間隔を隔てて対向状態で介装され、ホログラムメモリで構成される。この再生光照射手段2は、光学的メモリ1で再生照射光2aを発振して照射する面発光レーザで構成され、再生光照射制御手段4により再生照明光2aの発振及び照射が制御される。この再生照射光2aが光学的メモリ1に照射されると、この光学的メモリ1はホログラムとして記録されるマスクパターンを再生して再生光1aの光パターンを光再構成型ゲートアレイ3に照射する。
【0004】
前記光再構成型ゲートアレイ3は、光学的メモリ1から照射される光パターンの記録情報に基づいて各種の論理演算回路を再構成する論理演算セル31をアレイ状に配列してVLSIとして構成される。この論理演算セル31は、8本の回線からなる配線路32により接続されると共に、この配線路32に介装されるスイッチング・マトリクス33により任意に接続を切替えられる構成である。また、スイッチング・マトリクス33は、外部からの入力データS1を入力すると共に論理演算セル31の演算結果を外部へ出力データS2として出力する入出力ポート34が入出力ブロックパット35と共に接続される構成である。
【0005】
次に、前記構成に基づく従来の光学的メモリにおける複数の光パターンの記録情報を格納する動作について説明する。前記光学的メモリを構成するVLSIの配置配線に用いられる評価関数を用いて再構成回路パターンに対応する光パターンを光学的メモリ1へ格納する。
【0006】
まず、再構成回路パターンの各種論理演算回路又は回路素子を乱数を利用して初期配置する(ステップ21)。この初期配置された各種論理演算回路又は回路素子を乱数を利用して初期配線する(ステップ22)。このように初期配置及び初期配線された遅延時間の総和を代入して遅延に関する評価値Dを算出する(ステップ23)と共に、前記配置及び配線された再構成回路パターンが占有する実装面積の総和を代入して面積に関する評価値Sを算出し、この各評価値S、Dに各重み付け値KS、KDを乗算する次式(1)の評価式により評価関数値H(Hの値は小さい値ほど最適値と判断)をH1(1回目)として求める(ステップ24)。
【0007】
H=KS・S+KD・D ・・・(1)
S;実装面積の評価に対する重み付け値
D;遅延時間の評価に対する重み付け値
この各重み付け値は、実装面積を重視した設計又は遅延時間(=演算速度)を重視した設計のいずれかを重要視するかにより、各値が決定されることとなる。
【0008】
次に、前記ステップ21の場合と同様に、再構成回路パターンの各種論理演算回路又は回路素子を乱数を利用して2回目を再配置する(ステップ25)。この2回目の再配置された各種論理演算回路又は回路素子を乱数利用して2回目を再配線する(ステップ26)。このように2回目の再配置及び2回目再配線された再構成回路パターンについて回路遅延の遅延時間を算出する(ステップ27)。
【0009】
前記ステップ24の初期配置・配線の場合と同様に2回目の再配置及び再配線の算出値を前記式(1)の評価式により2回目の評価関数値H2を求め(ステップ28-1)、2回目の評価関数値H2が前記の評価関数値H1と比較して下がっているか否かを判断する(ステップ28-2)。
前記評価関数値H2が下がっていると判断された場合には、そのレイアウトを採用し(ステップ29-1)、他方下がっていないと判断された場合には、当該レイアウトを破棄して他の乱数値を元にする(ステップ29-2)。
【0010】
前記ステップ29-1で採用されたレイアウトにおける評価関数値が目標値に達しているか否かを判断し(ステップ30)、目標値に達していれば終了する。他方、目標値に達していないと判断された場合、及び前記ステップ29-2で他の乱数値を元にすると決定した場合には、前記ステップ25に戻り再度評価関数値を求めて評価関数値が目標値に達したか否かを繰り返して判断されることとなる(ステップ25ないしステップ30)。

【特許文献1】特開2005-51059号公報
【特許文献2】特開2005-45130号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
前記背景技術に係る光学的メモリの記録方法は以上のように構成され、実行されていたことから、光学的メモリ1へ光パターンを書き込む際に、光再構成型ゲートアレイ3をVLSIとして形成される多数の論理演算セル31及びスイッチング・マトリクス33に対して全面に照射する再生光1aとしての光パターンに対応する光パターンの記録情報をホログラムとして記録されることとなり、光再構成速度を高めることができないという課題を有していた。
【0012】
即ち、光学的メモリ1に記録されたホログラムの複数の記録情報は、これらの記録情報相互間で何ら関連を考慮されることなく格納動作が実行されていたことから、光再構成される論理演算セル31又はスイッチング・マトリクス33が同一の論理演算回路又は同一の接続関係であるにも拘わらず同一の光パターンの再生光1aを光学的メモリ1に記録される。このように記録された光学的メモリ1から射出される光パターンは、光再構成型ゲートアレイ3の全領域に対応するビット数となり、より多くのビット数で全領域に均一に拡散照射されていることから特定領域に集中した高いエネルギーによる論理演算セル31の再構成を高速化できない。
【0013】
本発明は、前記課題を解消するためになされたもので、光学的メモリに格納する動的再構成の光パターン相互間に関連付けて記録して光パターンを集中照射することにより光再構成速度を飛躍的に向上させることができる光学的メモリの記録方法及び光学的メモリを提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明に係る光学的メモリの記録方法は、再構成回路パターンに対応する光パターンの照射により各種の論理演算回路を再構成する論理演算セルをアレイ状に配列されてなる光再構成型ゲートアレイに対して照射する光パターンの記録情報を光学的メモリに複数格納する光学的メモリの記録方法において、前記再構成される複数の再構成回路パターン中で共通する論理演算セルが同じ配設領域となるように前記複数の光パターンの記録情報を光学的メモリに格納するものである。
【0015】
本発明に係る光学的メモリの記録方法は必要に応じて、光再構成型ゲートアレイに対して光パターンがビット数で照射され、当該光パターンの照射による任意部分の再構成がより少ないビット単位となるように複数の光パターンの記録情報を光学的メモリに格納するものである。
【0016】
本発明に係る光学的メモリの記録方法は必要に応じて、光パターンを照射する領域の照射面積及び/又は光パターンで再構成される再構成回路パターンの配線遅延時間がより小さくなるように複数の光パターン記録情報を光学的メモリに格納するものである。
【0017】
本発明に係る光学的メモリの記録方法は必要に応じて、照射面積、配線遅延時間及び光パターンのビット数により各々任意の重み付けを付与し、当該重み付けに基づく評価関数により複数の光パターンの記録情報を光学的メモリに格納するものである。
【0018】
本発明に係る光学的メモリの記録方法は必要に応じて、再構成される複数の再構成回路パターン中で論理演算回路の回路構成が近似する論理演算セルが同じ配設領域となるように複数の光パターンの記録情報を光学的メモリに格納するものである。
【0019】
本発明に係る光学的メモリの記録方法は必要に応じて、論理演算回路を一の論理演算セルと他の論理演算セルとを配線で接続するように複数の光パターンの記録情報を光学的メモリに格納するものである。
【0020】
本発明に係る光学的メモリは、再構成回路パターンに対応する光パターンの照射により各種の論理演算回路を再構成する論理演算セルをアレイ状に配列されてなる光再構成型ゲートアレイに対して照射する光パターンの記録情報を複数格納する光学的メモリにおいて、前記再構成される複数の再構成回路パターン中で共通する論理演算セルが同じ配設領域となる前記複数の光パターンの記録情報を格納するものである。
【0021】
本発明に係る光学的メモリは必要に応じて、光再構成型ゲートアレイに対して光パターンをビット単位で照射し、当該光パターンの照射による任意部分の再構成がより少ないビット数となる複数の光パターンの記録情報を格納するものである。
【0022】
本発明に係る光学的メモリは必要に応じて、光パターンを照射する領域の照射面積、光パターンで再構成される再構成回路パターンの配線遅延時間、及び前記光パターンのビット数により各々任意の重み付けを付与し、当該重み付けに基づく評価関数により複数の光パターンを格納するものである。
【発明の効果】
【0023】
このように本発明においては、再構成回路パターンに対応する光パターンの照射により各種の論理演算回路を再構成する論理演算セルをアレイ状に配列されてなる光再構成型ゲートアレイに対して照射する光パターンの記録情報を複数格納する光学的メモリの記録方法において、前記再構成される複数の再構成回路パターン中で共通する論理演算セルが同じ配設領域となるように前記複数の光パターンの記録情報を光学的メモリに格納することにより、複数の再構成回路パターン相互間の関連を付けて共通しない論理演算セルの差分についてのみ光再構成を行うこととなり、光再構成の速度を飛躍的に向上させることができるという効果を有する。特に、光学的メモリをホログラムメモリで形成して論理演算セルにビット単位で部分的な光再構成を行う場合には、より少ないビット数に光パターンの再生光を集光してより高い光エネルギーで光再構成できることから、より高速な光再構成が可能となる。
【0024】
本発明に係る光学的メモリは、再構成回路パターンに対応する光パターンの照射により各種の論理演算回路を再構成する論理演算セルをアレイ状に配列されてなる光再構成型ゲートアレイに対して照射する光パターンの記録情報を複数格納する光学的メモリにおいて、前記再構成される複数の再構成回路パターン中で共通する論理演算セルが同じ配設領域となる前記複数の光パターンの記録情報を格納することにより、複数の再構成回路パターン相互間の関連を付けて共通しない論理演算セルの差分についてのみ光再構成を行うこととなり、光再構成の速度を飛躍的に向上させることができるという効果を有する。
【発明を実施するための最良の形態】
【0025】
(本発明の第1の実施形態)
以下、本発明の第1の実施形態に係る光学的メモリを図1に基づいて図6、図7を参照して説明する。この図1は本実施形態に係る光学的メモリの記録方法の動作フローチャートを示す。
前記各図において本発明の第1の実施形態に係る光学的メモリは、光学的メモリ1へ光再構成回路パターンに対応する光パターンの記録情報を格納する場合に、再構成される複数の再構成回路パターン中で光再構成型ゲートアレイ3における共通する論理演算セル31、又は近似する論理演算セル31が存在するか否か、また論理演算セル31を接続する他の論理演算セル31が存在するか否かにより、光パターンのうちの共通する部分、又は近似する部分を同じ配設領域となるように複数の光パターンを格納する構成である。
【0026】
前記光学的メモリ1は、前記背景技術の場合と同様にホログラムメモリ等の光学的な記録・再生が可能なメモリで形成され、再生光照射手段2及び光再構成型ゲートアレイ3の間の対向状態で介装される構成である。このホログラムメモリ等からなる光学的メモリ1は、レーザをアレイ状に配列した面発光レーザで形成される再生光照射手段2から照射される再生照射光2aの照射角度により、複数格納される光パターンの記録情報を選択して再生光1aの光パターンを光再構成型ゲートアレイ3に照射する構成である。また、前記再生照射光2aの照射角度は、再生光照射制御手段4によって制御される。
【0027】
次に前記構成に基づく本実施形態に係る光学的メモリの記録方法において複数の光パターンの記録情報を格納する動作について説明する。まず、書込み装置(図示を省略)が予め作成された再構成回路パターンを複数読込み(ステップ1)、この読込まれた装置の再構成回路パターン相互間で光再構成型ゲートアレイ3の論理演算セル31に相当する部分の論理演算回路の部分を抽出する(ステップ2)。
【0028】
この抽出された各論理演算回路が各再構成回路パターン相互間の共通部分があるか否かを判断する(ステップ3)。共通部分が存在すると判断された場合には、この共通部分の論理演算回路に対応する光パターンの共通位置に配置するように格納する(ステップ4)。
この共通部分以外に各再構成回路パターン相互間で非共通部分が存在すると判断された場合、及び前記ステップ3で共通部分がないと判断された場合には、さらに各再構成回路パターン相互間で論理演算回路について近似する部分が存在するか否かを判断される(ステップ6)。
【0029】
前記ステップ6において近似する論理演算回路に対応する光パターンの共通位置に配置するように光学的メモリ1に格納する(ステップ7)。前記配置された共通部分及び近似する部分の論理演算回路(任意の論理演算セル31に相当)が他の論理演算セル31との接続が必要か否かを判断する。他の論理演算セル31との接続が必要であると判断された場合には、接続する論理演算セル31相互間の配線路32中に設けられたスイッチング・マトリクス33を選択的に接続する再生光1aが照射されるように光パターンを光学的メモリ1に格納する。
【0030】
前記ステップ6で論理演算回路の近似する部分が存在しないと判断された場合、及びステップ8で他の論理演算セル31との接続がないと判断された場合には、LSI、VLSI等の一般的設計に用いられる配置・配線の最適化手法により再構成回路パターンの全体について光パターンを特定して光学的メモリ1に格納する(ステップ10)。
【0031】
以上のように本実施形態においては、ホログラムメモリで形成される光学的メモリに複数の再構成回路パターン相互間の共通する論理演算セル31を関連付けて共通位置に格納し、光再構成において共通しない論理演算セル31の差分についてのみ光再構成を行うこととなり、光再構成の速度を飛躍的に向上させることができる。
【0032】
(本発明の第2の実施形態)
本発明の第2の実施形態に係る光学的メモリの記録方法を図2ないし図5に基づき図6及び図7を参照して説明する。この図2は本実施形態に係る光学的メモリの記録方法の動作フローチャート、図3は前記図7における論理演算セルの詳細回路ブロック図、図4は前記図7におけるスイッチング・マトリクスの詳細回路図、図5は本実施形態に係る光学的メモリの記録方法により再構成された再生回路パターン構成図を示す。
【0033】
前記各図において本実施形態に係る光学的メモリの記録方法は、光学的メモリ1に対向配設される光再構成型ゲートアレイ3に対して光学的メモリ1からビット単位で照射される複数の光パターンの記録情報を、この光パターンの照射による任意部分の光再構成がより少ないビット数、回路遅延及び小さな回路占有面積となるように格納する構成である。この光パターンが照射される任意部分は、順次光再構成される相前後する二つの光パターン相互間において、光再構成型ゲートアレイ3の論理演算セル31により光再構成される光パターンによる再構成回路パターンとの各論理演算セル31が異なる論理演算回路(異なる機能部分;差分)について、その光パターンの照射による光再構成がより少ないビット数(差分ビット数)となるように複数の光パターンの記録情報が光学的メモリ1に格納される。
【0034】
前記光パターンの各ビット毎の照射は光再構成型ゲートアレイ3の論理演算セル31、スイッチング・マトリクス33に配設されるフォトダイオードPに対して照射される構成である。このフォトダイオードPの配設機構を図3及び図4に示す。同図において論理演算セル31は、入力部に配設された4つのマルチプレクサ(MUX)311、4入力1出力のルックアップ・テーブル(LUT)320、Dフリップ・フロップ330、Dフリップ・フロップ330の出力の切換えを行うマルチプレクサ340、マルチプレクサ340の出力ノードと8本の配線18との間に設けられた8つのスリーステート・バッファ350及びDフリップ・フロップ330のクリア(CLR)信号の切り替えを行うマルチプレクサ360を有し、前記Dフリップ・フロップ330以外の各素子にフォトダイオードPを備える構成である。また、前記スイッチング・マトリクス33は、縦横に格子状に配設された各8本の配線路32の組の交点に設けられたクロスバスイッチであり、それぞれ垂直に交差する配線同士を結合する役割を有する。1つのスイッチング・マトリックス33には、8本の配線路32の交点に設けられた8個の4方向スイッチ333が接続され、この各4方向スイッチ333に各々フォトダイオードPを備える構成である。
【0035】
次に前記構成に本実施形態に係る光学的メモリの記録方法における複数の光パターンの記録情報を格納する動作について説明する。前提として光学的メモリ1に複数格納される光パターンの記録情報に対応する再構成回路パターンに関して算出される各種算出値は図示を省略する書込み装置の記録部に順次格納され、当該再構成回路パターンのレイアウトを決定するに際して、前回の各種算出値が前記記録部から読み出される。
【0036】
まず、前記背景技術に係る光学的メモリの場合と同様に、再構成回路パターンの各種論理演算回路又は回路素子を乱数を利用して初期配置する(ステップ11)。この初期配置された各種論理演算回路又は回路素子を乱数を利用して初期配線する(ステップ12)。
【0037】
このように初期配置及び初期配線された遅延時間の総和を代入して遅延に関する評価値Dを算出すると共に、前記配置及び配線された再構成回路パターンが占有する実装面積の総和を代入して面積に関する評価値Sを算出し、さらに前回の再構成回路パターンとの差分に対応するビット数を評価値Nとして抽出する(ステップ13)。前記、各評価値S、D、Nに各重み付け値KS、KD、KNを乗算する次式(2)の評価式により評価関数値H値(Hの値は小さいほど最適値と判断)をH1(1回目)として求める(ステップ24)。
【0038】
H=KS・S+KD・D+KNN ・・・(2)
S;実装面積の評価に対する重み付け値
D;遅延時間の評価に対する重み付け値
N;差分ビット数の評価に対する重み付け値
この各重み付け値は、実装面積を重視した設計又は遅延時間(=演算速度)を重視した設計のいずれかを重要視するかにより、各値が決定されることとなる。
【0039】
次に、前記ステップ11の場合と同様に、再構成回路パターンの各種論理演算回路又は回路素子を乱数を利用して2回目を再配置する(ステップ15)。この2回目の再配置された各種論理演算回路又は回路素子を乱数利用して2回目を再配線する(ステップ16)。このように次回の再配置及び次回に再配線された再構成回路パターンについて回路遅延の遅延時間、再構成回路パターンが占有する実装面積及び差分ビット数を算出する(ステップ17)。
【0040】
前記ステップ14の初期配置・配線の場合と同様に次回の再配置及び再配線の算出値を前記式(2)の評価式により次回の評価関数値H2を求め(ステップ18-1)、次回の評価関数値H2が前回の評価関数値H1と比較して下がっているか否かを判断する(ステップ18-2)。
前記評価関数値H2が下がっていると判断された場合には、そのレイアウトを採用し(ステップ19-1)、他方下がっていないと判断された場合には、当該レイアウトを破棄して他の乱数値を元にする(ステップ19-2)。
【0041】
前記ステップ29-1で採用されたレイアウトにおける評価関数値が目標値に達しているか否かを判断し(ステップ20)、目標値に達していれば終了する。他方、目標値に達していないと判断された場合、及び前記ステップ19-2で他の乱数値を元にすると決定した場合には、前記ステップ15に戻り再度評価関数値を求めて評価関数値が目標値に達したか否かを繰り返して判断されることとなる(ステップ15ないしステップ20)。
【0042】
このステップ15ないしステップ20における評価関数値を下げる具体例を図5(A)、(B)、(C)に基づいて説明する。同図(A)において相前後で光再構成する二つの再構成回路パターンにおける論理演算セル31が同じ論理演算回路であれば、ノット回路NOT1、NOT2、アンド回路AND1、AND2、AND3及びオア回路OR1が各々同一の回路構成であることから、この論理演算セル31に対する再生光1aの照射を必要としない光パターンの記録情報を光学的メモリ1に格納することとなる。
【0043】
また、同図(B)に示すような再構成回路パターンにおいて、前回の再構成回路パターンが同図(A)に示す再構成回路パターンである場合には、アンド回路AND3とノット回路NOT3との相違に基づく差分ビット数の再生光1aを論理演算セル31へ照射するような光パターンの記録情報を光学的メモリ1に格納することとなる。特に、このアンド回路AND3とノット回路NOT3とが近似する回路構成である場合には、より少ない差分ビット数の再生光1aとすることができる。
【0044】
さらに、同図(C)に示すような再構成回路パターンにおいて、前回の再構成回路パターンが同図(A)に示す再構成回路パターンである場合に、アンド回路AND3とノット回路NOT3とが全く異なる回路構成であるときには、前回の再構成回路パターンにおける他の論理演算セル31におけるノット回路NOT4を接続して回路構成する光パターンの記録情報を光学的メモリ1に格納することとなる。この任意の論理演算セル31における論理演算回路と他の論理演算セル31における論理演算回路との接続は、配線路32中に配設される任意のスイッチング・マトリクス33の4方向スイッチ333を選択駆動させることにより実行される。このように論理演算回路を論理演算セル31で新たに光再構成することなく、前回再構成回路パターンを極めて少ないビット数の光パターンで集光照射することにより再構成を飛躍的に高速化できることとなる。
【0045】
(本発明の他の実施形態)
なお、前記第1の各実施形態に係る光学的メモリの記録方法においては、光学的メモリ1へ光再構成回路パターンに対応する光パターンの記録情報を格納する場合に、再構成される複数の再構成回路パターン中で光再構成型ゲートアレイ3における共通する論理演算セル31、又は近似する論理演算セル31が存在するか否か、また論理演算セル31を接続する他の論理演算セル31が存在するか否かをいずれも判断する対象としたが、いずれか一方のみを対象とする構成とすることもできる。
【0046】
また、前記第2の実施形態に係る光学的メモリの記録方法においては、回路遅延、回路占有面積を差分ビット数と併せて評価関数値を算出する構成としたが、回路遅延又は回路占有面積のいずれか一方のみを差分ビット数と併せて評価関数値を算出する構成とすることもできる。
【0047】
また、第1の実施形態に係る光学的メモリの記録方法の動作フローチャートに引き続いて第2の実施形態に係る光学的メモリの記録方法の動作フローチャートを実行する構成とすることもできる。このように各々を連続して光学的メモリ1への光パターンの記録情報を格納するようにしているので、より少ない差分ビット数でより高速な光再構成が可能となる。
【図面の簡単な説明】
【0048】
【図1】本発明の第1の実施形態に係る光学的メモリの記録方法の動作フローチャート図である。
【図2】本発明の第2の実施形態に係る光学的メモリの記録方法の動作フローチャートである。
【図3】本発明の第2の実施形態に係る光学的メモリの記録方法の図7における論理演算セルの詳細回路ブロック図である。
【図4】本発明の第2の実施形態に係る光学的メモリの記録方法の図7におけるスイッチング・マトリクスの詳細回路図である。
【図5】本発明の第2の実施形態に係る光学的メモリの記録方法により再構成された再生回路パターン構成図である。
【図6】背景技術に係る光再構成ゲートアレイ及び再構成照射手段と一体化した光学的メモリの組合わせ構成図である。
【図7】図6における光再構成ゲートアレイの光再構成論理ブロックの回路構成図である。
【図8】図6に記載の光学的メモリに格納する光パターンの記録情報の生成及び格納動作フローチャートである。
【符号の説明】
【0049】
1 光学的メモリ
16
2 再生光照射手段
3 光再構成型ゲートアレイ
31 論理演算セル
32 配線路
33 スイッチング・マトリクス
34 入出力ポート
35 入出力ブロックパット
311、322、340、360 マルチプレクサ
333 4方向スイッチ
320 ルックアップ・テーブル
330 Dフリップフロップ
350 スリーステート・バッファ0
4 再生光照射制御手段
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7