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明細書 :高精度マルチバンドパスΔΣ変調器

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4538641号 (P4538641)
登録日 平成22年7月2日(2010.7.2)
発行日 平成22年9月8日(2010.9.8)
発明の名称または考案の名称 高精度マルチバンドパスΔΣ変調器
国際特許分類 H03M   3/02        (2006.01)
FI H03M 3/02
請求項の数または発明の数 12
全頁数 30
出願番号 特願2007-549019 (P2007-549019)
出願日 平成18年8月1日(2006.8.1)
国際出願番号 PCT/JP2006/315200
国際公開番号 WO2007/066431
国際公開日 平成19年6月14日(2007.6.14)
優先権出願番号 2005356688
優先日 平成17年12月9日(2005.12.9)
優先権主張国 日本国(JP)
審査請求日 平成20年9月4日(2008.9.4)
特許権者または実用新案権者 【識別番号】504145364
【氏名又は名称】国立大学法人群馬大学
発明者または考案者 【氏名】萩原 広之
【氏名】元澤 篤史
【氏名】小林 春夫
【氏名】傘 昊
個別代理人の代理人 【識別番号】100122884、【弁理士】、【氏名又は名称】角田 芳末
【識別番号】100133824、【弁理士】、【氏名又は名称】伊藤 仁恭
審査官 【審査官】北村 智彦
参考文献・文献 特開2005-535229(JP,A)
特開2002-353815(JP,A)
特開2004-509500(JP,A)
特開平7-312555(JP,A)
特開2006-13705(JP,A)
特開2006-13704(JP,A)
Hao SAN,Haruo KOBAYASHI,Shinya KAWASAKI,Nobuyuki KUROIWA,A Noise-Shaping Algorithm of Multi-bit DAC Nonlinearities in Complex Bandpass ΔΣAD Modulators,IEICE Trans. on Fundamentals,2004年 4月,VolE87-A,No.4,p.792-800
Hao SAN,Haruo KOBAYASHI,Shinya KAWASAKI,Nobuyuki KUROIWA,An Element Rotation Algorithm for Multi-bit DAC Nonlinearities in Complex Bandpass ΔΣAD Modulators,Proceedings of the 17th International Conference on VLSI Design(VLSID'04),2004年,p.151-156
調査した分野 H03M3/00-11/00
特許請求の範囲 【請求項1】
アナログ信号が供給される減算回路と、
該減算回路の出力が供給されるN個のゼロ点を持つマルチバンドパスフィルタと、
該N個のゼロ点を持つマルチバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
該アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、
前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタを、前記マルチバンドパスフィルタの中心周波数に合わせて並列に
設けることを特徴とするΔΣ変調器。
【請求項2】
前記重み付けポインタは前記マルチバンドフィルタの次数Nに対応してN個のポインタからなることを特徴とする請求の範囲1に記載のΔΣ変調器。
【請求項3】
前記N個のゼロ点を持つマルチバンドパスフィルタはN次の信号帯域に直流成分を含まないマルチバンドパスフィルタであることを特徴とする請求項1又は2に記載のΔΣ変調器。
【請求項4】
前記N個のゼロ点を持つマルチバンドパスフィルタの伝達関数H(Z)は、次式で表されることを特徴とする請求項3に記載のΔΣ変調器。
H(Z)=-Z—N/(1+Z—N
【請求項5】
前記N個のゼロ点を持つマルチバンドパスフィルタはN次の信号帯域に直流成分を含むマルチバンドパスフィルタであることを特徴とする請求項1又は2に記載のΔΣ変調器。
【請求項6】
前記N個のゼロ点を持つマルチバンドパスフィルタの伝達関数H(Z)は、次式で表されることを特徴とする請求項5に記載のΔΣ変調器。
H(Z)=Z—N/(1-Z—N
【請求項7】
アナログ信号が供給される減算回路と、
該減算回路の出力が供給されるバンドパスフィルタと、
該バンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
該アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、
前記バンドパスフィルタは、サンプリング周波数をfsとして、そのフィルタ部分の信号帯域の中心周波数がf/4以外の中心周波数を持つように設定され、
前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタを、前記バンドパスフィルタの中心周波数に合わせて並列に
設けることを特徴とするΔΣ変調器。
【請求項8】
前記バンドパスフィルタの信号帯域の周波数はf/6であり、伝達関数H(Z)は、次式で表されることを特徴とする請求項7に記載のΔΣ変調器。
H(Z)=-Z-2/(1-Z-1+Z-2
【請求項9】
前記重み付けポインタは3個のポインタで形成される請求項8に記載のΔΣ変調器。
【請求項10】
アナログ信号が供給される減算回路と、
該減算回路の出力が供給されるマルチバンドパスフィルタと、
該マルチバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
該アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、
前記マルチバンドパスフィルタの信号帯域の中心周波数は、サンプリング周波数をfとして、そのフィルタ部分の信号帯域の中心周波数がf/4以外の中心周波数であって、かつ信号帯域の中心周波数を(2n+1)f/2Nまたはnf/Nとしたとき、nが特定値とならない中心周波数となるように構成され、
前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタを、前記マルチバンドフィルタの信号帯域の中心周波数に合わせて並列に
設けることを特徴とするΔΣ変調器。
【請求項11】
前記マルチバンドパスフィルタの信号帯域の中心周波数は、f/16、5f/16、7f/16(2N=16)が中心周波数となるように構成され、該マルチバンドパスフィルタの伝達関数H(Z)は、次式で表されることを特徴とする請求項10に記載のΔΣ変調器。
H(Z)=-Z6/{(1-2AZ-1+Z-2)(1-2BZ-1+Z-2)(1-2CZ-1+Z-2)}
(但し、A=cos22.5°、B=cos112.5°、C=cos157.5°とする。)
【請求項12】
前記重み付けポインタは8個のポインタで形成されることを特徴とする請求項11に記載のΔΣ変調器。
発明の詳細な説明 【技術分野】
【0001】
本発明は、N個のゼロ点を持つマルチバンドパスフィルタを用いたΔΣ変調器に関し、特に、変調器内のフィードバック回路系にマルチビットのDAC(Digital Analog Converter:デジタルアナログ変換器)を用いた高精度のマルチバンドパスΔΣ変調器に関する。
【背景技術】
【0002】
近年、携帯電話や無線LAN(Local Area Network)等の通信システムのRF受信回路において、マルチバンドパスフィルタを用いたΔΣ変調器の適用が検討されている。これは、マルチバンドパスΔΣ変調器を用いると、アナログデジタル変換器(ADC:Analog Digital Converter)内部における量子化ノイズが信号帯域内で小さくなって、デジタル出力の精度を向上させることができるからである(この手法をノイズ・シェープという)。また、ΔΣ変調器は、アナログ回路規模が小さく、かつ精度の低いデバイスで高精度のAD変換を実現するという利点もある。
【0003】
このように、ΔΣ変調器は、従来から、高速のオーバーサンプリングとノイズ・シェープ手法により高精度なAD変換器を実現できる方式として、特に音声用のAD変換方式として広く使われているものであるが、更なる高精度化を追求するためにマルチビットのΔΣ変調器を用いた場合には、変調器内のDACの非線形性がノイズ・シェープされないという問題が生じる。このため、ADC全体の精度を劣化させてしまうという不都合があった。
【0004】
図34は、マルチビットDACの非線形性によるノイズの発生を説明するためのブロック図であり、図34(a)はブロック構成図、図34(b)はその等価回路を表している。
【0005】
図34(a)に示されるように、入力されるアナログ信号X(Z)は、減算器100の一方の入力に供給される。減算器100の出力はN次のマルチバンドフィルタ101(伝達関数をH(Z)とする)に供給され、ここで帯域内の信号成分のみが取り出されてマルチビットADC102に供給される。このマルチビットADC102は、入力されたアナログ信号をデジタル信号に変換するものであるが、図34(b)に示すように、AD変換に伴って量子化ノイズE(Z)が加えられる。この量子化ノイズは、ビット数が大きくなるほど小さいものとなる。したがって、マルチビットADCは1ビットADCに比べて量子化ノイズは小さくなる。
【0006】
AD変換されたデジタル出力Y(Z)は、マルチビットのDAC103を介して減算器100の他方の入力に供給される。このマルチビットDAC103には、δノイズが重畳されている(図34(b)を参照)。このδノイズは、マルチビットDAC103が本質的に持っている非線形性ノイズであり、DAC103を構成する素子、例えばコンデンサのばらつきに起因するノイズである。図34(b)に示される等価回路からY(Z)とX(Z)の関係は数式(1)のようになる。
【0007】
【数1】
JP0004538641B2_000002t.gif



【0008】
ここで、非線形性ノイズδ(Z)について説明しておく。図35は、1ビットDACのデジタルアナログ変換特性(直線)とマルチビットのときのデジタルアナログ変換特性(折れ線)を比較して示したものである。図示の如く、1ビットDACでは非線形ノイズは現れないが、マルチビットDACを用いると非線形ノイズが出てくる。これはマルチビットDACを構成する素子の非線形性に起因する誤差によるものである。
【0009】
マルチビットDAC103の構造の一例と動作説明を図36に示す。図36(a)に示されるように、マルチビットDAC103は、8つのキャパシタC~Cと、演算増幅器(オペアンプ)104と、帰還コンデンサCと、スイッチS~Sから構成される。これらのキャパシタC~Cはすべてが完全に等しく製造されるわけではなく、その容量値には多少のバラツキが生じる。このバラツキに起因するミスマッチをe、e・・・eとし、C~Cの平均値Cとすると、C=C+e、C=C+e、・・・C=C+eと表現することができる。
【0010】
そして、入力信号0~7までのいずれかの値が入力に供給されると、その数に相当するコンデンサ(キャパシタ)が充電され、それらの充電されたキャパシタが演算増幅器の反転端子と出力端子に接続される帰還コンデンサ(キャパシタ)Csを介して出力される。ここで、入力信号が‘m’(例えばm=3)であれば、図のスイッチS、S、SがオンになってコンデンサC、C、Cに基準電圧Vrefが充電される。このコンデンサに充電された電圧は帰還コンデンサCを通して出力電圧Voutとして取り出される。
このときの出力Voutは、数式(2)で示される。
【0011】
【数2】
JP0004538641B2_000003t.gif



【0012】
このマルチビットDAC103を用いることによる非線形ノイズδは、DAC103のキャパシタC~Cの値にバラツキに起因するものであるが、これはマルチビットDACの特性上、入力デジタル信号がどんな値であっても、C、C・・・C,Cの順に充電されていくからである。つまり、図36(b)に示されるように、入力として4、3、2、2・・・という値が順次供給される場合、スイッチはSからSの順に入力された数に対応してオンされるため、キャパシタC、C・・・は常にオン状態になることが多く、C、C・・・はオン状態になることが少ないことに起因している。
【0013】
このような問題を解決するため、図37(a)に示されるように、接続されるキャパシタC~Cを、リング状に形成してマルチビットDACの動作を説明する手法がとられている。この手法によれば、最初に‘4’が入力されたときは、キャパシタC~Cがオンになり、次に、‘3’が入力されると、キャパシタC~Cがオンになるようにする。このように8つのキャパシタC~Cを順次オンしていくことにより、上記の問題を解決することができるのである。図37(b)はこのようなDACの動作を説明するための図である。この手法自体は、設計上の効率の悪さの点で実用に供されているものではないが、電流セルがリング状に配列するセグメント型DACとして論文上では既に知られているものである。(非特許文献1を参照)。
【0014】

【非特許文献1】傘コウ、小林、川上、和田「複素バンドパスΔΣAD変調器用マルチビットDAC非線形性のノイズ・シェープ・アルゴリズム」(第16回 回路とシステム 軽井沢ワークショップ講演論文集85頁~90頁)
【非特許文献2】S.Bommalingaiahnapallya,R. Bommalingaiahnapallya,and R.Harjani “EXTENDED NOISE-SHAPING IN CASCADED N-TONE ΣΔCONVERTERS” , (Fifth International Conference on Advanced AD and DA Conversion, Techniques and Their Applications, Limerick Ireland (July 2005).)
【発明の開示】
【0015】
しかしながら、非特許文献1に記載のものは、バンドパスΔΣAD変調器用マルチビットDACの非戦形成のノイズシェープに適用されるものであり、その有効性は単一の信号帯域のみであった。また、非特許文献2に記載されたマルチビットΔΣ変調器では、高精度化するために必要なアナログの部品が増えて、その結果、ハードウェア量及び消費電力が大きくなってしまうという問題があった。
【0016】
本発明は、マルチバンドパス型の複数の信号帯域に対して有効であって、かつマルチビットDACを使用して低次のフィルタで全体のハードウェア量・消費電力を小さくするとともに、マルチビットDACの非線形性ノイズをマルチビットDACと並列にデジタル回路(ポインタ)を設けることにより減少させることを目的とするものである。
【0017】
上記目的を達成するため、本発明のΔΣ変調器は、アナログ信号が供給される減算回路と、この減算回路の出力が供給されるN個のゼロ点を持つマルチバンドパスフィルタと、このN個のゼロ点を持つマルチバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、このアナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給する重み付け(DWA:Data-Weighted Averaging)ポインタをマルチバンドパスフィルタの中心周波数に合わせて並列に設けることを特徴としている。
【0018】
また、本発明の好ましい第1の形態としては、N個のゼロ点を持つマルチバンドパスフィルタがN次の信号帯域に直流成分を含まないマルチバンドパスフィルタであり、本発明の好ましい第2の形態としては、N個のゼロ点を持つマルチバンドパスフィルタがN次の信号帯域に直流成分を含むマルチバンドパスフィルタである。
【0019】
また、本発明の好ましい第3の形態として、アナログ信号が供給される減算回路と、この減算回路の出力が供給されるバンドパスフィルタと、このバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、前記バンドパスフィルタは、サンプリング周波数をfsとして、そのフィルタ部分の信号帯域の中心周波数がfs/4以外の中心周波数(例えばfs/6)を持つように設定されており、前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタをバンドパスフィルタの中心周波数にあわせて並列に備えたことを特徴としている。このように信号周波数を設定すると、fs/4を中心に折り返したところにイメージ信号が発生するという問題を解消することができ、かつ信号帯域部分での信号対雑音比(SNDR:Signal Noise Distortion Ratio)を向上させることができる。
【0020】
更に、本発明の好ましい第4の形態としては、アナログ信号が供給される減算回路と、
該減算回路の出力が供給されるマルチバンドパスフィルタと、このマルチバンドパスフィルタの出力が供給され、アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、このアナログデジタル変換回路からのデジタル出力をアナログ信号に変換して減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、マルチバンドパスフィルタは、サンプリング周波数をfとして、そのフィルタ部分の信号帯域の中心周波数がf/4以外の中心周波数であって、かつ信号帯域の中心周波数を(2n+1)fs/2N、またはnfs/Nとしたとき、nが特定の奇数となる場合を除いた値(例えば、f/16、5f/16、7f/16(2N=16)が中心周波数)となるように構成されており、デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタ(DWADAC)をマルチバンドパスフィルタの中心周波数に合わせて並列に設けることを特徴としている。この実施形態に対応するDWADACのポインタは8個用意され、これにより、外部の影響で減衰しやすい帯域や他の通信で使われる帯域(この場合では、中心周波数が3f/16となる信号帯域)を意識的に除外して伝送路を形成することができる。すなわち、送受信のキャリアを選択することで伝送路の悪影響を防ぐことができるようになる。
【0021】
本発明のΔΣ変調器で用いられるDWADACによれば、通常のセグメント型DACに複数のデジタル回路(ポインタ)を追加することによって実現されるものであるが、このポインタとしては、N次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタ(ハイパスアルゴリズム構成)か、あるいはN次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ(ローパスアルゴリズム構成)をフィルタの次数に合わせて並列に配置したものが、使用されるフィルタに応じて採用される。
【0022】
本発明のΔΣ変調器によれば、非線形性の影響を軽減するデジタル回路(ポインタ)を、マルチビットのΔΣAD変調器内のフィードバックループ内に使用されるマルチビットDACと並列に設けているため、マルチビットDACの特性からもたらされる非線形ノイズを効率的に除去することができる。

【図面の簡単な説明】
【0023】
【図1】本発明の第1の実施の形態である、N次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタ(HPフィルタ)を用いた場合のΔΣAD変調器のブロック図である。
【図2】本発明の第1の実施の形態に用いられるDWADACの概略構成を示す図である。
【図3】本発明の第1の実施の形態のDWADACのポインタを構成するHPブロック構成イメージ図である。
【図4】図3に示すHPブロック構成イメージ図の動作を説明するための図である。
【図5】本発明の第1の実施の形態に用いられるDWADACのポインタとしてHPブロック構成を複数(4個)用いたイメージ図である。
【図6】図5に示す本発明のDWADACの動作を説明するための図である。
【図7】本発明の第1の実施形態においてHPフィルタの次数を‘4’とした場合の、出力スペクトラム(a)とOSRに対するSNRを示す図である。
【図8】本発明の第1の実施形態においてHPフィルタの次数を‘1’とした場合の、出力スペクトラム(a)とOSRに対するSNRを示す図である。
【図9】本発明の第1の実施形態においてHPフィルタの次数を‘2’とした場合の、出力スペクトラム(a)とOSRに対するSNRを示す図である。
【図10】本発明の第1の実施形態においてHPフィルタの次数を‘3’とした場合の、出力スペクトラム(a)とOSRに対するSNRを示す図である。
【図11】本発明の第1の実施形態においてHPフィルタの次数を‘5’とした場合の、出力スペクトラム(a)とOSRに対するSNRを示す図である。
【図12】本発明の第1の実施形態においてHPフィルタの次数を‘6’とした場合の、出力スペクトラム(a)とOSRに対するSNRを示す図である。
【図13】本発明の第1の実施形態においてHPフィルタの次数を‘7’とした場合の、出力スペクトラム(a)とOSRに対するSNRを示す図である。
【図14】本発明の第1の実施形態においてHPフィルタの次数を‘8’とした場合の、出力スペクトラム(a)とOSRに対するSNRを示す図である。
【図15】本発明の第2の実施の形態である、N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ(LPフィルタ)を用いた場合のΔΣ変調器のブロック構成図である。
【図16】本発明の第2の実施の形態のDWADACのポインタを構成するLPブロック構成イメージ図である。
【図17】図16に示すLPブロック構成イメージ図の動作を説明するための図である。
【図18】本発明の第2の実施の形態に用いられるDWADACのポインタとしてLPブロック構成を複数(4個)用いたイメージ図である。
【図19】図5に示す本発明のDWADACの動作を説明するための図である。
【図20】本発明の第2の実施形態においてLPフィルタの次数を‘4’とした場合の、出力スペクトラム(a)とOSRに対するSNR(b)を示す図である。
【図21】本発明の第2の実施形態においてLPフィルタの次数を‘1’とした場合の、出力スペクトラム(a)とOSRに対するSNR(b)を示す図である。
【図22】本発明の第2の実施形態においてLPフィルタの次数を‘2’とした場合の、出力スペクトラム(a)とOSRに対するSNR(b)を示す図である。
【図23】本発明の第2の実施形態においてLPフィルタの次数を‘3’とした場合の、出力スペクトラム(a)とOSRに対するSNR(b)を示す図である。
【図24】本発明の第2の実施形態においてLPフィルタの次数を‘5’とした場合の、出力スペクトラム(a)とOSRに対するSNR(b)を示す図である。
【図25】本発明の第2の実施形態においてLPフィルタの次数を‘6’とした場合の、出力スペクトラム(a)とOSRに対するSNR(b)を示す図である。
【図26】本発明の第2の実施形態においてLPフィルタの次数を‘7’とした場合の、出力スペクトラム(a)とOSRに対するSNR(b)を示す図である。
【図27】本発明の第2の実施形態においてLPフィルタの次数を‘8’とした場合の、出力スペクトラム(a)とOSRに対するSNR(b)を示す図である。
【図28】本発明の第3の実施形態の例を示すブロック構成図である。
【図29】本発明の第3の実施形態(HPポインタを3個用いた場合)とした場合の動作を説明するための図である。
【図30】本発明の第3の実施形態におけるバンドパスフィルタの中心周波数をfs・4以外のfs/6に設定し、HPポインタを3個用いた場合の出力スペクトラム(a)とOSRに対するSNRを示す図である。
【図31】信号帯域の選定を可能とした本発明の第4の実施形態の例を示すブロック構成図である。
【図32】図31におけるDWADAC38の動作を説明するための図である。
【図33】本発明の第4の実施形態における出力スペクトラムと(a)OSRに対するSNR(b)を示す図である。
【図34】従来のマルチビットΔΣAD変調器のブロック構成図(a)とその等価回路(b)である。
【図35】従来のマルチビットΔΣAD変調器に用いるマルチビットDACの非線形のイズについて説明するための図である。
【図36】従来のDACの概略構成と動作を説明するための図である。
【図37】従来のリング型DACイメージとその動作を説明するための図である。

【発明を実施するための最良の形態】
【0024】
以下、図面に基づいて本発明の一実施の形態であるマルチバンドパスΔΣ変調器について説明する。
図1(a)は、N次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタ2を用いたときの、DWADACを用いてアナログデジタル変換を行うようにしてマルチバンドパスΔΣ変調器のブロック構成図であり、図1(b)は、周波数帯域における信号周波数とノイズレベルの関係を示す図である。
【0025】
本発明の実施の形態例では、図1(a)に示すように、入力アナログ信号X(Z)が一方の端子に供給される減算器1と、減算器1の出力が供給される、N次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタ2(以下、便宜上「HPフィルタ」と略記する。)と、このHPフィルタ2の出力をデジタル信号Y(Z)に変換する通常のマルチビットADC3と、マルチビットADC3の出力をアナログ信号に変換して減算器1の他方の端子に供給するDWADAC4とから構成される。
【0026】
ここで、入力アナログ信号X(Z)と出力デジタル信号Y(Z)との関係は、HPフィルタの伝達関数は、フィルタの次数をNとすると、H(Z)=-Z—N/(1+Z—N)で表すことができるから、数式(1)にこれを代入することにより、数式(3)のように表現できる。
【0027】
【数3】
JP0004538641B2_000004t.gif



【0028】
ここで、新たに2つの物理量STF(Signal Transfer Function)とNTF(Noise Transfer Function)を定義しておく。
このSTFとNTFはそれぞれ(4)式と(5)式で表されるものである。この式から分かるように、STFは信号成分に対する出力の割合であり、NTFはノイズ成分の出力割合を示している。つまり、STFとNTFをプラスした値は‘1’となり、これは、出力値が信号成分と雑音成分を足した値であることを示している。
【0029】
【数4】
JP0004538641B2_000005t.gif



【数5】
JP0004538641B2_000006t.gif



【0030】
この数式(4)と(5)に伝達関数H(Z)=-ZーN/(1+Z—N)を代入すると、数式(6)と数式(7)のようになる。
【数6】
JP0004538641B2_000007t.gif


【数7】
JP0004538641B2_000008t.gif


【0031】
図1(b)は、信号周波数fを中心とした信号帯域に対して、量子化ノイズがどのような関係になって影響を及ぼしているかを示す図である。この信号帯域中心周波数fは、f=(2n+1)f/2N(但し、n=0、1、2、・・・であり、fはサンプリング周波数、Nはフィルタの次数)となる。この図から、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。
【0032】
次に、図1(a)で用いられるDWADAC4について、その概要を説明する。図2は、DWADAC4の概略的な構成を示したものである。この図2に示されるように、DWADAC4は、入力アナログ信号をデジタル信号に変換する通常のDAC5とDAC5を構成するセグメント素子の位置を示すポインタ6とから構成されている。
【0033】
図3は、ポインタ6とDAC5の動作を説明するために、模擬的にその構成を示したイメージブロック図であり、DWADAC4は、後述するように、図3の基本構成ブロックが複数個切り替わりながら、デジタルアナログ変換処理を行う回路装置である。
【0034】
図3の模擬的に示したイメージ図に基づいてハイパスアルゴリズム構成の動作を説明する。図3は、N次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタ(HPフィルタ)を用いた図1に示されるようなΔΣ変調器に適用される、DWADAC4のポインタ6(図2)を構成するHPブロックのイメージ構成図である。このHPブロックイメージ構成図では、DAC8の前段にデジタル微分回路7が設けられ、後段にアナログ積分回路9が設けられる。
【0035】
入力されるデジタル信号は減算器10の一方の入力端子に供給される。この減算器10には1つ前に減算されたデータが遅延回路11を介して他方の入力端子に供給されている。そして、新たに入力されたデータとの引き算が行われる。減算器10と遅延回路11のフィードックループによってデジタル微分回路7が構成される。この微分されたデジタル信号は通常のDAC8でアナログ信号に変換され、変換されたアナログ信号が加算器13に供給される。またこのアナログ信号は遅延回路12を介して加算器12の他方の端子に要求される。加算器13と遅延回路12とからアナログ積分回路9が構成されている。
【0036】
まず、この図3に示されるようなイメージブロック構成図に基づいて、図2に示すDWADAC4の動作を説明する。図4(a)~図4(c)はその動作説明を行うための図であり、図4(a)は、ポインタ6を構成するセグメント素子が無限にある場合の動作説明図、図4(b)はセグメント素子を8個に限定したときの動作説明図である。図4(c)は図3のイメージブロック構成図におけるA~Dの値がどのように変化するかを示した図である。
【0037】
図4(a)~(c)に示されるように、入力Aに「3、2、3、2」の順にデジタル信号が供給されるとする。まず、入力Aとして‘3’が与えられる。そのとき遅延回路11の出力は‘0’であるから減算器10の出力Bは‘3’のままとなる。したがって、DAC8の出力Cも‘3’となり、セグメント素子0、1、2がオンになる(これを図4(a)の‘+’で示す)。
【0038】
次に、入力Aに‘2’が供給されると、減算器10の出力Bは、入力データ‘2’から蓄積されている‘3’が引かれるので‘-1’になる。つまりDAC8の出力Cは‘-1’になる。しかし、DAC8の後段に設けられて加算器12において、‘-1’に遅延回路13の出力である1つ前の値‘3’が加算されるため、加算器12の出力Dは‘2’となり、デジタル入力された(A=‘2’)がアナログ出力(D=‘2’)として出力されることになる。このときDAC8を構成するセグメント素子1,2がオンになっている。次に、デジタル入力Aに‘3’が入力されると、減算器10で1つ前の値‘-1’が減算されるため、減算器10の出力Bは‘4’となる。このためDACのアナログ出力Cは‘4’となるが、この‘4’と1つ前の値‘-1’とが加算器13で加算されるので、アナログ出力信号D=‘3’が出力される。結果として、DACのセグメント素子1、2、3がオンになる。
【0039】
続いてデジタル信号A=‘2’が加えられると、‘2’から一つ前の値‘4’が減算され、減算器Bの出力は‘-2’となり、この‘-2’がDAC8に供給されてアナログ信号C(=‘-2’)に変換される。この変換されたデジタル信号‘-2’は加算器12で遅延回路13の出力である一つ前の値‘4’と加算されて、デジタル信号D(=‘2’)が出力される。
【0040】
図4(b)は、上記図4(a)説明を、矢印で説明したものであり、最初の入力A(=‘3’)で、セグメント素子0~2がオンになり、次の入力A(=‘2’)で、セグメント素子2の位置を始点として、セグメント素子2、1がオンになることを示している。同様にして、次の入力A(=‘3’)が供給されると、今度はセグメント素子1を始点にして、セグメント素子1、2、3がオンになる。以下、同様な手順で繰り返される。
【0041】
図4(c)は、図3のA、B、C、Dの値の関係を示したものである。この図から入力デジタル信号Aが途中の経過(B、C)には関係なく同じ値の出力デジタル信号Dに変換されるかが分かる。
【0042】
次に、図5、図6は、図1に示す本発明の実施の形態例であるN次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタ(HPフィルタ)を用いたときのΔΣ変調器のDWADAC4において、ポインタ6(図3のHPイメージブロック構成図)を複数個(例えば4個)備えた場合のイメージ構成例とその動作を説明するための図である。このDWADAC4のポインタ6はマルチバンドパスフィルタ2の中心周波数の数に合わせて設定され、このときのポインタの数はマルチバンドパスフィルタ2の次数Nに一致するようにN個設けられる。なお、ポインタ6を構成する一つひとつのHPブロックイメージ構成図は既に図3で説明したものと変わらないので説明を省き、その動作について、図6に基づいて説明する。
【0043】
この図5に示される複数のDAC(I)~(IV)には、入力されるデジタル信号が順番に供給される。すなわち、それぞれのDAC(I)~(IV)の前段部分に配置されるデジタル微分回路7a~7dには、スイッチ14を介してデジタル入力Aが供給される。そして、DAC(I)~(IV)の後段に接続されるアナログ積分回路9a~9dはスイッチ15を介して出力Dとして取り出される。例えば、図6に示されるように、デジタル入力として「4、2、6、5、5・・・」の順に入力デジタル信号が供給されると、DAC(I)には、‘4’が供給され、DAC(II)には‘2’が供給され、DAC(III)には‘6’が供給され、DAC(IV)には‘5’が供給される。次のデジタル入力‘5’は再びDAC(I)に供給されることになる。
【0044】
図1に示されるHPフィルタ2の次数が定まり、このフィルタの通過帯域が決まると、DWADAC4ではポインタ6の数がフィルタの次数と同じに設定される。ここでは、HPフィルタ2の次数を4次として、DWADAC4のポインタ6として用いられるHPブロック構成をフィルタの次数に合わせて4個用いることとする。
【0045】
最初に、デジタル入力Aに‘4’が入力されると、このデジタル入力Aは、スイッチ14を介してDAC(I) に供給されるので、図3及び図4で説明したように、DAC(I)のセグメント素子0~3がオンになる。次に、デジタル信号A(=‘2’)が入力されると、DAC(II)のHPブロック構成に信号が入力され、そのセグメント素子0、1がオンになる。続いて、デジタル信号A(=‘6’)が入力されると、DAC(III)のHPブロック構成に信号が入力され、そのセグメント素子0~5がオンになる。更に、次のデジタル信号A(=‘5’)が入力されると、DAC(IV)のHPブロック構成に信号が入力され、DAC(IV)のセグメント素子0~4がオンになる。
【0046】
これでDAC(I)からDAC(IV)のすべてにデジタル信号が蓄積されたことになるが、次に入力されるデジタル信号A(=‘5’)は、最初の信号が入力されたDAC(I)に入力されることになる。このときDAC(I)は、図4(a)~(c)で説明したように動作するので、DAC(I)ではセグメント素子3、2、1、0、7の順に5つのセグメント素子がオンになる。これはポインタで示された始点3から2、1、0と逆に進み、最後に7で停止したことと等価である。次に、DAC(I)に入力信号が入った場合には、7が始点になることになる。
【0047】
同様に、次にデジタル入力A(=‘3’)が供給されると、スイッチ14を介してDAC(II)に入力され、セグメント素子1、0、7がオンになる。更に、デジタル入力‘7’が供給されると、DAC(III)が作動して、5番目のセグメント素子を始点として、5、4、3、2、1、0、7がオンとなる。そして、次にデジタル信号A(=‘1’)が入力されると、DAC(IV)のセグメント素子3だけがオンになる。次に、デジタル信号‘2’が入力されると、DAC(I)に戻り、始点7から進んで、セグメント素子7、1がオンになる。このようにして複数のHPブロック構成であるDAC(I)~(IV)が順次作動してデジタルアナログ変換処理が行われる。
【0048】
図7(a)は、N次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタ(HPフィルタ)の次数を‘4’(N=4)として、DWADAC4を4個のDAC(I)~(IV)で構成した場合の出力スペクトラム(dB:出力/周波数)を示した図であり、図7(b)はその時のOSR(Over sampling Ratio)に対するSNR(Signal Noise Ratio)の値を示した図である。図7(b)において、(○)は非線形ノイズのない理想状態のSNRを示し、(▽)は非線形ノイズがあってかつ通常のDACを用いた場合を示す。(×)は本実施の形態例におけるDWADAC4を用いた場合の例である。この図7(b)から分かるように、本例のようにDWADACを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場合(○)に極めて近いSNRを示している。すなわち、N次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタ(HPフィルタ)を有するマルチバンドパスΔΣ変調器において、フィードバックDACとして、DWA DACを用いることの有効性を確認することができる。
【0049】
上述したように、図7はバンドパスフィルタの次数Nを‘4’としてシュミレーションしたものであるが、n=4はあくまでも一例であって、図8~図10にはNを‘1’、‘2’、‘3’にした場合の出力スペクトラムとSNRを示している。また、図11~図14には、nの値が‘4’より大きい場合、すなわち‘5’、‘6’、‘7’、‘8’の場合を示している。何れの図を見ても、DWADACを用いた場合には、非線形ノイズがノイズ・シェープされていることが分かる。
【0050】
次に、本発明の第2の実施の形態例として、N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ(以下、「LPフィルタ」と略記する。)を用いた例について説明する。
図15(a)は、N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ21を用いたときの、DWADACを用いてアナログデジタル変換を行うようにしたマルチバンドパスΔΣ変調器のブロック構成図であり、図15(b)は、周波数帯域における信号周波数とノイズレベルの関係を示す図である。
【0051】
この第2の実施の形態例では、図15(a)に示されるように、入力されるアナログ信号X(Z)は、減算器20の一方の端子に供給され、ここで出力デジタル信号Y(Z)をアナログ信号に変換した値と減算される。この減算された値のアナログ信号が、N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ21(以下、便宜上「LPフィルタ」と略記する。)通してマルチビットADC22に供給される。マルチビットADC22の出力はデジタル信号Y(Z)として出力されるとともに、DWADAC23に供給され、減算器20の他方の端子にフィードバックされる。
【0052】
ここで、N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ21の伝達関数は、フィルタの次数をNとすると、H(Z)=Z—N/(1-Z—N)で表すことができるから、数式(1)にこれを代入することにより、数式(8)のように表現できる。
【0053】
【数8】
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【0054】
したがって、STF(Signal Transfer Function)とNTF(Noise Transfer Function)は、以下の数式(9)、(10)に示す通りとなる。
【数9】
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【数10】
JP0004538641B2_000011t.gif


【0055】
数式(9)、(10)においても、STFとNTFの和は‘1’となることは言うまでもない。この式(9)、(10)において、STF=1で、NTF=0となる複数の信号帯域の中心周波数fは、f=nf/N(但し、n=0、1、2、・・・であり、fはサンプリング周波数、Nはフィルタの次数)となる。
この図15(b)から、図1(b)と同様に、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。
【0056】
図16は、図15(a)に示されるN次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタを用いたΔΣ変調器に利用される、DWADAC23のポインタ(DWADACの構成は図2に示すものと同じ、但しポインタ6の構成が異なっている)を構成するLPイメージブロック構成図を示すものである。このLPイメージブロック構成図では、DAC25の前段にデジタル積分回路24が設けられ、後段にアナログ微分回路26が設けられる。
【0057】
まず、入力デジタル信号Aが、デジタル積分回路24の加算器27に供給される。この加算器27には1つ前に入力されたデータが遅延回路28を介して供給されて新たに入力されたデータとの足し算が行われる。この加算器27と遅延回路28を介したフィードックループによってデジタル積分回路24が構成される。この積分されたデジタル信号Bは通常のデジタルアナログ変換器25でアナログ信号Cに変換され、変換されたアナログ信号Cが減算器30の一方の端子に供給される。またこのアナログ信号Cは遅延回路29を介して減算器30の他方の端子に要求される。減算器30と遅延回路29とからアナログ微分回路26が構成されている。したがって、この減算器30からのアナログ出力信号Dは入力されたデータから1つ前に入力されたデータが減算されたアナログ信号、つまり差分(微分)アナログ信号となる。
【0058】
この回路の動作を図17(a)~図17(c)に基づいて説明する。図17(a)はDACのセグメント素子が無限に存在するときの図であり、図17(b)はDACのセグメント素子が8個からなる場合である。この場合は、一巡すると元に戻るLPアルゴリズムが実行される。ここでは、デジタル入力Aとして、‘3’が連続して供給される場合を考えている。最初に、デジタル入力Aとして‘3’が与えられると、そのとき遅延回路28の出力は‘0’であるから加算器27の出力は‘3’のままとなる。したがって、DAC素子0、1、2がオンになる(図17(a)の‘+’を参照)。次に、入力Aに‘3’が供給されると、加算器27の出力は遅延回路28を介して既に蓄積されている‘3’に加算されて‘6’になり、DAC25からは‘6’がアナログ信号Cとして出力される。すなわち、DAC25を構成するセグメント素子0~6がオンになる。
【0059】
このDAC25の出力Cは、アナログ微分回路を構成する減算器30の一方の端子に供給され、同様に減算器30の他方の端子には一つ前の値が遅延回路29を介して供給される。このため、減算器30から得られるアナログ出力Dは、入力される‘6’から既に蓄積されている‘3’を引いた値となり、‘3’になる。続いてデジタル入力A(=‘3’)が供給されると、1つ前の加算器27の出力‘6’にこの新たに入力された‘3’が加えられるので、加算器27の出力は‘9’になる。しかし、減算器30において、このDAC25のアナログ出力‘9’から1つ前の値‘6’が引き算されるので、アナログ出力Dとしては‘3’が得られる。このように、入力として順次‘3’が加えられると、アナログ出力としては常に‘3’が出力されるのであるが、DAC25のセグメント素子は、まずセグメント素子0~2がオンになり、次にセグメント素子3~5がオンになり、そして6~8がオンになり、続いて9~11がオンになってという具合に無限に続いていく。
【0060】
しかし、DAC25のセグメント素子を無限に備えることは不可能であるから、今仮に8個のセグメント素子を備えたDACを用いたとして、3番目の6~8をオンにする際に、セグメント素子をリセットして戻すようにする。つまり、3番目の入力‘3’では、6、7、0のセグメントがオンになるようにする。これを示したのが図17(b)である。したがって、4番目のデジタル入力A‘3’が加えられると、セグメント素子1~3がオンすることになる。この方法で8つのセグメントを入力デジタル信号の値の分だけ順次オンしていくのである。この方法は、DAC25を構成するセグメント素子をリング状に構成して順番にオンしていくことで実現することができる。図17(c)は、図16に示すLPブロック構成図のA、B、C、Dの値の関係を示したものである。この図から入力デジタル信号Aは、途中の経過(B、C)には無関係に同じ値のデジタル信号出力Dに変換されることが分かる。
【0061】
図18、図19は、図15に示す本発明の第2の実施の形態例であるN次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタを用いたΔΣ変調器のDWADACにおいて、ポインタを複数個(例えば4個)備えた場合のイメージブロック構成図とその動作説明図である。このDWADAC23でも、DWADAC23を構成するポインタは、マルチバンドパスフィルタ21の中心周波数に合わせて並列に設定され、そのときのポインタの数はマルチバンドパスフィルタ21の次数Nに合わせてN個が用意される。ここのLPブロックイメージ構成図については、既に図16と図17に基づいて説明しているので、説明を省き、複数個(4個)用いた場合の動作について、図19に基づいて説明する。
【0062】
この図18に示される複数のDAC(I)~(IV)には、入力されるデジタル信号が順番に供給される。すなわち、それぞれのDAC(I)~(IV)の前段部分に配置されるデジタル積分回路24a~24dには、スイッチ31を介してデジタル入力Aが供給される。そして、DAC(I)~(IV)の後段に接続されるアナログ微分回路26a~26dはスイッチ32と接続され、このスイッチ32を介してDAC(I)~DAC(II)からのアナログ出力Cがアナログ出力Dとして取り出される。例えば、図19に示されるように、デジタル入力Aとして「4、2、6、5、5・・・」の順に入力デジタル信号が供給されると、DAC(I)には、‘4’が供給され、DAC(II)には‘2’が供給され、DAC(III)には‘6’が供給され、DAC(IV)には‘5’が供給される。次のデジタル入力‘5’は再びDAC(I)に供給されることになる。これは、4個のHPブロック構成図で説明した場合(図5)と同じである。
【0063】
図15(a)に示されるN次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ(LPフィルタ)21の次数Nが定まり、このフィルタの通過帯域が決まると、DWADAC23ではポインタ(図2のポインタ6に相当する)の数がフィルタの次数Nと同じに設定される。ここでは、LPフィルタ21の次数Nを4次として、DWADAC23のポインタとして用いられるLPブロックイメージ構成をフィルタの次数に合わせて4個用いることとする。
【0064】
最初に、デジタル入力Aに‘4’が入力されると、このデジタル入力Aは、スイッチ31を介してDAC(I)に供給されるので、図16及び図17で説明したのと同様に、図19で示すように、DAC(I)のセグメント素子0~3がオンになる。次に、デジタル信号A(=‘2’)が入力されると、DAC(II)のLPブロック構成に信号が入力され、そのセグメント素子0、1がオンになる。続いて、デジタル信号A(=‘6’)が入力されると、DAC(III)のLPブロック構成に信号が入力され、そのセグメント素子0~5がオンになる。更に、次のデジタル信号A(=‘5’)が入力されると、DAC(IV)のLPブロック構成に信号が入力され、DAC(IV)のセグメント素子0~4がオンになる。
【0065】
これでDAC(I)からDAC(IV)のすべてにデジタル信号が蓄積されたことになるが、次に入力されるデジタル信号A(=‘5’)は、最初の信号が入力されたDAC(I)に入力されることになる。このときDAC(I)のLPブロック構成は、図17(a)~(c)で説明したように動作するので、DAC(I)ではセグメント素子4、5、6、7、0の順に5つのセグメント素子がオンになる。これはポインタで示された始点3から4、5、6、7、と順方向に進み、最後に0に戻ることになる。次に、DAC(I)に入力信号が入った場合には、この一番目のセグメント素子0が始点になることになる。
【0066】
同様に、次にデジタル入力A(=‘3’)が供給されると、スイッチ31を介してDAC(II)に入力され、セグメント素子2、3、4がオンになる。更に、デジタル入力‘7’が供給されると、DAC(III)が作動して、5番目のセグメント素子を始点として、6、7、0、1、2、3、4がオンとなる。そして、次にデジタル信号A(=‘1’)が入力されると、DAC(IV)のセグメント素子4が始点となってセグメント素子3だけがオンになる。次に、デジタル信号‘2’が入力されると、DAC(I)に戻り、始点0から進んで、セグメント素子1、2がオンになる。このようにして複数のLPブロック構成であるDAC(I)~(IV)が順次作動してデジタルアナログ変換処理が行われる。
【0067】
図20(a)は、図15(a)に示す、N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ21の次数を‘4’(n=4)として、DWADAC23を4個のDAC(I)~(IV)で構成した場合の出力スペクトラム(dB:出力/周波数)を示した図であり、図20(b)はその時のOSR(Over sampling Ratio)に対するSNRの値を示した図である。図20(b)で、(○)は非線形ノイズのない理想状態のSNRを示し、(▽)は非線形ノイズがあってかつ通常のDACを用いた場合を示す。(×)は本実施の形態例におけるDWADACを用いた場合の例である。この図20(b)から分かるように、本例のようにDWADACを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場合(○)に近い値のSNRを示している。すなわち、N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ21を用いたΔΣ変調器においても、フィードバックDACとして、DWA DACを用いることの有効性を確認することができた。
【0068】
以上の説明では、図15におけるマルチバンドパスフィルタの次数Nを‘4’としてシュミレーションした例を取り上げたが、N=4はあくまでも一例であって、図21~図23では‘N’を‘1’、‘2’、‘3’にした場合の出力スペクトラムとSNRを示している。また、図24~図27には、nの値が‘4’より大きい場合、すなわち‘5’、‘6’、‘7’、‘8’の場合を示している。何れの図を見ても、N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタを有するΔΣ変調器においても、直流成分を含まないマルチバンドパスフィルタを有するΔΣ変調器(図1参照)と同様、DWADACを用いた場合には、非線形ノイズがノイズ・シェープされていることが分かる。
【0069】
本発明のΔΣ変調器は、図28(a)に示すような回路ブロック構成により実現することも可能である。
図28(b)~(c)は、ΔΣ変調器を構成する内部回路の非線形性によって信号周波数finが信号帯域の中心周波数である、例えばf/4からずれた場合についてのΔΣ変調器を説明するための図である。
【0070】
図28(b)に示すように、上記の原因で入力信号周波数fin=(f/4)-Δfとなると、この信号帯域の中心周波数であるf/4を中心に折り返したところにイメージ信号が発生する。そして、このイメージ信号が信号帯域内に入ってくるため、信号対雑音比(SNDR:Signal Noise Distortion Ratio)を劣化させるという問題を生じてしまうのである。この問題を解決するために信号帯域の中心周波数をf/4以外のところ、例えばf/6とする。図28(c)は、信号帯域の中心周波数をf/6とした場合の図を示したものである。このように、信号帯域の中心周波数をf/4以外のところに設定することにより、非線形性によるイメージ成分の折り返しは信号帯域の外に出るようになる。
このようなΔΣ変調器を実現するため、図28(a)に示されるフィルタ32の伝達関数H(Z)を数式(11)のように設定している。
【0071】
図28(a)に示される回路ブロック構成において、アナログ入力X(Z)は、減算器31の一方の端子に供給され、ここで減算器31の他方の端子に供給されるDWAマルチビットDAC34のアナログ出力と減算される。減算器31の出力はフィルタ32に供給され、このフィルタ32の処理を受けてマルチビットADC33に供給される。マルチビットADC33の出力はデジタル出力Y(Z)として取り出されるとともに、DWAマルチビットDAC34に供給され、アナログ信号に変換される。
【0072】
【数11】
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この伝達関数H(Z)を用いることにより、信号帯域の中心周波数をf/6とすることができる。
【0073】
図29は、図28(a)に示したΔΣ変調器において、f/6(2N=6)が中心周波数となるように構成したバンドパスフィルタにマルチバンドパスアルゴリズムを適用した場合のDWADAC34の動作を説明するための図である。この例においては、DWADAC34のポインタはバンドパスフィルタ32の中心周波数に合わせて並列に設定され、ポインタの数は、中心周波数f/6(2N=6)の場合、3個が必要とされる。のこの場合のDWADACの動作は、図5に示すようなDAC(I)からDAC(III)が入力信号に応じて順番に切り替わると考えて説明することができる。このfs/4以外に信号帯域の中心周波数があるバンドパスフィルタを用いた場合においても、図1(a)、図15(a)に示されるマルチバンドパスフィルタを用いた場合のときと同様に、DWADACを用いることができ、それによって非線形ノイズを減少させることが可能となる。
【0074】
すなわち、入力信号が「4、2、6、5、5、3、7、1、2」の順に供給されると、最初、デジタル入力Aに‘4’がDAC(I)に供給され、図29に示すように、DAC(I)のセグメント素子0~3がオンになる。次に、デジタル信号A(=‘3’)が入力されると、DAC(II)のセグメント素子0、1がオンになる。続いて、デジタル信号A(=‘6’)が入力されると、DAC(III)のセグメント素子0~5がオンになる。
【0075】
そして、次のデジタル信号A(=‘5’)が入力されると、再びDAC(I)のセグメント素子がオンになるが、このとき、DAC(I)ではセグメント素子3を始点として「3、2、1、0、7」の順番に5つのセグメント素子がオンになる。
【0076】
更にデジタル信号‘5’が入力されると、DAC(II)がオンになるが、DAC(II)では、セグメント素子1が始点となって、図示の如く、「1、0、7、6、5」の順番にオンになっていく。次に、DAC(III)に‘3’が入力される。DAC(III)では、「5、4、3」の順にオンになる。続くデジタル信号入力‘7’は、DAC(I)に、デジタル入力‘1’はDAC(II)に、デジタル入力‘2’はDAC(III)に供給され、同様に、図29に示すような動作がなされる。
【0077】
図30は、図28(a)に示されるような、信号帯域の中心周波数をf/6にした場合のΔΣ変調器の出力スペクトラム(dB:出力/周波数)と、その時のOSR(Over sampling Ratio)に対するSNR(Signal Noise Ratio)の値を示した図である。図30(b)において、(○)は非線形ノイズのない理想状態のSNRを示し、(▽)は非線形ノイズがあってかつ通常のDACを用いた場合を示す。(×)は本実施の形態例におけるDWADAC4を用いた場合の例である。この図30(b)から分かるように、本例のようにDWAマルチビットDACを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場合(○)に極めて近いSNRを示している。すなわち、HPポインタを3個用いた場合、数式(11)で示される伝達関数H(Z)を用いたバンドパスフィルタ32を用いたバンドパスΔΣ変調器においても、フィードバックDACとして、DWA DACを用いることの有効性を確認することができる。
【0078】
ここで、この図28(a)に示される実施の形態では、信号帯域の中心周波数の例として、fs/6として説明したが、この中心周波数としてはfs/6に限るものではなく、fs/4以外の周波数であれば任意のものでよい。また、fs/2以上、fs以下の中心周波数、例えば3fs/4、7fs/8などを信号帯域の中心周波数に用いると、低サンプリング周波数でのAD変換を実現できるという利点もある。この手法をサブサンプリングという。このサブサンプリング手法においても、前記のイメージ信号を回避する場合と同様にマルチバンドパスアルゴリズムのDWADACを用いることでDACの非線形性を低減させることが可能である。
【0079】
また、図28(a)に示されるバンドパスフィルタ32の代わりに、例えば、数式(12)で示される伝達関数のフィルタを用いると、キャリア選択可能なΔΣ変調器を実現することができる。これを実現したブロック構成図を図31に示す。
【数12】
JP0004538641B2_000013t.gif


なお、この数式(12)で示される伝達関数を有するフィルタはあくまでも一例であって、設定する帯域に応じて適宜設計できることはいうまでもない。
【0080】
図31は、ΔΣ変調器のフィルタ部分の変更によりマルチバンドパスフィルタの信号帯域の中心周波数を選択したものである。このマルチバンドパスΔΣ変調器では、例えばHPフィルタとして8次のフィルタを用いた場合、fs/16、3fs/16、5fs/16、7fs/16を信号帯域の中心周波数を持つキャリアの選択が可能である。
【0081】
まず、何故、信号帯域の中心周波数を特定の周波数だけに選択するキャリア選択が必要であるかを説明する。一般に、通信に用いるΔΣ変調器では伝送路の影響により使用することが難しい帯域が発生し、この使用しない帯域に対してノイズ・シェープしてしまうという問題が起こりうる。このため、信号に対して量子化ノイズが一定に発生するΔΣ変調器では、この使用しない帯域に対しての無駄なノイズ・シェープが他の帯域内でのSNR(Signal Noise Ratio)の劣化に繋がってしまうという不都合が生じる。この問題を解決するためフィルタ部分の信号帯域の中心周波数を例えばfs/16、5fs/16、7fs/16という形で選択することにより、使用しない帯域(例えば、中心周波数が3fs/16の帯域)を消すことができる。このように、帯域の選択により、無駄なノイズ・シェープの回避を行うことができ、選択した帯域内でのノイズ・シェープの効果を大きくすることが可能となる。
【0082】
図31に示される回路ブロック構成において、アナログ入力X(Z)は、減算回路35の一方の端子に供給され、ここで減算回路35の他方の端子に供給されるDWAマルチビットDAC38のアナログ出力と減算される。減算回路35の出力は、数式(12)で示される伝達関数を有するフィルタ36に供給され、このフィルタ36の処理を受けてマルチビットADC37に供給される。マルチビットADC37の出力はデジタル出力Y(Z)として取り出されるとともに、DWAマルチビットDAC38に供給され、アナログ信号に変換される。
【0083】
この第4の実施形態に示したΔΣ変調器においては、f/16、5f/16、7f/16が中心周波数となるように選択したマルチバンドパスフィルタにマルチバンドパスアルゴリズムを適用している。この場合のDWADAC38としては、図5に示すようなDACが、DAC(I)からDAC(VIII)までの8個必要とされ、この8個のポインタが入力信号に応じて順番に切り替わる。この実施形態の場合にもDWADAC38を構成するポインタはマルチバンドパスフィルタ36の中心周波数に合わせて並列に設定される。このように、この中心周波数を選択したマルチバンドパスフィルタにおいても、図1(a)、図15(a)に示されるマルチバンドパスフィルタを用いた場合と同様に、DWADACを用いることができ、それによって非線形ノイズを減少させることが可能となる。
なお、この実施形態では2N=16として、中心周波数がf/16、5f/16、7f/16が中心周波数となるように選択したマルチバンドパスフィルタを用いた場合について説明したが、一般的には(2n+1)fs/2Nにおいて、n=0、1、2、3、・・・とフィルタの次数Nとは任意に設定可能である。本例の場合のように、N=8とし、n=0、2、3、として、n=1となる中心周波数3fs/16を中心周波数とする信号帯域を利用しないようにしたのはあくまでも一つの例であって、それに限定されるものではない。
【0084】
図32は、DWADAC38に8個のポインタを用いた場合の動作を説明するための図である。まず、DWADAC38にデジタル入力が「4、2、6、5、5、3、7、1、2」の順に供給されるものとする。最初、デジタル入力Aに‘4’がDAC(I)に供給され、DAC(I)のセグメント素子0~3がオンになる。次に、デジタル信号A(=‘3’)が入力されると、DAC(II)のセグメント素子0、1がオンになる。続いて、デジタル信号A(=‘6’)が入力されると、DAC(III)のセグメント素子0~5がオンになる。
【0085】
同様に、「5、5、3、7、1」のデジタル信号が、DAC(IV)からDAC(VIII)に順次供給される。これでデジタル入力がDAC(I)からDAC(VIII)まで一巡して入力したことになるので、次のデジタル入力‘2’は、DAC(I)に戻って供給される。図32に示されるように、DAC(I)には、すでに‘4’が入力され、DAC(I)はそのセグメント素子0~3がオンになっていて、ポインタはセグメント素子3をさしているので、デジタル入力‘2’に対しては、セグメント素子3を始点として、セグメント素子2がオンになる。つまり、DAC(I)は前回の入力の方向とは逆の方向にオンになる。続く入力に対しては、図示されていないが、DAC(II)が同様に動作し、順次DAC(VIII)まで繰り返される。このように8個のポインタが順次作動することにより、DWADAC38の動作が実行される。これにより、マルチビットDACの性質上避けられない非線形ノイズ(δノイズ)が抑制されることになる。
【0086】
図33は、図31に示したΔΣ変調器において、f/16、5f/16、7f/16(2N=16)が中心周波数となるように構成したマルチバンドパスフィルタにHPアルゴリズムポインタを8個適用した場合のΔΣ変調器の出力スペクトラム(a)(dB:出力/周波数)と、その時のOSRに対するSNR(b)の値を示した図である。図32(b)において、(○)は非線形ノイズのない理想状態のSNRを示し、(▽)は非線形ノイズがあってかつ通常のDACを用いた場合を示す。(×)は本実施の形態例におけるDWADAC38を用いた場合の例である。この図32(b)から分かるように、本例のようにDWAマルチビットDACを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場合(○)に極めて近いSNRを示している。すなわち、信号帯域を選択したマルチバンドパスフィルタ36を用いたマルチバンドパスΔΣ変調器においても、フィードバックDACとして、DWA DACを用いることの有効性を確認することができる。
【0087】
以上、本発明のΔΣ変調器に対して、N次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタを有するフィルタ(HPフィルタ)を用いた場合と、N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ(LPフィルタ)を用いた場合について説明した。
また、信号帯域の中心周波数をf/4とは異なるf/6とした場合のΔΣ変調器についても説明した。しかしながら、本発明は、ここで説明した実施の形態に限定されるものではなく、請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、種々の変更事例を含むものであることは言うまでもない。

【引用符号の説明】
【0088】
1、10、20,30、31、35・・・減算器、2・・・N次の信号帯域に直流成分を含まないN個のゼロ点を持つマルチバンドパスフィルタ(HPフィルタ)、3、22、33、37・・・アナログデジタル変換器(ADC)、4、23、34、38・・・重み付けデジタルアナログ変換器(DWADAC)、5、8、25・・・デジタルアナログ変換器(DAC)、6・・・ポインタ、7、26・・・デジタル微分回路(フィルタ)、
9、24・・・デジタル積分回路(フィルタ)、11、13、28、29・・・遅延回路、12、27・・・加算器、21・・・N次の信号帯域に直流成分を含むN個のゼロ点を持つマルチバンドパスフィルタ(LPフィルタ)、32・・・バンドパスフィルタ
図面
【図1】
0
【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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【図32】
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【図33】
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【図34】
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【図35】
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【図36】
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【図37】
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