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明細書 :信号再生装置

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4700705号 (P4700705)
公開番号 特開2009-212551 (P2009-212551A)
登録日 平成23年3月11日(2011.3.11)
発行日 平成23年6月15日(2011.6.15)
公開日 平成21年9月17日(2009.9.17)
発明の名称または考案の名称 信号再生装置
国際特許分類 H03F   1/26        (2006.01)
FI H03F 1/26
請求項の数または発明の数 3
全頁数 8
出願番号 特願2008-050389 (P2008-050389)
出願日 平成20年2月29日(2008.2.29)
新規性喪失の例外の表示 特許法第30条第1項適用 発行者名 社団法人応用物理学会 刊行物名 2007年(平成19年)秋季 第68回応用物理学会学術講演会講演予稿集 発行日 2007年9月4日
審査請求日 平成20年3月14日(2008.3.14)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】葛西 誠也
個別代理人の代理人 【識別番号】100088155、【弁理士】、【氏名又は名称】長谷川 芳樹
【識別番号】100124291、【弁理士】、【氏名又は名称】石田 悟
【識別番号】100124800、【弁理士】、【氏名又は名称】諏澤 勇司
審査官 【審査官】宮本 秀一
参考文献・文献 特開2005-136758(JP,A)
LEE et al.,Nanosignal Processing: Stochastic Resonance in CarbonNanotubes That Detect Subthreshold Signals,Nano Letters,2003年,Vol. 3, No. 12,p. 1683-1686
LEE et al.,Nano Letters Supporting Information,American Chemical Society,2003年,URL,http://pubs.acs.org/doi/suppl/10.1021/nl0348239/suppl_file/nl0348239_s.pdf
調査した分野 H03F 1/00- 3/45、 3/50- 3/52、
3/62- 3/64、 3/68- 3/72
特許請求の範囲 【請求項1】
共通の入力信号をゲート端子に受け、ドレイン端子にバイアス電圧が印加される複数の電界効果トランジスタと、
前記複数の電界効果トランジスタのソース端子に接続されて、前記複数の電界効果トランジスタの前記ドレイン端子と前記ソース端子との間の電流を合成して出力する加算回路と
前記ドレイン端子に接続されて、前記バイアス電圧に雑音を付加するための雑音源とを備え、
前記複数の電界効果トランジスタ、及び前記バイアス電圧は、前記共通の入力信号が印加された前記ゲート端子の電圧が、前記複数の電界効果トランジスタの閾値電圧よりも小さいサブスレショルド領域となるように設定される、
ことを特徴とする信号再生装置。
【請求項2】
前記ゲート端子に接続されて、前記入力信号に雑音を付加するための雑音源をさらに備える、
ことを特徴とする請求項1記載の信号再生装置。
【請求項3】
前記ゲート端子の電圧が前記サブスレショルド領域になるように、前記入力信号にオフセットを付加する電圧源回路をさらに備える、
ことを特徴とする請求項1又は2に記載の信号再生装置。
発明の詳細な説明 【技術分野】
【0001】
本発明は、雑音を含む入力信号を再生するための信号再生装置に関するものである。
【背景技術】
【0002】
従来から、雑音が付加された微小電気信号の検出を行う際には、フィルタを用いて雑音成分を含む周波数成分を除去する手法や、入力信号を平均化することで雑音を減衰させる手法等が採られていた。また、下記特許文献1に記載されたように、パワースペクトルの解析や統計的解析等のデータ処理を繰り返し行うことによって、雑音に埋もれた微小信号の検出を行う手法も考案されている。

【特許文献1】特開2002-221546号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、上述したようなフィルタを用いた手法では、微小電気信号の周波数が既知であるかその周波数を推定する必要があるとともに、フィルタや増幅器等の様々な電子回路を装置に実装する必要がある。また、入力信号に対して演算処理を施す手法においては、平均化処理や統計的解析のための様々な機能を装置に実装する必要があり、その回路構成や機能構成が複雑化する傾向にある。
【0004】
そこで、本発明はかかる課題に鑑みて為されたものであり、簡易な装置構成で雑音に埋もれた微小電気信号の検出を実現し、特に半導体装置を利用することにより装置の小面積化を容易にする信号再生装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
上記課題を解決するため、本発明の信号再生装置は、共通の入力信号をゲート端子に受け、ドレイン端子にバイアス電圧が印加される複数の電界効果トランジスタと、複数の電界効果トランジスタのソース端子に接続されて、複数の電界効果トランジスタのドレイン端子とソース端子との間の電流を合成して出力する加算回路と、前記ドレイン端子に接続されて、前記バイアス電圧に雑音を付加するための雑音源とを備え、複数の電界効果トランジスタ、及びバイアス電圧は、共通の入力信号が印加されたゲート端子の電圧が、複数の電界効果トランジスタの閾値電圧よりも小さいサブスレショルド領域となるように設定されることを特徴とする。
【0006】
このような信号再生装置によれば、ドレイン端子にバイアス電圧が印加された複数の電界効果トランジスタのゲート端子に、雑音を含む入力信号が印加され、それらの電界効果トランジスタのドレイン-ソース間電流が加算回路によって合成されて出力される。このとき、それぞれの電界効果トランジスタをサブスレショルド領域で動作させることによって、入力信号の検出感度を上昇させる現象である確率共鳴現象を発現させることができるので、雑音に埋もれた信号の中から入力信号のみを強調して出力させることが可能になる。特に、半導体装置である電界効果トランジスタを用いているので、装置の小面積化、小規模化が容易に実現される。また、電界効果トランジスタのドレイン端子に対するゲート端子の相対的な電圧に対して雑音が付加されるので、入力信号の検出感度の最適化が容易になる。
【0007】
ゲート端子に接続されて、入力信号に雑音を付加するための雑音源をさらに備えることが好ましい。この場合、入力信号に含まれる雑音レベルを調整することによって、入力信号の検出感度の最適化が容易になる。
【0009】
また、ゲート端子の電圧がサブスレショルド領域になるように、入力信号にオフセットを付加する電圧源回路をさらに備えることも好ましい。かかる電圧源回路を備えれば、電界効果トランジスタをサブスレショルド領域で動作させるためにゲート電圧を調整することができるので、様々なレベルの入力電圧に適応した信号検出が実現される。
【発明の効果】
【0010】
本発明によれば、簡易な装置構成で雑音に埋もれた微小電気信号の検出を実現し、特に半導体装置を利用することにより装置を容易に小面積化することができる。
【発明を実施するための最良の形態】
【0011】
以下、図面に基づいて、本発明による信号再生装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。
【0012】
図1は、本発明の好適な一実施形態である信号再生装置1の回路図である。信号再生装置1は、雑音に埋もれた画像信号や音声信号等のアナログ信号である微小信号から、微小信号を再生して取り出すための装置であり、入力信号VINが入力される入力端子3と出力信号VOUTを取り出すための加算回路4との間に、N個(Nは2以上の整数)の電流源回路5~5が並列に接続された構成を有している。入力信号VINは、任意の周波数のパルス信号等のアナログ信号であり、予め熱雑音等のランダムなレベル及び周波数の雑音が加えられている。
【0013】
電流源回路5~5は、それぞれ、電界効果トランジスタ(以下、FETという)6~6と、雑音源7~7とから構成されている。FET6~6のドレイン端子には、それぞれ、バイアス電圧VDDが印加されており、それらのソース端子は、それぞれ、加算回路4の入力に接続されている。それぞれのFET6~6のゲート端子は、それぞれ、雑音源7~7を介して入力端子3に接続されている。このような接続構成により、それぞれのFET6~6は、ドレイン端子にバイアス電圧VDDが印加された状態で共通の入力信号VINをゲート端子に受けることにより、ドレイン-ソース間電流IDS1~IDSNを生成し、それらの電流IDS1~IDSNを加算回路4に入力する。
【0014】
上記FET6~6としては、例えば、GaAs基板上に変調ドープヘテロ接合を有する半導体チャネルを幅数百nmで直線状に形成し、その半導体チャネル上にゲート長600nmのショットキーゲートを設けたような半導体装置が用いられる。この半導体チャネルとしては、GaAs層及びAlGaAs層がこの順で積層されたAlGaAs/GaAs変調ドープヘテロ接合を採用することができる。ただし、FET6~6の構成としては、上記構成に限定されず、JFETやMOSFET等の他の様々な構成を採用することもできる。
【0015】
雑音源7~7は、入力端子3から入力された入力信号VINに雑音を意図的に付加するための抵抗素子である。このように抵抗素子を雑音源として用いることにより、入力信号VINに対して複数の雑音源7~7の間で無相関な熱雑音を付加することができる。また、雑音源7~7を構成する抵抗素子の抵抗値を変更することにより、入力信号VINに加える雑音の平均レベルを適宜調整することも可能となる。
【0016】
加算回路4は、FET6~6のドレイン-ソース間電流IDS1~IDSNを合成し、合成電流IOUTに対応する出力信号VOUTを出力する回路である。図2は、加算回路4の構成の一例を示す回路図である。同図に示すように、加算回路4においては、ドレイン-ソース間電流IDS1~IDSNのそれぞれが抵抗素子を介してオペアンプの反転入力に入力され、そのオペアンプの反転入力と出力との間には帰還抵抗が接続され、オペアンプの非反転入力は接地されている。そして、そのオペアンプの出力電圧が出力信号VOUTとして出力されることにより、ドレイン-ソース間電流IDS1~IDSNが加算された合成電流IOUTに対応した出力信号VOUTが取り出される。
【0017】
このような構成の信号再生装置1においては、入力信号VINの信号レベルとFET6~6の特性との間において所定の条件が満たされるように設定されている。図3は、所定のバイアス電圧VDDが印加された際のFET6~6のゲート-ソース間電圧Vとドレイン-ソース間電流IDSとの関係を示すグラフである。ここで、FET6~6は、同一の電気的特性を有するように設計されている。このように、FET6~6はいわゆるノーマリオフ型のデバイスであり、ドレイン-ソース間が導通するための閾値電圧Vthとして正値を有している。これに対して、オフセット電圧がV、振幅電圧がΔVである入力信号VINの電圧値が閾値電圧Vthよりも小さくなるように、すなわち、入力信号VINがFET6~6のサブスレショルド領域においてゲート端子に印加されるように、オフセット電圧Vとバイアス電圧VDDとの関係が設定される。このようにすることで、FET6~6のゲート端子に入力信号VINを印加する際にFET6~6をサブスレショルド領域で動作させることができる。
【0018】
また、入力信号VINの電圧値がFET6~6のサブスレショルド領域になるように、FET6~6自体の設計パラメータが設定されても良い。例えば、FET6~6のゲート長やチャネル幅を設定することが考えられる。
【0019】
以上説明した信号再生装置1によれば、ドレイン端子にバイアス電圧VDDが印加されたN個のFET6~6のゲート端子に、雑音を含む入力信号VINが印加され、それらのFET6~6のドレイン-ソース間電流IDS1~IDSNが加算回路4によって合成されて出力信号VOUTとして出力される。このとき、それぞれのFET6~6をサブスレショルド領域で動作させてそれらの出力電流を合成することによって、入力信号VINの検出感度を上昇させる現象である確率共鳴現象を効果的に発現させることができる。その結果、雑音に埋もれた信号の中から入力信号のみを強調して出力させることが可能になる。特に、半導体装置であるFET及びオペアンプを主要素子として用いているので、装置の小面積化、小規模化が容易に実現される。
【0020】
図4は、信号再生装置1における入力信号VINに含まれる雑音の標準偏差と入出力相関係数との関係の実験結果を示すグラフである。このとき、環境温度を293Kに設定し、入力信号VINの周波数を100Hz、デューティ比を20パーセント、peak-to-peak電圧を20mVに、FET6~6のドレイン-ソース間電圧を0.1Vに設定した。また、入出力相関係数は入力信号VINと出力電流IOUTとの相関係数を計算することにより求めた。また、同図には、従来手法である平均化処理により入力信号VINを再生した場合の結果についても併せて示している。この結果により、信号再生装置1においては、雑音の標準偏差Vnoisermsが50mV付近において入出力相関係数が極大になっており、その近辺における適度な雑音強度の場合には、入出力相関係数が向上しSN比も大きいことがわかる。また、FET6~6の並列数Nが1,2,8,…と大きくなるに従って、入出力相関係数の極大値が大きくなるとともに、雑音の標準偏差Vnoisermsの広い範囲で入出力相関係数が上昇していることも分かる。これに対して、入力信号VINに対して平均化処理を施した場合は、平均化処理回数を増加させると入出力相関係数は上昇しているが、信号再生装置1に比較して上昇効果は小さく、しかも雑音の標準偏差Vnoisermsが大きくなるに従って単調減少している。従って、雑音を含んだ入力信号VINの波形を再生する際には、信号再生装置1のほうが信号再生効果及び処理時間の点で有利であることが分かった。
【0021】
また、雑音源7~7をさらに備えることで、入力信号VINに含まれる雑音レベルを調整することによって入出力相関係数、すなわちSN比の最適化が容易になり、入力信号の検出感度を大きくすることができる。
【0022】
なお、本発明は、前述した実施形態に限定されるものではない。例えば、図5に示す本発明の変形例である信号再生装置101のように、入力端子3とFET6~6のゲート端子との間にオフセット付加回路(電圧源回路)8を設け、オフセット付加回路8によって入力信号VINにオフセット電圧を付加して、FET6~6のゲート-ソース間電圧Vがサブスレショルド領域になるようにしてもよい。これにより、FET6~6をサブスレショルド領域で動作させるためにゲート-ソース間電圧を調整することができるので、様々なレベルの入力信号VINに適応した信号検出が実現される。
【0023】
また、図6に示す本発明の変形例である信号再生装置201のように、FET6~6のドレイン端子のそれぞれに雑音源9~9を接続し、雑音源9~9によってドレイン端子に付加されるバイアス電圧VDDに対して雑音を重畳させてもよい。このようにしても、FET6~6のゲート-ドレイン間の相対電位に無相関な雑音が付加され、雑音源9~9を構成する抵抗素子の抵抗値を変更することにより入出力相関係数、すなわちSN比の最適化が容易になり、入力信号の検出感度を大きくすることができる。
【0024】
また、必ずしも全てのFET6~6がサブスレショルド領域で動作するように設定される必要はなく、一部のFET6~6がサブスレショルド領域で動作するようにFET6~6又はバイアス電圧VDDが設定されても良い。
【図面の簡単な説明】
【0025】
【図1】本発明の好適な一実施形態である信号再生装置の回路図である。
【図2】図1の加算回路の構成の一例を示す回路図である。
【図3】図1のFETのゲート-ソース間電圧とドレイン-ソース間電流との関係を示すグラフである。
【図4】図1の信号再生装置における入力信号に含まれる雑音の標準偏差と入出力相関係数との関係を示すグラフである。
【図5】本発明の変形例である信号再生装置の回路図である。
【図6】本発明の変形例である信号再生装置の回路図である。
【符号の説明】
【0026】
1,101…信号再生装置、4…加算回路、6~6…FET(電界効果トランジスタ)、8…オフセット付加回路(電圧源回路)、7~7…雑音源、IDS1~IDSN…ドレイン-ソース間電流、VDD…バイアス電圧、V…ゲート-ソース間電圧、VIN…入力信号、VOUT…出力信号。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5