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明細書 :データ生成回路及びデータ生成方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5034041号 (P5034041)
公開番号 特開2008-027176 (P2008-027176A)
登録日 平成24年7月13日(2012.7.13)
発行日 平成24年9月26日(2012.9.26)
公開日 平成20年2月7日(2008.2.7)
発明の名称または考案の名称 データ生成回路及びデータ生成方法
国際特許分類 G06N   3/063       (2006.01)
FI G06N 3/063
請求項の数または発明の数 5
全頁数 11
出願番号 特願2006-198797 (P2006-198797)
出願日 平成18年7月20日(2006.7.20)
新規性喪失の例外の表示 特許法第30条第1項適用 研究集会名 九州工業大学 大学院生命体工学研究科 脳情報専攻 博士学位論文公聴会 主催者 国立大学法人九州工業大学 開催日 平成18年1月24日
審査請求日 平成21年4月6日(2009.4.6)
特許権者または実用新案権者 【識別番号】504174135
【氏名又は名称】国立大学法人九州工業大学
発明者または考案者 【氏名】山川 烈
【氏名】田向 権
個別代理人の代理人 【識別番号】110000154、【氏名又は名称】特許業務法人はるか国際特許事務所
審査官 【審査官】長谷川 篤男
参考文献・文献 特開2000-122991(JP,A)
特開平04-051384(JP,A)
特開2004-287782(JP,A)
特開平06-259585(JP,A)
調査した分野 G06N 3/00-3/08
IEEE Xplore
JSTPlus(JDreamII)

特許請求の範囲 【請求項1】
入力データ及び出力データのペアを複数記憶する記憶手段と、
前記記憶手段に記憶される前記複数の入力データ及び出力データのペアのうち少なくとも一部について、それらペアに係る入力データと所与の入力データとの各距離を所定回数だけ右にビットシフトさせて得られる回数だけ、それらペアに係る出力データをそれぞれ右にビットシフトさせる第1のビットシフト手段と、
前記少なくとも一部の入力データ及び出力データのペアについて、それらペアに係る入力データと前記所与の入力データとの各距離を所定回数だけ右にビットシフトさせて得られる回数だけ、1を右にビットシフトさせる第2のビットシフト手段と、
前記第1のビットシフト手段からの出力データの加算値を前記第2のビットシフト手段からの出力データの加算値で除算することにより、前記所与の入力データに応じた出力データを生成する重み付平均演算手段と、
を含むことを特徴とするデータ生成回路。
【請求項2】
請求項1に記載のデータ生成回路において、
前記記憶手段に記憶される前記複数の入力データ及び出力データのペアのそれぞれについて、該ペアに係る入力データと前記所与の入力データとの距離を算出するとともに、算出される距離の上位所定数ビットがすべて零であるか否かを判定する判定手段と、
前記判定手段の判定結果に基づいて、前記少なくとも一部の入力データ及び出力データのペアを選出するセレクタ手段と、
をさらに含むことを特徴とするデータ生成回路。
【請求項3】
請求項1又は2に記載のデータ生成回路において、
学習用の入力データ及び出力データのペア及び該ペアに対する評価値に基づいて、前記記憶手段に記憶される前記複数の入力データ及び出力データのペアを生成する学習手段をさらに含む、
ことを特徴とするデータ生成回路。
【請求項4】
請求項1乃至のいずれかに記載のデータ生成回路において、
前記第1のビットシフト手段は、前記記憶手段に記憶される前記入力データ及び出力データのペアと同数のビットシフト回路を含み、各ビットシフト回路は、該ビットシフト回路に対応する前記入力データ及び出力データのペアについて、該ペアに係る入力データと前記所与のデータとの距離に応じた回数だけ、該ペアに係る出力データを右にビットシフトさせる、
ことを特徴とするデータ生成回路。
【請求項5】
記憶手段に記憶される複数の入力データ及び出力データのペアのうち少なくとも一部について、それらペアに係る入力データと所与の入力データとの各距離を所定回数だけ右にビットシフトさせて得られる回数だけ、それらペアに係る出力データをそれぞれ右にビットシフトさせるステップと、
前記少なくとも一部の入力データ及び出力データのペアについて、それらペアに係る入力データと前記所与の入力データとの各距離を所定回数だけ右にビットシフトさせて得られる回数だけ、1を右にビットシフトさせるステップと、
ビットシフト済みの出力データの加算値をビットシフト済みの1の加算値で除算することにより、前記所与の入力データに応じた出力データを生成するステップと、
を含むことを特徴とするデータ生成方法。
発明の詳細な説明 【技術分野】
【0001】
本発明はデータ生成回路及びデータ生成方法に関し、特に、入力データ及び出力データのペアとその評価値を用いた学習により抽出されたルールのうち、入力データに適合する1又は複数のルールを用いて、該入力データに応じた出力データを生成するデータ生成回路及びデータ生成方法に関する。
【背景技術】
【0002】
データを用いて学習を行う装置及び入力データから出力データを生成する装置は数多く提案されているが、中でも、下記非特許文献1及び特許文献1に開示された自己組織化関係ネットワークは、入力データ及び出力データのペアとその評価値から制御対象を安定に制御するルール(入出力関係)を学習により抽出するとともに、抽出したルールのうち、入力データに適合する1又は複数を選出して、それらを用いて入力データに応じた出力データを生成するものであって、好ましい(評価の高い)入出力関係を学習により容易に獲得でき、活用できることから非常に優位性が高い。

【非特許文献1】山川烈・堀尾恵一,「自己組織化関係ネットワーク」, 電子情報通信学会論文誌, 社団法人電子情報通信学会,1999年8月1日,vol.E82-A,No.8,pp.1674-1678
【特許文献1】特開2000-122991号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、上記自己組織化関係ネットワークは、プログラムにより実現されるものであって、実現にはパーソナルコンピュータを要するので装置の規模が大きいという問題がある。さらに、自己組織化関係ネットワークは学習やデータ生成に膨大な時間を要するという問題がある。特に、入力データに適合する1又は複数のルールを選出する際に、入力データと各ルール(入力データとそれに応じた好ましい出力データのペア)との類似度を演算することになるが、この類似度を演算するためには、通常ルックアップテーブルが必要であり、その実装面積が膨大であるという問題がある。また、入力データから出力データを生成する際に用いる重み付き平均は、類似度と各ルールに対応する出力データとの乗算を伴うため、その演算量が膨大となるという問題がある。
【0004】
本発明は上記課題に鑑みてなされたものであって、その目的は、自己組織化関係ネットワークをコンパクト且つ高速に実現するためのデータ生成回路及びデータ生成方法を提供することにある。
【課題を解決するための手段】
【0005】
上記課題を解決するために、本発明に係るデータ生成回路は、入力データ及び出力データのペアを複数記憶する記憶手段と、前記記憶手段に記憶される前記複数の入力データ及び出力データのペアのうち少なくとも一部について、それらペアに係る入力データと所与の入力データとの各距離に応じた回数だけ、それらペアに係る出力データをそれぞれ右にビットシフトさせる第1のビットシフト手段と、前記第1のビットシフト手段からの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成する重み付平均演算手段と、を含むことを特徴とする。
【0006】
本発明では、第1のビットシフト手段により、記憶手段に記憶される入力データと前記所与の入力データとの距離が大きいほど、該入力データに対応する出力データが小さくなる。すなわち、記憶手段に記憶される入力データと前記所与の入力データとの距離に応じた回数をsとすると、出力データuは、u×2-sとなる。そして、こうしてビットシフトされた出力データを加算することにより、記憶手段に記憶される出力データの重み付平均が得られ、これが前記所与の入力データに応じた出力データとして利用される。本発明によると、ビットシフトという演算量の少ないディジタルデータ処理により、記憶手段により記憶される出力データの重み付平均を得ることができ、自己組織化関係ネットワークをコンパクト且つ高速に実現することができるようになる。
【0007】
本発明の一態様では、前記少なくとも一部の入力データ及び出力データのペアについて、それらペアに係る入力データと前記所与の入力データとの各距離に応じた回数だけ、1を右にビットシフトさせる第2のビットシフト手段をさらに含み、前記重み付き平均演算手段は、前記第1のビットシフト手段からの出力データの加算値及び前記第2のビットシフト手段からの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成する。この態様によれば、第2のビットシフト手段からの出力値の加算値で、第1のビットシフト手段からの出力値の加算値を除算することにより、重み係数を正規化することができる。
【0008】
また、本発明の一態様では、前記記憶手段に記憶される前記複数の入力データ及び出力データのペアのそれぞれについて、該ペアに係る入力データと前記所与の入力データとの距離を算出するとともに、算出される距離の上位所定数ビットがすべて零であるか否かを判定する判定手段と、前記判定手段の判定結果に基づいて、前記少なくとも一部の入力データ及び出力データのペアを選出するセレクタ手段と、をさらに含む。算出される距離の上位所定数ビットがすべて零であるか否かは、記憶手段に記憶される各入力データが前記所与の入力データから所定距離内にあるか否かに対応しており、例えばNOR(否定論理和演算)回路により容易に判定することができる。この態様によると、前記所与の入力データから所定距離内にある入力データに係るペアだけを重み付平均演算の対象とすることができ、処理をさらに簡略化することができる。
【0009】
また、本発明の一態様では、学習用の入力データ及び出力データのペア及び該ペアに対する評価値に基づいて、前記記憶手段に記憶される前記複数の入力データ及び出力データのペアを生成する学習手段をさらに含む。こうすれば、学習手段により、好ましい入力データ及び出力データのペアを記憶手段に記憶させることができる。
【0010】
また、本発明の一態様では、前記第1のビットシフト手段は、前記記憶手段に記憶される前記入力データ及び出力データのペアと同数のビットシフト回路を含み、各ビットシフト回路は、該ビットシフト回路に対応する前記入力データ及び出力データのペアについて、該ペアに係る入力データと前記所与のデータとの距離に応じた回数だけ、該ペアに係る出力データを右にビットシフトさせる。こうすれば、各ペアに関するビットシフト演算を並列して実行することが可能となり、自己組織化関係ネットワークをさらに高速に実現できる。
【0011】
また、本発明に係るデータ生成方法は、記憶手段に記憶される複数の入力データ及び出力データのペアのうち少なくとも一部について、それらペアに係る入力データと所与の入力データとの各距離に応じた回数だけ、それらペアに係る出力データをそれぞれ右にビットシフトさせるステップと、ビットシフト済みの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成するステップと、を含むことを特徴とする。
【0012】
本発明によると、ビットシフトという演算量の少ないディジタルデータ処理により、記憶手段により記憶される出力データの重み付平均を得ることができ、自己組織化関係ネットワークをコンパクト且つ高速に実現することができるようになる。
【発明を実施するための最良の形態】
【0013】
以下、本発明の一実施形態について図面に基づき詳細に説明する。
【0014】
図1は、本発明の一実施形態に係る自己組織化関係ネットワークを示す図である。同図に示すように、自己組織化関係ネットワークは、それぞれn個、m個、N個のユニットが配置された入力層、出力層及び競合層の3層からなるネットワークである。図1では競合層ユニットは競合層上に1次元に配置されているが、2次元の正方格子状、六角格子状、3次元の球状などに配置されてもよい。入力層には入力ベクトル(入力データ)x、出力層には出力ベクトル(出力データ)yが関連付けられている。入力層、出力層と競合層は結合重みベクトルv=(w,u)で全結合されている。この結合重みベクトルは、好ましい入力ベクトル及び出力ベクトルのペアを示しており、w(以下、「入力部結合重みベクトル」という。)が入力ベクトル、u(以下、「出力部結合重みベクトル」という。)が出力ベクトルに対応している。
【0015】
図2は、上記自己組織化関係ネットワークに関連付けられた学習機能付データ生成回路10のデジタルハードウェアアーキテクチャを示す図である。同図に示すように、自己組織化関係ネットワークのデジタルハードウェアアーキテクチャは、競合層の各ユニットに対応する複数のローカル回路11と、勝者決定回路12、重み付き平均演算回路13、コントローラ14を含んで構成されている。これらは自己組織化関係ネットワークのデジタルハードウェアアーキテクチャを記述したプログラムを公知のコンパイラを用いて論理回路の組み合わせに変換し、これを公知のField Programmable Gate Array(FPGA)やApplication Specific Integrated Circuit(ASIC)、論理回路ICなどを用いて実装することで実現される。学習機能付データ生成回路10は、学習モード又は実行モードで動作するものである。
【0016】
図3は、ローカル回路11のデジタルハードウェアアーキテクチャを示す図である。同図に示すようにローカル回路11は、メモリ21、距離演算回路22、メンバシップ関数生成回路23、ビットシフト回路24,26、セレクタ回路25を含んで構成されている。メモリ21は、結合重みベクトルvを保存する。また、距離演算回路22は、学習モードにおいて入力ベクトル及び出力ベクトルのペアと結合重みベクトルvとの間の距離を演算する。また、実行モードにおいて入力ベクトルと入力部結合重みベクトルwとの距離を演算する。メンバシップ関数生成回路23は、距離演算回路22から出力される距離信号dに対して右ビットシフト操作を施して、その結果であるビットシフト回数sを出力する。さらに、ビットシフト回数sの上位所定数ビットに対するNOR(否定論理和演算)の結果であるアクティブフラグ(flag)を出力する。
【0017】
ビットシフト回路26は、固定のディジタル値“1”に対してビットシフト回数sだけ右ビットシフト操作を施し、これにより入力ベクトルとメモリ21に記憶された結合重みベクトルvの成分uに関する重み係数zを生成する。また、ビットシフト回路24は、メモリ21から読み出される出力部結合重みベクトルuに対してビットシフト回数sだけ右ビットシフト操作を施し、これにより入力ベクトルとメモリ21に記憶された入力部結合重みベクトルwに関するファジィ類似度(重み係数)zに、メモリ21に記憶された出力部結合重みベクトルuに乗じた値zuを生成する。セレクタ回路25は、メンバシップ関数生成回路23から出力されるアクティブフラグが1の場合、すなわち入力ベクトルとメモリ21に記憶された入力部結合重みベクトルwとの距離dが所定距離内である場合は、ビットシフト回路26及びビットシフト回路24から出力されるz及びzuを重み付平均演算回路13に供給する。また、アクティブフラグが0の場合は、z及びzuを重み付平均演算回路13に供給せず、他のローカル回路11にデータ出力順を明け渡す。
【0018】
なお、本実施形態では、結合重みベクトルvを保存するためのメモリ21を各ローカル回路11内に分散的に配置しているが、ローカル回路11の外部に集中配置する形態や、各ローカル回路11の外部に個別に配置する形態をとってもよい。
【0019】
まず、学習機能付データ生成回路10の学習モードにおける動作について説明する。図4は、学習モードにおける動作フロー図である。同図に示すように、学習モードでは、まず、ローカル回路11のメモリ21に格納された結合重みベクトルを初期化(S100)する。次に、入力信号が回路外部から入力される。学習モードの入力信号は、入力ベクトル及び出力ベクトルのペア及びその評価値で、これを学習ベクトルとする。入力信号は全てのローカル回路11に同時に入力され、これにより学習ベクトルの提示となる(S101)。学習ベクトルが提示されると、各ローカル回路11は学習ベクトルとメモリ21に格納された結合重みベクトルv間の距離を、距離演算回路22を用いて演算する。用いる尺度は距離の性質を満たしていれば、例えばマンハッタン距離やマハラノビス距離など、どのようなものでもよい。
【0020】
次に、次式(1)に基づき、演算された距離の中から最も小さな値を持つローカル回路を、勝者決定回路12を用いて勝者ユニットとして決定する(S102)。ここで、iはローカル回路を順序付ける番号、cは勝者ユニットの番号、Iは学習ベクトル、vはi番目のローカル回路11に関連付けられた結合重みベクトル、tは現在時刻を表すものである。勝者ユニットの番号は制御信号としてコントローラ14に伝えられ、コントローラ14は勝者ユニットの番号及び競合層ユニットの配置の定義に基づき、近傍ユニット(競合層において勝者ユニットの近傍に配置されたユニット)を決定する。
【0021】
【数1】
JP0005034041B2_000002t.gif

【0022】
その後、勝者ユニット及び近傍ユニットに関連付けられたローカル回路11のメモリ21を次式(2)に従って更新する(S103)。ここで、αは正の評価値(肯定的評価)の場合における学習係数、βは負の評価値(否定的評価)の場合における学習係数、Eは評価値である。このとき、学習係数α、β及び評価値Eを2のべき乗で記述すれば、式(2)における乗算は全てビットシフトで演算可能であり、ハードウェアをコンパクト化することができ、また演算時間を削減できる。もちろん、これらを2のべき乗に限定せずに乗算器を用いて式(2)を実現してもよい。また、なお、負の評価値に対して、更新式による結合重みベクトルvの更新を行った際に、更新後の値があらかじめ定義しておいた値域を超える場合、オーバーフローを防ぐために値域の最大もしくは最小値を取るように学習量を制限する。
【0023】
【数2】
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【0024】
学習ベクトルが提示される間、もしくは規定回数が終了するまで同様の手順を繰り返す(S101~S103)。以上の操作によって、学習回路及びデータ生成回路10は、学習用の入力データ‐出力データ対とその評価値からルール(好ましい入力データ-出力データ対)を抽出し、これを各ローカル回路11のメモリ21に獲得する。
【0025】
こうしてメモリ21に格納されたルールは、必要に応じて回路外部に読み出すことができる。図5は、ルール読み出し処理を示すフロー図である。同図に示すように、外部からローカル回路11のアドレスを指定すると(S200)、wired-orもしくはOR論理回路で結合されている、図2に示される結合重みベクトル信号の信号線を通り、指定されたローカル回路11の結合重みベクトルの内容を出力する(S201)。以上の操作によって、学習機能付データ生成回路10は、学習モードで抽出されたルールを回路外部へ取り出す。
【0026】
次に、学習機能付データ生成回路10の実行モードにおける動作を説明する。図6は、実行モードにおける動作フロー図である。同図に示すように、実行モードでは、実行用の入力データを入力ベクトルxとして提示すると(S300)、入力ベクトルxと、全てのローカル回路11のメモリ21に格納されている入力部結合重みベクトルwとの間の距離dを、距離演算回路22にて、次式(3)を用いて演算する(S301)。
【0027】
【数3】
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【0028】
距離dを示す距離信号はメンバシップ関数生成回路23へと入力され、次式(4)を用いてファジィ類似度zが算出される(S302)。
【0029】
【数4】
JP0005034041B2_000005t.gif

【0030】
図7は、メンバシップ関数生成回路23のデジタルハードウェアアーキテクチャを示す図である。同図に示すように、メンバシップ関数生成回路23は、メモリ31、ビットシフト回路32、NORゲート33を含んで構成される。
【0031】
はi番目のローカル回路11で算出される上述したビットシフト回数であり、次式(5)で与えられる。rはメンバシップ関数の幅を表すパラメタ、aは演算精度(ビット)を表すパラメタ、r-logaはビットシフト回数(符号34)である。幅の広いメンバシップ関数が必要な場合は大きなrを、幅の狭いメンバシップ関数が必要な場合、小さなrを設定することで、様々なメンバシップ関数を生成することが出来る。例えばr= 4、a = 8の場合、メンバシップ関数の幅は16となり、sはdを右に1ビットシフトすることで算出することが出来る。ビットシフト回路32は、距離演算回路22で得られた距離信号に対して、メモリ31に格納されたビットシフト回数(r-loga)だけ、右ビットシフト操作を行うことでビットシフト回数sを算出する。
【0032】
【数5】
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【0033】
図8は、式(4)及び式(5)で生成されるメンバシップ関数の形状の一例(r= 3 ,a= 8の場合)である。メンバシップ関数の出力値であるファジィ類似度zが2のべき乗である点が特徴的であり、これによりファジィ類似度zを出力部結合重みベクトルuに乗算する演算を、出力ベクトルuをビットシフト回数sだけ右ビットシフト操作する演算により代替することが可能となる。この結果、ハードウェアをコンパクトにし、かつ演算を高速化することが可能となる。
【0034】
式(4)のflagは、アクティブユニットかどうかを示すものである。flag= 1の場合はアクティブユニットとする。また、0の場合はアクティブユニットではないと判断され、その類似度を0とする。flagの値はメンバシップ関数生成回路23においてビットシフト回路32から出力されるビットシフト回数sの上位所定数のビットをNORゲート33に入力することで得られる。具体的には、距離dを格納するためのレジスタのビット数をDとすると、sの上位D-logaビットをNORゲート33に入力する。アクティブユニットの場合、NORゲート33の入力35は全て0になるので、出力として1が得られる。NORゲート33の入力35に1が1つでも含まれる場合、出力として0が得られる。これは、メンバシップ関数の幅の外(図7の場合はs>8)に入力があるということを意味し、非アクティブなユニットであると判断される。本実施形態では、以上のように、NORゲート33を用いてアクティブユニットの判定を行う点が特徴的である。なお、sの下位logaビットはメンバシップ関数生成回路30から出力される。
【0035】
図3に示すように、ファジィ類似度zと結合重みベクトルの出力部uとの積zuは、ビットシフト回路24により演算される。式(4)で、zが2の‐s乗で表現されているため、zuは、uをビットシフト回数sだけ右ビットシフト操作することで得ることが出来る。したがって、回路規模の大きい乗算器の代わりにビットシフト回路を用いることが出来るため、コンパクトなハードウェア化が可能となる。また、メンバシップ関数生成回路23から出力されるビットシフト回数sはビットシフト回路26にも入力され、ビットシフト回路26では、ディジタル値1を右にsビットシフトすることでファジィ類似度zを演算する。
【0036】
コントローラ14は、1番目のローカル回路11から順に、z及びzuの出力命令を送る。命令を受けたローカル回路11は、セレクタ回路25にてflagの有無を確認し、flagがある場合はz及びzuを出力し、出力したという信号をコントローラ14へ返す。flagが無い場合、出力の権利を次のローカル回路11へ移す。出力の権利を受け取ったローカル回路11は、出力の命令を受け取ったローカル回路11と同様の動作を行う。重み付き平均回路13へ向かうz及びzuの信号線はwired-orもしくはORゲートにて接続されている。これにより、出力を行ったローカル回路11のz及びzuのみが重み付き平均演算回路13へ送られる。
【0037】
図9は、重み付き平均演算回路13のデジタルハードウェアアーキテクチャを示す図である。同図のように、重み付き平均演算回路13は、加算器41、加算器42、除算器43を含んで構成される。重み付き平均演算回路13を用いて、次式(6)により出力信号を生成する(S303)。すなわち、加算器42により各ローカル回路11から出力されるファジィ類似度z(重み係数として用いられる。)の合計値Σzが計算され、加算器41により各ローカル回路11から出力される出力結合重みベクトルに重み係数を乗じた値zuの合計値Σzuが計算される。そして、除算器43では、ΣzuをΣzで割った値が算出され、これが出力される。
【0038】
【数6】
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【0039】
式(6)は、アクティブユニットのみを用いて重み付き平均演算を行うことを意味する。
すなわち、同式(6)において、Cはアクティブユニットの集合を示しており、非アクティブユニットをスキップし、アクティブユニットのみで、重み付き平均演算を行う点が特徴的である。通常、競合層ユニットの数に比べ、アクティブユニットの数は非常に少ない。したがって、従来の自己組織化関係ネットワークではN回の積和演算が必要であったのに対し、本実施形態によりC回の積和演算で重み付き平均が実現できるので、大幅な演算量削減が可能となる。
【0040】
以上の操作によって、学習機能付データ生成回路10は、入力信号から出力信号を生成する。
【0041】
以上の学習機能付データ生成回路10によれば、自己組織化マップに関する学習及びデータ生成を高速かつコンパクトに実現可能であり、例えば、ロボットビジョンの処理などのような高速性とデバイスの小型化が要求される応用の実現が可能となる。
【図面の簡単な説明】
【0042】
【図1】本発明の実施形態に係る学習機能付データ生成回路によりシミュレートされる自己組織化関係ネットワークを示す概念図である。
【図2】本発明の実施形態に係る学習機能付データ生成回路のデジタルハードウェアアーキテクチャを示す図である。
【図3】ローカル回路のデジタルハードウェアアーキテクチャを示す図である。
【図4】本発明の実施形態に係る学習機能付データ生成回路の学習モードにおける動作フロー図である。
【図5】本発明の実施形態に係る学習機能付データ生成回路のルール取り出し処理を示すフロー図である。
【図6】本発明の実施形態に係る学習機能付データ生成回路の実行モードにおける動作フロー図である。
【図7】メンバシップ関数生成回路のデジタルハードウェアアーキテクチャを示す図である。
【図8】メンバシップ関数生成回路にて得られるメンバシップ関数の形状を示す図である。
【図9】重み付き平均演算回路のデジタルハードウェアアーキテクチャを示す図である。
【符号の説明】
【0043】
10 学習機能付データ生成回路、11 ローカル回路、12 勝者決定回路、13 重み付き平均演算回路、14 コントローラ、21 メモリ、22 距離演算回路、23 メンバシップ関数生成回路、24,26 ビットシフト回路、25 セレクタ回路、31 メモリ、32 ビットシフト回路、33 NORゲート、41,42 加算器、43 除算器。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8