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明細書 :固体撮像装置及びその画素信号の読みだし方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4649623号 (P4649623)
登録日 平成22年12月24日(2010.12.24)
発行日 平成23年3月16日(2011.3.16)
発明の名称または考案の名称 固体撮像装置及びその画素信号の読みだし方法
国際特許分類 H04N   5/341       (2011.01)
H04N   5/353       (2011.01)
H04N   5/355       (2011.01)
H04N   5/369       (2011.01)
H04N   5/374       (2011.01)
H01L  27/146       (2006.01)
FI H04N 5/335 410
H04N 5/335 530
H04N 5/335 550
H04N 5/335 690
H04N 5/335 740
H01L 27/14 A
請求項の数または発明の数 7
全頁数 42
出願番号 特願2007-554948 (P2007-554948)
出願日 平成19年1月18日(2007.1.18)
国際出願番号 PCT/JP2007/050698
国際公開番号 WO2007/083704
国際公開日 平成19年7月26日(2007.7.26)
優先権出願番号 2006010128
優先日 平成18年1月18日(2006.1.18)
優先権主張国 日本国(JP)
審査請求日 平成20年4月24日(2008.4.24)
特許権者または実用新案権者 【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
発明者または考案者 【氏名】川人 祥二
個別代理人の代理人 【識別番号】100088155、【弁理士】、【氏名又は名称】長谷川 芳樹
【識別番号】100092657、【弁理士】、【氏名又は名称】寺崎 史朗
【識別番号】100108257、【弁理士】、【氏名又は名称】近藤 伊知良
【識別番号】100124800、【弁理士】、【氏名又は名称】諏澤 勇司
審査官 【審査官】井出 和水
参考文献・文献 特開2005-012007(JP,A)
特開平08-256293(JP,A)
特開2004-335803(JP,A)
特開2005-164363(JP,A)
特開2004-363666(JP,A)
特開平09-046596(JP,A)
特開平09-181976(JP,A)
特開平01-102971(JP,A)
特開平02-094665(JP,A)
特開2005-159067(JP,A)
特開2004-294420(JP,A)
特開2004-056048(JP,A)
特開2004-335802(JP,A)
調査した分野 H04N 5/30 - H04N 5/335
H01L 27/14 - H01L 27/148
H01L 21/339
H01L 29/762 - H01L 29/768
特許請求の範囲 【請求項1】
光により生成された電荷を蓄積する第1のポテンシャル井戸と、
該第1のポテンシャル井戸に隣接した電荷分配電位障壁と、
該電荷分配電位障壁を介して第1のポテンシャル井戸に対向し、前記第1のポテンシャル井戸に蓄積された電荷を生成した光と同一強度の光に対し、前記第1のポテンシャル井戸に蓄積された電荷よりも少量の電荷を蓄積する第2のポテンシャル井戸と、
前記第1及び第2のポテンシャル井戸に蓄積された電荷を互いに異なるタイミングで別個に転送する第1及び第2転送ゲート電極と、
前記第1及び第2転送ゲート電極により転送された前記電荷をそれぞれ別個に蓄積する第1及び第2浮遊拡散領域と
を備える画素を複数配列し、
前記電荷分配電位障壁が、第1導電型半導体領域の上部の一部に埋め込まれた第2導電型の第1表面埋込領域内部のポテンシャル分布により形成されて光電変換素子に含まれる固体撮像装置。
【請求項2】
請求項1に記載の固体撮像装置において、複数の画素がマトリクス状に2次元配置されて画素アレイ部を構成し、該画素アレイ部の周辺に、前記マトリクスの行毎のカラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、
前記カラム処理回路で前記第1及び第2浮遊拡散領域に蓄積された電荷を別々にサンプルホールドし、前記カラム処理回路の外部で、前記第1及び第2浮遊拡散領域に蓄積された電荷による画素信号を合成する固体撮像装置の画素信号の読みだし方法。
【請求項3】
前記第2浮遊拡散領域に蓄積された電荷による画素信号のみ、1フレーム内で、複数回読み出しを行う請求項2に記載の固体撮像装置の画素信号の読みだし方法。
【請求項4】
前記第2浮遊拡散領域に蓄積された電荷による画素信号を、1フレーム内で、異なる蓄積時間で、複数回読み出しを行う請求項2に記載の固体撮像装置の画素信号の読みだし方法。
【請求項5】
前記第1浮遊拡散領域に蓄積された電荷による画素信号と、前記第2浮遊拡散領域に蓄積された電荷による画素信号とを異なる読みだしタイミングで読み出す請求項2に記載の固体撮像装置の画素信号の読みだし方法。
【請求項6】
前記電荷分配電位障壁の前記第2のポテンシャル井戸に面した肩部のポテンシャルを制御して、前記第2のポテンシャル井戸への電荷の流入を、1フレーム内で、複数回行う請求項2に記載の固体撮像装置の画素信号の読みだし方法。
【請求項7】
請求項1に記載の固体撮像装置において、複数の画素がマトリクス状に2次元配置されて画素アレイ部を構成し、該画素アレイ部の周辺に、前記マトリクスの行毎のカラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、
前記カラム処理回路で前記第1及び第2浮遊拡散領域に蓄積された電荷のいずれかを選択してから前記カラム処理回路の外部に画素信号として出力する固体撮像装置の画素信号の読みだし方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、ダイナミックレンジの大きな固体撮像装置及び固体撮像装置の画素信号の読みだし方法に関する。
【背景技術】
【0002】
本発明に関連する従来技術として、特許文献1には、1画素に高感度の光電変換素子と低感度の光電変換素子を設けて、1つのマイクロレンズで集光した光を両光電変換素子に照射されるようにし、両者を読み出し合成することで入射光量に対する出力信号のダイナミックレンジ拡大を行う方法が提案されている。
【0003】
又、非特許文献1には、フォトダイオードからオーバーフローした電荷を蓄積する容量を持つ、フォトダイオードで蓄積された電荷による信号とを合成することで広ダイナミックレンジ化を図る方法が提案されている。
【0004】
更に、特許文献2には、電位障壁を介して、溢れだした電荷の一部を蓄積する方法が提案されている。また、特許文献3には、固体撮像装置が記載されている。固体撮像装置では、撮像エリアからの光信号は第1及び第2の感光画素によって信号電荷に変換される。変換された信号電荷は、垂直CCDに読み出されて転送された後に、水平CCDによって転送される。第1及び第2の感光画素の感度特性は互いに異なっている。第1及び第2の感光画素の信号電荷を同時に読み出している。
【0005】
その他、入射光量に対する出力信号のダイナミックレンジを拡大する多くの方法が存在する。その中で代表的な方式は、複数の露光時間の信号を合成する方法であるが、2つの露光時間の信号を、別のタイミングでとる必要があるため、動く被写体に対する歪みが生じる。

【特許文献1】特開2004-335803号公報
【特許文献2】特開2005-86082号公報
【特許文献3】特開平3-117281号公報
【非特許文献1】須川成利(Shigetoshi Sugawa)他,「横方向オーバーフロー集積化容量を用いた、100dBダイナミックレンジのCMOSイメージセンサ(A 100dB dynamic range CMOS image sensor using a lateral overflow integration capacitor),国際固体素子回路会議技術論文要旨集(Dig. Tech. Papers, ISSCC), 2005年,p.352-353
【発明の開示】
【発明が解決しようとする課題】
【0006】
特許文献1に記載された方法では、2つの光電変換素子の分離領域の幅が必要であるため、高感度の光電変換素子の受光面積が相対的に減る。又、信号の読み出し時にも浮遊拡散領域に、光により発生した電荷が常に流れ込むため、非常に明るい光を受けたときに、リセットレベルが変化し、黒反転が生じやすい。
非特許文献1に記載された方法では、浮遊拡散領域を介してオーバーフロー電荷を大きな静電容量を持つキャパシタを設けて蓄積し、読み出すものであるが、オーバーフロー電荷については、浮遊拡散領域を経由することから、暗電流やリセットノイズが影響する。又、特許文献1に記載された方法と同様、信号の読み出し時に、浮遊拡散領域に光により発生した電荷が常に流れ込むため非常に明るい光を受けたときに、リセットレベルが変化し、黒反転が生じやすい。
特許文献2に記載された方法では、電荷を捨てるための電位障壁と、溢れだした電荷を蓄積するための電位障壁にばらつきが生じることで画質の劣化が生じる。
特許文献3に記載された方法では、2つのマイクロレンズによって、それぞれ別の位置に入射した光が、2つのフォトダイオードに与えられることにより、2つの信号の空間的な位置ずれの問題がある。
本発明は、画素面積の増大を防ぎながら入射光量に対する出力信号のダイナミックレンジの拡大率を大きくとることができる固体撮像装置及びその画素信号の読みだし方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明の第1の側面は、(a)光により生成された電荷を蓄積する第1のポテンシャル井戸と、(b)この第1のポテンシャル井戸に隣接した電荷分配電位障壁と、(c)この電荷分配電位障壁を介して第1のポテンシャル井戸に対向し、第1のポテンシャル井戸に蓄積された電荷を生成した光と同一強度の光に対し、第1のポテンシャル井戸に蓄積された電荷よりも少量の電荷を蓄積する第2のポテンシャル井戸と、(d)第1及び第2のポテンシャル井戸に蓄積された電荷を互いに異なるタイミングで別個に転送する第1及び第2転送ゲート電極と、(e)第1及び第2転送ゲート電極により転送された電荷をそれぞれ別個に蓄積する第1及び第2浮遊拡散領域とを備える画素を複数配列し、電荷分配電位障壁が、第1導電型半導体領域の上部の一部に埋め込まれた第2導電型の第1表面埋込領域内部のポテンシャル分布により形成されて光電変換素子に含まれる固体撮像装置である。
【0008】
本発明の第2の側面は、本発明の第1の側面で述べた複数の画素がマトリクス状に2次元配置されて画素アレイ部を構成し、この画素アレイ部の周辺に、マトリクスの行毎のカラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、カラム処理回路で第1及び第2浮遊拡散領域に蓄積された電荷を別々にサンプルホールドし、カラム処理回路の外部で、第1及び第2浮遊拡散領域に蓄積された電荷による画素信号を合成する。また、本発明では、第2浮遊拡散領域に蓄積された電荷による画素信号のみ、1フレーム内で、複数回読み出しを行うことが好ましい。さらに、本発明では、第2浮遊拡散領域に蓄積された電荷による画素信号を、1フレーム内で、異なる蓄積時間で、複数回読み出しを行うことが好ましい。またさらに、本発明では、第1浮遊拡散領域に蓄積された電荷による画素信号と、第2浮遊拡散領域に蓄積された電荷による画素信号とを異なる読みだしタイミングで読み出すことが好ましい。加えて、本発明では、電荷分配電位障壁の前記第2のポテンシャル井戸に面した肩部のポテンシャルを制御して、第2のポテンシャル井戸への電荷の流入を、1フレーム内で、複数回行う事が好ましい。
【0009】
本発明の第3の側面は、本発明の第1の側面で述べた複数の画素がマトリクス状に2次元配置されて画素アレイ部を構成し、この画素アレイ部の周辺に、マトリクスの行毎のカラム処理回路を備える固体撮像装置の画素信号の読みだし方法であって、カラム処理回路で第1及び第2浮遊拡散領域に蓄積された電荷のいずれかを選択してからカラム処理回路の外部に画素信号として出力する。

【発明の効果】
【0010】
本発明によれば、画素面積の増大を防ぎながら入射光量に対する出力信号のダイナミックレンジの拡大率を大きくとることができる固体撮像装置及びその画素信号の読みだし方法を提供することができる。
【図面の簡単な説明】
【0011】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【図1】本発明の第1の実施の形態に係る固体撮像装置(2次元固体撮像装置)の半導体チップ上のレイアウトを説明する模式的平面図である。
【図2】本発明の第1の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図(図3のA-A方向から見た模式的な断面図)である。
【図3】本発明の第1の実施の形態に係る固体撮像装置の画素の構成を説明する図面である。
【図4】本発明の第1の実施の形態に係る固体撮像装置の第1電荷蓄積ダイオード感度特性、および本発明の第1の実施の形態に係る固体撮像装置の第2電荷蓄積ダイオードの感度特性を示す図面である。
【図5】本発明の第1の実施の形態に係る固体撮像装置のj列目のカラム処理回路の概略を説明する回路図である。
【図6】図5に示したカラム処理回路の動作を説明するタイミング図である。
【図7】本発明の第1の実施の形態の第2変形例に係る固体撮像装置のj列目のカラム処理回路の概略を説明する回路図である。
【図8】図7に示したカラム処理回路の動作を説明するタイミング図である。
【図9】本発明の第1の実施の形態に係る固体撮像装置の読み出し方法(第1読み出し方法)を説明するタイミング図である。
【図10】本発明の第1の実施の形態に係る固体撮像装置の読み出し方法(第2読み出し方法)を説明するタイミング図である。
【図11】本発明の第1の実施の形態に係る固体撮像装置の読み出し方法(第3読み出し方法)を説明するタイミング図である。
【図12】本発明の第1の実施の形態に係る固体撮像装置の読み出し方法(第4読み出し方法)を説明するタイミング図である。
【図13】本発明の第1の実施の形態に係る固体撮像装置の読み出し方法(第5読み出し方法)を説明するタイミング図である。
【図14】本発明の第1の実施の形態に係る固体撮像装置の読み出し方法(第6読み出し方法)を説明するタイミング図である。
【図15】本発明の第1の実施の形態に係る固体撮像装置の読み出し方法(第7読み出し方法)を説明するタイミング図である。
【図16】本発明の第1の実施の形態に係る固体撮像装置の読み出し方法(第8読み出し方法)を説明するタイミング図である。
【図17】本発明の第2の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図(図18のA-A方向から見た模式的な断面図)である。
【図18】本発明の第2の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な平面図である。
【図19】図17において一点鎖線で示したP-P面で、第1浮遊拡散領域、第2のn型表面埋込領域、第1のn型表面埋込領域、第3のn型表面埋込領域、第2浮遊拡散領域を切る断面におけるポテンシャル図である。
【図20】本発明の第2の実施の形態に係る固体撮像装置のj列目のカラム処理回路の動作を説明するタイミング図である。
【図21】本発明の第3の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図(図22のA-A方向から見た模式的な断面図)である。
【図22】本発明の第3の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な平面図である。
【図23】図21において一点鎖線で示したP-P面で、第1浮遊拡散領域、第2のn型表面埋込領域、第1のn型表面埋込領域、第3のn型表面埋込領域、第2浮遊拡散領域を切る断面におけるポテンシャル図である。
【図24】本発明の第4の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図である。
【図25】本発明の第5の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図である。
【図26】図25において一点鎖線で示したP-P面で、第1浮遊拡散領域、第1のn型表面埋込領域、第2のn型表面埋込領域、第2浮遊拡散領域を切る断面におけるポテンシャル図である。
【図27】本発明の第6の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図である。
【図28】図25において一点鎖線で示したP-P面で、第1浮遊拡散領域、第1のn型表面埋込領域、第2のn型表面埋込領域、第2浮遊拡散領域を切る断面におけるポテンシャル図である。
【図29】本発明の第7の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な断面図(図28のA-A方向から見た模式的な断面図)である。
【図30】本発明の第7の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な平面図である。
【図31】図29において一点鎖線で示したP-P面で、第1浮遊拡散領域、第2のn型表面埋込領域、第1のn型表面埋込領域、第3のn型表面埋込領域、第2浮遊拡散領域を切る断面におけるポテンシャル図である。
【符号の説明】
【0012】
CDB…電荷分配電位障壁、
PW1…第1のポテンシャル井戸、
PW2…第2のポテンシャル井戸、
11~X1m;X21~X2m;・・・・・;Xn1~Xnm…画素、
11~A1m;A21~A2m;・・・・・;An1~Anm…用バッファアンプ、
AD…電荷蓄積ダイオード、
AD1…第1電荷蓄積ダイオード、
AD2…第2電荷蓄積ダイオード、
j…垂直信号線、
1…入力容量、
2…積分容量、
3…低感度信号用サンプルホールド容量,置換型共通サンプルホールド容量,高感度信号用サンプルホールド容量、
11~D1m;D21~D2m;・・・・・;Dn1~Dnm…検出回路、
a…水平アナログ出力線、
d…ビットディジタル出力線、
h…高感度信号用水平アナログ出力線、
l…低感度信号用水平アナログ出力線、
PD…フォトダイオード、
PD/AD…フォトダイオード兼電荷蓄積ダイオード、
1,Q2,…,Qj,…,Qm…カラム処理回路、
1~S7…スイッチ、
Aij…信号読み出しトランジスタ(増幅トランジスタ)、
Aij1…第1信号読み出しトランジスタ(増幅トランジスタ)、
Aij2…第2信号読み出しトランジスタ(増幅トランジスタ)、
LNij…定電流トランジスタ、
LNij1…第1定電流トランジスタ、
LNij2…第2定電流トランジスタ、
Rij…リセットトランジスタ、
Rij1…第1リセットトランジスタ、
Rij2…第2リセットトランジスタ、
Sij…スイッチングトランジスタ、
Sij1…第1スイッチングトランジスタ、
Sij2…第2スイッチングトランジスタ、
1…画素アレイ部、
2…水平走査回路(水平シフトレジスタ)、
3…垂直走査回路(垂直シフトレジスタ)、
4…タイミング発生回路、
5…信号処理部、
7…バイアス発生回路、
13,15,17,18,23…第2のn型表面埋込領域、
14,16,22…第1のn型表面埋込領域、
19,25,29…p型ピニング層、
20…半導体層、
21…半導体基板、
24,28…第3のn型表面埋込領域、
26…第1浮遊拡散領域、
27…第2浮遊拡散領域、
31…第1電荷転送部(第1転送ゲート電極)、
32…第2電荷転送部(第2転送ゲート電極)、
33…層間絶縁膜、
34…遮光膜、
35…コンタクトプラグ、
36…コンタクトプラグ、
37…電荷流入制御ゲート(低感度電荷流入制御ゲート)、
38…高感度電荷流入制御ゲート、
91…ノイズキャンセルアンプ、
92…比較器、
93…第1AND回路、
94…第2AND回路
【発明を実施するための最良の形態】
【0013】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、図面を参照して、本発明の第1~第7の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
又、以下に示す第1~第7の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
尚、以下の第1~第7の実施の形態の説明では、第1導電型をp型、第2導電型をn型として説明するが、第1導電型がn型、第2導電型をp型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
【0014】
(第1の実施の形態)
本発明の第1の実施の形態に係る固体撮像装置(2次元イメージセンサ)は、図1に示すように、画素アレイ部1と周辺回路部(2,3,4,5)とを同一の半導体チップ上に集積化している。画素アレイ部1には、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部1の左辺部にはタイミング発生回路4を介して垂直シフトレジスタ(垂直走査回路)3が、下辺部には水平シフトレジスタ(水平走査回路)2が設けられ、画素アレイ部1の右辺部の下辺側にはバイアス発生回路7が設けられている。図1では、i行j列の画素Xijにのみ、その内部構造を例示しているが、それぞれの画素X11~X1m;X21~X2m;・・・・・;Xi1~Xim;・・・・・;Xn1~Xnmは、i行j列の画素Xijと同様に、検出回路D11~D1m;D21~D2m;・・・・・;Di1~Dim;・・・・・;Dn1~Dnm及び電圧読み出し用バッファアンプA11~A1m;A21~A2m;・・・・・;Ai1~Aim;・・・・・;An1~Anmを備える。検出回路Dij(i=1~m;j=1~n:m,nはそれぞれ整数である。)は、図2に示すように、半導体基板(第1導電型半導体領域)21の上部に設けられた半導体光電変換素子(フォトダイオード)PD、第1電荷蓄積ダイオードAD1,第2電荷蓄積ダイオードAD2,第1電荷転送部(第1転送ゲート電極)31及び第2電荷転送部(第2転送ゲート電極)32を備える。
【0015】
タイミング発生回路4及びこれを駆動する垂直シフトレジスタ(垂直走査回路)3、並びに水平シフトレジスタ(水平走査回路)2によって画素アレイ部1内の画素Xijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第1の実施の形態に係る固体撮像装置では、画素アレイ部1を各画素行X11~X1m;X21~X2m;・・・・・;Xi1~Xim;・・・・・;Xn1~Xnm単位で垂直方向に走査することにより、各画素行X11~X1m;X21~X2m;・・・・・;Xi1~Xim;・・・・・;Xn1~Xnmの画素信号を各画素列X11~Xn1;X12~Xn2;・・・・・;X1j~Xnj;・・・・・;X1m~Xnm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。
【0016】
各画素X11~X1m;X21~X2m;・・・・・;Xi1~Xim;・・・・・;Xn1~Xnmからの信号読み出しについては、おおむね通常のCMOSイメージセンサと同様であり、画素アレイ部1の下段(出力側)には、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmを、それぞれ画素列X11~Xn1;X12~Xn2;・・・・・;X1j~Xnj;・・・・・;X1m~Xnmに対応して配置して、信号処理部5を構成している。画素アレイ部1から垂直信号線によって読み出された画素列X11~Xn1の画素信号は、この信号処理部5のカラム処理回路Q1に順次入力され、画素固有ノイズの除去処理が施される。同様に、画素列X12~Xn2の画素信号は、この信号処理部5のカラム処理回路Q2に順次入力され、画素固有ノイズの除去処理が施され、・・・・・、画素列X1j~Xnjの画素信号は、この信号処理部5のカラム処理回路Qjに順次入力され、画素固有ノイズの除去処理が施される。又、画素列X1m~Xnmの画素信号は、この信号処理部5のカラム処理回路Qmに順次入力され、画素固有ノイズの除去処理が施される。即ち、画素アレイ部1の各単位画素Xijには、それを構成するMOSトランジスタ等による固有の特性誤差が含まれているため、各単位画素Xijから読み出した画素信号でそのまま映像信号を構成すると、各画素Xij間での特性のバラツキが映像信号に影響し、画像中にノイズとして現れる。
図2及び図3の(a)部に、本発明の第1の実施の形態に係る固体撮像装置の画素アレイ部1を構成する画素Xijの概略構造を模式的に示す。図3の(a)部は、本発明の第1の実施の形態に係る固体撮像装置の画素の構成を説明する概略的な平面図である。図2の中央に示したフォトダイオードPDは、p型半導体基板(第1導電型半導体領域)21をアノード領域とし、このアノード領域となるp型半導体基板(第1導電型半導体領域)21の上部に設けられたカソード領域となる第1のn型表面埋込領域22と備えている。この第1のn型表面埋込領域22の上部には、p型ピニング層25が配置されている。フォトダイオードPDを構成するp型半導体基板(第1導電型半導体領域)21は、電荷生成領域として機能するので、不純物密度6×1011cm-3程度以上、2×1015cm-3程度以下が好ましい。尚、p型半導体基板21の代わりに、不純物密度4×1017cm-3程度以上、1×1021cm-3程度以下のシリコン基板の上に、不純物密度6×1011cm-3程度以上、2×1015cm-3程度以下のシリコンエピタキシャル成長層を形成した構造を採用し、シリコンエピタキシャル成長層を電荷生成領域となる第1導電型半導体領域として用いても良い。工業的な意味からは、不純物密度8×1017cm-3程度以上、1×1020cm-3程度以下のシリコン基板の上に、不純物密度6×1013cm-3程度以上、1.5×1015cm-3程度以下のシリコンエピタキシャル成長層を形成して第1導電型半導体領域とすれば、市場での入手も容易で好ましい。第1のn型表面埋込領域22は、不純物密度2×1015cm-3~6×1017cm-3程度の比較的低濃度のn型半導体領域である。より好ましくは、第1のn型表面埋込領域22は、不純物密度5×1016cm-3程度以上、5×1017cm-3程度以下、代表的には、例えば4×1016cm-3程度の不純物密度の値が採用可能であり、その厚さは0.1~3μm程度、好ましくは0.2~0.5μm程度とすることが可能である。p型ピニング層25は、不純物密度3×1017cm-3~1.5×1020cm-3程度の比較的高濃度で、その厚さは20nm~1.0μm程度、好ましくは50nm~300nm程度とすれば良い。
【0017】
更に、図2及び図3の(a)部に示すように、フォトダイオードPDの左側には第1電荷蓄積ダイオードAD1が、右側には第2電荷蓄積ダイオードAD2が接続されている(但し、図2及び図3の(a)部に示す配置は、一例であり、例えば、逆にフォトダイオードPDの右側に第1電荷蓄積ダイオードAD1、左側には第2電荷蓄積ダイオードAD2が配置されたトポロジーでも良いことは容易に理解できるであろう。)。第1電荷蓄積ダイオードAD1は、フォトダイオードPDを構成している第1のn型表面埋込領域22の左側に接触した第2のn型表面埋込領域23と、この第2のn型表面埋込領域23の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。第2電荷蓄積ダイオードAD2は、フォトダイオードPDを構成している第1のn型表面埋込領域22の右側に接触した第3のn型表面埋込領域24と、この第3のn型表面埋込領域24の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。第2のn型表面埋込領域23及び第3のn型表面埋込領域24は、第1のn型表面埋込領域22の不純物密度より高く設定するのが好ましく、例えば、それぞれ不純物密度5×1016cm-3~1×1019cm-3程度の比較的高濃度のn型半導体領域とすることが好ましい。第2のn型表面埋込領域23及び第3のn型表面埋込領域24の上部には、p型ピニング層25がフォトダイオードPDの上部から左右に延在している。p型ピニング層25は、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。したがって、ダーク電流が問題とならない用途(応用)等では、構造上、p型ピニング層25を省略しても構わない。
【0018】
本発明の第1の実施の形態に係る固体撮像装置では、図3の(a)部に示すように、第1のn型表面埋込領域22と第2のn型表面埋込領域23との接合面積よりも、第1のn型表面埋込領域22と第3のn型表面埋込領域24との接合面積を小さくしている。図3の(a)部に示した平面図では、第1のn型表面埋込領域22の平面パターンを段差部のある多角形(12角形)で示しているが、第1のn型表面埋込領域22の平面パターンが第2のn型表面埋込領域23の平面パターンと重畳する部分に位置する第1のn型表面埋込領域22の左辺の幅W1よりも、第1のn型表面埋込領域22の平面パターンが第3のn型表面埋込領域24の平面パターンと重畳する部分に位置する第1のn型表面埋込領域22の右辺の幅W2を狭くしている。即ち、図3の(a)部に示した平面図上、フォトダイオードPDから第2電荷蓄積ダイオードAD2に電荷が流入する境界領域の幅W2を、フォトダイオードPDから第1電荷蓄積ダイオードAD1に電荷が流入する境界領域の幅W1より狭くしている。
【0019】
図3の(b)部は、図2において一点鎖線で示したP-P面で、第1浮遊拡散領域26、第2のn型表面埋込領域23、第1のn型表面埋込領域22、第3のn型表面埋込領域24、第2浮遊拡散領域27を切る断面におけるポテンシャル図であり、電荷(電子)を黒丸で示している。図3の(b)部の中央部が電荷分配電位障壁CDBとなる第1のn型表面埋込領域22の伝導帯端のポテンシャル分布であり、その左側に第1電荷蓄積ダイオードAD1がなすポテンシャル井戸(第1のポテンシャル井戸)PW1が示され、更に第1のポテンシャル井戸PW1の左側に、右上がりのハッチングで示した第1浮遊拡散領域26のポテンシャル井戸が示されている。第1のポテンシャル井戸PW1と第1浮遊拡散領域26のポテンシャル井戸との間の矩形の電位障壁は、第1転送ゲート電極31直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。同様に、第1のn型表面埋込領域22の伝導帯端のポテンシャル分布(電荷分配電位障壁)CDBの右側に第2電荷蓄積ダイオードAD2がなすポテンシャル井戸(第2のポテンシャル井戸)PW2が示され、更に第2のポテンシャル井戸PW2の右側に、右上がりのハッチングで示した第2浮遊拡散領域27のポテンシャル井戸が示されている。第2のポテンシャル井戸PW2と第2浮遊拡散領域27のポテンシャル井戸との間の矩形の電位障壁は、第2転送ゲート電極32直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。
画素アレイ部1の画素では、フォトダイオードPDは光に応答して電荷を生成する。第1および第2のポテンシャル井戸PW1、PW2に蓄積される電荷はフォトダイオードPDによって提供される。第1および第2のポテンシャル井戸PW1、PW2に蓄積される電荷が共通のフォトダイオードによって生成され、1つのフォトダイードから分流した電荷を用いるので、2種類の感度の信号の空間的な位置ずれが生じにくい。また、フォトダイオードPDは、電荷分配電位障壁CDBを含む。
【0020】
図3の(a)部に示した平面図の構成を採用することにより、同じ光量に対しても、第2電荷蓄積ダイオードAD2に蓄積される電荷(電子)が、第1電荷蓄積ダイオードAD1に蓄積される電荷(電子)よりも少なくなり、固体撮像装置の光量に対するダイナミックレンジの拡大がされる。即ち、図3の(b)部のポテンシャル図に示すように、本発明の第1の実施の形態に係る固体撮像装置においては、1つのフォトダイオードPDで発生した光電子が、左側の第1のポテンシャル井戸PW1及び右側の第2のポテンシャル井戸PW2に、それぞれある比率(分配率)を持って分配される。
【0021】
図4の(a)部は、本発明の第1の実施の形態に係る固体撮像装置の第1電荷蓄積ダイオード感度特性を示し、図4の(b)部は、本発明の第1の実施の形態に係る固体撮像装置の第2電荷蓄積ダイオードの感度特性を示す。図3の(a)部の平面図に例示した構造により、第1の実施の形態に係る固体撮像装置の画素Xijによれば、図4に示すように、第2電荷蓄積ダイオードAD2に蓄積される電荷の感度が、第1電荷蓄積ダイオードAD1のそれよりも低くなる。即ち、図4の(a)部に示したように、第1電荷蓄積ダイオードAD1の信号(蓄積電荷量)QD1が比較的低い入射光量に対して飽和するのに対して、図4の(b)部に示したように、第2電荷蓄積ダイオードAD2の信号(蓄積電荷量)QD2は、比較的強い入射光量に対しても飽和せずに線形に蓄積がなされることになる。したがって、第1電荷蓄積ダイオードAD1及び第2電荷蓄積ダイオードAD2の出力を画素Xijの出力として合成することで固体撮像装置の入射光量に対するダイナミックレンジの拡大がなされる。つまり、第1電荷蓄積ダイオードAD1の信号を高感度信号、第2電荷蓄積ダイオードAD2の信号を低感度信号として、高感度信号と低感度信号とを用いて入射光量に対するダイナミックレンジの拡大を行うことができる。
【0022】
再び図2及び図3の(a)部に戻るが、第1の実施の形態に係る固体撮像装置の画素Xijには、第1転送ゲート電極31と第1転送ゲート電極31により転送された電荷を蓄積する第1浮遊拡散領域26が第2のn型表面埋込領域23の左側に配置され、同様に、第2転送ゲート電極32と、第2転送ゲート電極32により転送された電荷を蓄積する第2浮遊拡散領域27とが、第3のn型表面埋込領域24の右側に配置されている。第1転送ゲート電極31及び第2転送ゲート電極32の上には層間絶縁膜33が形成され、層間絶縁膜33中に設けられたコンタクトホールの内部には、第1浮遊拡散領域26に接するコンタクトプラグ35及び第2浮遊拡散領域27に接するコンタクトプラグ36が埋込まれている。
【0023】
コンタクトプラグ35を介して、第1浮遊拡散領域26には、電圧読み出し用バッファアンプAijのリセットトランジスタTRijのソース電極が接続されている。図2では図示を省略しているが、電圧読み出し用バッファアンプAijのリセットトランジスタTRijは、図2において、第1浮遊拡散領域26を第1リセットソース電極として、第1リセットソース電極の左側に隣接した第1リセットゲート電極と、この第1リセットゲート電極を介して、第1浮遊拡散領域(第1リセットソース電極)26に対向する第1リセットドレイン領域を配置し、図2において、第2浮遊拡散領域27を第2リセットソース電極として、第2リセットソース電極の右側に隣接した第2リセットゲート電極と、この第2リセットゲート電極を介して、第2浮遊拡散領域(第2リセットソース電極)27に対向する第2リセットドレイン領域とを更に配置して、構成しても良い。この場合は、第1浮遊拡散領域(第1リセットソース電極)26、第1リセットゲート電極及び第1リセットドレイン領域とで第1リセットトランジスタTRijとなるMOSトランジスタが形成され、第2浮遊拡散領域(第2リセットソース電極)27、第2リセットゲート電極及び第2リセットドレイン領域とで第2リセットトランジスタTRijとなるMOSトランジスタが形成されるが、図2では単一のリセットトランジスタTRijで等価回路的に表現している。勿論、表面配線で、第1浮遊拡散領域26及び第2浮遊拡散領域27に単一のリセットトランジスタTRijを接続しても良い。リセットトランジスタTRijのリセットゲート電極に対し、リセット信号Riをハイ(H)レベル(Ri=“1”)にして、第1浮遊拡散領域26及び第2浮遊拡散領域27に蓄積された電荷をそれぞれ吐き出し、第1浮遊拡散領域26及び第2浮遊拡散領域27をリセットする。
【0024】
図2に示すように、第1浮遊拡散領域26にはコンタクトプラグ35を介して、第2浮遊拡散領域27にはコンタクトプラグ36を介して、表面配線により、電圧読み出し用バッファアンプAijを構成する信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極が接続されている。信号読み出しトランジスタ(増幅トランジスタ)TAijのドレイン電極は電源VDDに接続され、ソース電極は画素選択用のスイッチングトランジスタTSijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタTSijのソース電極は、j列の垂直信号線Bjに接続され、ゲート電極にはi行の水平ラインの垂直選択信号Siが垂直シフトレジスタ(垂直走査回路)3に駆動されてタイミング発生回路4から与えられる。
【0025】
例えば、図1に示した画素アレイ部1のj列目の垂直信号線Bjには、共通の負荷となる定電流トランジスタTLNjが接続され,例えばi行j列目の電圧読み出し用バッファアンプAijと,定電流トランジスタTLNjとによって,ソースフォロワ回路が形成され、ソースフォロワ回路の出力Voutjがカラム処理回路Qjに読み出される。図示を省略しているが、他の列の垂直信号線B1,B2,・・・・・,Bj-1,Bj+1,・・・・・,Bmにも同様に、共通の負荷となる定電流トランジスタTLN1,TLN2,・・・・・,TLNj-1,TLNj+1,・・・・・,TLNmがそれぞれ接続されてソースフォロワ回路が形成され、ソースフォロワ回路の出力Vout1,Vout2,・・・・・,Voutj-1,Voutj+1,・・・・・,Voutmが、それぞれカラム処理回路Q1,Q2,・・・・・,Qj-1,Qj+1,・・・・・,Qmに読み出される。
【0026】
図2に示す垂直信号線Bjの場合、電圧読み出し用バッファアンプAijの画素選択用のスイッチングトランジスタTSijのゲート電極にi行の垂直選択信号Siをハイレベル(Si=“1”)にする信号を印加してスイッチングトランジスタTSijを導通させ、且つ、定電流トランジスタTLNjのゲート電極に、バイアス発生回路7から一定電圧Vbを印加することにより、信号読み出しトランジスタ(増幅トランジスタ)TAijで増幅された第1浮遊拡散領域26,第2浮遊拡散領域27に蓄積された電荷(第1電荷蓄積ダイオードAD1及び第2電荷蓄積ダイオードAD2の信号)をソースフォロワ回路の出力Voutjとして画素アレイ部1の外に読み出す。
【0027】
図2に示すように、遮光膜34の開口部は、光電荷の発生が、フォトダイオードPDを構成している第1のn型表面埋込領域22の下部のp型半導体基板(第1導電型半導体領域)21で生じるように選択的に設けられている。図2では、最下層の層間絶縁膜33のみを示しているが、遮光膜34は、図示を省略した多層配線構造をなす複数の層間絶縁膜の内のいずれかの上部に設けられたアルミニウム(Al)等の金属薄膜で構成すれば良い。
【0028】
<カラム処理回路>
図5は、図1に示した画素アレイ部1のj列目の画素列X1j~Xnjの信号をj列目の垂直信号線Bj及びこの垂直信号線Bjに共通の負荷となる定電流トランジスタTLNjを介して読み出すノイズキャンセル回路である。このノイズキャンセル回路は、垂直信号線Bjと定電流トランジスタTLNjがなすソースフォロワ回路の出力Voutjに一方の電極が接続された入力容量C1と、入力容量C1の他方の電極に一方の電極が接続された積分容量C2と、入力容量C1の他方の電極に入力端子が接続されたノイズキャンセルアンプ91とを備える。積分容量C2の他方の電極は、スイッチS3を介して基準電圧線VR1に接続されている。ノイズキャンセルアンプ91には、ノイズキャンセルアンプ91の入力端子と出力端子間を短絡可能なスイッチS1が、ノイズキャンセルアンプ91に並列に接続されている。
ノイズキャンセルアンプ91の入力端子と積分容量C2の他方の電極間にはスイッチS2が接続されている。
【0029】
ノイズキャンセルアンプ91の出力端子は更に分岐し、一方の分岐(図5において左側の分岐)はスイッチS4を介して高感度信号用サンプルホールド容量C3の一方の電極に、他方の分岐(図5において左側の分岐)はスイッチS5を介して低感度信号用サンプルホールド容量C3の一方の電極に接続されている。高感度信号用サンプルホールド容量C3の他方の電極及び低感度信号用サンプルホールド容量C3の他方の電極は、それぞれ接地されている。
【0030】
高感度信号用サンプルホールド容量C3の一方の電極は、更にスイッチS6を介して高感度信号用水平アナログ出力線Hhに接続され、低感度信号用サンプルホールド容量C3の一方の電極は、更にスイッチS7を介して低感度信号用水平アナログ出力線Hlに接続されている。スイッチS6及びスイッチS7には、水平シフトレジスタ(水平走査回路)2から水平選択信号SH(j)が与えられている。
【0031】
図6のタイミング図を用いて、図5に示したカラム処理回路Qjの動作を説明する。図6では、上から順に、第i行目の画素行Xi1~Ximへの制御信号である垂直選択信号Si,リセット信号Ri,第1転送信号TX1i,第2転送信号TX2i,i行-j列の画素Xijの出力信号,スイッチS1を制御する制御信号φ1,スイッチS2を制御する制御信号φ2,スイッチS3を制御する制御信号φ3,スイッチS4を制御する第1サンプルホールド信号φSH1,スイッチS5を制御する第2サンプルホールド信号φSH2の時間的変化をそれぞれ示している。
(a)先ず、i行のリセット信号Riをハイ(H)レベル(Ri=“1”)にして、画素Xij内の第1浮遊拡散領域26及び第2浮遊拡散領域27の電位をリセットする。更に、スイッチS1を導通状態(閉状態),スイッチS2を遮断状態(開状態),スイッチS3を導通状態(φ1=“1”,φ2=“0”,φ3=“1”)とし、更にi行の垂直選択信号Siをハイレベル(Si=“1”)にすることにより、画素Xij内の第1浮遊拡散領域26及
び第2浮遊拡散領域27のリセット状態の電位レベルを、垂直信号線Bjを介して図5の入力容量C1にサンプルする。
【0032】
(b)その後、スイッチS1を遮断状態,スイッチS2を導通状態,スイッチS3を遮断状態とし、図5の回路のノイズキャンセルアンプ91を増幅モードにする(φ1=“0”,φ2=“1”,φ3=“0”)。次いで、第1転送信号TX1iを第1転送ゲート電極31に印加し、第1電荷蓄積ダイオードAD1の第2のn型表面埋込領域23から第1浮遊拡散領域26へ信号電子を転送する。その結果、第1浮遊拡散領域26の電位が変化し、ノイズキャンセルアンプ91の出力には、画素Xijの固定パターンノイズと、リセットノイズが除去された高感度信号が現れる。スイッチS4を導通状態とし、その後スイッチS4を遮断状態に戻すことにより、ノイズキャンセルアンプ91の出力を高感度信号用サンプルホールド容量C3に記憶する(φSH1=“1”とし、その後φSH1=“0”に戻す)。これにより高感度信号が、図5の左下に示した高感度信号用サンプルホールド容量C3に記憶される。
【0033】
(c)再び、i行のリセット信号Riをハイ(H)レベル(Ri=“1”)にして、画素Xij内の第1浮遊拡散領域26及び第2浮遊拡散領域27の電位をリセットする。更に、スイッチS1を導通状態(閉状態),スイッチS2を遮断状態(開状態),スイッチS3を導通状態(φ1=“1”,φ2=“0”,φ3=“1”)とし、更にi行の垂直選択信号Siをハイレベル(Si=“1”)にすることにより、画素Xij内の第1浮遊拡散領域26及び第2浮遊拡散領域27のリセット状態の電位レベルを、垂直信号線Bjを介して図5の入力容量C1にサンプルする。
【0034】
(d)その後、スイッチS1を遮断状態,スイッチS2を導通状態,スイッチS3を遮断状態とし、図5の回路のノイズキャンセルアンプ91を増幅モードにする(φ1=“0”,φ2=“1”,φ3=“0”)。次いで、第2転送信号TX2iを第2転送ゲート電極32に印加し、第3のn型表面埋込領域24から第2浮遊拡散領域27へ信号電子を転送する。その結果、第2浮遊拡散領域27の電位が変化し、ノイズキャンセルアンプ91の出力には、画素Xijの固定パターンノイズと、リセットノイズが除去された低感度信号が現れる。スイッチS5を導通状態とし、その後スイッチS5を遮断状態に戻すことにより、ノイズキャンセルアンプ91の出力を、図5の右下に示した低感度信号用サンプルホールド容量C3に記憶する(φSH2=“1”とし、その後φSH2=“0”に戻す)。
【0035】
(e)水平読み出し期間に、スイッチS6及びスイッチS7を導通状態にして,高感度信号用サンプルホールド容量C3及び低感度信号用サンプルホールド容量C3に記憶された高感度信号及び低感度信号を逐次読み出す。j列目の水平選択信号SH(j)が与えられる際に、C3に記憶された電荷が、高感度信号用水平アナログ出力線Hh及び低感度信号用水平アナログ出力線Hlに流れ出し、読み出しがなされる。
【0036】
尚、図5に示したカラム処理回路Qj及び図6のタイミング図に示した読み出しの方法は、基本的な思想としては、一般的なMOS型固体撮像装置のカラム処理回路や読み出しの方法と概略として大差なく、回路方式もここで述べたものに限定するものではない。
【0037】
<カラム処理回路の第1変形例>
本発明の第1の実施の形態の第1変形例に係る固体撮像装置は、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)を配列した画素アレイ部1の左辺部にタイミング発生回路4を介して垂直シフトレジスタ(垂直走査回路)3が、右辺部の下辺側にバイアス発生回路7が設けられ、画素アレイ部1の下辺部に水平シフトレジスタ(水平走査回路)2が配置される点や、画素Xijの構造は、第1の実施の形態に係る固体撮像装置と同様であり、重複した説明を省略する(図1参照。)。
【0038】
図示を省略しているが、第1の実施の形態の第1変形例に係る固体撮像装置は、高感度信号に関しては、高感度信号用カラム処理回路Qjhを固体撮像装置の画素アレイ部1の上部に設け、低感度信号に関しては、低感度信号用カラム処理回路Qjlを固体撮像装置の画素アレイ部1の下部に設けている点が、第1の実施の形態に係る固体撮像装置とは異なる。
【0039】
即ち、第1の実施の形態の第1変形例に係る固体撮像装置においては、高感度信号用カラム処理回路Qjh及び低感度信号用カラム処理回路Qjlの2つのカラム処理回路で、高感度信号と低感度信号とをそれぞれ独立に読み出すことが可能である。
【0040】
尚、高感度信号用カラム処理回路Qjh用の第1の水平シフトレジスタ(水平走査回路)と低感度信号用カラム処理回路Qjl用の第2の水平シフトレジスタ(水平走査回路)を別個に配置するレイアウト等、半導体チップ上のレイアウトは種々の選択の自由度があることは勿論である。
【0041】
<カラム処理回路の第2変形例>
本発明の第1の実施の形態の第2変形例に係る固体撮像装置は、第1の実施の形態に係る固体撮像装置の説明に用いた図1と同様に、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)を配列した画素アレイ部1の左辺部にはタイミング発生回路4を介して垂直シフトレジスタ(垂直走査回路)3が、右辺部の下辺側にはバイアス発生回路7が設けられている。画素アレイ部1の下辺部には水平シフトレジスタ(水平走査回路)2と、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmからなる信号処理部5が配置されているが、カラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmの構成が、図7に示すようなノイズキャンセル回路を備える点で第1の実施の形態に係る固体撮像装置とは異なる。
【0042】
即ち、第1の実施の形態に係る固体撮像装置では、第1電荷蓄積ダイオードAD1及び第2電荷蓄積ダイオードAD2の両方の信号を、高感度信号用水平アナログ出力線Hh及び低感度信号用水平アナログ出力線Hlの2本の水平アナログ出力線を用いて、信号処理部5の外部に読み出し、信号処理部5の外部で合成処理が可能なようにし、広ダイナミックレンジの信号を得る例を示したが、図7に示すように、第1の実施の形態の第2変形例に係る固体撮像装置のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmは、それぞれ1つの比較器92を有し、画素アレイ部1のそれぞれの列毎に比較器92によって高感度信号の振幅を判断し、比較器92の判断が基準値以上であれば、それぞれの列毎に、外部への読み出しを低感度信号に置き換えて読み出すようにし、列毎のサンプルホールドキャパシタを1個にし、水平アナログ出力線の本数を1本にしたものである。
【0043】
図7はj列のカラム処理回路Qjのノイズキャンセル回路を示すものであり、図1に示した画素アレイ部1のj列目の画素列X1j~Xnjの信号を垂直信号線Bjを介して読み出す。このため、j列目の垂直信号線Bjに一方の電極が接続された入力容量C1と、入力容量C1の他方の電極に一方の電極が接続された積分容量C2と、入力容量C1の他方の電極に入力端子が接続されたノイズキャンセルアンプ91とを備える。積分容量C2の他方の電極は、スイッチS3を介して第1基準電圧線VR1に接続されている。ノイズキャンセルアンプ91には、ノイズキャンセルアンプ91の入力端子と出力端子間を短絡可能なスイッチS1が、ノイズキャンセルアンプ91に並列に接続されている。ノイズキャンセルアンプ91の入力端子と積分容量C2の他方の電極間にはスイッチS2が接続されている。
【0044】
ノイズキャンセルアンプ91の出力端子は更に分岐し、一方の分岐はスイッチS4を介して置換型共通サンプルホールド容量C3の一方の電極に、他方の分岐は比較器92の第1入力端子に接続されている。比較器92の第2入力端子には、参照電圧VR2を供給する第2基準電圧線VR2に接続され、比較器92は、ノイズキャンセルアンプ91の出力と参照電圧VR2とを比較する。比較器92の出力端子は、第1AND回路93の第2入力端子に接続され、第1AND回路93の第1入力端子には、制御信号φc2が入力される。第1AND回路93の出力端子は、第2AND回路94の第2入力端子に接続され、第2AND回路94の第1入力端子には、制御信号φ4が入力される。第2AND回路94の出力が、サンプルホールド回路のスイッチS4のサンプルホールド信号φSHとなる。
【0045】
置換型共通サンプルホールド容量C3の一方の電極は、更にスイッチS6を介して水平アナログ出力線Haに接続されている。一方、比較器92の出力端子は、更にスイッチS7を介して水平1ビットディジタル出力線Hdに接続されている。スイッチS6及びスイッチS7には、水平シフトレジスタ(水平走査回路)2から水平選択信号SH(j)が与えられている。
【0046】
図7のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmを採用することにより、第1の実施の形態の第2変形例に係る固体撮像装置では、出力信号線の数を減らし、又固体撮像装置の周辺の読み出し回路の面積を削減することができる。
【0047】
尚、第1の実施の形態の第2変形例に係る固体撮像装置のそれぞれの画素Xijの構成は、第1の実施の形態に係る固体撮像装置と同様に、半導体基板(第1導電型半導体領域)21の上部に設けられた半導体光電変換素子(フォトダイオード)PD、第1電荷蓄積ダイオードAD1,第2電荷蓄積ダイオードAD2,第1電荷転送部(第1転送ゲート電極)31及び第2電荷転送部(第2転送ゲート電極)32を備える(図2参照。)。
【0048】
図7に示した第1の実施の形態の第2変形例に係る固体撮像装置のカラム処理回路Qjの動作を、図8に示すタイミング図を用いて説明する。図8では、上から順に、第i行目の画素行Xi1~Ximへの制御信号である垂直選択信号Si,リセット信号Ri,第1転送信号TX1i,第2転送信号TX2i,i行-j列の画素Xijの出力信号,スイッチS1を制御する制御信号φ1,スイッチS2を制御する制御信号φ2,スイッチS3を制御する制御信号φ3,第2AND回路94の制御信号φ4,スイッチS4を制御するサンプルホールド信号φSH,比較器92の制御信号φc1,第1AND回路93の制御信号φc2,比較器92の出力信号の時間的変化をそれぞれ示している。
【0049】
(a)先ず、i行のリセット信号Riをハイ(H)レベルにして、画素Xij内の第1浮遊拡散領域26及び第2浮遊拡散領域27の電位をリセットする。更に、スイッチS1を導通状態,スイッチS2を遮断状態,スイッチS3を導通状態とし、更にi行の垂直選択信号Siをハイレベルにすることにより、画素Xij内の第1浮遊拡散領域26及び第2浮遊拡散領域27のリセット状態の電位レベルを、垂直信号線Bjを介して図7の入力容量C1にサンプルする。
【0050】
(b)その後、スイッチS1を遮断状態,スイッチS2を導通状態,スイッチS3を遮断状態とし、図7の回路のノイズキャンセルアンプ91を増幅モードにする。次いで、第1転送信号TX1iを第1転送ゲート電極31に印加し、第1電荷蓄積ダイオードAD1の第2のn型表面埋込領域23から第1浮遊拡散領域26へ信号電子を転送する。その結果、第1浮遊拡散領域26の電位が変化し、ノイズキャンセルアンプ91の出力には、画素Xijの固定パターンノイズと、リセットノイズが除去された高感度信号が現れる。スイッチS4を導通状態とし、その後スイッチS4を遮断状態に戻すことにより、ノイズキャンセルアンプ91の出力を置換型共通サンプルホールド容量C3に記憶する。これにより高感度信号が、置換型共通サンプルホールド容量C3に記憶される。
【0051】
(c)再び、i行のリセット信号Riをハイ(H)レベルにして、画素Xij内の第1浮遊拡散領域26及び第2浮遊拡散領域27の電位をリセットする。更に、スイッチS1を導通状態,スイッチS2を遮断状態,スイッチS3を導通状態とし、更にi行の垂直選択信号Siをハイレベルにすることにより、画素Xij内の第1浮遊拡散領域26及び第2浮遊拡散領域27のリセット状態の電位レベルを、垂直信号線Bjを介して図7の入力容量C1にサンプルする。
【0052】
(d)その後、スイッチS1を遮断状態,スイッチS2を導通状態,スイッチS3を遮断状態とし、図7の回路のノイズキャンセルアンプ91を増幅モードにする。次いで、第2転送信号TX2iを第2転送ゲート電極32に印加し、第3のn型表面埋込領域24から第2浮遊拡散領域27へ信号電子を転送する。その結果、第2浮遊拡散領域27の電位が変化し、ノイズキャンセルアンプ91の出力には、画素Xijの固定パターンノイズと、リセットノイズが除去された低感度信号が現れる。
【0053】
(e)このタイミングでは、ノイズキャンセルアンプ91の出力は、スイッチS4が遮断状態であるので比較器92の第1入力端子に入力される。比較器92の第2入力端子には、第2基準電圧線VR2から参照電圧VR2が供給されているので、比較器92は、ノイズキャンセルアンプ91の出力と参照電圧VR2とを比較する。比較器92の出力は、第1AND回路93の第2入力端子に入力される。第1AND回路93の第1入力端子には、制御信号φc2が入力されるので、第1AND回路93により比較器92の出力と制御信号φc2との論理積の演算がなされる。第1AND回路93の出力は、第2AND回路94の第2入力端子に入力される。第2AND回路94の第1入力端子には、制御信号φ4が入力されるので、第2AND回路94により第1AND回路93の出力と制御信号φ4との論理積の演算がなされる。第2AND回路94の出力が、サンプルホールド回路のスイッチS4のサンプルホールド信号φSHとなる。図8に示すように、制御信号φc2が“1”、制御信号φ4が“1”のとき、比較器92の出力が“1”であれば、図8の破線で示したように、第1AND回路93の出力であるサンプルホールド信号信号φSHが“1”となり、スイッチS4が導通状態に変化し、第2電荷蓄積ダイオードAD2の電荷による信号が置換型共通サンプルホールド容量C3に記憶される。
【0054】
(f)水平読み出し期間に、j列目の水平選択信号SH(j)が与えられ、スイッチS6が導通状態になり,置換型共通サンプルホールド容量C3に記憶された高感度信号又は低感度信号のいずれかが、水平アナログ出力線Haを介して読み出される。同時にj列目の水平選択信号SH(j)は、スイッチS7を導通状態にして比較器92の出力コードを、水平1ビットディジタル出力線Hdを介して外部に読み出す。比較器92の出力コードは、出力されたアナログ信号が、第1電荷蓄積ダイオードAD1の信号(高感度信号)であるか、第2電荷蓄積ダイオードAD2の信号(低感度信号)であるかを区別するために必要で、水平1ビットディジタル出力線Hdを介して外部に読み出された後、外部の回路で、広ダイナミックレンジの画像を合成する際に利用される。
【0055】
<読み出し方法>
次に、図2及び図3の(a)部に示した画素Xijの構造を利用し、高感度信号と低感度信号を全画素X11~X1m;X21~X2m;・・・・・;Xi1~Xim;・・・・・;Xn1~Xnmから読み出す全体のタイミングについて図9~図16のタイミング図を用いて説明する。
【0056】
図9~図16は、第1電荷蓄積ダイオードAD1による高感度信号(H)と、第2電荷蓄積ダイオードAD2による低感度信号(L)を、MOS型固体撮像装置のローリングシャッタ動作に基づいて読み出す場合のタイミング図を示しており、図9~図16のタイミング図の横軸は時間である。説明の都合上、固体撮像装置の垂直方向の画素数nが5画素(n=5)の場合を示しているが、垂直方向の画素数nを任意の垂直画素数に拡張できることは自明である。又、垂直ブランキング期間や、無効画素読み出しの期間は考慮されていないが、これを挿入することは容易に行える。
【0057】
図9~図16のタイミング図において、Hは、高感度信号の蓄積と読み出し、Lは低感度信号の蓄積と読み出しのタイミングを示し、白枠は、蓄積の期間を示し、右上がりのハッチングで示した枠は読み出しの1水平周期の期間を表している。
【0058】
尚、図9~図16のタイミング図に示した高感度信号と低感度信号を、同じ水平読み出し周期(1H)の間に読み出す具体的な回路及び詳細なタイミングについては、図5及び図6を用いて先に説明した通りである。
【0059】
[第1読み出し方法]
図9は、高感度信号と低感度信号とを同じ水平読み出し期間(1H)に読み出す場合の蓄積の期間(蓄積時間)と読み出しの期間のそれぞれのタイミングを、第1番目の行(i行目)の画素から順に第5番目の行(i+4行目)の画素の画素まで示している。
[第2読み出し方法]
信号の蓄積時間によって、固体撮像装置の感度を調整するため、図10に示すように、高感度信号、低感度信号のそれぞれに対して蓄積時間を短くした電子シャッタ動作が行えることは明らかである。電子シャッタ動作は、図2に示した電圧読み出し用バッファアンプAijのリセットトランジスタTRijの動作を制御して実現できる。即ち、リセットトランジスタTRijのリセットゲート電極にリセット信号Riとして高い電圧を印加しリセットトランジスタTRijのゲートを開きっぱなしにし、このタイミングで、第1転送信号TX1iを第1転送ゲート電極31に印加し、更に第2転送信号TX2iを第2転送ゲート電極32に印加し、第2のn型表面埋込領域23及び第3のn型表面埋込領域24に蓄積された電荷をそれぞれ吐き出し、第2のn型表面埋込領域23及び第3のn型表面埋込領域24をリセットする期間を調整すれば良い。
【0060】
図2及び図3の(a)部に示した画素Xijでは、光電流の流入路の幅の比によって第1電荷蓄積ダイオードAD1及び第2電荷蓄積ダイオードAD2の信号の感度比を変える構造を示した。しかし、図2及び図3の(a)部に示した画素Xijの構造だけでは、高感度信号と低感度信号の比率を非常に大きくとりたい場合には、この方法だけでは十分ではない。そこで、図10に示すようにリセットトランジスタTRijを用いた電子シャッタ動作によって、蓄積時間の比率によって更に感度比を変え、更にタイミングレンジの拡大が図れる。
【0061】
[第3読み出し方法]
図10のタイミング図では、高感度信号と低感度信号の蓄積期間が異なるため、2つの信号の同時性が失われ、動きの速い被写体に対しては歪みを生じやすい。そこで、この問題を解決する読み出し方法を図11のタイミング図に示す。
【0062】
図11のタイミング図に示す読み出し方法では、固体撮像装置の全画素X11~X1m;X21~X2m;・・・・・;Xi1~Xim;・・・・・;Xn1~Xnmの信号の読み出しのための時間を短縮し、高速に動作を行う。即ち、図11のタイミング図に示す読み出し方法では、図9のタイミング図に示す読み出し方法の場合の4倍の速度で読むことが可能である。つまり、図11のタイミング図に示す読み出し方法では、低感度信号のみに関して、1フレームの期間に、短時間の蓄積後、複数回読み出すことが可能であり、図11のタイミング図には、4回読み出す場合が例示されている。これらの複数回に亘って読み出された短時間蓄積信号は、A/D変換後、ディジタル領域で加算する。
【0063】
図11のタイミング図に示す読み出し方法によって、低感度信号の単位蓄積時間を短くして、高感度信号との感度比を高めながら、更に複数回読み出して外部で合成することで、低感度信号の信号対雑音比を高くすることができる。又、図11のタイミング図に示す読み出し方法おいては、加算によって、信号の蓄積が全フレーム周期に亘って行われたのと等価になり、高感度信号と低感度信号の同時性が保たれる。
【0064】
[第4読み出し方法]
図12のタイミング図に示す読み出し方法は、図11のタイミング図に示す読み出し方法を基礎として、更に2つの信号の感度比を大きくとるために、低感度信号のみに対して電子シャッタ動作による短時間蓄積動作を加えたものである。この場合、図11のタイミング図に示す読み出し方法に比べて、高感度信号と低感度信号の完全なる同時性は保たれなくなるものの、低感度信号に付いては、4回の信号の加算により、1フレームに亘って平均化されるため、図11のタイミング図の場合に比べて同時性が改善される。
【0065】
[第5読み出し方法]
図13のタイミング図に示す読み出し方法は、図12のタイミング図に示す低感度信号を1フレーム周期内で、複数回読み出す場合に、低感度信号に対して蓄積時間を短くするリセット動作を加えた読み出し方法を基礎にして、高感度信号に関しても電子シャッタ動作により、蓄積時間を短くする場合の読み出しのタイミングを示している。このように、高感度信号の蓄積時間を短くする場合には、その期間に応じて低感度側の蓄積及び読み出しの期間をほぼ同じ時間帯に行われる成分のみ読みだすようにすることができる。図13のタイミング図に示す読み出し方法では、低感度信号の単位蓄積時間を短くして、後半の2つの低感度信号のみを読み出している。
[第6読み出し方法]
図14のタイミング図に示す読み出し方法は、低感度信号を1フレームの中で複数回に亘って読みだす際、それぞれ異なる蓄積時間で信号を読み出す場合を示している。例えば、1種類の蓄積時間の信号だけで画像を構成する場合に比べて、1000倍程度のダイナミックレンジの拡大を行う場合、2種類の感度の信号だけで広ダイナミックレンジの画像を合成すると、合成画像の信号対雑音比が大きく低下する領域が生じる。この問題は、複数の異なる蓄積時間の信号、即ち複数の感度の信号を合成することで避けることができる。図14のタイミング図は、低感度信号に対して、長い蓄積時間の信号を先に読み出すようにしているが、その順序は任意に選択することができる。
【0066】
[第7読み出し方法]
図15のタイミング図に示す読み出し方法は、図12のタイミング図に示す低感度信号を1フレーム周期内で、複数回読み出す場合に、低感度信号に対して蓄積時間を短くするリセット動作を加えた読み出し方法に対して、高感度信号と低感度信号を同じ水平読み出し周期の中で読みだすことを避ける場合のタイミングを示している。
【0067】
図15のタイミング図に示す読み出し方法では、高感度信号を読み出すタイミングでは、低感度信号の読み出しを行わないようにし、1水平周期内では、高感度信号と低感度信号のいずれか一方を読み出す。これによって、固体撮像装置の外部に読み出される信号出力の数を1つにすることができ、又読み出し回路も、図5、図7に比べて簡素化され、一般的なMOS型固体撮像装置の読み出し回路を用いることができる。このとき、低感度信号については、第2転送ゲート電極32に印加する第2転送信号TX2iを操作することによって、又高感度信号については、第1転送ゲート電極31に印加する第1転送信号TX1iを操作することによってフォトダイオードPDからの電荷転送を行い、読み出しが行われる。
【0068】
[第8読み出し方法]
図16のタイミング図に示す読み出し方法は、図14のタイミング図に示す複数の異なる蓄積時間で信号を読み出す読み出し方法に対して、高感度信号と低感度信号を同じ水平読み出し周期の中で読みだすことを避ける方法を示している。
【0069】
図16のタイミング図に示す読み出し方法では、高感度信号を読み出すタイミングでは、低感度信号の読み出しを行わないようにし、且つ低感度信号を複数の異なる蓄積時間とすることで、1水平周期内では、高感度信号と低感度信号のいずれか一方を読み出す。これによって、固体撮像装置の外部に読み出される信号出力の数を1つにすることができ、又読み出し回路も、図5、図7に比べて簡素化され、一般的なMOS型固体撮像装置の読み出し回路を用いることができる。このとき、低感度信号については、第2転送ゲート電極32に印加する第2転送信号TX2iを操作することによって、又高感度信号については、第1転送ゲート電極31に印加する第1転送信号TX1iを操作することによってフォトダイオードPDからの電荷転送を行い、読み出しが行われる。
【0070】
(第2の実施の形態)
本発明の第2の実施の形態に係る固体撮像装置は、その全体構成の図示を省略するが、第1の実施の形態に係る固体撮像装置の説明に用いた図1と同様に、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)を配列した画素アレイ部1の左辺部にはタイミング発生回路4を介して垂直シフトレジスタ(垂直走査回路)3が、右辺部の下辺側にはバイアス発生回路7が設けられ、画素アレイ部1の下辺部には水平シフトレジスタ(水平走査回路)2と、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmからなる信号処理部5が配置されているが、画素アレイ部1を構成する画素Xijの構造が第1の実施の形態に係る固体撮像装置とは異なる。
【0071】
即ち、図17にその断面構造を、図18に対応する平面構造を示すように、第2の実施の形態に係る固体撮像装置は、図2及び図3の(a)部に示した第1の実施の形態に係る固体撮像装置の画素Xijにおいて第2電荷蓄積ダイオードAD2への電荷の流入を制御するMOSゲートである電荷流入制御ゲート37を設けた構造に対応する。
【0072】
具体的には、図17及び図18に示すように、フォトダイオードPDの左側には第1電荷蓄積ダイオードAD1がフォトダイオードPDに接して配置され、右側には第2電荷蓄積ダイオードAD2がフォトダイオードPDから離間して配置されている。第1電荷蓄積ダイオードAD1は、フォトダイオードPDを構成している第1のn型表面埋込領域22の左側に接触した第2のn型表面埋込領域23と、この第2のn型表面埋込領域23の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。第2電荷蓄積ダイオードAD2は、フォトダイオードPDを構成している第1のn型表面埋込領域22の右側にp型半導体基板(第1導電型半導体領域)21の一部を挟み配置された第3のn型表面埋込領域28と、この第3のn型表面埋込領域28の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。第2のn型表面埋込領域23及び第3のn型表面埋込領域28は、それぞれ不純物密度5×1016cm-3~1×1019cm-3程度の比較的高濃度のn型半導体領域である。第2のn型表面埋込領域23の上部には、p型ピニング層25がフォトダイオードPDの上部から左に延在している。第3のn型表面埋込領域28の上部には、p型ピニング層29が配置されている。p型ピニング層25及びp型ピニング層29は、表面でのキャリアの生成を抑制する層であるが、ダーク電流が問題とならない用途(応用)等では、p型ピニング層25及びp型ピニング層29を省略しても構わない。
【0073】
第1のn型表面埋込領域22と第3のn型表面埋込領域28との間に挟まれたp型半導体基板(第1導電型半導体領域)21の一部の上に、電荷流入制御ゲート37が形成されている。したがって、第1のn型表面埋込領域22をソース領域、第3のn型表面埋込領域28をドレイン領域、第1のn型表面埋込領域22と第3のn型表面埋込領域28との間に挟まれたp型半導体基板(第1導電型半導体領域)21の表面をチャネル領域、電荷流入制御ゲート37をMOSゲートとする電荷流入制御用MOSトランジスタが形成されている。
【0074】
図19は、図17において一点鎖線で示したP-P面で、第1浮遊拡散領域26、第2のn型表面埋込領域23、第1のn型表面埋込領域22、第3のn型表面埋込領域28、第2浮遊拡散領域27を切る断面におけるポテンシャル図であり、電荷(電子)を黒丸で示している。図19の中央部が電荷分配電位障壁CDBとなる第1のn型表面埋込領域22の伝導帯端のポテンシャル分布であり、その左側に第1のポテンシャル井戸PW1が示され、更に第1のポテンシャル井戸PW1の左側に、右上がりのハッチングで示した第1浮遊拡散領域26のポテンシャル井戸が示されている。第1のポテンシャル井戸PW1と第1浮遊拡散領域26のポテンシャル井戸との間の矩形の電位障壁は、第1転送ゲート電極31直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。同様に、電荷分配電位障壁CDBの右側に第2のポテンシャル井戸PW2が示され、更に第2のポテンシャル井戸PW2の右側に、右上がりのハッチングで示した第2浮遊拡散領域27のポテンシャル井戸が示されている。第2のポテンシャル井戸PW2と第2浮遊拡散領域27のポテンシャル井戸との間の矩形の電位障壁は、第2転送ゲート電極32直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。
【0075】
電荷分配電位障壁CDBの右側と第2のポテンシャル井戸PW2との間のポテンシャルの高さが電荷流入制御ゲート37に印加する電荷流入制御信号SPにより制御される。即ち、電荷分配電位障壁CDBの第2のポテンシャル井戸に面した肩部のポテンシャルが、ゲート絶縁膜を介して電荷流入制御信号SPにより静電的に制御される。電荷流入制御ゲート37に印加する電荷流入制御信号SPとして高い電圧を与えることで、図19の(a)部に示すように、フォトダイオードPDから、第2電荷蓄積ダイオードAD2への電位障壁が下がり、光電流の一部が第3のn型表面埋込領域28へ流入する。
【0076】
一方、電荷流入制御ゲート37に印加する電荷流入制御信号SPに低い電位を与えると、図19の(b)部に示すように、電荷分配電位障壁CDBの右側と第2のポテンシャル井戸PW2との間の電荷流入制御ゲート37の直下のp型半導体基板(第1導電型半導体領域)21の表面の電位障壁が高くなり、光電流は、第1電荷蓄積ダイオードAD1にのみ流入する。
【0077】
第1電荷蓄積ダイオードAD1の電位井戸が電荷でいっぱいになったときには、第1浮遊拡散領域26に電荷が流れ出すように、第1転送ゲート電極31に印加する第1転送信号TX1iの電位を設定する。これにより、第1電荷蓄積ダイオードAD1が電荷でいっぱいになっても、第2電荷蓄積ダイオードAD2側に電荷が溢れ出さないようにできる。又、第2電荷蓄積ダイオードAD2が電荷でいっぱいになったときも、第2浮遊拡散領域27に流れ出すように第2転送ゲート電極32に印加する第2転送信号TX2iの電位を設定しておく。
【0078】
第2の実施の形態に係る固体撮像装置においては、電荷流入制御ゲート37の直下のチャネル領域に起因する暗電流が発生する可能性がある。これを抑えるため、電荷流入制御信号SPを電荷流入制御ゲート37に印加して第2の電荷蓄積ダイオードAD2に電荷を流入させる場合には、電荷流入制御ゲート37に例えば1V程度の正の電圧、電荷流入制御ゲート37を閉じて、第1の電荷蓄積ダイオードAD1に電荷を流入させる場合には、電荷流入制御ゲート37に-1V程度の負電圧を与えて動作させるようにすれば良い。電荷流入制御信号SP=-1Vを与えることで、電荷流入制御ゲート37直下のチャネル領域には、高濃度にホールが蓄積され、暗電流の発生を抑えることができる。これによって、第2の実施の形態に係る固体撮像装置においては、特に高感度側の信号(低照度領域で利用)に対し暗電流を低減できる。
【0079】
尚、第1転送信号TX1i及び第2転送信号TX2iの電位に関しても、電荷蓄積時に-1V程度の負電圧を与えて動作させることも可能であり、暗電流の低減等に効果がある。但し、蓄積の途中で第1転送信号TX1i及び第2転送信号TX2iの電位を-1Vとし、電荷流入制御ゲート37にも-1Vを与えると,第1のポテンシャル井戸PW1の両側における電位障壁の差及び第2のポテンシャル井戸PW2の両側における電位障壁の差が無くなってしまうので、電荷流入制御ゲート37にも-1Vを与える場合には、第1転送信号TX1i及び第2転送信号TX2iの電位は、例えば-0.5V程度と、第1転送信号TX1i及び第2転送信号TX2iの電位より少し少なめの電位を与えるのが好ましい。
【0080】
第1電荷蓄積ダイオードAD1に蓄積される電荷の光に対する感度と、第2電荷蓄積ダイオードAD2に蓄積される電荷の光に対する感度の比は、第2電荷蓄積ダイオードAD2への流れ出しを制御するMOSトランジスタのチャネル幅によっても変えられるが、電荷流入制御信号SPを電荷流入制御ゲート37に印加している時間によっても変えることができる。
【0081】
全体の蓄積時間TF に対して、電荷流入制御ゲート37に高電位の電荷流入制御信号SPを与えて電位障壁をなくして第2電荷蓄積ダイオードAD2に電荷が流れ出すようにした時間Tspとの比をTsp/TF とし、第2電荷蓄積ダイオードAD2に蓄積される電荷QD2の第1電荷蓄積ダイオードAD1に蓄積される電荷QD1と第2電荷蓄積ダイオードAD2に蓄積される電荷QD2の和(=QD1+QD2)に対する比をRとすると、第1電荷蓄積ダイオードAD1に蓄積される電荷QD1、及び第2電荷蓄積ダイオードAD2に蓄積される電荷QD2は、Iphを光電流として、それぞれ次式で与えられる:
D1=TF ph-RTSPph (1)
D2=RTSPph (2)
比Rは、電荷流入制御ゲート37に高電位の電荷流入制御信号SPが印加されたとき流れ出す電荷の、蓄積時間TF において蓄積される全電荷に対する「分配率」を意味する。分配率Rや、第2電荷蓄積ダイオードAD2への電荷が流れ出す時間Tspを調整して、図4の(b)部に示すように第2電荷蓄積ダイオードAD2に蓄積される電荷QD2が、光強度が強いときに有意な信号として寄与するようにすることができる。
【0082】
図18では、第2の実施の形態に係る固体撮像装置の画素Xijの平面構造として、第1のn型表面埋込領域22の平面パターンを段差部のある多角形(12角形)で示しているが、第1のn型表面埋込領域22の平面パターンが第2のn型表面埋込領域23の平面パターンと重畳する部分に位置する第1のn型表面埋込領域22の左辺の幅W21よりも、第1のn型表面埋込領域22の平面パターンが第3のn型表面埋込領域28に対向する部分に位置する第1のn型表面埋込領域22の右辺の幅W22を狭くしている。即ち、図18に示した平面図上、第1電荷蓄積ダイオードAD1への流入する電荷の流入路の幅W21を、電荷流入制御ゲート37のゲート幅W22よりも短くしている。図18に示した平面パターンの構造を採用することで、電荷流入制御ゲート37に高電位の電荷流入制御信号SPを印加して電荷流入制御ゲート37直下の電位障壁をなくして、第2電荷蓄積ダイオードAD2へ電荷を流入させる場合には、フォトダイオードPDで発生した電荷(電子)の大部分が、第2電荷蓄積ダイオードAD2側に効率よく流入する電位分布が実現できる。
【0083】
即ち、第2の実施の形態に係る固体撮像装置の画素Xijの構造によれば、フォトダイオードPDから第1電荷蓄積ダイオードAD1及び第2電荷蓄積ダイオードAD2への分配率Rを大きくできるので、分配率Rの画素毎のばらつきの影響を抑制できる。
【0084】
第2の実施の形態に係る固体撮像装置の信号読み出し方法を、図20のタイミング図を用いて説明する。図20のタイミング図は、電荷流入制御信号SPの電位をある一定周期毎に繰り返し高電位に設定し、TSP/TF =1/4にしている場合の例である。図20において、電荷流入制御信号SP(i)は、固体撮像装置のi行目に与える電荷流入制御信号SPの信号波形であり、S(i)は、i行目の読み出しのための垂直選択信号を示している(i=1,2,3,・・・・・,N-1,N)。このように、同じ行の画素については、同じ電荷流入制御信号SP信号を与えることができる。図20のタイミング図のようにすることで、図11から図16に示すような高速の信号読み出し動作を用いなくても、低感度信号の信号蓄積時間を相対的に短くしながら、高感度信号と蓄積同時性をほぼ保つことができる。図20では、電荷流入制御信号SP(i)及び垂直選択信号S(i)のパルス幅は、1水平読み出し周期に一致している。図20のタイミング図のようにすることで、電荷流入制御信号SP信号を繰り返し与えることによって生じるスイッチングノイズの影響をなくすことができる。
【0085】
(第3の実施の形態)
本発明の第3の実施の形態に係る固体撮像装置は、その全体構成の図示を省略するが、第1及び第2の実施の形態に係る固体撮像装置の説明に用いた図1と同様に、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)を配列した画素アレイ部1の左辺部にタイミング発生回路4を介して垂直シフトレジスタ(垂直走査回路)3が、右辺部の下辺側にバイアス発生回路7が設けられ、画素アレイ部1の下辺部には水平シフトレジスタ(水平走査回路)2と、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmからなる信号処理部5が配置されている。
【0086】
しかし、第3の実施の形態に係る固体撮像装置では、図21及び図22に示すように、画素アレイ部1を構成する画素Xijの構造が第2の実施の形態に係る固体撮像装置で説明した第2電荷蓄積ダイオードAD2側への電荷の流入を制御する電荷流入制御ゲートに加え、更に、第1電荷蓄積ダイオードAD1側へ流入する電荷に対しても、その流入を制御する高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38を設けている(第3の実施の形態に係る固体撮像装置では、第2電荷蓄積ダイオードAD2側への電荷の流入を制御する電荷流入制御ゲートを、高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38と区別するために、「低感度電荷流入制御ゲート(第1電荷流入制御ゲート)37」と呼ぶ。)。
【0087】
即ち、第3の実施の形態に係る固体撮像装置の画素Xijは、図21及び図22に示すように、フォトダイオードPDの左側には第1電荷蓄積ダイオードAD1がフォトダイオードPDから離間して配置され、右側には第2電荷蓄積ダイオードAD2がフォトダイオードPDから離間して配置されている。第1電荷蓄積ダイオードAD1は、フォトダイオードPDを構成している第1のn型表面埋込領域22の左側にp型半導体基板(第1導電型半導体領域)21の一部を挟み配置された第2のn型表面埋込領域18と、この第2のn型表面埋込領域18の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。
【0088】
第2電荷蓄積ダイオードAD2は、フォトダイオードPDを構成している第1のn型表面埋込領域22の右側にp型半導体基板(第1導電型半導体領域)21の一部を挟み配置された第3のn型表面埋込領域28と、この第3のn型表面埋込領域28の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。第2のn型表面埋込領域18及び第3のn型表面埋込領域28は、それぞれ不純物密度5×1016cm-3~1×1019cm-3程度の比較的高濃度のn型半導体領域である。第2のn型表面埋込領域18の上部には、p型ピニング層19が、第3のn型表面埋込領域28の上部には、p型ピニング層29が配置されている。ダーク電流が問題とならない場合は、p型ピニング層19、p型ピニング層25及びp型ピニング層29を省略しても構わない。
【0089】
第1のn型表面埋込領域22と第2のn型表面埋込領域18との間に挟まれたp型半導体基板(第1導電型半導体領域)21の一部の上に、高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38が形成されている。したがって、第1のn型表面埋込領域22をソース領域、第2のn型表面埋込領域18をドレイン領域、第1のn型表面埋込領域22と第2のn型表面埋込領域18との間に挟まれたp型半導体基板(第1導電型半導体領域)21の表面をチャネル領域、高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38をMOSゲートとする高感度電荷流入制御用MOSトランジスタが形成されている。一方、第1のn型表面埋込領域22と第3のn型表面埋込領域28との間に挟まれたp型半導体基板(第1導電型半導体領域)21の一部の上に、低感度電荷流入制御ゲート(第1電荷流入制御ゲート)37が形成されている。したがって、第1のn型表面埋込領域22をソース領域、第3のn型表面埋込領域28をドレイン領域、第1のn型表面埋込領域22と第3のn型表面埋込領域28との間に挟まれたp型半導体基板(第1導電型半導体領域)21の表面をチャネル領域、低感度電荷流入制御ゲート(第1電荷流入制御ゲート)37をMOSゲートとする低感度電荷流入制御用MOSトランジスタが形成されている。
【0090】
図23は、図21において一点鎖線で示したP-P面で、第1浮遊拡散領域26、第2のn型表面埋込領域18、第1のn型表面埋込領域22、第3のn型表面埋込領域28、第2浮遊拡散領域27を切る断面におけるポテンシャル図であり、電荷(電子)を黒丸で示している。図23の中央部が電荷分配電位障壁CDBとなる第1のn型表面埋込領域22の伝導帯端のポテンシャル分布であり、その左側に第1のポテンシャル井戸PW1が示され、更に第1のポテンシャル井戸PW1の左側に、右上がりのハッチングで示した第1浮遊拡散領域26のポテンシャル井戸が示されている。第1のポテンシャル井戸PW1と第1浮遊拡散領域26のポテンシャル井戸との間の矩形の電位障壁は、第1転送ゲート電極31直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分
布に相当する。同様に、電荷分配電位障壁CDBの右側に第2のポテンシャル井戸PW2が示され、更に第2のポテンシャル井戸PW2の右側に、右上がりのハッチングで示した第2浮遊拡散領域27のポテンシャル井戸が示されている。第2のポテンシャル井戸PW2と第2浮遊拡散領域27のポテンシャル井戸との間の矩形の電位障壁は、第2転送ゲート電極32直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。
【0091】
電荷分配電位障壁CDBの左側と第1のポテンシャル井戸PW1との間のポテンシャルの高さが高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38に印加する高感度電荷流入制御信号SP1により制御される。即ち、図23の電荷分配電位障壁CDBの第1のポテンシャル井戸に面した肩部のポテンシャルが、ゲート絶縁膜を介して高感度電荷流入制御信号SP1により静電的に制御される。
【0092】
一方、電荷分配電位障壁CDBの右側と第2のポテンシャル井戸PW2との間のポテンシャルの高さが低感度電荷流入制御ゲート(第1電荷流入制御ゲート)37に印加する低感度電荷流入制御信号SP2により制御される。即ち、電荷分配電位障壁CDBの第2のポテンシャル井戸に面した肩部のポテンシャルが、ゲート絶縁膜を介して低感度電荷流入制御信号SP2により静電的に制御される。
【0093】
したがって、高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38に印加する高感度電荷流入制御信号SP1として低い正電位又は負電位を与え、低感度電荷流入制御ゲート(第1電荷流入制御ゲート)37に印加する低感度電荷流入制御信号SP2として高い正電位を与えることで、図23の(a)部に示すように、高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38の直下のp型半導体基板(第1導電型半導体領域)21の表面の電位障壁を高くし、同時に、フォトダイオードPDから、第2電荷蓄積ダイオードAD2への電位障壁を下げ、光電流の一部を第3のn型表面埋込領域28へ流入させる。第2の実施の形態に係る固体撮像装置において説明したように、高感度電荷流入制御信号SP1=-1V程度の負電位を与えることで、高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38直下のチャネル領域には、高濃度にホールが蓄積され、暗電流の発生を抑えることができる。
【0094】
逆に、高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38に印加する高感度電荷流入制御信号SP1として高い正電位を与え、低感度電荷流入制御ゲート(第1電荷流入制御ゲート)37に印加する低感度電荷流入制御信号SP2に低い電位又は負電位を与えると、図23の(b)部に示すように、高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38の直下のp型半導体基板(第1導電型半導体領域)21の表面の電位障壁が高くなり、低感度電荷流入制御ゲート(第1電荷流入制御ゲート)37の直下のp型半導体基板(第1導電型半導体領域)21の表面の電位障壁が下がり、光電流は、第1電荷蓄積ダイオードAD1にのみ流入する。低感度電荷流入制御信号SP2=-1V程度の負電位を与えることで、低感度電荷流入制御ゲート(第1電荷流入制御ゲート)37直下のチャネル領域には、高濃度にホールが蓄積され、暗電流の発生を抑えることができる。これによって、第3の実施の形態に係る固体撮像装置においては、特に高感度側の信号(低照度領域で利用)に対し暗電流を低減できる。
【0095】
第1電荷蓄積ダイオードAD1の電位井戸が電荷でいっぱいになったときには、第1浮遊拡散領域26に電荷が流れ出すように、第1転送ゲート電極31に印加する第1転送信号TX1iの電位を設定する。これにより、第1電荷蓄積ダイオードAD1が電荷でいっぱいになっても、第2電荷蓄積ダイオードAD2側に電荷が溢れ出さないようにできる。又、第2電荷蓄積ダイオードAD2が電荷でいっぱいになったときも、第2浮遊拡散領域27に流れ出すように第2転送ゲート電極32に印加する第2転送信号TX2iの電位を設定しておく。
【0096】
このように高感度電荷流入制御信号SP1と低感度電荷流入制御信号SP2を逆位相、即ち、高感度電荷流入制御信号SP1の電位が高いときは、低感度電荷流入制御信号SP2の電位を低くし、高感度電荷流入制御信号SP1の電位が低いときは、低感度電荷流入制御信号SP2の電位を高くするように信号を加えることで、フォトダイオードPDで発生した光電子の第1電荷蓄積ダイオードAD1又は第2電荷蓄積ダイオードAD2への流入を完全にコントロールでき、式(1)及び(2)における分配率Rをほぼ1にすることができる。
【0097】
図22では、第3の実施の形態に係る固体撮像装置の画素Xijの平面構造として、第1のn型表面埋込領域22の平面パターンを段差部のある多角形(12角形)で示しているが、第1のn型表面埋込領域22の平面パターンが第2のn型表面埋込領域23の平面パターンと重畳する部分に位置する第1のn型表面埋込領域22の左辺の幅と、第1のn型表面埋込領域22の平面パターンが第3のn型表面埋込領域28に対向する部分に位置する第1のn型表面埋込領域22の右辺の幅とを等しくしても、高感度電荷流入制御ゲート(第2電荷流入制御ゲート)38に印加する高感度電荷流入制御信号SP1の電位と、低感度電荷流入制御ゲート(第1電荷流入制御ゲート)37に印加する低感度電荷流入制御信号SP2の電位を制御することで、フォトダイオードPDから第1電荷蓄積ダイオードAD1及び第2電荷蓄積ダイオードAD2への分配率Rをほぼ1に近い大きな値にできるので、分配率Rの画素毎のばらつきの影響を抑制できる。
【0098】
(第4の実施の形態)
図2に示した第1の実施の形態に係る固体撮像装置、図17に示した第2の実施の形態に係る固体撮像装置、或いは、図21に示した第3の実施の形態に係る固体撮像装置では、電荷を検出する第1浮遊拡散領域26を高感度信号用浮遊拡散領域、第2浮遊拡散領域27を低感度信号用浮遊拡散領域とし、コンタクトプラグ35及びコンタクトプラグ35を介して、第1浮遊拡散領域26及び第2浮遊拡散領域27には、共通の電圧読み出し用バッファアンプAijのリセットトランジスタTRijのソース電極が接続されている。
【0099】
更に、図2、図17及び図21に示すように、第1浮遊拡散領域26及び第2浮遊拡散領域27にはコンタクトプラグ35及びコンタクトプラグ35を介して、共通の信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極が接続されている。信号読み出しトランジスタ(増幅トランジスタ)TAijのドレイン電極は電源VDDに接続され、ソース電極は画素選択用の共通のスイッチングトランジスタTSijのドレイン電極に接続されている。共通の画素選択用のスイッチングトランジスタTSijのソース電極は、j列の垂直信号線Bjに接続され、ゲート電極にはi行の水平ラインの垂直選択信号Siが垂直シフトレジスタ(垂直走査回路)3に駆動されてタイミング発生回路4から与えられる。
【0100】
本発明の第4の実施の形態に係る固体撮像装置は、図17に示した第3の実施の形態に係る固体撮像装置の画素Xijと同様な画素Xijの構造であるが、図24に示すようにコンタクトプラグ35を介して、第1浮遊拡散領域26には、第1電圧読み出し用バッファアンプAij1の第1リセットトランジスタTRij1のソース電極が接続されている。更に、第1浮遊拡散領域26にはコンタクトプラグ35を介して、第1電圧読み出し用バッファアンプAij1を構成する第1信号読み出しトランジスタ(増幅トランジスタ)TAij1のゲート電極が接続されている。第1信号読み出しトランジスタTAij1のドレイン電極は電源VDDに接続され、ソース電極は画素選択用の第1スイッチングトランジスタTSij1のドレイン電極に接続されている。第1スイッチングトランジスタTSij1のソース電極は、j列の第1垂直信号線Bj1に接続され、ゲート電極にはi行の水平ラインの垂直選択信号Siが垂直シフトレジスタ(垂直走査回路)3に駆動されてタイミング発生回路4から与えられる。第1垂直信号線Bj1には、共通の負荷となる第1定電流トランジスタTLNj1が接続され,第1電圧読み出し用バッファアンプAij1と,第1定電流トランジスタTLNj1とによって,第1ソースフォロワ回路が形成され、第1ソースフォロワ回路の出力Voutj1がカラム処理回路Qjに読み出される。第1電圧読み出し用バッファアンプAij1の画素選択用の第1スイッチングトランジスタTSij1のゲート電極にi行の垂直選択信号Siをハイレベル(Si=“1”)にする信号を印加してスイッチングトランジスタTSij1を導通させ、且つ、第1定電流トランジスタTLNj1のゲート電極に、バイアス発生回路7(図1参照。)から一定電圧Vb1を印加することにより、第1信号読み出しトランジスタ(増幅トランジスタ)TAij1で増幅された第1浮遊拡散領域26に蓄積された電荷(第1電荷蓄積ダイオードAD1の信号)を第1ソースフォロワ回路の出力Voutj1として画素アレイ部1の外に読み出す。
【0101】
一方、図24に示すようにコンタクトプラグ36を介して、第2浮遊拡散領域27には、第1電圧読み出し用バッファアンプAij1とは独立した別個な回路として、第2電圧読み出し用バッファアンプAij2の第2リセットトランジスタTRij2のソース電極が接続されている。更に、第2浮遊拡散領域27にはコンタクトプラグ36を介して、第2電圧読み出し用バッファアンプAij2を構成する第2信号読み出しトランジスタTAij2のゲート電極が接続されている。第2信号読み出しトランジスタTAij2のドレイン電極は電源VDDに接続され、ソース電極は第2スイッチングトランジスタTSij2のドレイン電極に接続されている。第2スイッチングトランジスタTSij2のソース電極は、j列の第2垂直信号線Bj2に接続され、ゲート電極にはi行の水平ラインの垂直選択信号Siが垂直シフトレジスタ3から与えられる。第2垂直信号線Bj2には、共通の負荷となる第2定電流トランジスタTLNj2が接続され,第2電圧読み出し用バッファアンプAij2と,第2定電流トランジスタTLNj2とによって,第2ソースフォロワ回路が形成され、第2ソースフォロワ回路の出力Voutj2がカラム処理回路Qjに読み出される。第2電圧読み出し用バッファアンプAij2の画素選択用の第2スイッチングトランジスタTSij2のゲート電極にi行の垂直選択信号Siをハイレベル(Si=“1”)にする信号を印加してスイッチングトランジスタTSij2を導通させ、且つ、第2定電流トランジスタTLNj2のゲート電極に、バイアス発生回路7(図1参照。)から一定電圧Vb2を印加することにより、第2信号読み出しトランジスタ(増幅トランジスタ)TAij2で増幅された第2浮遊拡散領域27に蓄積された電荷(第2電荷蓄積ダイオードAD2の信号)を第2ソースフォロワ回路の出力Voutj2として画素アレイ部1の外に読み出す。第2定電流トランジスタTLNj2のゲート電極に印加される一定電圧Vb2と、第1定電流トランジスタTLNj1のゲート電極に印加される一定電圧Vb1とは、同一の電圧でよい。
【0102】
本発明の第4の実施の形態に係る固体撮像装置では、第1浮遊拡散領域26と第2浮遊拡散領域27が別個な回路として分離されているため、低感度信号を読み出す際に、低感度電荷流入制御信号SP2によりフォトダイオードPDからの光電流の流入を防ぐことができ、非常に明るい信号を読み出す際の黒反転を避けるのに有効である。
【0103】
本発明の第4の実施の形態に係る固体撮像装置では、1画素のトランジスタ数が増えるが、例えば、上下に隣接したi-1行の画素X(i-1)jと画素Xijにおいて、高感度信号に対しては、第1浮遊拡散領域26、第1リセットトランジスタTR(i-1)j1、第1信号読み出しトランジスタTA(i-1)j1、第1スイッチングトランジスタTS(i-1)j1と、対応する第1浮遊拡散領域26、第1リセットトランジスタTRij1、第1信号読み出しトランジスタTAij1、第1スイッチングトランジスタTSij1とを共有化し、低感度信号に対しては、第2浮遊拡散領域27、第2リセットトランジスタTR(i-1)j2、第2信号読み出しトランジスタTA(i-1)j2、第2スイッチングトランジスタTS(i-1)j2と、対応する第2浮遊拡散領域27、第2リセットトランジスタTRij2、第2信号読み出しトランジスタTAij2、第2スイッチングトランジスタTSij2とを共有化することで、1画素あたりのトランジスタ数の増加を抑えることができる。
【0104】
本発明の第4の実施の形態に係る固体撮像装置は、その全体構成の図示を省略するが、第1~第3の実施の形態に係る固体撮像装置の説明に用いた図1と同様に、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)を配列した画素アレイ部1の左辺部にタイミング発生回路4を介して垂直シフトレジスタ(垂直走査回路)3が、右辺部の下辺側にバイアス発生回路7が設けられ、画素アレイ部1の下辺部には水平シフトレジスタ(水平走査回路)2と、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmからなる信号処理部5が配置されており、それらの重複した説明は省略する。
【0105】
(第5の実施の形態)
本発明の第5の実施の形態に係る固体撮像装置は、全体構成の図示を省略するが、第1~第4の実施の形態に係る固体撮像装置の説明に用いた図1と同様に、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)を配列した画素アレイ部1の左辺部にタイミング発生回路4を介して垂直シフトレジスタ(垂直走査回路)3が、右辺部の下辺側にバイアス発生回路7が設けられ、画素アレイ部1の下辺部には水平シフトレジスタ(水平走査回路)2と、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmからなる信号処理部5が配置されている。
【0106】
しかし、第5の実施の形態に係る固体撮像装置では、図25に示すように、画素アレイ部1を構成する画素Xijの構造が第1~第4の実施の形態に係る固体撮像装置の画素Xijの構造とは異なり、1画素内に、低感度の第2フォトダイオードPD2と高感度の第1フォトダイオードPD1を、p型半導体基板(第1導電型半導体領域)21の上部の表面近傍に有する。
【0107】
即ち、第5の実施の形態に係る固体撮像装置の画素Xijは、図25に示すように、第1フォトダイオードPD1の右側には第2フォトダイオードPD2が第1フォトダイオードPD1から離間して配置されている。第2フォトダイオードPD2は、第1フォトダイオードPD1を構成している第1のn型表面埋込領域16の右側にp型半導体基板(第1導電型半導体領域)21の一部を挟み配置された第2のn型表面埋込領域17と、この第2のn型表面埋込領域17の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。第1のn型表面埋込領域16及び第2のn型表面埋込領域17は、それぞれ、不純物密度5×1014cm-3程度以上、5×1016cm-3程度以下、代表的には、例えば1×1015cm-3程度の不純物密度の値が採用可能であり、その厚さは0.1~3μm程度、好ましくは0.5~1.5μm程度とすることが可能である。第2のn型表面埋込領域17の上部には、p型ピニング層25が、第1フォトダイオードPD1を構成している第1のn型表面埋込領域16上部から延在している。即ち、1つのp型ピニング層25の下に第1のn型表面埋込領域16及び第2のn型表面埋込領域17が形成されている。ダーク電流が問題とならない場合は、p型ピニング層25を省略しても構わない。
【0108】
第5の実施の形態に係る固体撮像装置では、図25に示すように、第2フォトダイオードPD2の光に対する開口率を、第1フォトダイオードPD1の光に対する開口率より小さくするように遮光膜34のパターンを形成することにより、第2フォトダイオードPD2を「低感度のフォトダイオード」と、第1フォトダイオードPD1を「高感度のフォトダイオード」としているが、これは一例であり、第1フォトダイオードPD1の接合面積よりも、第1フォトダイオードPD1の接合面積を小さくすること等他の手法によっても、第2フォトダイオードPD2を「低感度のフォトダイオード」、第1フォトダイオードPD1を「高感度のフォトダイオード」とすることが可能である。
【0109】
このように、第5の実施の形態に係る固体撮像装置では、1画素内に高感度の第1フォトダイオードPD1と低感度の第2フォトダイオードPD2とが組み込まれ、更に、図25に示すように、第5の実施の形態に係る固体撮像装置の画素Xijは、第1のn型表面埋込領域16の左側に第1転送ゲート電極31が、第2のn型表面埋込領域17の右側に第2転送ゲート電極32が設けられている。このため、第1転送ゲート電極31を用いて、第1のn型表面埋込領域16から第1浮遊拡散領域26に電荷が転送され、第2転送ゲート電極32を用いて、第2のn型表面埋込領域17から第2浮遊拡散領域27に電荷が転送される。
【0110】
図26は、図25において一点鎖線で示したP-P面で、第1浮遊拡散領域26、第1のn型表面埋込領域16、第2のn型表面埋込領域17、第2浮遊拡散領域27を切る断面におけるポテンシャル図であり、電荷(電子)を黒丸で示している。図26の中央部の電荷分配電位障壁CDBの左側に、第1フォトダイオードPD1の第1のn型表面埋込領域16がなす第1のポテンシャル井戸PW1が示され、更に第1フォトダイオードPD1がなすポテンシャル井戸の左側に、右上がりのハッチングで示した第1浮遊拡散領域26のポテンシャル井戸が示されている。第1のポテンシャル井戸PW1と第1浮遊拡散領域26のポテンシャル井戸との間の電位障壁は、第1転送ゲート電極31直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。同様に、中央部の電荷分配電位障壁CDBの右側に、第2フォトダイオードPD2の第2のn型表面埋込領域17がなす第2のポテンシャル井戸PW2が示され、更に第2フォトダイオードPD2がなす第2のポテンシャル井戸PW2の右側に、右上がりのハッチングで示した第2浮遊拡散領域27のポテンシャル井戸が示されている。第2のポテンシャル井戸PW2と第2浮遊拡散領域27のポテンシャル井戸との間の電位障壁は、第2転送ゲート電極32直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。図26から、第1フォトダイオードPD1と第2フォトダイオードPD2との間には、十分高い電位障壁が形成されていることが理解できる。第1フォトダイオードPD1及び第2フォトダイオードPD2に蓄積された電荷は図26に示すように、独立に蓄積され、独立に読み出すことができる。低感度の信号に対しては、第1の実施の形態に係る固体撮像装置において図9~図16のタイミング図に示したすべての読み出し方法が適用可能である。
【0111】
図26の(a)部は蓄積状態のポテンシャル図を示し、図26の(b)部は、高感度フォトダイオードである第1フォトダイオードPD1から電荷が溢れ出している様子を示している。第1フォトダイオードPD1と第2フォトダイオードPD2との間にはp型半導体基板(第1導電型半導体領域)21の一部が挟まれているので、第1フォトダイオードPD1と第2フォトダイオードPD2との間には、十分高い電位障壁が形成され、第1フォトダイオードPD1から溢れ出した電荷は、低感度フォトダイオードである第2フォトダイオードPD2側には流れ込まない。
【0112】
図26の(c)部は、高感度信号の第1フォトダイオードPD1からの読み出し時の画素内の電位分布を示しており、図26の(d)部は、低感度信号の第2フォトダイオードPD2からの読み出し時の電位分布を示している。
【0113】
(第6の実施の形態)
本発明の第6の実施の形態に係る固体撮像装置は、全体構成の図示を省略するが、第1~第5の実施の形態に係る固体撮像装置の説明に用いた図1と同様に、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)を配列した画素アレイ部1の左辺部にタイミング発生回路4を介して垂直シフトレジスタ(垂直走査回路)3が、右辺部の下辺側にバイアス発生回路7が設けられ、画素アレイ部1の下辺部には水平シフトレジスタ(水平走査回路)2と、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmからなる信号処理部5が配置されている。
【0114】
しかし、第6の実施の形態に係る固体撮像装置では、図27に示すように、画素アレイ部1を構成する画素Xijの構造が第1~第5の実施の形態に係る固体撮像装置の画素Xijの構造とは異なり、1画素内に、1つのフォトダイオードPDと、フォトダイオードPDから溢れ出した電荷を蓄積する電荷蓄積ダイオードADをp型半導体基板(第1導電型半導体領域)21の上部の表面近傍に有する。
【0115】
即ち、第6の実施の形態に係る固体撮像装置の画素Xijは、図27に示すように、フォトダイオードPDの右側には電荷蓄積ダイオードADが、その上部の一部をフォトダイオードPDの上部の一部に接して配置されている。電荷蓄積ダイオードADは、フォトダイオードPDを構成している第1のn型表面埋込領域14の右側にp型半導体基板(第1導電型半導体領域)21の一部を下部で挟むように配置された第2のn型表面埋込領域15と、この第2のn型表面埋込領域15の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。第1のn型表面埋込領域14及び第2のn型表面埋込領域15は、それぞれ、不純物密度5×1016cm-3程度以上、5×1017cm-3程度以下、代表的には、例えば4×1016cm-3程度の不純物密度の値が採用可能であり、その厚さは0.1~3μm程度、好ましくは0.5~1.5μm程度とすることが可能である。第2のn型表面埋込領域15の上部には、p型ピニング層25が、フォトダイオードPDを構成している第1のn型表面埋込領域14上部から延在している。即ち、図28に示すように、第6の実施の形態に係る固体撮像装置の画素Xijでは、1つのp型ピニング層25の下に第1のn型表面埋込領域14及び第2のn型表面埋込領域15が形成されている。ダーク電流が問題とならない場合は、p型ピニング層25を省略しても構わない。
【0116】
更に、図27に示すように、第6の実施の形態に係る固体撮像装置の画素Xijは、第1のn型表面埋込領域16の左側に第1転送ゲート電極31が、第2のn型表面埋込領域17の右側に第2転送ゲート電極32が設けられている。このため、第1転送ゲート電極31を用いて、第1のn型表面埋込領域16から第1浮遊拡散領域26に電荷が転送され、第2転送ゲート電極32を用いて、第2のn型表面埋込領域17から第2浮遊拡散領域27に電荷が転送される。このとき、第1転送ゲート電極31に印加される第1転送信号TX1iの電位を下げ、第1転送ゲート電極31を遮断状態にしたときには、フォトダイオードPDから溢れ出する電荷が電荷蓄積ダイオードADへ流れ込むように、適当な高さの電位障壁が形成されるように、第1のn型表面埋込領域14及び第2のn型表面埋込領域15の間隔が調整される。或いは、第1のn型表面埋込領域14及び第2のn型表面埋込領域15の間に比較的低濃度の浅いn型層を形成することによっても、フォトダイオードPDから電荷蓄積ダイオードADへ電荷の溢れ出しを可能にする適当な高さの電位障壁の高さが調整可能である。或いは、電荷蓄積ダイオードADへの電位障壁を形成するために、第1のn型表面埋込領域14及び第2のn型表面埋込領域15の間に溢れ出し制御用ゲート電極を形成し、MOSトランジスタ構造を用いるようにしても良い。
【0117】
第6の実施の形態に係る固体撮像装置では、図27に示すように、電荷蓄積ダイオードADに対しては遮光膜34で光が入射せず、フォトダイオードPDのみに光が入射するように設計されている。
【0118】
図28は、図27において一点鎖線で示したP-P面で、第1浮遊拡散領域26、第1のn型表面埋込領域14、第2のn型表面埋込領域15、第2浮遊拡散領域27を切る断面におけるポテンシャル図であり、電荷(電子)を黒丸で示している。図28の中央部の電荷分配電位障壁CDBの左側に、フォトダイオードPDの第1のn型表面埋込領域16がなす第1のポテンシャル井戸PW1が示され、更に第1のポテンシャル井戸PW1の左側に、右上がりのハッチングで示した第1浮遊拡散領域26のポテンシャル井戸が示されている。第1のポテンシャル井戸PW1と第1浮遊拡散領域26のポテンシャル井戸との間の電位障壁は、第1転送ゲート電極31直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。同様に、中央部の電荷分配電位障壁CDBの右側に、電荷蓄積ダイオードADの第2のn型表面埋込領域15がなす第2のポテンシャル井戸PW2が示され、更に第2のポテンシャル井戸PW2の右側に、右上がりのハッチングで示した第2浮遊拡散領域27のポテンシャル井戸が示されている。第2のポテンシャル井戸PW2と第2浮遊拡散領域27のポテンシャル井戸との間の電位障壁は、第2転送ゲート電極32直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。
【0119】
図26では第1フォトダイオードPD1と第2フォトダイオードPD2との間には、十分高い電位障壁が形成されていたが、図28のポテンシャル図では、フォトダイオードPDと電荷蓄積ダイオードADとの間の電位障壁は、フォトダイオードPDから電荷蓄積ダイオードADへ電荷が容易にオーバーフロー可能なように、比較的低く設定されている。第1のポテンシャル井戸PW1に蓄積された電荷及び第2のポテンシャル井戸PW2にオーバーフロー蓄積された電荷は、それぞれ、図28に示すように、独立に読み出すことができる。
【0120】
図28の(a)部は蓄積状態のポテンシャル図を示し、図28の(b)部は、高感度フォトダイオードであるフォトダイオードPDから電荷が溢れ出している様子を示している。図28の(c)部は、高感度信号のフォトダイオードPDからの読み出し時の画素内の電位分布を示しており、図28の(d)部は、低感度信号の電荷蓄積ダイオードADからの読み出し時の電位分布を示している。
【0121】
第6の実施の形態に係る固体撮像装置においても、第1の実施の形態に係る固体撮像装置において図9~図16のタイミング図を用いて説明した読み出し方法が適用可能である。高速の複数回の読み出しは、電荷蓄積ダイオードADに蓄積された、フォトダイオードPDから溢れ出した電荷による信号に対して行う。第6の実施の形態に係る固体撮像装置においては、電荷蓄積ダイオードADから読み出される信号が、フォトダイオードPDから溢れ出された電荷による信号であるため、信号の合成には、特別な配慮が必要である。例えば、高感度信号(X)をフォトダイオードPDから先に読み、あるしきい値を越えているかどうかを判断して、越えていなければ、フォトダイオードPDの信号を出力する。越えていれば、電荷蓄積ダイオードADからのオーバーフロー蓄積信号(X)とフォ
トダイオードPDからの高感度信号の加算値を出力する。
【0122】
尚、第6の実施の形態に係る固体撮像装置の画素Xijの構造において、電荷蓄積ダイオードADの代わりに、半導体チップの表面又は内部に電荷蓄積用コンデンサを構成し、電荷蓄積用コンデンサに電荷を蓄えるようにしても良い。半導体チップの表面に電荷蓄積用コンデンサを形成する場合は、MOSキャパシタやMIMキャパシタ等を用いれば良い。一方、半導体チップの内部に電荷蓄積用コンデンサを形成する場合はpn接合キャパシタ等を用いれば良い。
【0123】
(第7の実施の形態)
本発明の第7の実施の形態に係る固体撮像装置は、その全体構成の図示を省略するが、第1の実施の形態に係る固体撮像装置の説明に用いた図1と同様に、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)を配列した画素アレイ部1の左辺部にはタイミング発生回路4を介して垂直シフトレジスタ(垂直走査回路)3が、右辺部の下辺側にはバイアス発生回路7が設けられ、画素アレイ部1の下辺部には水平シフトレジスタ(水平走査回路)2と、複数のカラム処理回路Q1,Q2,・・・・・,Qj,・・・・・,Qmからなる信号処理部5が配置されているが、画素アレイ部1を構成する画素Xijの構造が第1の実施の形態に係る固体撮像装置とは異なる。
【0124】
即ち、図29にその断面構造、図30にその平面構造を示すように、第7の実施の形態に係る固体撮像装置は、画素Xij内にフォトダイオード兼電荷蓄積ダイオードPD/ADと、フォトダイオード兼電荷蓄積ダイオードPD/ADの右側に離間して配置された電荷蓄積ダイオードADを備える。フォトダイオード兼電荷蓄積ダイオードPD/ADは、第1のn型表面埋込領域22と第1のn型表面埋込領域22の左側に接触した第2のn型表面埋込領域13と、第1のn型表面埋込領域22及び第2のn型表面埋込領域13の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。電荷蓄積ダイオードADは、フォトダイオード兼電荷蓄積ダイオードPD/ADを構成している第1のn型表面埋込領域22の右側にp型半導体基板(第1導電型半導体領域)21の一部を挟み配置された第3のn型表面埋込領域28と、この第3のn型表面埋込領域28の下部に配置されたp型半導体基板(第1導電型半導体領域)21の一部をアノード領域として備えている。
【0125】
第2のn型表面埋込領域13及び第3のn型表面埋込領域28は、それぞれ不純物密度5×1016cm-3~1×1019cm-3程度の比較的高濃度のn型半導体領域である。第2のn型表面埋込領域13の上部には、p型ピニング層25が第1のn型表面埋込領域22の上部から左に延在している。第3のn型表面埋込領域28の上部には、p型ピニング層29が配置されている。ダーク電流が問題とならない場合は、p型ピニング層25及びp型ピニング層29を省略しても構わない。
【0126】
第7の実施の形態に係る固体撮像装置では、図29に示すように、光が、低不純物密度の第1のn型表面埋込領域22だけでなく、高不純物密度の第2のn型表面埋込領域13の部分にも照射されるように遮光膜34の開口部が設定されている。第7の実施の形態に係る固体撮像装置においては、第2の実施の形態に係る固体撮像装置の第1の電荷蓄積ダイオードAD1もフォトダイオードの機能を果たすことになる。低感度の信号を蓄積する第3のn型表面埋込領域28の側には、光は照射されないようにその上方を遮光膜34が覆っている。
【0127】
第1のn型表面埋込領域22と第3のn型表面埋込領域28との間に挟まれたp型半導体基板(第1導電型半導体領域)21の一部の上に、電荷流入制御ゲート37が形成されている。したがって、第1のn型表面埋込領域22をソース領域、第3のn型表面埋込領域28をドレイン領域、第1のn型表面埋込領域22と第3のn型表面埋込領域28との間に挟まれたp型半導体基板(第1導電型半導体領域)21の表面をチャネル領域、電荷流入制御ゲート37をMOSゲートとする電荷流入制御用MOSトランジスタが形成されている。
【0128】
図31は、図29において一点鎖線で示したP-P面で、第1浮遊拡散領域26、第2のn型表面埋込領域13、第1のn型表面埋込領域22、第3のn型表面埋込領域28、第2浮遊拡散領域27を切る断面におけるポテンシャル図であり、電荷(電子)を黒丸で示している。図31の中央部が電荷分配電位障壁CDBとなる第1のn型表面埋込領域22の伝導帯端のポテンシャル分布であり、その左側に第2のn型表面埋込領域13がなす第1のポテンシャル井戸PW1が示され、更に第1のポテンシャル井戸PW1の左側に、右上がりのハッチングで示した第1浮遊拡散領域26のポテンシャル井戸が示されている。第1のポテンシャル井戸PW1と第1浮遊拡散領域26のポテンシャル井戸との間の矩形の電位障壁は、第1転送ゲート電極31直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。同様に、電荷分配電位障壁CDBの右側に第2のポテンシャル井戸PW2が示され、更に第2のポテンシャル井戸PW2の右側に、右上がりのハッチングで示した第2浮遊拡散領域27のポテンシャル井戸が示されている。第2のポテンシャル井戸PW2と第2浮遊拡散領域27のポテンシャル井戸との間の矩形の電位障壁は、第2転送ゲート電極32直下のp型半導体基板(第1導電型半導体領域)21の伝導帯端のポテンシャル分布に相当する。
【0129】
電荷分配電位障壁CDBの右側と第2のポテンシャル井戸PW2との間のポテンシャルの高さが電荷流入制御ゲート37に印加する電荷流入制御信号SPにより制御される。電荷流入制御ゲート37に印加する電荷流入制御信号SPとして高い電圧を与えることで、図31の(a)部に示すように、フォトダイオード兼電荷蓄積ダイオードPD/ADから、電荷蓄積ダイオードADへの電位障壁が下がり、光電流の一部が第3のn型表面埋込領域28へ流入する。
【0130】
一方、電荷流入制御ゲート37に印加する電荷流入制御信号SPに低い電位を与えると、図31の(b)部に示すように、電荷分配電位障壁CDBの右側と第2のポテンシャル井戸PW2との間の電荷流入制御ゲート37の直下のp型半導体基板(第1導電型半導体領域)21の表面の電位障壁が高くなり、光電流は、フォトダイオード兼電荷蓄積ダイオードPD/ADの第2のn型表面埋込領域13にのみ流入する。
【0131】
フォトダイオード兼電荷蓄積ダイオードPD/ADの第2のn型表面埋込領域13の電位の井戸が電荷でいっぱいになったときには、第1浮遊拡散領域26に電荷が流れ出すように、第1転送ゲート電極31に印加する第1転送信号TX1iの電位を設定する。これにより、フォトダイオード兼電荷蓄積ダイオードPD/ADの第2のn型表面埋込領域13が電荷でいっぱいになっても、電荷蓄積ダイオードAD側に電荷が溢れ出さないようにできる。又、電荷蓄積ダイオードADが電荷でいっぱいになったときも、第2浮遊拡散領域27に流れ出すように第2転送ゲート電極32に印加する第2転送信号TX2iの電位を設定しておく。
【0132】
フォトダイオード兼電荷蓄積ダイオードPD/ADの第2のn型表面埋込領域13に蓄積される電荷の光に対する感度と、電荷蓄積ダイオードADに蓄積される電荷の光に対する感度の比は、電荷蓄積ダイオードADへの流れ出しを制御するMOSトランジスタのチャネル幅によっても変えられるが、電荷流入制御信号SPを電荷流入制御ゲート37に印加している時間によっても変えることができる。
【0133】
第7の実施の形態に係る固体撮像装置では、電荷流入制御ゲート37を備える構造を示したが、第1の実施の形態に係る固体撮像装置のように電荷流入制御ゲート37がない構造においても、光が、低不純物密度の第1のn型表面埋込領域22だけでなく、高不純物密度の第2のn型表面埋込領域13の部分にも照射されるように遮光膜34の開口部を設定し、第1の実施の形態に係る固体撮像装置の第1の電荷蓄積ダイオードAD1もフォトダイオードの機能を果たすようにしても良い。この場合、低感度の信号を蓄積する第3のn型表面埋込領域28の側には、光は照射されないようにその上方を遮光膜34が覆っておく必要がある。
【0134】
第2の実施の形態に係る固体撮像装置のように、低濃度の第1のn型表面埋込領域22だけに光が入射されるようにした場合には、同じフォトダイオードで検出した信号を、高感度用の第1の電荷蓄積ダイオードAD1及び低感度用の第2の電荷蓄積ダイオードAD2でそれぞれ電荷を蓄積するため、分光感度などの特性を等しくしやすいという特徴がある。一方、第7の実施の形態に係る固体撮像装置のように、光を高感度用電荷蓄積ダイオードの高濃度第2のn型表面埋込領域13にも入射するようにした場合には、高感度信号と低感度信号の特性のずれの問題があるが、遮光膜34の開口率を大きくとることができ、又高感度用電荷蓄積ダイオードとなる第2のn型表面埋込領域13の面積も増やすことができるため感度や、飽和電子数において有利である。
【0135】
(その他の実施の形態)
上記のように、本発明は第1~第7の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0136】
例えば、既に述べた第1~第4の実施の形態の実施の形態の説明において、第2のn型表面埋込領域23,18及び第3のn型表面埋込領域24,28は、それぞれ不純物密度5×1016cm-3~1×1019cm-3程度の比較的高濃度のn型半導体領域とすることが好ましいと述べたが、必ずしも、第2のn型表面埋込領域23,18と第3のn型表面埋込領域24,28とは互いに等しい不純物密度である必要はない。第2のn型表面埋込領域23,18については、第2のn型表面埋込領域23,18により構成される第1の蓄積ダイオードAD1により、電荷の完全転送ができないと、暗いところでのノイズが増えたり、残像ができたりするので、完全転送が絶対条件になるため、不純物密度が5×1016cm-3~1×1019cm-3程度である必要がある。一方、第2の蓄積ダイオードAD2に関しては,第2の蓄積ダイオードAD2を構成する第3のn型表面埋込領域24,28の不純物密度を1×1019cm-3~6×1020cm-3程度等の非常に高い値にして、完全転送をしない読み出し方法を採用可能である。この場合は、第2の蓄積ダイオードAD2に関して,第2の蓄積ダイオードAD2を構成する第3のn型表面埋込領域24,28の不純物密度を、通常のMOSトランジスタのソース/ドレイン領域と同じ不純物密度を採用可能ということになる。
【0137】
既に述べた第1~第3の実施の形態及び第5~第7の実施の形態の説明においては、図2,図17,図21,図25,図27,図29等に示したように、同じ画素内の低感度信号用の第1浮遊拡散領域26と、高感度信号用の第1浮遊拡散領域26とを短絡接続している。この短絡接続のための配線が画素のフォトダイオードPDの開口率を低下させる場合には、ある列(j=p)の画素の低感度信号用の第1浮遊拡散領域26を隣接した列(j=p±1)の画素の高感度信号用の第1浮遊拡散領域26に接続するようにしても良い。画素のレイアウトにも依存するが、これにより、ある列(j=p)の画素と隣接した列(j=p±1)の画素との浮遊拡散領域を共通の半導体領域とすることも可能であり、画素面積の縮小、フォトダイオードPDの開口率の向上、静電容量の減少による感度の向上が可能となる。
【0138】
又、既に述べた第1~第7の実施の形態の説明においては、2次元固体撮像装置(エリアセンサ)を例示的に説明したが、本発明の固体撮像装置は2次元固体撮像装置のみに用いられるように限定して解釈するべきではない。例えば、図1に示した2次元マトリクスにおいて、j=m=1とした1次元固体撮像装置(ラインセンサ)でも良いことは、上記の開示の内容から容易に理解できるはずである。
【0139】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【0140】
以上説明したように、本実施の形態によれば、画素面積の増大を防ぐと共に大きなダイナミックレンジを有する固体撮像装置が提供され、またその画素信号の読みだし方法が提供される。
図面
【図1】
0
【図2】
1
【図3】
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【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
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【図9】
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【図10】
9
【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
21
【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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