TOP > 国内特許検索 > アナログディジタル変換器、A/D変換ステージ、アナログ信号に対応したディジタル信号を生成する方法、およびA/D変換ステージにおける変換誤差を示す信号を生成する方法 > 明細書

明細書 :アナログディジタル変換器、A/D変換ステージ、アナログ信号に対応したディジタル信号を生成する方法、およびA/D変換ステージにおける変換誤差を示す信号を生成する方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4893896号 (P4893896)
登録日 平成24年1月6日(2012.1.6)
発行日 平成24年3月7日(2012.3.7)
発明の名称または考案の名称 アナログディジタル変換器、A/D変換ステージ、アナログ信号に対応したディジタル信号を生成する方法、およびA/D変換ステージにおける変換誤差を示す信号を生成する方法
国際特許分類 H03M   1/14        (2006.01)
FI H03M 1/14 A
請求項の数または発明の数 32
全頁数 72
出願番号 特願2008-520636 (P2008-520636)
出願日 平成19年6月8日(2007.6.8)
国際出願番号 PCT/JP2007/061635
国際公開番号 WO2007/142328
国際公開日 平成19年12月13日(2007.12.13)
優先権出願番号 2006160159
2006198380
優先日 平成18年6月8日(2006.6.8)
平成18年7月20日(2006.7.20)
優先権主張国 日本国(JP)
日本国(JP)
審査請求日 平成20年11月4日(2008.11.4)
特許権者または実用新案権者 【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
発明者または考案者 【氏名】川人 祥二
個別代理人の代理人 【識別番号】100088155、【弁理士】、【氏名又は名称】長谷川 芳樹
【識別番号】100108257、【弁理士】、【氏名又は名称】近藤 伊知良
【識別番号】100124800、【弁理士】、【氏名又は名称】諏澤 勇司
審査官 【審査官】柳下 勝幸
参考文献・文献 Tsukamoto, K.; Miyata, T.; Takagi, T.;,A pipelined charge-balancing A/D converter,Instrumentation and Measurement Technology Conference, 1993. IMTC/93. Conference Record.,米国,1993年,Pages 217-220
Mase, M.; Kawahito, S.; Sasaki, M.; Wakamori, Y.;,A 19.5b dynamic range CMOS image sensor with 12b column-parallel cyclic A/D converters,Solid-State Circuits Conference, 2005. Digest of Technical Papers. ISSCC. 2005 IEEE International,米国,2005年,Vol. 1,Pages 350,351,603
調査した分野 H03M1/00-1/88
特許請求の範囲 【請求項1】
各々がステージ入力およびステージ出力を有しており直列に接続された第1~第NのA/D変換ステージと、
アナログ信号を受けるアナログ入力と、
前記第1のA/D変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第1および第2のサンプリング期間中にそれぞれ第1および第2の標本アナログ信号をサンプリングするための入力スイッチと、
前記第1のA/D変換ステージの前記ステージ入力と前記第NのA/D変換ステージの前記ステージ出力との間に接続されており、前記第NのA/D変換ステージから前記第1のA/D変換ステージへの経路を前記第1および第2のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、
前記第1~第NのA/D変換ステージの各々からの変換結果を受けて、アナログ/ディジタル変換結果を示すA/D変換ディジタルコードを生成するディジタル演算回路と
を備え、
前記第1~第NのA/D変換ステージの各々は、
前記変換結果を示し所定のビット数からなるディジタル信号を前記ステージ入力からの信号に応答して生成するサブA/D変換回路と、
前記ディジタル信号に応じた制御信号を生成する制御回路と、
前記制御信号に応じた所定の電圧を生成するD/A変換器と、
前記ステージ入力からの信号を受ける第1の入力、該信号および前記所定の電圧を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージと
を含み、
前記第1~第NのA/D変換ステージの数Nは4である、ことを特徴とするアナログディジタル変換器。
【請求項2】
前記第1~第NのA/D変換ステージの数Nは4であり、
前記ゲインステージは、第1および第2のキャパシタ並びに演算増幅回路を有しており、
前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、前記第1および第2のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第1および第2のキャパシタに前記電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する、ことを特徴とする請求項1に記載されたアナログディジタル変換器。
【請求項3】
前記ゲインステージは、
前記第1のキャパシタの一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、
前記第2のキャパシタの一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、
前記第1の期間と異なる第2の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、
を含み、
前記演算増幅回路の反転入力は、前記第2の期間に前記第1のキャパシタの他端および前記第2のキャパシタの他端に接続され、前記演算増幅回路の出力は前記ステージ出力に接続され、
前記D/A変換器は、前記所定の電圧を前記第2の期間に前記第2のキャパシタの前記一端に提供する、ことを特徴とする請求項2に記載されたアナログディジタル変換器。
【請求項4】
前記ゲインステージは、第1および第2のキャパシタ並びに演算増幅回路を有しており、
前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、また、前記ステージ入力からの電荷を前記第1および第2のキャパシタのいずれか一方に再び格納し、さらに、前記第1および第2のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第1および第2のキャパシタ並びに前記演算増幅回路を用い前記電荷の再配置を行い、またさらに、前記第1および第2のキャパシタのいずれか他方に前記所定の電圧を受けることによって前記第1および第2のキャパシタにおいて前記再配置された電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する、ことを特徴とする請求項1に記載されたアナログディジタル変換器。
【請求項5】
前記ゲインステージは、
前記第1のキャパシタの一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、
前記第2のキャパシタの一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、
前記第1の期間と異なる第2の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、
前記第1のキャパシタの他端と前記演算増幅回路の反転入力との間に接続されており、前記第1の期間と前記第2の期間との間の第3の期間に前記第1のキャパシタの前記他端を前記反転入力から切り離すための第4のスイッチと、
前記第2のキャパシタの一端と前記演算増幅回路の前記出力との間に接続されており、前記第1~第3の期間と異なる第4の期間に前記第2のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第5のスイッチと
を含み、
前記演算増幅回路の前記反転入力は、前記第2の期間に前記第1のキャパシタの他端および前記第2のキャパシタの他端に接続され、前記演算増幅回路の前記出力は前記ステージ出力に接続され、
前記D/A変換器は、前記所定の電圧を前記第2の期間に前記第2のキャパシタの前記一端に提供すると共に、前記所定の電圧を前記第4の期間に前記第1のキャパシタの前記一端に提供する、ことを特徴とする請求項4に記載されたアナログディジタル変換器。
【請求項6】
前記ディジタル演算回路は、
前記第1および第2の標本アナログ信号にそれぞれ対応しており前記第1~第4のA/D変換ステージからのディジタル信号からなる第1および第2のデータ群を格納するための第1~第4の記憶回路と、
前記第1~第4の記憶回路に接続されており、前記第1のデータ群の前記ディジタル信号を用いて前記第1の標本アナログ信号に対応する第1のディジタルコードを生成する第1の回路と、
前記第1~第4の記憶回路に接続されており、前記第2のデータ群の前記ディジタル信号を用いて前記第2の標本アナログ信号に対応する第2のディジタルコードを生成する第2の回路と、
前記第1および第2のディジタルコードの一方を用いて前記第1および第2のディジタルコードの他方を補正して前記A/D変換ディジタルコードを生成する補正回路と
を含む、ことを特徴とする請求項2~請求項5のいずれか一項に記載されたアナログディジタル変換器。
【請求項7】
各A/D変換ステージにおける前記ゲインステージは、前記第1のキャパシタおよび前記第2のキャパシタのキャパシタンスミスマッチを示すミスマッチ値を前記演算増幅回路の出力に生成し、
前記第1~第4のA/D変換ステージの各々は、前記巡回期間中に、前記ミスマッチ値のための演算値を生成する、ことを特徴とする請求項2に記載されたアナログディジタル変換器。
【請求項8】
前記ゲインステージは、第1および第2のミスマッチ補正操作を有し、
前記第1のミスマッチ補正操作において、前記演算増幅回路の入力および前記出力並びに前記第2のキャパシタを互いに接続して等電位化すると共に、前記D/A変換器から参照信号を前記第1のキャパシタに受けることによって前記第1のキャパシタに電荷を蓄積し、
前記第2のミスマッチ補正操作において、前記D/A変換器から前記参照信号を前記第2のキャパシタに受けることによって前記第1および第2のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の前記出力に前記ミスマッチ値を生成する、ことを特徴とする請求項7に記載されたアナログディジタル変換器。
【請求項9】
前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続され、
前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に前記第2のキャパシタの一端に基準電位線に接続し、前記第3の期間に前記第1のキャパシタの前記一端に参照電圧を提供すると共に、キャパシタミスマッチの補償用の信号を処理するための第4の期間に前記第2のキャパシタの前記一端に前記参照電圧を提供し、
前記ゲインステージは、
前記第1および第3の期間に前記演算増幅回路の前記出力に反転入力を接続するためのフィードバックスイッチと、
前記第2および第4の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチと
を備える、ことを特徴とする請求項7に記載されたアナログディジタル変換器。
【請求項10】
各A/D変換ステージにおける前記ゲインステージは、前記演算増幅回路の有限利得を示す利得誤差値を前記演算増幅回路の出力に生成し、
前記第1~第4のA/D変換ステージの各々は、前記巡回期間中に、前記利得誤差値のための演算値を生成する、ことを特徴とする請求項2に記載されたアナログディジタル変換器。
【請求項11】
前記ゲインステージは、第1および第2の有限利得補正操作を有し、
前記第1の有限利得補正操作において、前記演算増幅回路の入力および前記出力を接続して等電位化すると共に、前記D/A変換器から参照信号を前記第1および第2のキャパシタに受けることによって前記第1および第2のキャパシタに電荷を蓄積し、
前記第2の有限利得補正操作において、前記演算増幅回路の前記入力および前記出力に前記第1のキャパシタを接続すると共に前記D/A変換器から前記参照信号を前記第2のキャパシタに受けることによって前記第1および第2のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の前記出力に前記利得誤差値を生成する、ことを特徴とする請求項10に記載されたアナログディジタル変換器。
【請求項12】
前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続され、
前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、有限利得の補償のための信号を受けるための第3の期間および有限利得の補償のための信号を処理するための第4の期間に前記第2のキャパシタの前記一端に参照信号を提供すると共に、前記第3の期間に前記第1のキャパシタの一端に前記参照信号を提供し、
前記ゲインステージは、
前記第1および第3の期間に前記演算増幅回路の前記出力に反転入力を接続するためのフィードバックスイッチと、
前記第2および第4の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチと
を備える、ことを特徴とする請求項10に記載されたアナログディジタル変換器。
【請求項13】
前記第1~第4のA/D変換ステージの各々は、
前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続され、
前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に前記第2のキャパシタの前記一端に基準電位線に接続し、キャパシタミスマッチの補償用の信号を処理するための第4の期間、有限利得の補正用の信号を受けるための第5の期間および有限利得の補正用の信号を処理するための第6の期間に前記第2のキャパシタの前記一端に参照電圧を提供すると共に、前記第5の期間および前記第3の期間に前記第1のキャパシタの一端に前記参照電圧を提供し、
前記ゲインステージは、
前記第1、第3および第5の期間に前記演算増幅回路の前記出力に反転入力を接続するためのフィードバックスイッチと、
前記第2、第4および第6の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチと
を備える、ことを特徴とする請求項2に記載されたアナログディジタル変換器。
【請求項14】
前記ディジタル誤差補正回路は、前記アナログ入力に前記アナログ信号を提供するサンプル/ホールド回路のオフセット、前記サンプル/ホールド回路の前記帰還スイッチによるノイズ、前記第1~第4のA/D変換ステージにおけるキャパシタミスマッチ、および前記第1~第4のA/D変換ステージにおける前記ゲインステージの有限利得、の少なくとも一つに起因する誤差を表す補正ディジタルコードを生成すると共に、前記第1~第4のA/D変換ステージからのディジタル信号から生成され前記アナログ信号に対応するディジタルコードを前記補正ディジタルコードを用いて補正する、ことを特徴とする請求項7~請求項13のいずれか一項に記載されたアナログディジタル変換器。
【請求項15】
前記サブA/D変換回路は、前記ステージ入力からの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む、ことを特徴とする請求項1~請求項1のいずれか一項に記載されたアナログディジタル変換器。
【請求項16】
前記サブA/D変換回路は、前記ステージ入力からの信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成する、ことを特徴とする請求項1~請求項1のいずれか一項に記載されたアナログディジタル変換器。
【請求項17】
入力アナログ信号を受ける入力と前記アナログ入力に前記アナログ信号を提供する出力とを有するサンプル/ホールド回路を更に備え、
前記サンプル/ホールド回路は、反転入力および非反転出力を有する演算増幅回路と、前記反転入力と前記非反転出力との間に接続された帰還スイッチとを含む、ことを特徴とする請求項1~請求項1のいずれか一項に記載されたアナログディジタル変換器。
【請求項18】
前記第1および第2の標本アナログ信号のいずれか一方は、前記入力アナログ信号に対応しており、
前記サンプル/ホールド回路の前記帰還スイッチは、前記第1および第2のサンプリング期間のいずれか一方の全期間中に開かれる、ことを特徴とする請求項17に記載されたアナログディジタル変換器。
【請求項19】
前記サンプル/ホールド回路の前記帰還スイッチは、前記第1および第2のサンプリング期間のいずれか他方の期間の一部分において閉じられ、
前記第1および第2の標本アナログ信号のいずれか他方は、前記サンプル/ホールド回路の前記帰還スイッチが開かれた後に提供される、ことを特徴とする請求項18に記載されたアナログディジタル変換器。
【請求項20】
前記サンプル/ホールド回路の前記演算増幅回路は、非反転入力および反転出力をさらに有しており、
前記サンプル/ホールド回路は、前記演算増幅回路の前記非反転入力と前記演算増幅回路の前記反転出力との間に接続された別の帰還スイッチを含む、ことを特徴とする請求項17~請求項19のいずれか一項に記載されたアナログディジタル変換器。
【請求項21】
第1~第4のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記第1~第4のA/D変換ステージの各々は第1および第2のキャパシタ並びに演算増幅回路を含み、
当該方法は、
(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に所定の変換操作を施して第1の変換結果を生成し前記第1の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて所定のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第2の変換結果を生成し前記第2の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、
(b)前記第4のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第3の変換結果を生成し前記第3の変換結果に対応するアナログ信号に前記第1のA/D変換ステージにおいて前記所定のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第4の変換結果を生成し前記第4の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、
(c)前記ステップ(a)および前記ステップ(b)を繰り返すステップと
を備え、
前記所定のサンプリング操作は、
前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含み、
前記所定の変換操作は、
前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、
変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップを含む、ことを特徴とする方法。
【請求項22】
前記ステップ(a)および(b)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記所定のサンプリング操作を施すステップと、
前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第5の変換結果を生成し前記第5の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、
前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記所定のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第6の変換結果を生成し前記第6の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと
を備える、ことを特徴とする請求項2に記載された方法。
【請求項23】
演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、保持した信号を前記第1および第2の標本アナログ信号の一方として提供するステップと、
前記演算増幅回路の入力と前記演算増幅回路の出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、保持した信号を前記第1および第2の標本アナログ信号の他方として提供するステップと
を備える、ことを特徴とする請求項2または請求項2に記載された方法。
【請求項24】
第1~第4のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記第1~第4のA/D変換ステージの各々は第1および第2のキャパシタ並びに演算増幅回路を含み、
当該方法は、
(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して第1の変換結果を生成し前記第1の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第1のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して第2の変換結果を生成し前記第2の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記第1のサンプリング操作を施すステップと、
(b)前記第1のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を行って第3の変換結果を生成し前記第3の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第2のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を行って第4の変換結果を生成し前記第4の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記第2のサンプリング操作を施すステップと、
(c)前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記1の変換操作を施して第5の変換結果を生成し前記第5の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記第1のサンプリング操作を施すと共に、前記第4のA/D変換ステージにおいて前記第1の変換操作を施して第6の変換結果を生成し前記第6の変換結果に対応するアナログ信号に前記第1のA/D変換ステージにおいて前記第1のサンプリング操作を施すステップと、
(d)前記第2のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を行って第7の変換結果を生成し前記第7の変換結果に対応するアナログ信号に前記第3A/D変換ステージにおいて前記第2のサンプリング操作を施すと共に、前記第4のA/D変換ステージにおいて前記第1の変換操作の後の前記第2の変換操作を施して第8の変換結果を生成し前記第8の変換結果に対応したアナログ信号に前記第1のA/D変換ステージにおいて前記第2のサンプリング操作を施すステップと
を備え、
前記第1のサンプリング操作は、
前記第1のキャパシタおよび前記第2のキャパシタに、第1の入力アナログ信号に応じた電荷を蓄積するステップを含み、
前記第2のサンプリング操作は、
前記第1および第2のキャパシタの前記電荷の再配置に先立って、前記第1のキャパシタおよび前記第2のキャパシタのいずれか一方の前記電荷を保持すると共に、前記第1のキャパシタおよび前記第2のキャパシタのいずれか他方に第2のアナログ信号に応じた電荷のサンプリングを行うステップ
を含み、
前記第1の変換操作は、
前記第1のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、次段のA/D変換ステージのための第1の入力アナログ信号に対応した第1の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップ
を含み、
前記第2の変換操作は、
前記第2のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の前記反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第1のキャパシタの前記他端に供給することによって、次段のA/D変換ステージのための第2の入力アナログ信号に対応した第2の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップ
を含む、ことを特徴とする方法。
【請求項25】
前記ステップ(a)~前記ステップ(d)を順に繰り返すステップを更に備える、ことを特徴とする請求項24に記載された方法。
【請求項26】
前記ステップ(a)~(d)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記第1及び第2のサンプリング操作を順に施すステップと、
前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して第9の変換結果を生成し前記第9の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第1のサンプリング操作を施すステップと、
前記第1のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を施して第10の変換結果を生成し前記第10の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第2のサンプリング操作を施すステップと、
前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記第1のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して第11の変換結果を生成し前記第11の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて第1のサンプリング操作を施すステップと、
前記第1のA/D変換ステージにおいて前記第2の標本アナログ信号に前記第2のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を施して第12の変換結果を生成し前記第12の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて第2のサンプリング操作を施すステップと
を備える、ことを特徴とする請求項24または請求項25に記載された方法。
【請求項27】
演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、前記第1および第2の標本アナログ信号の一方を発生するステップと、
前記演算増幅回路の入力と出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、前記第1および第2の標本アナログ信号の他方を発生するステップと
を備える、ことを特徴とする請求項24~請求項26のいずれか一項に記載された方法。
【請求項28】
ループ状に接続された4個のA/D変換ステージSTG1、STG2、STG3、STG4を用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記A/D変換ステージの各々は第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該A/D変換ステージにおけるディジタル値を示す信号を生成し、
当該方法は、
(a)前記A/D変換ステージSTG1において、前記演算増幅回路の出力と前記反転入力とを接続し前記第2のキャパシタの他端を基準電位線に接続すると共に前記第1のキャパシタの他端に参照電圧を加えることによって、前記第1および第2のキャパシタに電荷を配置し、
さらに、前記A/D変換ステージSTG2内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において所定のサンプリング操作を行うステップと、
(b)前記ステップ(a)の後に、前記A/D変換ステージSTG1において、前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に、前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に変換値を生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行うステップと、
(c)前記A/D変換ステージSTG2においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG4においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG1に提供して前記A/D変換ステージSTG1において前記所定のサンプリング操作を行うステップと、
(d)前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG1においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において所定のサンプリング操作を行うステップと
を備え、
前記所定のサンプリング操作は、
前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含み、
前記所定の変換操作は、
前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、前記演算増幅回路の前記出力に変換値を生成すると共に前記第1および第2のキャパシタの前記電荷を再配置するステップ
を含む、ことを特徴とする方法。
【請求項29】
前記A/D変換ステージSTG1~STG4の内のいずれかのA/D変換ステージの入力にサンプル/ホールド回路が接続されており、
前記ステップ(a)における前記アナログ信号は、前記サンプル/ホールド回路から入力された標本アナログ信号に関係している、ことを特徴とする請求項28に記載された方法。
【請求項30】
アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージにおける変換誤差を示す信号を生成する方法であって、前記A/D変換ステージは第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含み、該変換誤差は該演算増幅回路の利得に関連する誤差を含み、
当該方法は、
(a)前記第2のキャパシタの他端および前記第1のキャパシタの他端に参照電圧を加えると共に前記演算増幅回路の出力と前記反転入力とを接続することによって、前記演算増幅回路の前記出力に第1の変換値を生成すると共に前記第1および第2のキャパシタに電荷を配置するステップと、
(b)前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に第2の変換値を生成すると共に前記第1および第2のキャパシタに電荷を再配置するステップと
を含む、ことを特徴とする方法。
【請求項31】
ループ状に接続された4個のA/D変換ステージSTG1、STG2、STG3、STG4を用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記A/D変換ステージの各々は第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該A/D変換ステージにおけるディジタル値を示す信号を生成し、
当該方法は、
(a)前記A/D変換ステージSTG1において、前記第2のキャパシタの他端および前記第1のキャパシタの他端に参照電圧を加えると共に前記演算増幅回路の出力と前記反転入力とを接続することによって、前記第1および第2のキャパシタに電荷を配置し、
さらに、前記A/D変換ステージSTG2内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において所定のサンプリング操作を行うステップと、
(b)前記ステップ(a)の後に、前記A/D変換ステージSTG1において、前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に変換値を生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において前記所定のサンプリング操作を行い、
さらに、前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行うステップと、
(c)前記A/D変換ステージSTG2においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において前記所定のサンプリング操作を行い、
さらに、前記A/D変換ステージSTG4においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG1に提供して前記A/D変換ステージSTG1において前記所定のサンプリング操作を行うステップと、
(d)前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行い、
さらに、前記A/D変換ステージSTG1においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において前記所定のサンプリング操作を行うステップと
を備え、
前記所定のサンプリング操作は、
前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップ
を含み、
前記所定の変換操作は、
前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、前記演算増幅回路の前記出力に変換値を生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップ
を含む、ことを特徴とする方法。
【請求項32】
前記A/D変換ステージSTG1~STG4の内のいずれか一つのA/D変換ステージの入力にサンプル/ホールド回路が接続されており、
前記ステップ(a)における前記アナログ信号は、前記サンプル/ホールド回路から入力された標本アナログ信号に関係している、ことを特徴とする請求項31に記載された方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、アナログディジタル変換器、A/D変換ステージ、アナログ信号に対応したディジタル信号を生成する方法、およびA/D変換ステージにおける変換誤差を示す信号を生成する方法に関する。
【背景技術】
【0002】
非特許文献1には、パイプライン型アナログディジタル(A/D)変換器が記載されている。また、非特許文献2~5および特許文献1~4には、巡回型アナログディジタル変換器が記載されている。巡回型アナログディジタル変換器の入力には、サンプル/ホールド(S/H)回路が設けられている。巡回型アナログディジタル変換器では、直列に接続された2段の回路ブロックを含む。非特許文献6には、バックグラウンドキャリブレーションが記載されている。また、特許文献5には、容量のディジタル補正について記載されており、特許文献6にはパイプライン型A/D変換器が記載されている。

【非特許文献1】Yun Chin,”Inherently linear capacitor averaging techniques forpipelined A/D conversion,” IEEE Trans. Circuits and Systems-II, vol. 47, no. 3,pp. 229-232, 2000.
【非特許文献2】P. Quinn, M. Pribytko, “Capacitor matching insensitive 12-bit 3.3MS/s algorithmic ADC in0.25um CMOS, “Proc. 2003 Custom Integrated Circuits Conf., pp.425-428, 2003.
【非特許文献3】B. Ginetti, P. G. Jespers, A. Vandemeulebroecke, “A CMOS 13-b cyclic RSD A/Dconverter,” IEEE J. Solid-State Cicuits, vol. 27, no. 7, pp.957-965, 1992.
【非特許文献4】K. Nagaraj, “Efficient circuit configuration for algorithmic analog to digital converters, “IEEE Trans. Circuits and Systems II, vol. 40, no. 12, pp. 777-785, 1993.
【非特許文献5】H. S. Lee,“A 12-b 600ks/s digitally self-calibrated pipelined algorithmic ADC,” IEEE J. Solid-State Circuits, vol. 29, no. 4, pp. 509-515, 1994.
【特許文献1】U.S.Patent No.5,027,116
【特許文献2】U.S. Patent No. 5,212,486
【非特許文献6】J. Ming, S. H. Lewis, ”An 8b 80M Sample/s pipelined ADC with background calibration,” IEEE Int. Solid-State Circuits Conf., pp.42-43, 2000.
【特許文献3】U.S.Patent No. 5,027,116
【特許文献4】U.S.Patent No. 5,212,486
【特許文献5】U.S.Patent No. 5,510,789
【特許文献6】特開2006-33304号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
巡回型アナログディジタル変換器における各回路ブロックは、MDAC回路およびサブA/D変換回路を含む。一段目の回路ブロックの入力は、S/H回路の出力にスイッチを介して接続されている。二段面の回路ブロックの出力は、スイッチを介して一段目の回路ブロックの入力に接続されている。サブA/D変換回路は、その出力に対して、(0,1)の2値のA/D変換結果または(-1,0,+1)の3値のA/D変換結果(ディジタル値)を生成する。MDAC回路は、入力信号を2倍に増幅すると共に、ディジタル値に対応する参照電圧の「加算」、「減算」および「演算無し」のいずれかを行う。この動作は、各回路ブロックにおいて順次に行われ、各回路ブロックからの出力値は、ループ状の二段の回路ブロックを巡回する。この動作はクロックで制御される。
【0004】
この巡回型アナログディジタル変換器では、サンプル/ホールド(S/H)回路から受け取ったアナログ信号を各回路ブロックにおいて2値のA/D変換を行う場合には、1ビットのディジタル信号が得られる。また、各回路ブロックにおいて3値のA/D変換を行う場合は、1.5ビットのディジタル信号が得られる。2段の回路ブロックを用いてNクロック分の巡回動作を行うと、それぞれ、2Nビット(2値A/D変換)および2N+1ビット(3値A/D変換)のA/D変換が行える。例えば、一段当たり1ビットのA/D変換を行うと、6.5クロック分の巡回動作により、13ビットのA/D変換を行うことができる。また、一段当たり1.5ビットのA/D変換を行うと、6.5クロック分の巡回動作により、14ビットのA/D変換を行うことができる。
【0005】
発明者の知見によれば、巡回型のアナログディジタル変換器において、所定ビットのA/D変換を並列に行うことができれば、一サンプリング当たりにA/D変換時間を短くすることができる。また、このような変換時間の短縮により、一サンプリング値当たりのA/D変換時間の短縮だけでなく、巡回型のアナログディジタル変換器のA/D変換の精度を向上できる。しかしながら、上記の特許文献および非特許文献に記載された巡回型A/D変喚器では、オフセット電圧及びその変動についての対策は採られておらず、非常に安定した動作が必要とされる用途では、さらに高い変換精度が求められる。
【0006】
したがって、求められていることは、一サンプリング値当たりのA/D変換時間を短縮することである。
【0007】
そこで、本発明の目的は、上記の事項を鑑みて為されたものであり、一サンプリング当たりにA/D変換時間を短縮すること可能なアナログディジタル変換器を提供することを目的し、また、このアナログディジタル変換器のためのA/D変換ステージを提供することを目的し、さらに、このアナログディジタル変換器を用いてA/D変換ステージおける変換誤差を示す信号を生成する方法を提供することを目的とし、加えて、一サンプリング当たりにA/D変換時間を短縮するために利用可能な、アナログ信号に対応したディジタル信号を生成する方法を提供することを目的と目的とする。
【課題を解決するための手段】
【0008】
本発明の一側面に係るアナログディジタル変換器は、(a)各々がステージ入力およびステージ出力を有しており直列に接続された第1~第NのA/D変換ステージと、(b)アナログ信号を受けるアナログ入力と、(c)前記第1のA/D変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第1および第2のサンプリング期間中にそれぞれ第1および第2の標本アナログ信号をサンプリングするための入力スイッチと、(d)前記第1のA/D変換ステージの前記ステージ入力と前記第NのA/D変換ステージの前記ステージ出力との間に接続されており、前記第NのA/D変換ステージから前記第1のA/D変換ステージへの経路を前記第1および第2のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、(e)前記第1~第NのA/D変換ステージの各々からの変換結果を受けて、アナログ/ディジタル変換結果を示すA/D変換ディジタルコードを生成するディジタル演算回路とを備える。前記第1~第NのA/D変換ステージの各々は、前記変換結果を示し所定のビット数からなるディジタル信号を前記ステージ入力からの信号に応答して生成するサブA/D変換回路と、前記ディジタル信号に応じた制御信号を生成する制御回路と、前記制御信号に応じた所定の電圧を生成するD/A変換器と、前記ステージ入力からの信号を受ける第1の入力、該信号および前記所定の電圧を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含む。前記第1~第NのA/D変換ステージの数Nは3または4である。
【0009】
このアナログディジタル変換器によれば、第1の標本アナログ信号が、第1のサンプリング期間中にサンプリングされて入力スイッチを介して第1のA/D変換ステージに提供され、第2の標本アナログ信号が第2のサンプリング期間中にサンプリングされて入力スイッチを介して第1のA/D変換ステージに提供され、第1~第NのA/D変換ステージの各々は、第1および第2のサンプリング期間並びに巡回期間中に第1および第2の標本アナログ信号の各々のための演算値を生成する。これ故に、アナログディジタル変換器は、一サンプリング当たりにA/D変換時間を短縮可能である。
【0010】
本発明に係るアナログディジタル変換器では、前記第1~第NのA/D変換ステージの数Nは4であることができる。前記ゲインステージは、第1および第2のキャパシタ並びに演算増幅回路を有する。前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、前記第1および第2のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第1および第2のキャパシタに前記電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する。
【0011】
このアナログディジタル変換器によれば、4段のA/D変換ステージの各々において、第1および第2のキャパシタ並びに演算増幅回路を用いて一ステージ分のA/D変換が行われる。
【0012】
本発明に係るアナログディジタル変換器では、前記ゲインステージは、第1および第2のキャパシタ並びに演算増幅回路を有する。前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、また、前記ステージ入力からの電荷を前記第1および第2のキャパシタのいずれか一方に再び格納し、さらに、前記第1および第2のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第1および第2のキャパシタ並びに前記演算増幅回路を用い前記電荷の再配置を行い、またさらに、前記第1および第2のキャパシタのいずれか他方に前記所定の電圧を受けることによって前記第1および第2のキャパシタにおいて前記再配置された電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する。
【0013】
このアナログディジタル変換器によれば、4段のA/D変換ステージの各々において、第1および第2のキャパシタのミスマッチを低減可能なA/D変換が行われる。
【0014】
本発明に係るアナログディジタル変換器では、各A/D変換ステージにおける前記ゲインステージは、前記第1のキャパシタおよび前記第2のキャパシタのキャパシタンスミスマッチを示すミスマッチ値を前記演算増幅回路の出力に生成し、前記第1~第4のA/D変換ステージの各々は、前記巡回期間中に、前記ミスマッチ値のための演算値を生成する。
【0015】
このアナログディジタル変換器によれば、A/D変換ステージの各々はミスマッチ値を生成すると共に、この値は、第1~第4のA/D変換ステージを巡回的に用いてA/D変換される。
【0016】
本発明に係るアナログディジタル変換器では、前記ゲインステージは、第1および第2のミスマッチ補正操作を有する。前記第1のミスマッチ補正操作において、前記演算増幅回路の入力および出力並びに前記第2のキャパシタを互いに接続して等電位化すると共に、前記D/A変換器から参照信号を前記第1のキャパシタに受けることによって前記第1のキャパシタに電荷を蓄積し、前記第2のミスマッチ補正操作において、前記D/A変換器から前記参照信号を前記第2のキャパシタに受けることによって前記第1および第2のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の出力に前記ミスマッチ値を生成する。
【0017】
このアナログディジタル変換器によれば、第1および第2のミスマッチ補正操作によりミスマッチ値が生成される。
【0018】
本発明に係るアナログディジタル変換器では、各A/D変換ステージにおける前記ゲインステージは、前記演算増幅回路の有限利得を示す利得誤差値を前記演算増幅回路の出力に生成し、前記第1~第4のA/D変換ステージの各々は、前記巡回期間中に、前記利得誤差値のための演算値を生成する。
【0019】
このアナログディジタル変換器によれば、A/D変換ステージの各々は利得誤差値を生成すると共に、この値は、第1~第4のA/D変換ステージを巡回的に用いてA/D変換される。
【0020】
本発明に係るアナログディジタル変換器では、前記ゲインステージは、第1および第2の有限利得補正操作を有する。前記第1の有限利得補正操作において、前記演算増幅回路の入力および出力を接続して等電位化すると共に、前記D/A変換器から参照信号を前記第1および第2のキャパシタに受けることによって前記第1および第2のキャパシタに電荷を蓄積し、前記第2の有限利得補正操作において、前記演算増幅回路の前記入力および前記出力に前記第1のキャパシタを接続すると共に前記D/A変換器から前記参照信号を前記第2のキャパシタに受けることによって前記第1および第2のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の前記出力に前記利得誤差値を生成する。
【0021】
このアナログディジタル変換器によれば、第1および第2の有限利得補正操作により利得誤差値が生成される。
【0022】
本発明に係るアナログディジタル変換器では、前記第1~第4のA/D変換ステージの各々は、前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続される。前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に前記第2のキャパシタの前記一端に基準電位線に接続し、キャパシタミスマッチの補償用の信号を処理するための第4の期間、有限利得の補正用の信号を受けるための第5の期間および有限利得の補正用の信号を処理するための第6の期間に前記第2のキャパシタの前記一端に参照電圧を提供すると共に、前記第5の期間および前記第3の期間に前記第1のキャパシタの前記一端に前記参照電圧を提供する。前記ゲインステージは、前記第1、第3および第5の期間に前記演算増幅回路の前記出力に前記反転入力を接続するためのフィードバックスイッチと、前記第2、第4および第6の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチとを備える。
【0023】
このアナログディジタル変換器では、各A/D変換ステージにおけるゲインステージは、第1および第2のキャパシタのキャパシタンスミスマッチを示すミスマッチ値を演算増幅回路の出力に生成すると共に、演算増幅回路の有限利得を示す利得誤差値を演算増幅回路の出力に生成する。第1~第4のA/D変換ステージの各々は、巡回期間中に、ミスマッチ値のための演算値を生成すると共に、利得誤差値のための演算値を生成する。故に、A/D変換ステージの各々は利得誤差値およびミスマッチ値の各々を生成すると共に、これらの値は、第1~第4のA/D変換ステージを巡回的に用いて個々にA/D変換される。
【0024】
本発明に係るアナログディジタル変換器では、前記第NのA/D変換ステージの段数Nは3であることができる。前記ゲインステージは、第1~第3のキャパシタおよび演算増幅回路を有しており、前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、また、前記第1のキャパシタに前記所定の電圧を受けることによって前記第1および第2のキャパシタに前記電荷の再配置を行って前記演算増幅回路の出力に演算結果を生成すると共に前記演算結果に対応する電荷を前記第3のキャパシタに格納し、さらに、前記第2のキャパシタに前記所定の電圧を受けることによって前記再配置された電荷および前記第3のキャパシタに格納された前記電荷の再配置を前記第1~第3のキャパシタにおいて行うと共に前記演算増幅回路の出力に前記演算値を生成する。
【0025】
このアナログディジタル変換器によれば、3段のA/D変換ステージの各々において第1~第3のキャパシタ並びに演算増幅回路を用いて一ステージ分のA/D変換が行われる。
【0026】
本発明に係るアナログディジタル変換器は、(a)各々がステージ入力およびステージ出力を有しており直列に接続された第1~第4のA/D変換ステージと、(b)アナログ信号を受けるアナログ入力と、(c)前記第1のA/D変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第1および第2のサンプリング期間中にそれぞれ第1および第2の標本アナログ信号をサンプリングするための入力スイッチと、(d)前記第1のA/D変換ステージの前記ステージ入力と前記第4のA/D変換ステージの前記ステージ出力との間に接続されており、前記第4のA/D変換ステージから前記第1のA/D変換ステージへの経路を前記第1および第2のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、(e)前記第1~第4のA/D変換ステージの各々からの変換結果に応じたアナログ/ディジタル変換結果を示すA/D変
換ディジタルコードを生成するディジタル演算回路とを備える。前記第1~第4のA/D変換段の各々は、(a1)所定のビット数からなる変換結果を示すディジタル信号を前記ステージ入力からの信号に応答して生成するサブA/D変換回路と、(a2)前記ディジタル信号に応じた制御信号を生成する制御回路と、(a3)前記ステージ入力からの信号を受ける第1の入力、前記制御信号を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含む。前記ゲインステージは、一端および他端を有する第1のキャパシタと、一端および他端を有する第2のキャパシタと、前記第1のキャパシタの前記一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、前記第2のキャパシタの前記一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、前記第1の期間と異なる第2の期間に前記第1のキャパシタの前記他端および前記第2のキャパシタの前記他端に接続された反転入力と前記ステージ出力に接続された出力とを有する演算増幅回路と、前記第2の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、前記制御信号に応じた所定の電圧を前記第2の期間に前記第2のキャパシタの前記一端に提供するD/A変換器とを含む。
【0027】
このアナログディジタル変換器によれば、直列に接続された第1~第4のA/D変換ステージを巡回スイッチを介してループ状に接続するので、2つのサンプリング値に対してA/D変換を並列に行うことができる。
【0028】
本発明の一側面のアナログディジタル変換器は、以下の構成を有することができる。前記ゲインステージは、前記第1のキャパシタの前記他端と前記演算増幅回路の前記反転入力との間に接続されており、前記第1の期間と前記第2の期間との間の第3の期間に前記第1のキャパシタの前記他端を前記反転入力から切り離すための第4のスイッチと、前記第2のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第1~第3の期間と異なる第4の期間に前記第2のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第5のスイッチとを含む。前記D/A変換器は、前記制御信号に応じた所定の電圧を前記第4の期間に前記第1のキャパシタの前記一端に提供する。
【0029】
このアナログディジタル変換器によれば、ゲインステージ内の2つのキャパシタのばらつきに起因するA/D変換値の誤差を補正するためのディジタル値を提供することができる。
【0030】
本発明の一側面のアナログディジタル変換器は、以下の構成を有することができる。前記ディジタル演算回路は、前記第1および第2の標本アナログ信号にそれぞれ対応しており前記第1~第4のA/D変換ステージからのディジタル信号からなる第1および第2のデータ群を格納するための第1~第4の記憶回路と、前記第1~第4の記憶回路に接続されており、前記第1のデータ群の前記ディジタル信号を用いて前記第1の標本アナログ信号に対応する第1のディジタルコードを生成する第1の回路と、前記第1~第4の記憶回路に接続されており、前記第2のデータ群の前記ディジタル信号を用いて前記第2の標本アナログ信号に対応する第2のディジタルコードを生成する第2の回路と、前記第1および第2のディジタルコードの一方を用いて前記第1および第2のディジタルコードの他方を補正して前記A/D変換ディジタルコードを生成する補正回路とを含む。
【0031】
このアナログディジタル変換器によれば、第1~第4のA/D変換段からのディジタル信号から、該アナログディジタル変換器に起因するA/D変換の誤差を補正することができる。
【0032】
本発明の別の一側面のアナログディジタル変換器は、(a)各々がステージ入力およびステージ出力を有しており直列に接続された第1~第3のA/D変換ステージと、(b)アナログ信号を受けるアナログ入力と、(c)前記第1のA/D変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第1および第2のサンプリング期間中にそれぞれ第1および第2の標本アナログ信号をサンプリングするための入力スイッチと、(d)前記第1のA/D変換ステージの前記ステージ入力と前記第3のA/D変換ステージの前記ステージ出力との間に接続されており、前記第3のA/D変換ステージから前記第1のA/D変換ステージへの経路を前記第1および第2のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、(e)前記第1~第3のA/D変換ステージの各々からの変換結果に応じたアナログ/ディジタル変換結果を示すA/D変換ディジタルコードを生成するディジタル演算回路とを備える。前記第1~第3のA/D変換ステージの各々は、所定のビット数からなり変換結果を示すディジタル信号を前記ステージ入力からの信号に応答して生成するサブA/D変換回路と、前記ディジタル信号に応じた制御信号を生成する制御回路と、前記ステージ入力からの信号を受ける第1の入力、前記制御信号を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含む。前記ゲインステージは、一端および他端を有する第1のキャパシタと、一端および他端を有する第2のキャパシタと、一端および他端を有する第3のキャパシタと、前記第1のキャパシタの前記一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、前記第2のキャパシタの前記一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、前記第1のキャパシタの前記他端および前記第2のキャパシタの前記他端に接続された反転入力と、前記第3のキャパシタの前記他端および前記ステージ出力に接続された出力とを有する演算増幅回路と、前記第2のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第1の期間と異なる第2の期間に前記第2のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、前記第1のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第1および第2の期間と異なる第3の期間に前記第1のキャパシタの前記一端を前記出力に接続するための第4のスイッチと、前記制御信号に応じた所定の電圧を前記第2の期間に前記第1のキャパシタの前記一端に提供すると共に、前記制御信号に応じた所定の電圧を前記第3の期間に前記第2のキャパシタの前記一端に提供するD/A変換器と、前記第3のキャパシタの前記一端と前記演算増幅回路の前記反転入力との間に接続されており、前記第3の期間に前記第3のキャパシタの前記一端を前記演算増幅回路の前記反転入力に接続するための第5のスイッチと、前記第3のキャパシタの前記一端と基準電位線との間に接続されており、前記第1および第2の期間に前記第3のキャパシタの前記一端に前記基準電位を提供するための第6のスイッチとを含む。
【0033】
このアナログディジタル変換器によれば、直列に接続された第1~第3のA/D変換ステージを巡回スイッチを介してループ状に接続するので、第1~第3のA/D変換ステージの3つのキャパシタのミスマッチを補償しながら、A/D変換を行うことができる。
【0034】
本発明の別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記ディジタル演算回路は、前記第1および第2の標本アナログ信号にそれぞれ対応し前記第1~第3のA/D変換段からのディジタル信号からなる第1および第2のデータ群を格納するための第1~第3の記憶回路と、前記第1~第3の記憶回路に接続されており、前記第1のデータ群の前記ディジタル信号を用いて前記第1の標本アナログ信号に対応する第1のディジタルコードを生成する第1の回路と、前記第1~第3の記憶回路に接続されており、前記第2のデータ群の前記ディジタル信号を用いて前記第2の標本アナログ信号に対応する第2のディジタルコードを生成する第2の回路と、前記第1および第2のディジタルコードの一方を用いて前記第1および第2のディジタルコードの他方を補正して前記A/D変換ディジタルコードを生成する補正回路とを含む。
【0035】
このアナログディジタル変換器によれば、第1~第3のA/D変換段からのディジタル信号から、該アナログディジタル変換器に起因するA/D変換の誤差を補正することができる。
【0036】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記サブA/D変換回路は、前記ステージ入力からの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む。
【0037】
アナログディジタル変換器によれば、1ビットのディジタル値が得られる。また、コンパレータの数を増やせば、1ビットを越えるビット数のディジタル信号が得られる。
【0038】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記サブA/D変換回路は、前記ステージ入力からの信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成する。
【0039】
このアナログディジタル変換器によれば、入力アナログ信号を所定の2つの基準信号と比較するので、3値のディジタル信号が得られる
【0040】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。アナログディジタル変換器は、入力アナログ信号を受ける入力と前記アナログ入力に前記アナログ信号を提供する出力とを有するサンプル/ホールド回路を更に備える。前記サンプル/ホールド回路は、反転入力および非反転出力を有する演算増幅回路と、前記反転入力と前記非反転出力との間に接続された帰還スイッチとを含む。
【0041】
このアナログディジタル変換器によれば、サンプル/ホールド回路の帰還スイッチを用いて、演算増幅回路のオフセット量に対応する信号を生成できる。
【0042】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記第1および第2の標本アナログ信号のいずれか一方は、前記入力アナログ信号に対応しており、前記サンプル/ホールド回路の前記帰還スイッチは、前記第1および第2のサンプリング期間のいずれか一方の全期間中に開かれる。
【0043】
このアナログディジタル変換器によれば、サンプル/ホールド回路は、A/D変換の対象となる入力アナログ信号をA/D変換ステージに提供できる。
【0044】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記サンプル/ホールド回路の前記帰還スイッチは、前記第1および第2のサンプリング期間のいずれか他方の期間の一部分において閉じられ、前記第1および第2の標本アナログ信号のいずれか他方は、前記サンプル/ホールド回路の前記帰還スイッチが開かれた後に提供される。
【0045】
このアナログディジタル変換器によれば、サンプル/ホールド回路は。演算増幅回路のオフセット量に対応する補償信号をA/D変換ステージに提供できる。サンプル/ホールド回路から提供される1および第2の標本アナログ信号のA/D変換すると、これらのA/D変換値(ディジタル値)を用いてA/D変換ステージにおける誤差を補正することができる。
【0046】
本発明の一側面および別の側面のアナログディジタル変換器は、以下の構成を有することができる。前記サンプル/ホールド回路の前記演算増幅回路は、非反転入力および反転出力をさらに有しており、前記サンプル/ホールド回路は、前記演算増幅回路の前記非反転入力と前記演算増幅回路の前記反転出力との間に接続された別の帰還スイッチを含む。
【0047】
このアナログディジタル変換器によれば、全差動構成のサンプル/ホールド回路が提供される。
【0048】
本発明の更なる別の側面は、ゲインステージを用いて、アナログ信号に対応したディジタル信号を生成する方法である。前記ゲインステージは第1および第2のキャパシタ並びに演算増幅回路を含む。当該方法は、(a)所定の数の値を取るディジタル値を有しており第1および第2の入力アナログ信号のいずれか一方に応じたディジタル信号を生成するステップと、(b)前記第1のキャパシタおよび前記第2のキャパシタに、前記第1の入力アナログ信号に応じた電荷を蓄積するステップと、(c)前記第1および第2のキャパシタに前記電荷を蓄積した後に、前記第1のキャパシタおよび前記第2のキャパシタのいずれか一方の前記電荷を保持すると共に、前記第1のキャパシタおよび前記第2のキャパシタのいずれか他方に前記第2の入力アナログ信号に応じた電荷をサンプリングするステップと、(d)前記第1および第2のキャパシタへのサンプリングの後に、前記第1のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第2のキャパシタの前記他端に該ディジタル信号に応じた変換アナログ信号を供給することによって、第1の変換値を前記演算増幅回路の前記出力に生成すると共に前記第1および第2のキャパシタの前記電荷を再配置するステップと、(e)前記第1および第2のキャパシタへのサンプリングの後に、前記第2のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第1のキャパシタの前記他端に該ディジタル信号に応じた変換アナログ信号を供給することによって、第2の変換値を前記演算増幅回路の前記出力に生成すると共に前記第1および第2のキャパシタの前記電荷を再配置するステップとを備える。
【0049】
この方法によれば、第1および第2の入力アナログ信号が前段のゲインステージからの2つの信号であるとき、引き続くステップ(d)およびステップ(e)において、前段のゲインステージからの2つの信号を平均化すると共に第1のキャパシタと第2のキャパシタとの間のミスマッチを平均化した2つ変換値が生成される。
【0050】
また、第2の入力アナログ信号に応じた電荷を第1および第2のキャパシタに前記電荷を蓄積すると共に、この後に第1のキャパシタおよび第2のキャパシタのいずれか他方に第2の入力アナログ信号に応じた電荷をサンプリングすると、第2の入力アナログ信号が第1の入力アナログ信号と実質的に同じとき、引き続くステップ(d)およびステップ(e)において、第1のキャパシタおよび第2のキャパシタのミスマッチに応じた2つ変換値が生成される。
【0051】
本発明のまた更なる別の側面は、第1~第4のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法である。前記第1~第4のA/D変換ステージの各々は第1および第2のキャパシタ並びに演算増幅回路を含む。当該方法は、(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に所定の変換操作を施して第1の変換結果を生成し前記第1の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて所定のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第2の変換結果を生成し前記第2の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、(b)前記第4のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第3の変換結果を生成し前記第3の変換結果に対応するアナログ信号に前記第1のA/D変換ステージにおいて前記所定のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第4の変換結果を生成し前記第4の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、(c)前記ステップ(a)および前記ステップ(b)を繰り返すステップとを備える。前記所定のサンプリング操作は、前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含む。前記所定の変換操作は、前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップを含む。
【0052】
この方法によれば、第1~第4のA/D変換ステージにいずれもサンプリング操作および変換操作のいずれかを行っているので、第1~第4のA/D変換ステージの動作に無駄がない。故に、2つの信号が並列してA/D変換される。
【0053】
本発明のまた更なる側面の方法は、以下の構成を有することができる。この方法は、前記ステップ(a)および(b)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記所定のサンプリング操作を施すステップと、前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第5の変換結果を生成し前記第5の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記所定のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第6の変換結果を生成し前記第6の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップとを備える。
【0054】
この方法によれば、第1の標本アナログ信号および第2の標本アナログ信号を順に第1のA/D変換ステージに提供することによって、第1~第4のA/D変換ステージにいずれもサンプリング操作および変換操作のいずれかを行う手順につなげることができる。
【0055】
本発明のまた更なる側面の方法は、以下の構成を有することができる。この方法は、演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、保持した信号を前記第1および第2の標本アナログ信号の一方として提供するステップと、前記演算増幅回路の入力と前記演算増幅回路の出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、保持した信号を前記第1および第2の標本アナログ信号の他方として提供するステップとを備える。
【0056】
この方法によれば、サンプル/ホールド回路の演算増幅回路のオフセットを生成することができる。
【0057】
本発明の更なるまた別の側面は、第1~第4のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法である。前記第1~第4のA/D変換ステージの各々は第1および第2のキャパシタ並びに演算増幅回路を含む。当該方法は、(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して第1の変換結果を生成し前記第1の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第1のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して第2の変換結果を生成し前記第2の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記第1のサンプリング操作を施すステップと、(b)前記第1のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を行って第3の変換結果を生成し前記第3の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第2のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を行って第4の変換結果を生成し前記第4の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記第2のサンプリング操作を施すステップと、(c)前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記1の変換操作を施して第5の変換結果を生成し前記第5の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記第1のサンプリング操作を施すと共に、前記第4のA/D変換ステージにおいて前記第1の変換操作を施して第6の変換結果を生成し前記第6の変換結果に対応するアナログ信号に前記第1のA/D変換ステージにおいて前記第1のサンプリング操作を施すステップと、(d)前記第2のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を行って第7の変換結果を生成し前記第7の変換結果に対応するアナログ信号に前記第3A/D変換ステージにおいて前記第2のサンプリング操作を施すと共に、前記第4のA/D変換ステージにおいて前記第1の変換操作の後の前記第2の変換操作を施して第8の変換結果を生成し前記第8の変換結果に対応したアナログ信号に前記第1のA/D変換ステージにおいて前記第2のサンプリング操作を施すステップとを備える。前記第1のサンプリング操作は、前記第1のキャパシタおよび前記第2のキャパシタに、第1の入力アナログ信号に応じた電荷を蓄積するステップを含む。前記第2のサンプリング操作は、前記第1および第2のキャパシタの前記電荷の再配置に先立って、前記第1のキャパシタおよび前記第2のキャパシタのいずれか一方の前記電荷を保持すると共に、前記第1のキャパシタおよび前記第2のキャパシタのいずれか他方に第2のアナログ信号に応じた電荷のサンプリングを行うステップを含む。前記第1の変換操作は、前記第1のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、次段のA/D変換ステージのための第1の入力アナログ信号に対応した第1の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップを含む。前記第2の変換操作は、前記第2のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の前記反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第1のキャパシタの前記他端に供給することによって、次段のA/D変換ステージのための第2の入力アナログ信号に対応した第2の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップを含む。
【0058】
この方法によれば、第1~第4のA/D変換ステージにいずれも第1および第2サンプリング操作並びに第1および第2の変換操作のいずれかを行っているので、第1~第4のA/D変換ステージの動作に無駄がない。また、2つの信号が並列してA/D変換される。さらに、各A/D変換ステージのキャパシタのミスマッチを補償を行うと共にA/D変換を行うことができる。
【0059】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、前記ステップ(a)~前記ステップ(d)を順に繰り返すステップを更に備える。
【0060】
この方法によれば、各A/D変換ステージのキャパシタのミスマッチを補償を行うと共に、繰り返しにより所望のビット数のA/D変換を行うことがでいる。
【0061】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、前記ステップ(a)~(d)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記第1及び第2のサンプリング操作を順に施すステップと、前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して第9の変換結果を生成し前記第9の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第1のサンプリング操作を施すステップと、前記第1のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を施して第10の変換結果を生成し前記第10の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第2のサンプリング操作を施すステップと、前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記第1のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して第11の変換結果を生成し前記第11の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて第1のサンプリング操作を施すステップと、前記第1のA/D変換ステージにおいて前記第2の標本アナログ信号に前記第2のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を施して第12の変換結果を生成し前記第12の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて第2のサンプリング操作を施すステップとを備える。
【0062】
この方法によれば、第1の標本アナログ信号および第2の標本アナログ信号を順に第1のA/D変換ステージに提供することによって、第1~第4のA/D変換ステージにいずれもサンプリング操作および変換操作のいずれかを行う手順につなげることができる。
【0063】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、前記第1および第2の標本アナログ信号の一方を発生するステップと、前記演算増幅回路の入力と出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、前記第1および第2の標本アナログ信号の他方を発生するステップとを備える。
【0064】
この方法によれば、サンプル/ホールド回路の演算増幅回路のオフセットを生成することができる。
【0065】
本発明のまた更なる別の側面は、第1~第3のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法である。前記第1~第3のA/D変換ステージの各々は、演算増幅回路と、該演算増幅回路の反転入力に接続された一端を有する第1および第2のキャパシタと、該演算増幅回路の出力に接続された一端を有する第3のキャパシタとを含む。当該方法は、(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して前記第1のA/D変換ステージのための第1の変換値を生成すると共に、前記第2のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を施して前記第2のA/D変換ステージのための第2の変換値を生成し前記第3のA/D変換ステージにおいて前記第2の変換値に対応したアナログ信号にサンプリング操作を施すステップと、(b)前記第1のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を施して前記第1のA/D変換ステージのための第2の変換値を生成し前記第2の変換値に対応したアナログ信号に前記第2のA/D変換ステージにおいて前記サンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して前記第3のA/D変換ステージのための第1の変換値を生成するステップと、(c)前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して前記第2のA/D変換ステージのための第1の変換値を生成すると共に、前記第3のA/D変換ステージにおいて前記第2の変換操作を施して前記第3のA/D変換ステージにおいて第2の変換値を生成し前記第2の変換値に対応したアナログ信号に前記第1のA/D変換ステージにおいて前記サンプリング操作を施すステップとを備える。前記サンプリング操作は、前記第1のキャパシタおよび前記第2のキャパシタの各々に、当該A/D変換ステージに入力されたアナログ信号に応じた電荷を蓄積するステップを含む。前記第1の変換操作は、前記第2のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第1のキャパシタの前記他端に供給することによって、前記第1の変換値を前記演算増幅回路の前記出力に生成し前記第1および第2のキャパシタの前記電荷を再配置すると共に前記第1の変換値に対応する電荷を前記第3のキャパシタに蓄積するステップを含む。前記第2の変換操作は、前記第1および第3のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、前記第2の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1、第2および第3のキャパシタの前記電荷を再配置する第3のステップを含む。
【0066】
この方法によれば、第1~第3のA/D変換ステージにいずれもサンプリング操作並びに第1および第2の変換操作のいずれかを行っているので、第1~第3のA/D変換ステージの動作に無駄がない。また、2つの信号が並列してA/D変換される。さらに、各A/D変換ステージのキャパシタのミスマッチを補償を行うと共にA/D変換を行うことができる。
【0067】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、前記ステップ(a)~前記ステップ(c)を順に繰り返すステップを更に備える。
【0068】
この方法によれば、各A/D変換ステージのキャパシタのミスマッチを補償を行うと共に、繰り返しにより所望のビット数のA/D変換を行うことがでいる。
【0069】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、前記ステップ(a)~(c)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記サンプリング操作を施すステップと、前記ステップ(a)~(c)に先立って、前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1および第2の変換操作を施すと共に、前記第2の変換操作による変換値に対応するアナログ信号に前記第2のA/D変換ステージにおいてサンプリング操作を施すステップと、前記ステップ(a)~(c)に先立って、前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記サンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施すステップとを更に備える。
【0070】
この方法によれば、第1の標本アナログ信号および第2の標本アナログ信号を順に第1のA/D変換ステージに提供することによって、第1~第4のA/D変換ステージにいずれもサンプリング操作および変換操作のいずれかを行う手順につなげることができる。
【0071】
本発明の更なるまた別の側面は、以下の構成を備えることができる。この方法は、演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、保持した信号を前記第1および第2の標本アナログ信号の一方として発生するステップと、前記演算増幅回路の入力と出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、保持した信号を前記第1および第2の標本アナログ信号の他方として発生するステップとを備える。
【0072】
この方法によれば、サンプル/ホールド回路の演算増幅回路のオフセットを生成することができる。
【0073】
本発明に係るA/D変換ステージは、(a)ステージ入力、(b)ステージ出力、(c)所定のビット数からなる変換結果を示すディジタル信号をステージ入力からのアナログ信号に応答して生成するサブA/D変換回路、(d)ディジタル信号に応じた制御信号を生成する制御回路、(e)ステージ入力からのアナログ信号を受ける第1の入力、制御信号を受ける第2の入力、およびステージ出力に接続された出力を有するゲインステージを含む。ゲインステージは、(e1)一端および他端を有する第1のキャパシタ、(e2)一端および他端を有する第2のキャパシタ、(e3)アナログ信号のサンプリングのための第1の期間に第1のキャパシタの一端をステージ入力に接続するための第1のサンプリングスイッチ、(e4)第1の期間に第2のキャパシタの一端をステージ入力に接続するための第2のサンプリングスイッチ、(e5)第1のキャパシタの他端および第2のキャパシタの他端に接続された反転入力とステージ出力に接続された出力とを有する演算増幅回路、(e6)第1のキャパシタの一端および第2のキャパシタの一端にそれぞれ接続された第1および第2の出力を有しており、アナログ信号の処理のための第2の期間に制御信号に応じた所定の電圧を第2のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に第2のキャパシタの一端に基準電位線に接続し、キャパシタミスマッチの補償用の信号を処理するための第4の期間、有限利得の補正用の信号を受けるための第5の期間及び有限利得の補正用の信号を処理するための第6の期間に第2のキャパシタの一端に参照電圧を提供すると共に、第5の期間及び第3の期間に第1のキャパシタの一端に参照電圧を提供するD/A変換器と、(e7)第1、第3及び第5の期間に演算増幅回路の出力に反転入力を接続するためのフィードバックスイッチと、(e8)第2、第4及び第6の期間に第1のキャパシタの一端を演算増幅回路の出力に接続するための第1のスイッチとを備える。
【0074】
このA/D変換ステージによれば、サブA/D変換回路により当該A/D変換ステージにおけるディジタル値を生成することができ、また第1及び第2の期間を利用してA/D変換ステージの動作が行われる。第3及び第4の期間を利用して、A/D変換ステージの2つのキャパシタのミスマッチに起因する誤差を示す信号を生成できる。第5及び第6の期間を利用して、A/D変換ステージの演算増幅回路の利得が有限であることに起因する誤差を示す信号を生成できる。
【0075】
本発明に係るA/D変換ステージは、(a)ステージ入力、(b)ステージ出力、(c)所定のビット数からなり変換結果を示すディジタル信号をステージ入力からのアナログ信号に応答して生成するサブA/D変換回路、(d)ディジタル信号に応じた制御信号を生成する制御回路、(e)ステージ入力からのアナログ信号を受ける第1の入力、制御信号を受ける第2の入力、およびステージ出力に接続された出力を有するゲインステージを含む。ゲインステージは、(e1)一端および他端を有する第1のキャパシタ、(e2)一端及び他端を有する第2のキャパシタ、(e3)アナログ信号のサンプリングのための第1の期間に第1のキャパシタの一端をステージ入力に接続するための第1のサンプリングスイッチ、(e4)第1の期間に第2のキャパシタの一端をステージ入力に接続するための第2のサンプリングスイッチ、(e5)第1のキャパシタの他端および第2のキャパシタの他端に接続された反転入力とステージ出力に接続された出力とを有する演算増幅回路、(e6)第1のキャパシタの一端および第2のキャパシタの一端にそれぞれ接続された第1及び第2の出力を有しており、アナログ信号の処理のための第2の期間に制御信号に応じた所定の電圧を第2のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に第2のキャパシタの一端に基準電位線に接続し、第3の期間に第1のキャパシタの一端に参照電圧を提供すると共に、キャパシタミスマッチの補償用の信号を処理するための第4の期間に第2のキャパシタの一端に参照電圧を提供するD/A変換器、(e7)第1および第3の期間に演算増幅回路の出力に反転入力を接続するためのフィードバックスイッチ、(e8)第2および第4の期間に第1のキャパシタの一端を演算増幅回路の出力に接続するための第1のスイッチを備える。
【0076】
このA/D変換ステージによれば、サブA/D変換回路により当該A/D変換ステージにおけるディジタル値を生成でき、また第1及び第2の期間を利用してA/D変換ステージの動作が行われる。第3及び第4の期間を利用して、A/D変換ステージのキャパシタミスマッチに起因する誤差を示す信号を生成できる。
【0077】
また、本発明に係るA/D変換ステージは、(a)ステージ入力、(b)ステージ出力、(c)所定のビット数からなり変換結果を示すディジタル信号をステージ入力からの信号に応答して生成するサブA/D変換回路、(d)ディジタル信号に応じた制御信号を生成する制御回路、(e)ステージ入力からのアナログ信号を受ける第1の入力、制御信号を受ける第2の入力、およびステージ出力に接続された出力を有するゲインステージを含む。ゲインステージは、(e1)一端および他端を有する第1のキャパシタ、(e2)一端および他端を有する第2のキャパシタ、(e3)アナログ信号のサンプリングのための第1の期間に第1のキャパシタの一端をステージ入力に接続するための第1のサンプリングスイッチ、(e4)第2のキャパシタの一端を第1の期間にステージ入力に接続するための第2のサンプリングスイッチ、(e5)第1のキャパシタの他端および第2のキャパシタの他端に接続された反転入力とステージ出力に接続された出力とを有する演算増幅回路、(e6)第1及び第2のキャパシタの一端にそれぞれ接続された第1および第2の出力を有しており、アナログ信号の処理のための第2の期間に制御信号に応じた所定の電圧を第2のキャパシタの一端に提供し、有限利得の補償のための信号を受けるための第3の期間および有限利得の補償のための信号を処理するための第4の期間に第2のキャパシタの一端に参照信号を提供すると共に、第3の期間に第1のキャパシタの一端に参照信号を提供するD/A変換器、(e7)第1及び第3の期間に演算増幅回路の出力に反転入力を接続するためのフィードバックスイッチ、(e8)第2及び第4の期間に第1のキャパシタの一端を演算増幅回路の出力に接続するための第1のスイッチを備える。
【0078】
このA/D変換ステージによれば、サブA/D変換回路により当該A/D変換ステージにおけるディジタル値を生成でき、第1及び第2の期間を利用してA/D変換ステージの動作が行われる。第3及び第4の期間を利用して演算増幅回路の利得が有限であることに起因する誤差を示す信号を生成できる。
【0079】
本発明の別の側面に係るアナログディジタル変換器は、(a)各々がステージ入力およびステージ出力を有しており直列に接続された第1~第4のA/D変換ステージ、(b)アナログ信号を受けるアナログ入力、(c)第1のA/D変換ステージのステージ入力とアナログ入力との間に接続されており、第1および第2のサンプリング期間中にそれぞれ第1および第2の標本アナログ信号をサンプリングするための入力スイッチ、(d)第1のA/D変換ステージのステージ入力と第4のA/D変換ステージのステージ出力との間に接続されており、第4のA/D変換ステージから第1のA/D変換ステージへの経路を第1および第2のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチ、(e)第1~第4のA/D変換ステージの各々からの変換結果に応じたアナログ/ディジタル変換結果を示すA/D変換ディジタルコードを生成するディジタル誤差補正回路を備
える。第1~第4のA/D変換ステージの各々は、上記のいずれか一項に記載されたA/D変換ステージである。
【0080】
このアナログディジタル変換器によれば、2つのアナログ信号を並列してA/D変換できる。上記のA/D変換ステージを用いるとき、A/D変換ステージの2つのキャパシタのミスマッチに起因する誤差を示す信号を生成すると共に、この信号のA/D変換を1つのアナログ信号のA/D変換と並列して実行できる。上記のA/D変換ステージを用いるとき、A/D変換ステージの演算増幅回路の有限利得に起因する誤差を示す信号を生成すると共に、この信号のA/D変換を1つのアナログ信号のA/D変換と並列して実行できる。
【0081】
本発明に係るアナログディジタル変換器は、入力アナログ信号を受ける入力とアナログ入力にアナログ信号を提供する出力とを有するS/H回路を更に備える。サンプル/ホールド回路は、反転入力及び非反転出力を有する演算増幅回路と、反転入力と非反転出力との間に接続された帰還スイッチとを含む。
【0082】
このアナログディジタル変換器によれば、帰還スイッチを用いてS/H回路のオフセットに係る信号を生成できる。
【0083】
本発明に係るアナログディジタル変換器では、第1および第2の標本アナログ信号のいずれか一方は入力アナログ信号に対応し、S/H回路の帰還スイッチは第1及び第2のサンプリング期間のいずれか一方の全期間中に開かれる。
【0084】
このアナログディジタル変換器によれば、S/H回路は、A/D変換の対象となる入力アナログ信号をA/D変換ステージに提供できる。
【0085】
本発明に係るアナログディジタル変換器は、以下の構成を含むことができる。S/H回路の帰還スイッチは、第1及び第2のサンプリング期間のいずれか他方の期間の一部分において閉じられ、第1及び第2の標本アナログ信号のいずれか他方は、S/H回路の帰還スイッチが開かれた後に提供される。このアナログディジタル変換器によれば、S/H回路は、演算増幅回路のオフセット量に対応する補償信号をA/D変換ステージに提供できる。
【0086】
本発明に係るアナログディジタル変換器は、以下の構成を含むことができる。ディジタル誤差補正回路は、S/H回路のオフセット、S/H回路の帰還スイッチによるノイズ、第1~第4のA/D変換ステージにおけるキャパシタミスマッチ、および第1~第4のA/D変換ステージにおけるゲインステージの有限利得、の少なくとも一つに起因する誤差を表す補正ディジタルコードを生成すると共に、第1~第4のA/D変換ステージからのディジタル信号から生成されアナログ信号に対応するディジタルコードを補正ディジタルコードを用いて補正する。
【0087】
このアナログディジタル変換器によれば、A/D変換ステージおよびS/H回路に起因するA/D変換の誤差を示すディジタル値を生成して、このディジタル値を用いてA/D変換値を補償できる。
【0088】
本発明に係るアナログディジタル変換器は、以下の構成を含むことができる。サブA/D変換回路は、ステージ入力からの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む。
【0089】
アナログディジタル変換器によれば、1ビットのディジタル値が得られる。また、コンパレータの数を増やせば、1ビットを越えるビット数のディジタル信号が得られる。
【0090】
本発明に係るアナログディジタル変換器は、以下の構成を含むことができる。サブA/D変換回路は、ステージ入力からの信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成する。
【0091】
このアナログディジタル変換器によれば、入力アナログ信号を所定の2つの基準信号と比較するので、3値のディジタル信号が得られる。
【0092】
本発明の更なる別の側面は、アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージおける変換誤差を示す信号を生成する方法である。A/D変換ステージは第1及び第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含み、変換誤差は第1および第2のキャパシタのミスマッチに関連する誤差を含む。当該方法は、(a)演算増幅回路の出力と反転入力とを接続すると共に第2のキャパシタの他端を基準電位線に接続すると共に第1のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に第1の変換値を生成すると共に第1および第2のキャパシタに電荷を配置するステップ、(b)演算増幅回路の出力と反転入力との間に第1のキャパシタを接続すると共に第2のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に第2の変換値を生成すると共に第1及び第2のキャパシタに電荷を再配置するステップを含む。
【0093】
この方法によれば、これらの2つのステップによって生成される変換値には、第1および第2のキャパシタのミスマッチに起因する誤差が含まれている。
【0094】
このA/D変換ステージおける変換誤差を示す信号を生成する方法は、アナログ信号に対応したディジタル信号を生成する方法において使用される。本発明に係る発明は、ループ状に接続されたA/D変換ステージSTG1~STG4を用いて、アナログ信号に対応したディジタル信号を生成する方法である。A/D変換ステージの各々は第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該A/D変換ステージにおけるディジタル値を示す信号を生成する。当該方法は、(a)A/D変換ステージSTG1において、演算増幅回路の出力と反転入力とを接続し第2のキャパシタの他端を基準電位線に接続すると共に第1のキャパシタの他端に参照電圧を加えることによって、第1および第2のキャパシタに電荷を配置し、さらに、A/D変換ステージSTG2内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG3に提供してA/D変換ステージSTG3において所定のサンプリング操作を行うステップと、(b)ステップaの後に、A/D変換ステージSTG1において、演算増幅回路の出力と反転入力との間に第1のキャパシタを接続すると共に、第2のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に変換値を生成すると共に、この変換値をA/D変換ステージSTG2に提供してA/D変換ステージSTG2において所定のサンプリング操作を行い、さらに、A/D変換ステージSTG3においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG4に提供してA/D変換ステージSTG4において所定のサンプリング操作を行うステップと、(c)A/D変換ステージSTG2においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG3に提供してA/D変換ステージSTG3において所定のサンプリング操作を行い、さらに、A/D変換ステージSTG4においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG1に提供してA/D変換ステージSTG1において所定のサンプリング操作を行うステップと、(d)A/D変換ステージSTG3においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG4に提供してA/D変換ステージSTG4において所定のサンプリング操作を行い、さらに、A/D変換ステージSTG1においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG2に提供してA/D変換ステージSTG2において所定のサンプリング操作を行うステップとを備える。所定のサンプリング操作は、第1のキャパシタおよび第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含む。所定の変換操作は、第1のキャパシタを演算増幅回路の出力と演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を第2のキャパシタの他端に供給することによって、演算増幅回路の出力に変換値を生成すると共に第1および第2のキャパシタの電荷を再配置するステップを含む。
【0095】
この方法によれば、第1および第2のキャパシタのミスマッチに関連する誤差を含む信号のA/D変換を入力アナログ信号のA/D変換と並列して実行できる。
【0096】
本発明に係る方法では、A/D変換ステージSTG1~STG4の内のいずれかのA/D変換ステージの入力にS/H回路が接続されており、ステップ(a)におけるアナログ信号は、S/H回路からの標本アナログ信号に関係している。
【0097】
本発明のまた更なる別の側面は、アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージにおける変換誤差を示す信号を生成する方法である。A/D変換ステージは第1及び第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含み、該変換誤差は該演算増幅回路の利得に関連する誤差を含む。当該方法は、(a)第2のキャパシタの他端および第1のキャパシタの他端に参照電圧を加えると共に演算増幅回路の出力と反転入力とを接続することによって、演算増幅回路の出力に第1の変換値を生成すると共に第1および第2のキャパシタに電荷を配置するステップ、(b)演算増幅回路の出力と反転入力との間に第1のキャパシタを接続すると共に第2のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に第2の変換値を生成すると共に第1および第2のキャパシタに電荷を再配置するステップを含む。
【0098】
この方法によれば、これらの2つのステップによって生成される変換値には、変転増幅器の有限利得に起因する誤差が含まれており、この誤差は、第2の変換値を示す電圧と参照電圧との差として提供される。
【0099】
このA/D変換ステージおける変換誤差を示す信号を生成する方法は、アナログ信号に対応したディジタル信号を生成する方法において使用される。本発明に係る発明は、アナログ信号に対応したディジタル信号を生成する方法であって、ループ状に接続された4個のA/D変換ステージSTG1、STG2、STG3、STG4を用いて、アナログ信号に対応したディジタル信号を生成する。A/D変換ステージの各々は第1及び第2のキャパシタと該第1及び第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該A/D変換ステージにおけるディジタル値を示す信号を生成する。当該方法は、(a)A/D変換ステージSTG1において、第1及び第2のキャパシタの他端に参照電圧を加えると共に演算増幅回路の出力と反転入力とを接続することによって、第1および第2のキャパシタに電荷を配置し、さらに、A/D変換ステージSTG2内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG3に提供してA/D変換ステージSTG3において所定のサンプリング操作を行うステップと、(b)ステップaの後に、A/D変換ステージSTG1において、演算増幅回路の出力と反転入力との間に第1のキャパシタを接続すると共に第2のキャパシタの他端に参照電圧を加えることによって、演算増幅回路の出力に変換値を生成すると共に、この変換値をA/D変換ステージSTG2に提供してA/D変換ステージSTG2において所定のサンプリング操作を行い、さらに、A/D変換ステージSTG3においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG4に提供してA/D変換ステージSTG4において所定のサンプリング操作を行うステップと、(c)A/D変換ステージSTG2においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG3に提供してA/D変換ステージSTG3において所定のサンプリング操作を行い、さらに、A/D変換ステージSTG4においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG1に提供してA/D変換ステージSTG1において所定のサンプリング操作を行うステップと、(d)A/D変換ステージSTG3においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG4に提供してA/D変換ステージSTG4において所定のサンプリング操作を行い、さらに、A/D変換ステージSTG1においてサンプリングされた信号に所定の変換操作を行って該サンプリングされた信号に対応する変換値を演算増幅回路の出力に生成すると共に、この変換値をA/D変換ステージSTG2に提供してA/D変換ステージSTG2において所定のサンプリング操作を行うステップとを備える。所定のサンプリング操作は、第1および第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含む。所定の変換操作は、第1のキャパシタを演算増幅回路の出力と演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を第2のキャパシタの他端に供給することによって、演算増幅回路の出力に変換値を生成すると共に、第1及び第2のキャパシタの電荷を再配置するステップを含む。
【0100】
この方法によれば、演算増幅回路の有限利得に関連する誤差を含む信号のA/D変換を入力アナログ信号のA/D変換と並列して行うことができる。
【0101】
本発明に係る方法では、A/D変換ステージSTG1~STG4の内のいずれか一つのA/D変換ステージの入力にサンプル/ホールド回路が接続されており、ステップ(a)におけるアナログ信号は、サンプル/ホールド回路から入力された標本アナログ信号に関係している。
【発明の効果】
【0102】
以上説明したように、本発明の一側面および別の側面によれば、一サンプリング値当たりにA/D変換時間を短縮すること可能なアナログディジタル変換器が提供される。また、本発明のさらに別の側面、また別の側面、また更なる別の側面および更なるまた別の側面によれば、一サンプリング値当たりにA/D変換時間を短縮するために利用可能な、アナログ信号に対応したディジタル信号を生成する方法が提供される。さらに、本発明によれば、このアナログディジタル変換器のためのA/D変換ステージが提供される。またさらに、このアナログディジタル変換器を用いてA/D変換ステージおける変換誤差を示す信号を生成する方法が提供される。
【図面の簡単な説明】
【0103】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【図1】図1は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。
【図2】図2は、アナログディジタル変換器のA/D変換ステージを示す回路図である。
【図3】図3は、図2に示されたA/D変換ステージのためのタイミングチャートを示す図面である。
【図4】図4は、D/A変換回路の変換特性を示す図面である。
【図5】図5は、A/D変換ステージの動作を説明するための図面である。
【図6】図6は、アナログディジタル変換器を用いてA/D変換ディジタルコードを生成する手順を示す図面である。
【図7】図7は、アナログディジタル変換器のための変換回路を示す回路図である。
【図8】図8はS/H回路の一例を示す回路図である。
【図9】図9は、図8に示されたS/H回路のためのタイミングチャートを示す図面である。
【図10】図10は、補正を行うことが可能なアナログディジタル変換器を示すブロック図である。
【図11】図11は、A/D変換ステージの一変形例を示す回路図である。
【図12】図12は、図11に示されたA/D変換ステージのためのタイミングチャートを示す図面である。
【図13】図13は、A/D変換ステージの動作を説明するための図面である。
【図14】図14は、アナログディジタル変換器を用いてA/D変換ディジタルコードを生成する手順を示す図面である。
【図15】図15は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。
【図16】図16は、アナログディジタル変換器のA/D変換ステージを示す回路図である。
【図17】図17は、図16に示されたA/D変換ステージのためのタイミングチャートを示す図面である。
【図18】図18は、A/D変換ステージの動作を説明するための図面である。
【図19】図19は、アナログディジタル変換器を用いてA/D変換ディジタルコードを生成する手順を示す図面である。
【図20】図20は、補正を行うことが可能なアナログディジタル変換器を示すブロック図である。
【図21】図21は、本実施の形態に係るA/D変換器を示すブロック図である。
【図22】図22は、A/D変換器のA/D変換ステージを示す回路図である。
【図23】図23は、図22に示されたA/D変換ステージのためのタイミングチャートを示す図面である。
【図24】図24は、アナログ信号に対応したディジタル信号を生成するステップを示す図面である。
【図25】図25は、アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージおける変換誤差(キャパシタのミスマッチの影響)を示す信号を生成するステップを示す図面である。
【図26】図26は、アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージにおける変換誤差(演算増幅回路の有限利得の影響)を示す信号を生成する図面である。
【図27】図27は、図8のS/H回路のためのタイミングチャートである。
【図28】図28は、誤差補正可能なA/D変換器を示すブロック図である。
【図29】図29は、A/D変換ステージにおけるキャパシタのミスマッチを補正するための補正値を生成するためのステップを示す図面である。
【図30】図30は、A/D変換ステージにおけるキャパシタのミスマッチを補正するための補正値を生成するためのステップを示す図面である。
【図31】図31は、A/D変換ステージにおけるキャパシタのミスマッチを補正するための補正値を生成するためのステップを示す図面である。
【図32】図32は、A/D変換ステージにおける演算増幅回路の有限利得誤差を補正するための補正値を生成するためのステップを示す図面である。
【図33】図33は、A/D変換ステージにおける演算増幅回路の有限利得誤差を補正するための補正値を生成するためのステップを示す図面である。
【図34】図34は、A/D変換ステージにおける演算増幅回路の有限利得誤差を補正するための補正値を生成するためのステップを示す図面である。
【図35】図35は、補正値を求めるフローチャートである。
【符号の説明】
【0104】
11、11a、11b…アナログディジタル変換器、12…A/D変換ステージ、13…入力、15…ゲインステージ、16…ゲインステージ、17…第1のサンプリングスイッチ、19…第2のサンプリングスイッチ、21…演算増幅回路、23…フィードバックスイッチ、25…第1のキャパシタ、27…第2のキャパシタ、29、31、32、34、35、37…スイッチ、33…第3のキャパシタ、39…接地線、41…サブA/D変換回路、42…D/A変換回路、43…論理回路、44…D/A変換回路、45…D/A変換回路、46…D/A変換器、47…第1の電圧源、49…第2の電圧源、51a、51b、51c、51d、51e、51f…スイッチ、52a、52b、52c、52d、52e…スイッチ、53…論理回路、59a~59d…第1~第4のスイッチ、101…第1のA/D変換ステージ、103…第2のA/D変換ステージ、105…第3のA/D変換ステージ、107…第4のA/D変換ステージ、109…アナログ入力、111…入力スイッチ、113…巡回スイッチ、115…ディジタル演算回路、117…サンプル/ホールド(S/H)回路、118…ディジタル出力、119a…ステージ入力、119b…ステージ出力、131…第1のA/D変換ステージ、133…第2のA/D変換ステージ、135…第3のA/D変換ステージ、147…ステージ入力、149…ステージ出力、145…ディジタル演算回路、TS1、TS2…第1および第2のサンプリング期間、TFB…巡回期間、D、D…ディジタル信号、VDIGITAL…A/D変換ディジタルコード、VDIG…ディジタル信号、VSWCONT0…制御信号、φDO、φDP、φDN、φDO1、φDP1、φDN1、φDO2、φDP2、φDN2…制御信号、V…入力アナログ信号、VA/D…変換アナログ信号、VC1…補正のための信号、VC2…補正用の信号、T…第1の期間、T…第2の期間、T…第3の期間、T…第4の期間、T…第5の期間、T…第6の期間、A…サンプリング操作、B…変換操作、M1…第1のミスマッチ補正操作、M2…第2のミスマッチ補正操作、G1…第1の有限利得補正操作、G2…第2の有限利得補正操作、Ain…入力アナログ信号、VOFFSET…演算増幅回路のオフセットに関連する量、VCI…帰還スイッチの開閉の際のノイズ、92…演算増幅回路、93…帰還スイッチ、109…アナログ入力、111…入力スイッチ、113…巡回スイッチ、116…ディジタル誤差補正回路、117…サンプル/ホールド(S/H)回路、118…ディジタル出力、119a…ステージ入力、119b…ステージ出力、123、125、127、129…第1~第4の記憶回路、131…第1の回路、133…第2の回路、136…補正値生成回路、151…第1のA/D変換ステージ、153…第2のA/D変換ステージ、155…第3のA/D変換ステージ、157…第4のA/D変換ステージ、D、D…ディジタルコード、119、121…記憶素子、b11~b18…ディジタル信号、a11~a18、a21~a28、a31~a38、a41~a48、51a~a58、61a~a68…ディジタル値、SM1、SM2、SM3、SM4…キャパシタミスマッチ用の手順、m11~m18、m21~m28、m31~m38、m41~m48…補正用ディジタル値、SG1、SG2、SG3、SG4…有限利得補正用の手順、g11~g18、g21~g28、g31~g38、g41~g48…ディジタル値
【発明を実施するための最良の形態】
【0105】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のアナログディジタル変換器、A/D変換ステージ、アナログ信号に対応したディジタル信号を生成する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【0106】
(第1の実施の形態)
図1は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。アナログディジタル変換器11は、第1のA/D変換ステージ101と、第2のA/D変換ステージ103と、第3のA/D変換ステージ105と、第4のA/D変換ステージ107と、アナログ入力109と、入力スイッチ111と、巡回スイッチ113と、ディジタル演算回路115とを備える。第1~第4のA/D変換ステージ101、103、105、107の各々は直列に接続されており、またディジタル出力118、ステージ入力119aおよびステージ出力119bを有する。第1~第4のA/D変換ステージ101、103、105、107はクロック信号に同期して動作する。アナログ入力109はアナログ信号を受ける。
【0107】
入力スイッチ111は、第1のA/D変換ステージ101のステージ入力119aとアナログ入力109との間に接続されており、また第1および第2のサンプリング期間TS1、TS2中にそれぞれ第1の標本アナログ信号Sおよび第2の標本アナログ信号Rをサンプリングする。巡回スイッチ113は、第1のA/D変換ステージ101のステージ入力119aと第4のA/D変換ステージ107のステージ出力119bとの間に接続されており、また第4のA/D変換ステージ107から第1のA/D変換ステージ101への経路を第1および第2のサンプリング期間TS1、TS2と異なる巡回期間TFB中に提供する。ディジタル演算回路115は、第1~第4のA/D変換ステージ101、103、105、107の各々からの変換結果の信号VSTAGE1、VSTAGE2、VSTAGE3、VSTAGE4に応じたアナログ/ディジタル変換結果を示すA/D変換ディジタルコードVDIGITALを生成する。また、ディジタル演算回路115は、第1~第4のA/D変換ステージ101、103、105、107にそれぞれ接続された入力115a、115b、115c、115dと、A/D変換ディジタルコードVDIGITALを提供する出力115eを有する。第1および第2のサンプリング期間TS1、TS2を含む期間では、入力スイッチ111がクロックφに応答して閉じられると共に、巡回スイッチ113が開かれる。また、巡回期間TFBでは、入力スイッチ111がクロックφに応答して開かれると共に、巡回スイッチ113が閉じられる。アナログディジタル変換器11は、受けたアナログ入力Ainを保持するサンプル/ホールド(S/H)回路117を更に備え、S/H回路117は、A/D変換器においてA/D変換されるアナログ信号を順次にサンプリングして、入力スイッチ111を介して第1のA/D変換ステージ101のステージ入力119aに提供する。S/H回路117は、入力アナログ信号Ainを受ける入力117aと、アナログ信号S、Rを提供する出力と117bを有する。クロック発生器40は図1~図3に記載されたクロック信号を提供する。
【0108】
引き続く説明から理解されるように、このアナログディジタル変換器11によれば、直列に接続された第1~第4のA/D変換ステージ101、103、105、107を巡回スイッチ113を介してループ状に接続するので、2つのサンプリング値に対して並列にA/D変換を行うことができる。
【0109】
図2は、アナログディジタル変換器のA/D変換ステージを示す回路図である。図3は、図2に示されたA/D変換ステージのためのタイミングチャートを示す図面である。第1~第4のA/D変換ステージのためのA/D変換ステージ12は、入力13と、ゲインステージ15と、第1のサンプリングスイッチ17と、第2のサンプリングスイッチ19とを備える。
【0110】
ゲインステージ15は、第1の入力15a及び第2の入力15bを含む。第1の入力15aは、入力アナログ信号V及び変換アナログ信号VA/Dのいずれか一方のアナログ信号を受けるために設けられている。第2の入力15bは、入力アナログ信号V及び変換アナログ信号VA/Dのいずれか一方のアナログ信号を受けるために設けられている。第1のサンプリングスイッチ17は、第1の入力15aと入力13との間に接続されており、また第1の期間Tに入力アナログ信号Vのサンプリングを行うために設けられている。第2のサンプリングスイッチ19は、第2の入力15bと入力13との間に接続されており、また第1の期間Tに入力アナログ信号Vのサンプリングを行うために設けられている。
【0111】
ゲインステージ15は、演算増幅回路21と、フィードバックスイッチ23と、第1のキャパシタ25と、第2のキャパシタ27と、第1のスイッチ32とを含む。演算増幅回路21は、反転入力21aと、非反転入力21bと、出力21cとを含む。
【0112】
フィードバックスイッチ23は、演算増幅回路21の反転入力21aと演算増幅回路21の出力21cとの間に接続されており、第1の期間Tに演算増幅回路21の出力21cを演算増幅回路21の反転入力21aに接続する。第1のキャパシタ25は、第1の入力15aに接続された一端25aと反転入力21aに接続された他端25bとを有する。第2のキャパシタ27は、第2の入力15bに接続された一端27aと反転入力21aに接続された他端27bとを有する。第1のスイッチ32は、第1のキャパシタ25の一端25aと演算増幅回路21の出力21cとの間に接続されており、また第1の期間Tと異なる第2の期間Tに第1のキャパシタ25を演算増幅回路21の出力21cと反転入力21aとの間に接続するために設けられている。ゲインステージ15の出力15cは、演算増幅回路21の出力21cに接続されている。演算増幅回路21の非反転入力21bは、基準電位線(例えば、接地線39)に接続されている。
【0113】
図2に示されるように、A/D変換ステージ12は、サブA/D変換回路41と、論理回路43と、D/A変換回路45とを備えることができる。サブA/D変換回路41は、入力13に接続されており、また入力アナログ信号Vに応じてディジタル信号VDIGを生成する。ディジタル信号VDIGは、所定の数の値を取り、例えば2値(「0」、「1」)または3値(「-1」、「0」、「+1」)を有することが好ましい。論理回路43は、サブA/D変換回路41に接続されており、またディジタル信号VDIGに応じて制御信号VSWCONT0を生成する。D/A変換回路45は、論理回路43に接続されており、変換アナログ信号VA/Dを提供するための出力45aを有する。変換アナログ信号VA/Dは、制御信号VSWCONT0に応じて生成される。制御信号VSWCONT0は、第2の期間Tに変換アナログ信号VA/Dをゲインステージ15に提供するために用いられる。
【0114】
サブA/D変換回路41は、例えば1つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定の基準信号と比較すると共に、比較結果を示す信号を提供する。この変換回路を用いて、1ビットのディジタル値が得られる。コンパレータの数を増やせば、1ビットを越えるビット数のディジタル信号が得られる。サブA/D変換回路41は、例えば2つのコンパレータを含むことができる。コンパレータは、それぞれ、入力アナログ信号を所定のそれぞれの基準信号VREF1、VREF2と比較すると共に、図1に示されるように、比較結果信号D、Dを提供する。基準信号VREF1は、図3に示されるように、例えば-Vref/4であることができ、また基準信号VREF2は、例えば+Vref/4であることができる。
【0115】
入力アナログ信号Vの範囲 ディジタル信号
(1)-Vref/4>V、 -1(D=0、D=0)
(2)Vref/4≧V≧-Vref/4、0(D=0、D=1)
(3)V>+Vref/4、 +1(D=1、D=1)
となる。サブA/D変換回路が入力アナログ信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成することができる。この変換回路によれば、入力アナログ信号を所定の2つの基準信号と比較するので、3値のディジタル信号が得られる。サブA/D変換回路41は、図3に示されるように、例えば第1の期間T中に活性化されることが好ましい。
【0116】
また、D/A変換器45は、制御信号φDO、φDP、φDNに応じた所定の電圧を第2の期間Tに第2のキャパシタ27の一端27aに提供する。D/A変換回路45は、第1の電圧源47および第2の電圧源49を含む。第1の電圧源47は電圧VRPを提供する。第2の電圧源49は電圧VRNを提供する。第1の電圧源47の出力47aは、第1のスイッチ59aおよび出力45aを介して第2の入力15bに接続されており、また第2の電圧源49の出力49aは、第2のスイッチ59bおよび出力3aを介して第2の入力15bに接続されている。出力47aは、第3のスイッチ59cを介して接地線に接続されている。図3に示されるように、論理回路53は、第1~第3のスイッチ59a~59cをそれぞれ制御するための制御信号φDO、φDP、φDNを生成する。ディジタル信号D、Dの値は、制御信号φDO、φDP、φDNのうちのいずれがアクティブになるかを決定する。
【0117】
D/A変換回路45は、論理回路43からの制御信号に応答して、例えば図4に示されるように、
(1)条件(-Vref/4>V)が満たされるとき、VA/D=Vrefを提供する。
(2)条件(Vref/4≧V≧-Vref/4)が満たされるとき、VA/D=0を提供する。
(3)条件(V>+Vref/4)が満たされるとき、VA/D=-Vrefを提供する。
【0118】
これらの3領域に対して3値のA/D変換を行って「-1」、「0」、「+1」のディジタルコードを割り当てる。最初のコードは最上位桁になる。図4に示された特性に従って下記の演算が行われる。
OUT=2×Vin-D×Vref
すなわち、この演算は、上位桁から順にA/D変換し、ゲインステージの入力を2倍して、ゲインステージのA/D変換値によって、
(1)一定値Vrefの減算、
(2)一定値Vrefの加算、
(3)ゼロを与える
のいずれかを行うことにより、ゲインステージの出力が必ず-Vref~+Vrefの範囲におさめる。
【0119】
このように3値でA/D変換を行うによって、ディジタル値には冗長性が生じる。この冗長性により、サブA/D回路内の比較器に対する精度要求が大きく緩和される一方で、高精度なA/D変換が可能となる。2進数の各桁は「0」と「1」の2値を取るが、ゲインステージ毎のディジタル信号は「-1」、「0」、「+1」の3値を取るので、一ゲインステージあたり1.5ビットのA/D変換を行っていると考えることができる。
【0120】
図5は、A/D変換ステージの動作を説明するための図面である。A/D変換ステージの動作は、図5を参照しながら行われた説明から理解される。引き続いて説明される、アナログ信号に対応したディジタル信号を生成する方法は、直列に接続される4個のA/D変換ステージを用いて行われる。これらのA/D変換ステージの各々は第1および第2のキャパシタ並びに演算増幅回路を含む。第1~第4のA/D変換ステージは、例えば第1~第4のA/D変換ステージ101、103、105、107を用いて構成されることができる。
【0121】
A/D変換ステージの動作は、サンプリング操作Aと、変換操作Bとを含む。
・サンプリング操作A:
第1のキャパシタ25および第2のキャパシタ27に、入力アナログ信号Vに応じた電荷Q=C×V、Q=C×Vを蓄積する。
・変換操作B:
第1のキャパシタ25を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号VA/DをD/A変換器DACSWを用いて第2のキャパシタ27の他端27bに供給することによって、変換値VOUTを演算増幅回路21の出力21cに生成すると共に第1および第2のキャパシタ25、27の電荷を再配置する。第1のキャパシタ25の電荷は、C×VOUTである。第2のキャパシタ27から第1のキャパシタ25に電荷△Q=C×V-D×Vref×Cが移動する。これによって、第1のキャパシタ25に蓄積された電荷は電荷保存則によりC×V+△Qであり、一方、この電荷はC×VOUTに等しい。したがって、
×VOUT=C×V+△Q=C×V+C×V-D×Vref×C
OUT=(1+C/C)×V-D×Vref×C/C
である。
【0122】
図6は、アナログディジタル変換器11を用いてA/D変換ディジタルコードを生成する手順を示す図面である。引き続く説明では、アナログ信号のサンプリングから順に説明する。図6には、ステップS1~S15が示されている。
・ステップS1:第1のA/D変換ステージStage1に第1の標本アナログ信号Sを受けて、第1の標本アナログ信号Sにサンプリング操作Aを施す。第1のA/D変換ステージStage1はディジタル信号1aを生成する。
・ステップS2:第1のA/D変換ステージStage1においてサンプリングされたアナログ信号に変換操作Bを施して第1の変換結果D1を生成し、この第1の変換結果D1に対応するアナログ信号A1に第2のA/D変換ステージStage2においてサンプリング操作Aを施す。第1のA/D変換ステージStage1はディジタル信号2aを生成する。
・ステップS3:第1のA/D変換ステージStage1に第2の標本アナログ信号Rを受けて、第2の標本アナログ信号Rにサンプリング操作Aを施すと共に、第2のA/D変換ステージStage2においてサンプリングされたアナログ信号A2に変換操作Bを施して第2の変換結果D2を生成し、この第2の変換結果D2に対応するアナログ信号に第3のA/D変換ステージStage2においてサンプリング操作Aを施す。第2のA/D変換ステージStage2はディジタル信号1bを生成する。第1のA/D変換ステージStage1はディジタル信号3aを生成する。
【0123】
これらのステップにより、アナログ信号が2つの標本アナログ信号としてA/D変換ステージに取り込まれた。第1の標本アナログ信号Sおよび第2の標本アナログ信号Rを順に第1のA/D変換ステージStage1に提供することによって、引き続いて説明されるように、第1~第4のA/D変換ステージのいずれもがサンプリング操作Aおよび変換操作Bのいずれかを行う手順につなげることができる。
・ステップS4:第1のA/D変換ステージStage1においてサンプリングされたアナログ信号Rに変換操作Bを施して第3の変換結果D3を生成し第3の変換結果D3に対応するアナログ信号A3に第2のA/D変換ステージStage2においてサンプリング操作Aを施すと共に、第3のA/D変換ステージStage3においてサンプリングされたアナログ信号に変換操作Bを施して第4の変換結果D4を生成し第4の変換結果D4に対応したアナログ信号A4に第4のA/D変換ステージStage4においてサンプリング操作Aを施す。第2のA/D変換ステージStage2はディジタル信号2bを生成する。第1のA/D変換ステージStage1はディジタル信号4aを生成する。
・ステップS5:第4のA/D変換ステージStage4においてサンプリングされたアナログ信号に変換操作Bを施して第5の変換結果D5を生成し第5の変換結果D5に対応するアナログ信号A5に第1のA/D変換ステージStage1においてサンプリング操作Aを施すと共に、第2のA/D変換ステージStage2においてサンプリングされたアナログ信号に変換操作Bを施して第6の変換結果を生成し第6の変換結果に対応するアナログ信号A6に第3のA/D変換ステージStage3においてサンプリング操作Aを施す。第1のA/D変換ステージStage1はディジタル信号5aを生成する。第2のA/D変換ステージStage2はディジタル信号3bを生成する。
【0124】
これらのステップによれば、第1~第4のA/D変換ステージにいずれもサンプリング操作Aおよび変換操作Bのいずれかを行っているので、第1~第4のA/D変換ステージの動作に無駄がない。また、2つの信号が並列してA/D変換されている。
【0125】
図6に示されるように、ステップS4およびS5と同様に、ステップS6およびS7、ステップS8およびS9、ステップS10およびS11が繰り返される。図6に示されるように、ステップS1~S13の各々からディジタル信号1a~13aが提供される。ステップS3~S15の各々からディジタル信号1b~13bが提供される。ディジタル信号1a~13a、1b~13bは、第1~第4のA/D変換ステージ内のA/D変換回路により生成される。これらのディジタル信号は、ディジタル演算回路115内の記憶素子119、121に格納される。
【0126】
図5において示された手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、2つのステップは、シングルエンド回路だけでなく、全差動回路にも適用されることが理解される。つまり、図2において示されたゲインステージ15は、シングルエンド回路の構造を有するけれども、本実施の形態に、全差動構造を有するゲインステージを用いることができる。
【0127】
図7は、アナログディジタル変換器のための変換回路を示す回路図である。図7に示されるように、この変換回路は全差動構成である。A/D変換ステージ61は、入力13と、第1のサンプリングスイッチ17と、第2のサンプリングスイッチ19を含み、またゲインステージ15に替えてゲインステージ65とを備える。ゲインステージ65は、第1の入力65a、第2の入力65b、出力65c、第1の相補入力65d、第2の相補入力65e、および相補出力65fを含む。第1の入力65aは、入力アナログ信号Vip及び変換アナログ信号VA/Dのいずれか一方のアナログ信号を受けるために設けられている。第2の入力65bは、入力アナログ信号Vip及び変換アナログ信号VA/Dのいずれか一方のアナログ信号を受けるために設けられている。第1の相補入力65dは、入力アナログ相補信号Vin及び変換アナログ相補信号VA/Dのいずれか一方のアナログ相補信号を受けるために設けられている。第2の相補入力65eは、入力アナログ相補信号Vin及び変換アナログ相補信号VA/Dのいずれか一方のアナログ相補信号を受けるために設けられている。
【0128】
第1のサンプリングスイッチ17は、第1の入力65aと入力13との間に接続されており、また第1の期間Tに入力アナログ信号Vipのサンプリングを行うために設けられている。第2のサンプリングスイッチ19は、第2の入力65bと入力13との間に接続されており、また第1の期間Tに入力アナログ信号Vipのサンプリングを行うために設けられている。
【0129】
この変換回路61は、さらに、相補入力63と、第3のサンプリングスイッチ67と、第4のサンプリングスイッチ69とを備えることができる。第3のサンプリングスイッチ67は、ゲインステージ65の第1の相補入力65dと相補入力63との間に接続されており、また第1の期間Tに入力アナログ相補信号Vinのサンプリングを行うために設けられている。第4のサンプリングスイッチ69は、第2の相補入力65eと相補入力63との間に接続されており、また第1の期間Tに入力アナログ相補信号Vinのサンプリングを行うために設けられている。
【0130】
ゲインステージ65は、演算増幅回路21と、フィードバックスイッチ23と、第1のキャパシタ25と、第2のキャパシタ27と、第1のスイッチ32とに加えて、フィードバックスイッチ73と、第3のキャパシタ75と、第4のキャパシタ77と、第2のスイッチ82とを含む。第3のキャパシタ75は、第1の相補入力65dに接続された一端75aと非反転入力21bに接続された他端75bとを有する。第4のキャパシタ77は、第2の相補入力65eに接続された一端77aと非反転入力21bに接続された他端77bとを有する。フィードバックスイッチ73は、演算増幅回路21の相補出力21dと非反転入力21bとの間に接続されている。
【0131】
サブA/D変換回路90は、例えば全差動構成の2つのコンパレータ90a、90bを含む。コンパレータ90aは変換結果Dを生成する。コンパレータ90bは変換結果Dを生成する。これらの変換結果は、ディジタル信号として論理回路43に提供されると共に、変換回路61のディジタル出力に提供される。論理回路43は、ディジタル信号(D、D)に応じた制御信号φDO、φDP、φDNを生成する。
【0132】
D/A変換回路89は、論理回路43からの制御信号に応答して、
(1)条件(-Vref/4>V)を満たすとき、
A/D(N)=VA/D(P)=Vrefを提供する。
(2)条件(Vref/4≧V≧-Vref/4)を満たすとき、
第1の入力65aと第1の相補入力65dとを接続すると共に、第2の入力65bと第2の相補入力65eとを接続する。
(3)条件(V>+Vref/4)が満たされるとき、
A/D(N)=VA/D(P)=-Vrefを提供する。ここで、V=Vip-Vinである。以上説明したように、この変換回路61によれば、全差動構成のゲインステージ65が提供される。
【0133】
再び図1を参照すると、アナログディジタル変換器11は、S/H回路117を含んでいる。図8はS/H回路の一例を示す回路図である。図9は、図8に示されたS/H回路のためのタイミングチャートを示す図面である。S/H回路117は、入力アナログ信号Ainを受ける入力91aと、アナログ入力109にアナログ信号Vを提供する出力91bとを有する。S/H回路117は、演算増幅回路92と帰還スイッチ93とを含むことができる。演算増幅回路92は反転入力92aおよび非反転出力92bを有する。後ほど説明されるように、帰還スイッチ93aは、反転入力92aと非反転出力92bとの間に接続されている。帰還スイッチ93aを用いて、演算増幅回路92のオフセット量に対応する信号を生成できる。S/H回路117では、キャパシタCS1は、第1のスイッチ94aを介してサンプル入力91aと反転入力92aとの間に接続されている。キャパシタCS2は、非反転出力92bと反転入力92aとの間に接続されている。第1のスイッチ94aは、サンプリングのための期間に閉じられると共に、A/D変換のための期間に開かれる。
【0134】
S/H回路117の帰還スイッチ93aは、第1および第2のサンプリング期間のいずれか一方の全期間中に開かれる。この期間に、入力アナログ信号Ainが第1および第2の標本アナログ信号のいずれか一方として生成される。この信号は、A/D変換の対象となるアナログ信号としてA/D変換ステージに提供できる。
【0135】
全差動構成のS/H回路117では、帰還スイッチ93bとを含むことができる。演算増幅回路92は非反転入力92cおよび反転出力92dを有する。帰還スイッチ93bは、非反転入力92cと反転出力92dとの間に接続されている。帰還スイッチ93a、93bを用いて、演算増幅回路92のオフセット量に対応する信号を生成できる。S/H回路117では、キャパシタCS3は、第1のスイッチ94bを介してサンプル入力91cと非反転入力92cとの間に接続されている。キャパシタCS4は、非反転出力92cと反転入力92dとの間に接続されている。第2のスイッチ94bは、サンプリング期間に閉じられると共に、A/D変換のための期間に開かれる。キャパシタCS1の一端とキャパシタCS3の一端との間には、スイッチ94cが接続されている。入力91aおよびサンプル入力91cには、それぞれ、キャパシタCi1およびCi2が接続されている。
【0136】
また、S/H回路117の帰還スイッチ93aは、第1および第2のサンプリング期間のいずれか他方の期間の一部分において閉じられ、第1および第2の標本アナログ信号のいずれか他方は、サンプル/ホールド回路117の帰還スイッチ93a、93bが開かれた後に保持される。このように帰還スイッチ93a、93bを操作すると、演算増幅回路92のオフセット量を含む信号をA/D変換ステージに提供できる。
【0137】
例えば、図9に示されるように、最初のサンプルリング期間TS1に、入力91aに受けた信号Ainが保持される。シングルエンド型のS/H回路では、演算増幅回路92の非反転入力92aが接地されている。S/H回路は、このとき、出力値VSHO1を提供する。
SHO1=VOP-VON=(AIN-Aref)×CS1/CS2+VOFFSET+VCI
と表される。
【0138】
次のサンプルリング期間TS2の前半ではクロック信号φS2に応答してスイッチ93a、93bを閉じると共に、サンプルリング期間TS2の後にS/H回路は、このとき、出力VSHO2を提供する。出力値VSHO2には、S/H回路に入力されたアナログ信号を含まない。これ故に、出力値VSHO2には、演算増幅回路92のオフセットに関連する量VOFFSETと、スイッチ93aの開閉の際のノイズVCI(例えば、スイッチ93aがMOSアナログスイッチの場合には、MOSアナログスイッチが開くとき、チャネル電荷によりノイズが発生する)と、その他のノイズとが含まれる。
=VOP-VON=VOFFSET+VCI
と表される。
【0139】
これらの2つの信号、出力値VSHO1および出力値VSHO2は、図6に示される信号「S」および「R」として利用される。信号「S」および「R」がA/D変換されると、それぞれの変換値D、Dは、次のように表される。
=D((AIN-Aref)×CS1/CS2+VOFFSET+VCI)+D(VOSADC
=D((AIN-Aref)×CS1/CS2)+D(VOFFSET)+D(VCI)+D(VOSADC
=D(VOFFSET+VCI)=D(VOFFSET)+D(VCI)+D(VOSADC
ここで、Dは、A/D変換を示すオペレータである。これらの信号「S」および「R」にA/D変換を施す。また、VOSADCは、A/D変換ステージのゲインステージにおいて発生するオフセットの項を示す。それぞれの変換値DS、DRには、A/D変換ステージの入力信号VSHO1、VSHO2に含まれていない項D(VOSADC)が含まれている。したがって、本実施の形態では、A/D変換ステージのゲインステージにおいて発生するオフセットも補正される。
【0140】
図10は、補正を行うことが可能なアナログディジタル変換器を示すブロック図である。ディジタル演算回路115は、第1~第4の記憶回路123、125、127、129と、第1の回路131と、第2の回路133と、補正回路135とを含む。第1~第4の記憶回路123、125、127、129の各々は、第1および第2のサンプル信号S、Rにそれぞれ対応しており第1~第4のA/D変換ステージ101、103、105、017からのディジタル信号からなる第1のデータ群(DA1~DA13)および第2のデータ群(DB1~DB13)を格納する。第1の回路131は、第1~第4の記憶回路123、125、127、129に接続されており、第1のデータ群(DA1~DA13)のディジタル信号を用いて第1の標本アナログ信号Sに対応する第1のディジタルコードD(例えば14ビット)を生成する。第2の回路133は、第1~第4の記憶回路123、125、127、129に接続されており、第2のデータ群(DB1~DB13)のディジタル信号を用いて第2の標本アナログ信号Rに対応する第2のディジタルコードD(例えば14ビット)を生成する。補正回路135は、第1および第2のディジタルコードの一方D、Dを用いて第1および第2のディジタルコードD、Dの他方を補正してA/D変換ディジタルコード(例えば14ビット)を生成する。A/D変換ディジタルコードは、S/H回路117のオフセットがキャンセルされ、また、チャージインジェクションの影響が除かれて、この結果、向上された精度のA/D変換値が得られる。
【0141】
(第2の実施の形態)
図11は、A/D変換ステージの別の例を示す回路図である。第1~第4のA/D変換ステージのためのA/D変換ステージ12aは、入力13と、ゲインステージ16と、第1のサンプリングスイッチ17と、第2のサンプリングスイッチ19とを備える。クロック発生器40aは図11~図12に記載されたクロック信号を提供する。A/D変換ステージ12aは、図1に示されたアナログディジタル変換器のために用いることができ、引き続く説明から理解されるように、ゲインステージ内のキャパシタのミスマッチを補償できると共に、S/H回路のオフセットおよびチャージインジェクションの影響を補償できる。
【0142】
ゲインステージ16は、第1の入力16aおよび第2の入力16bを含む。第1の入力16aは、入力アナログ信号V及び変換アナログ信号VA/Dのいずれか一方のアナログ信号を受けるために設けられている。第2の入力16bは、入力アナログ信号V及び変換アナログ信号VA/Dのいずれか一方のアナログ信号を受けるために設けられている。ゲインステージ16は、演算増幅回路21と、フィードバックスイッチ23と、第1のキャパシタ25と、第2のキャパシタ27と、第1のスイッチ29と、第2のスイッチ31と、第3のスイッチ34とを備える。
【0143】
第2のスイッチ31は、第1のキャパシタ25の一端25aと演算増幅回路21の出力21cとの間に接続されており、また第1の期間Tと異なる第2の期間Tに第1のキャパシタ25を演算増幅回路21の出力21cと反転入力21aとの間に接続するために設けられている。ゲインステージ16の出力16cは、演算増幅回路21の出力21cに接続されている。第3のスイッチ34は、第1のキャパシタ25の他端25bと演算増幅回路21の反転入力21aとの間に接続されており、第1の期間Tと第2の期間Tとの間の第3の期間Tに第1のキャパシタ25の他端25bを反転入力21aから切り離すための設けられている。フィードバックスイッチ23は、第1の期間Tおよび第2の期間Tに演算増幅回路21の出力21cを演算増幅回路21の反転入力21aに接続する。第1のスイッチ29は、第2のキャパシタ27の一端27aと演算増幅回路21の出力21cとの間に接続されており、また第1の期間T、第2の期間T、第3の期間Tと異なる第4の期間Tに第2のキャパシタ27を演算増幅回路21の反転入力21aと出力21cとの間に接続するために設けられている。
【0144】
また、D/A変換器46は、制御信号φDO、φDP、φDNに応じた所定の電圧を第2の期間Tに第2のキャパシタ27の一端27aに提供すると共に、制御信号φDO、φDP、φDNに応じた所定の電圧を第4の期間Tに第1のキャパシタ25の一端25aに提供する。D/A変換器46は、ゲインステージ16の入力16a、16bにそれぞれ接続された出力46a、46bを有する。第1の電圧源47は電圧VRPを提供する。第2の電圧源49は電圧VRNを提供する。第1の電圧源47の出力47aは、スイッチ52aを介してノードNに接続されており、第2の電圧源49の出力49aは、スイッチ52bを介してノードNに接続されている。また、ノードNは、スイッチ52cを介して基準電位線(例えば、接地線39)に接続されている。ノードNは、出力46aにスイッチ52dを介して接続されており、また出力46bにスイッチ52eを介して接続されている。
【0145】
論理回路43は、第1~第3のスイッチ52a~52cをそれぞれ制御するための制御信号φDO、φDP、φDNを生成する。ディジタル信号D、Dの値は、制御信号φDO、φDP、φDNのうちのいずれがアクティブになるかを決定する。これらの3領域に対して3値のA/D変換を行って「-1」、「0」、「+1」のディジタルコードを割り当てる。最初のコードは最上位桁(MSB)になる。
【0146】
好適な実施例では、第1のキャパシタ25の容量値Cは第2のキャパシタ27の容量値Cと等しい。しかしながら、様々な要因による誤差のために、第1のキャパシタ25の容量値Cは、第2のキャパシタ27の容量値Cと一致しない。つまり、第1のキャパシタ25の容量値Cと第2のキャパシタ27の容量値Cとの間にはミスマッチが存在する。より高精度のアナログディジタル変換を行うために、このミスマッチを補償することが求められる。
【0147】
引き続いて、図12および図13を参照しながら、A/D変換ステージの動作およびミスマッチの補償を説明する。ミスマッチの補償は、ゲインステージ11を用いて、アナログ信号に対応したディジタル信号を生成する過程において実現される。
【0148】
図13は、A/D変換ステージの動作を説明するための図面である。A/D変換ステージの動作は4つのステップを含む。
【0149】
第1のサンプリング操作A1(期間T):
第1のサンプリング操作は、クロックφ1d、φ11、φ2A、φ2Bに応答して、第1および第2のキャパシタ25、27の一端を入力13に接続すると共に、第1および第2のキャパシタ25、27の他端を演算増幅回路21の反転入力21aに接続する。第1のキャパシタ25および第2のキャパシタ27に、第1の入力アナログ信号VS1に応じた電荷を蓄積する。
また、サブA/D変換回路41は、入力アナログ信号に対応したディジタル信号VDIGを生成する。ディジタル信号VDIGは、所定のビット数からなるディジタル値(例えばD、D)を有する。
第1のキャパシタ25および第2のキャパシタ27の各々に、入力アナログ信号VS1に応じた電荷を蓄積する。第1のキャパシタ25には電荷Q=C×VS1が蓄積されると共に、第2のキャパシタ27には電荷Q=C×VS1が蓄積される。演算増幅回路21の出力21cは反転入力21aと接続されており、出力21cおよび反転入力21aは共に、非反転入力21bの電位と同じ値である。
【0150】
第2のサンプリング操作A2(期間T):
第2のサンプリング操作は、クロックφ11に応答して、第1のキャパシタ25および第2のキャパシタ27のいずれか一方(本実施例では第1のキャパシタ25)を演算増幅回路21の反転入力21aから切り離す。これによって第1のキャパシタ25の電荷を保持すると共に、第1のキャパシタ25および第2のキャパシタ27のいずれか他方に第2のアナログ信号VS2に応じた電荷を蓄積する。
第2のキャパシタ27に、入力アナログ信号VS2に応じた電荷を蓄積する。第1のキャパシタ25には電荷Q=C×VS1が保持されていると共に、第2のキャパシタ27には電荷Q=C×VS2が蓄積される。演算増幅回路21の出力21cは反転入力21aと接続されており、出力21cおよび反転入力21aは共に、非反転入力21bの電位と同じ値である。
【0151】
第1の変換操作B(期間T):
第1の変換操作は、クロックφ1d、φ11、φ2A、φ2Bに応答して、第1のキャパシタ25を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に、当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号VA/Dを第2のキャパシタ27の他端27bに供給する。これによって、第1の変換値VOUT1(次段のA/D変換ステージのための第1の入力アナログ信号に対応した)を演算増幅回路21の出力21cに生成すると共に、第1および第2のキャパシタ25、27の電荷を再配置する。
【0152】
変換アナログ信号VA/Dの印加により、第2のキャパシタ27から第1のキャパシタ25へ電荷△Q=C×VS2-C×D×Vrefが移動する(Dの値は変換アナログ信号VA/Dの値に応じて「+1」、「0」、「-1」を取る)。第1のキャパシタ25には、サンプリング電荷C×VS1と移動電荷△Qとが蓄積される。演算増幅回路21の非反転入力21bは接地線に接続されているので、第1のキャパシタ25には電荷VOUT1×Cが蓄積される。この電荷VOUT1×Cは、電荷の保存則よりC×VS1+C×VS2-C×D×Vrefに等しい。故に、
×VOUT1=(C×VS1+C×VS2-C×D×Vref)
OUT1=(C×VS1+C×VS2-C×D×Vref)/C
=(1+C/C)×V-D×Vref×C/C+(1-C/C)×△V
となる。
S1=V+△V、VS2=V-△Vとすると、V=(VS1+VS2)/2
が成り立つ。△C=C-Cとすると、
OUT1=(2+△C/C)×V-(1+△C/C)×D×Vref+△C/C×△V
となるが、キャパシタミスマッチにより生じる△C/C、△Vは小さいので、第3の項を無視することができる。この結果、
式(1):
OUT1=(2+△C/C)×V-(1+△C/C)×D×Vref
となる。
【0153】
第2の変換操作C(期間T):
第2の変換操作は、クロックφ1d、φ11、φ2A、φ2Bに応答して、第2のキャパシタ27を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に、当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号VA/Dを第1のキャパシタ25の他端25bに供給する。これによって、第2の変換値VOUT2(次段のA/D変換ステージのための第2の入力アナログ信号に対応した)を演算増幅回路21の出力21cに生成すると共に、第1および第2のキャパシタ25、27の電荷を再配置する。
【0154】
変換アナログ信号VA/Dの印加により、第1のキャパシタ25から第2のキャパシタ27へ電荷△Q=C×VOUT1-C×D×Vrefが移動する(Dの値は変換アナログ信号VA/Dの値に応じて「+1」、「0」、「-1」を取る)。第2のキャパシタ27には、再配置された電荷C×VOUT1と移動電荷△Qとが蓄積される。演算増幅回路21の非反転入力21bは接地線に接続されているので、第1のキャパシタ25には電荷Vref×D×Cが蓄積されると共に、第2のキャパシタ27には電荷VOUT2×Cが蓄積される。この電荷VOUT2×Cは、電荷の保存則よりC×D×Vref+C×VOUT1-C×D×Vrefに等しい。故に、
OUT2×C=C×D×Vref+C×VOUT1-C×D×Vref
=C×VS1+C×VS2-C×D×Vref
OUT2=(C×VS1+C×VS2-C×D×Vref)/C
=(1+C/C)×V-D×Vref×C/C+(1-C/C)×△V
ここで、VS1=V+△V、VS2=V-△Vとする。
となる。ここで、△C=C-Cとおくと、
OUT2=(1+C/(C+△C))×V-(1-C/(C+△C))×D×Vref+△V×△C/(C+△C)
キャパシタミスマッチで生じる△C/C、△Vは、小さいので、2次以上の項を無視すると以下のように近似できる。
式(2):
OUT2=(2-△C/C)×V-(1-△C/C)×D×Vref
となる。
【0155】
以上の演算は、1つ前のゲインステージにおいても、同じ動作が行われるので1つ前のゲインステージでは、
(-1)OUT1=(2+△C/C)×V(-1)-(1+△C/C)×D×Vref
(-1)OUT2=(2-△C/C)×V(-1)-(1-△C/C)×D×Vref
なる処理がなされる。ここで、V(-1)OUT1、V(-1)OUT2は、1つ前のゲインステージでのVOUT1、VOUT2に対応する出力値であり、V(-1)は、1つ前のゲインステージでのViに対応する入力である。また、
(-1)OUT1=VS1,V(-1)OUT2=VS2
である。従って、入力Vは、
=(VS1+VS2)/2=(V(-1)OUT1+V(-1)OUT2)/2
=2×V(-1)-D×Vref
となって、前のゲインステージでのミスマッチがキャンセルされた入力に対応することがわかる。この動作をすべてのゲインステージで行えば、すべてのステージにおけるキャパシタミスマッチがキャンセルされる。
【0156】
これらのステップA1、A2、B、Cは、図14に示されたアナログディジタル変換器において用いられる。図14は、アナログディジタル変換器11を用いてA/D変換ディジタルコードを生成する手順を示す図面である。引き続く説明では、アナログ信号のサンプリングから順に説明する。図14には、ステップS1~S21が示されている。
【0157】
・ステップS1:
第1のA/D変換ステージStage1に第1の標本アナログ信号VS1を受けて、第1の標本アナログ信号VS1に第1のサンプリング操作A1を施す。好適な実施例では、第1のA/D変換ステージStage1は、第1の標本アナログ信号VS1に対応するディジタル信号1aを生成する。
【0158】
・ステップS2:
第1のA/D変換ステージStage1に第1の標本アナログ信号VS1を受けて、第1の標本アナログ信号VS1に第2のサンプリング操作A2を施す。
【0159】
・ステップS3:
第1のA/D変換ステージStage1においてサンプリングされたアナログ信号に第1の変換操作Bを施して第1の変換結果D1を生成し第1の変換結果D1に対応するアナログ信号A1に第2のA/D変換ステージStage2において第1のサンプリング操作A
1を施す。好適な例では、第2のA/D変換ステージStage2は、アナログ信号AS1に対応するディジタル信号2aを生成する。
【0160】
・ステップS4:
第1のA/D変換ステージStage1において第1の変換操作Bの後に第2の変換操作Cを施して第2の変換結果D2を生成し第2の変換結果D2に対応するアナログ信号に第2のA/D変換ステージStage2において第2のサンプリング操作A2を施す。
【0161】
・ステップS5:
第1のA/D変換ステージStage1に第2の標本アナログ信号VS2を受けて、第2の標本アナログ信号VS2に第1のサンプリング操作A1を施すと共に、第2のA/D変換ステージStage2においてサンプリングされたアナログ信号に第1の変換操作Bを施して第3の変換結果D3を生成し第3の変換結果D3に対応するアナログ信号に第3のA/D変換ステージStage3において第1のサンプリング操作A1を施す。第1のA/D変換ステージStage1は、第2の標本アナログ信号VS2に対応するディジタル信号1bを生成する。好適な例では、第3のA/D変換ステージStage3は、ディジタル信号3aを生成する。
【0162】
・ステップS6:
第1のA/D変換ステージStage6において第2の標本アナログ信号VS2に第2のサンプリング操作A2を施すと共に、第2のA/D変換ステージStage2において第1の変換操作Bの後に第2の変換操作Cを施して第4の変換結果D4を生成し第4の変換結果D4に対応するアナログ信号に第3のA/D変換ステージStage3において第2のサンプリング操作A2を施す。
【0163】
・ステップS7:
第1のA/D変換ステージStage1においてサンプリングされたアナログ信号に第1の変換操作Bを施して第5の変換結果D5を生成し第5の変換結果D5に対応するアナログ信号に第2のA/D変換ステージStage2において第1のサンプリング操作A1を施すと共に、第3のA/D変換ステージStage3においてサンプリングされたアナログ信号に第1の変換操作Bを施して第6の変換結果D6を生成し第6の変換結果D6に対応したアナログ信号に第4のA/D変換ステージStage4において第1のサンプリング操作A1を施す。好適な例では、第2のA/D変換ステージStage2はディジタル信号4bを生成すると共に、第4のA/D変換ステージStage4はディジタル信号4aを生成する。
【0164】
・ステップS8:
第1のA/D変換ステージStage1において第1の変換操作Bの後に第2の変換操作Cを行って第7の変換結果D7を生成し第7の変換結果D7に対応するアナログ信号に第2のA/D変換ステージStage2において第2のサンプリング操作A2を施すと共に、第3のA/D変換ステージStage3において第1の変換操作Bの後に第2の変換操作Cを行って第8の変換結果D8を生成し第4の変換結果D8に対応したアナログ信号に第4のA/D変換ステージStage4において第2のサンプリング操作A2を施す。
【0165】
・ステップS9:
第2のA/D変換ステージStage2においてサンプリングされたアナログ信号に第1の変換操作Bを施して第9の変換結果D9を生成し第9の変換結果D9に対応するアナログ信号に第3のA/D変換ステージStage3において第1のサンプリング操作A1を施すと共に、第4のA/D変換ステージStage4において第1の変換操作Bを施して第10の変換結果D10を生成し第10の変換結果D10に対応するアナログ信号に第1のA/D変換ステージStage1において第1のサンプリング操作A1を施す。好適な例では、第1のA/D変換ステージStage1はディジタル信号5aを生成すると共に、第3のA/D変換ステージStage3はディジタル信号3bを生成する。
【0166】
・ステップS10:
第2のA/D変換ステージStage2において第1の変換操作Bの後に第2の変換操作Cを行って第11の変換結果D11を生成し第11の変換結果D11に対応するアナログ信号に第3のA/D変換ステージStage3において第2のサンプリング操作A2を施すと共に、第4のA/D変換ステージStage4において第1の変換操作の後に第2の変換操作Cを施して第12の変換結果D12を生成し第12の変換結果D12に対応したアナログ信号に第1のA/D変換ステージStage1において第2のサンプリング操作A2を施す。
【0167】
これらの後に、必要に応じて、ステップS7~ステップS10を順に繰り返すことができる。ステップの繰り返しに応答して、A/D変換ステージからディジタル信号が提供される。この手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、3つのステップは、シングルエンド回路だけでなく、全差動回路にも適用されることが理解される。
【0168】
図13に示されるように、シングルエンド回路を用いて表された4つの動作からなる。操作A1は、キャパシタ25(C1)に入力信号のサンプリングする動作であり、操作A2は、キャパシタ27(C2)に入力信号のサンプリングする動作である。操作Bは、キャパシタ27をDACSWに接続すると共に、キャパシタ25を帰還容量として演算増幅回路に接続して信号を増幅する動作である。操作Cは、キャパシタ25をDACSWに接続すると共に、キャパシタ27を帰還容量として演算増幅回路に接続して信号を増幅する動作である。操作A1では、前ステージのB操作の結果がサンプリングされる。操作A2では、前ステージのC操作の結果がサンプリングされる。このサンプリングにより、前ステージのB操作の結果および前ステージのC操作の結果の平均値がサンプリングされる。
【0169】
最重要ビット(MSB)のA/D変換では、第1のA/D変換ステージのサンプリング操作A1、A2において同じアナログ値がサンプリングされるので、上記の式において△V=0である。
(1)OUT1=(2+△C/C)×V-(1+△C/C)×D×Vref
=(2×V-D×Vref)+(1-D×Vref)×△C/C
また、△C/Cが1に比べて十分に小さいとして
(1)OUT2=(2-△C/C)×V-(1-△C/C)×D×Vref
=(2×V-D×Vref)-(1-D×Vref)×△C/C
である。これらの式は、近似的に
(1)OUT1=V(1)-△V(1)
(1)OUT2=V(1)+△V(1)
と書くことができる。但し、V(1)=2×V-D×Vref、△V(1)=(V-D×Vref)×△C/C
とおく。第1の変換操作Bにより、V(1)OUT1が期間Tに生成される。また、第2の変換操作Cにより、V(1)OUT2が期間Tに生成される。
【0170】
これらの変換結果をステップ3、4において第2のA/D変換ステージに提供する。次の最重要ビット(MSB-1)のA/D変換のために、ステップ4、5において変換操作を施すと、既に説明したように、式(1)および式(2)に示されるように、4つの操作A1、A2、B、Dにより、ゲインステージに含まれる2つのキャパシタのミスマッチが補償される。この動作をすべてのゲインステージで行えば、前のゲインステージでのミスマッチがキャンセルされる。
【0171】
巡回型A/D変換では、最上位桁から値を決定しながら入力信号を2倍する動作を繰り返すので、下位の桁の値を求める演算の際には、誤差の影響が小さくなる。上位桁を決定する際のA/D変換においてキャパシタミスマッチを補正する処理を行うことが好ましい。例えば、図14のステップS13以降のステップに示されるように、A/D変換の後半の下位桁のための処理においては、操作A1およびBだけによる動作とし、所定ビット分のA/D変換を高速に行うことができる。例えば、14ビットのA/D変換のために操作A1、A2、B、Cの全てを行うとき、15クロックのタイミングが必要である。しかしながら、図14に示されるように、低位側のビットのためのA/D変換に操作A1およびBだけ行うと、14ビットのA/D変換を10.5クロックのタイミングで行うことができる。
【0172】
本実施の形態でも、図10に示されるようなディジタル演算回路を用いてA/D変換ディジタルコードを生成することができる。
【0173】
(第3の実施の形態)
図15は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。アナログディジタル変換器11aは、第1のA/D変換ステージ131と、第2のA/D変換ステージ133と、第3のA/D変換ステージ135と、アナログ入力109と、入力スイッチ111と、巡回スイッチ113と、ディジタル演算回路145とを備える。第1~第3のA/D変換ステージ131、133、135の各々は直列に接続されており、またステージ入力137およびステージ出力139を有する。アナログ入力109はアナログ信号を受ける。入力スイッチ111は、第1のA/D変換ステージ131のステージ入力147とアナログ入力109との間に接続されており、また第1および第2のサンプリング期間TS1、TS2中にそれぞれ第1の標本アナログ信号VS1および第2の標本アナログ信号VS2をサンプリングする。
【0174】
巡回スイッチ113は、第1のA/D変換ステージ131のステージ入力147と第3のA/D変換ステージ135のステージ出力149との間に接続されており、また第1および第2のサンプリング期間TS1、TS2と異なる巡回期間TFB中に第3のA/D変換ステージ135から第1のA/D変換ステージ131への経路を提供する。ディジタル演算回路145は、第1~第3のA/D変換ステージ131、133、135の各々からの変換結果の信号VSTAGE1、VSTAGE2、VSTAGE3に応じたアナログ/ディジタル変換結果を示すA/D変換ディジタルコードVDIGITALを生成する。また、ディジタル演算回路115は、第1~第3のA/D変換ステージ131、133、135にそれぞれ接続された入力145a、145b、145cと、A/D変換ディジタルコードVDIGITALを提供する出力145eを有する。第1および第2のサンプリング期間TS1、TS2では、入力スイッチ111がクロックφに応答して閉じられると共に、巡回スイッチ113が開かれる。また、巡回期間TFBでは、入力スイッチ111がクロックφに応答して開かれると共に、巡回スイッチ113が閉じられる。アナログディジタル変換器11aは、受けたアナログ入力Ainを保持するサンプル/ホールド回路117を更に備える。
【0175】
引き続く説明から理解されるように、このアナログディジタル変換器11aによれば、直列に接続された第1~第3のA/D変換ステージ131、133、135を巡回スイッチ113を介してループ状に接続するので、2つのサンプリング値に対して並列にA/D変換を行うことができる。クロック発生器40は図16および図17に記載されたクロック信号を提供する。
【0176】
図16は、アナログディジタル変換器のA/D変換ステージを示す回路図である。図17は、図16に示されたA/D変換ステージのためのタイミングチャートを示す図面である。第1~第3のA/D変換ステージのためのA/D変換ステージ12bは、入力13と、ゲインステージ15と、第1のサンプリングスイッチ17と、第2のサンプリングスイッチ19とを備える。クロック発生器40は図16および図17に記載されたクロック信号を提供する。
【0177】
ゲインステージ15は、第1の入力15aおよび第2の入力15bを含む。第1の入力15aは、入力アナログ信号V及び変換アナログ信号VA/Dのいずれか一方のアナログ信号を受けるために設けられている。第2の入力15bは、入力アナログ信号V及び変換アナログ信号VA/Dのいずれか一方のアナログ信号を受けるために設けられている。第1のサンプリングスイッチ17は、第1の入力15aと入力13との間に接続されており、また第1の期間Tに入力アナログ信号Vのサンプリングを行うために設けられている。第2のサンプリングスイッチ19は、第2の入力15bと入力13との間に接続されており、また第1の期間T1に入力アナログ信号Vのサンプリングを行うために設けられている。ゲインステージ15は、演算増幅回路21と、フィードバックスイッチ23と、第1のキャパシタ25と、第2のキャパシタ27と、第1のスイッチ29と、第2のスイッチ31と、第3のキャパシタ33と、第3のスイッチ35と、第4のスイッチ37とを含む。演算増幅回路21は、反転入力21aと、非反転入力21bと、出力21cとを含む。フィードバックスイッチ23は、演算増幅回路21の反転入力21aと演算増幅回路21の出力21cとの間に接続されており、第1の期間Tに演算増幅回路21の出力21cを演算増幅回路21の反転入力21aに接続する。第1のキャパシタ25は、第1の入力15aに接続された一端25aと反転入力21aに接続された他端25bとを有する。第2のキャパシタ27は、第2の入力15bに接続された一端27aと反転入力21aに接続された他端27bとを有する。第1のスイッチ29は、第2のキャパシタ27の一端27aと演算増幅回路21の出力21cとの間に接続されており、また第1の期間Tと異なる第2の期間Tに第2のキャパシタ27を演算増幅回路21の反転入力21aと出力21cとの間に接続するために設けられている。第2のスイッチ31は、第1のキャパシタ25の一端25aと演算増幅回路21の出力21cとの間に接続されており、また第1の期間Tおよび第2の期間Tと異なる第3の期間Tに第1のキャパシタ25を演算増幅回路21の出力21cと反転入力21aとの間に接続するために設けられている。第3のキャパシタ33は、演算増幅回路21の出力21cに接続された一端33aと他端33bとを有する。第3のスイッチ35は、第3のキャパシタ33の他端33bと反転入力21aとの間に接続されており、また第3の期間Tに第3のキャパシタ33を演算増幅回路21の出力21cと反転入力21aとの間に接続するために設けられている。第4のスイッチ37は、第3のキャパシタ33の他端33bと、接地線といった基準電位線39との間に接続されており、また第1の期間Tおよび第2の期間Tに第3のキャパシタ33の他端33bに基準電位を提供するために設けられている。ゲインステージ15の出力15cは、演算増幅回路21の出力21cに接続されている。
【0178】
このA/D変換ステージ12bによれば、入力アナログ信号Vに応じた電荷を第1および第2のキャパシタ25、27に第1の期間Tに蓄積できる。第2のキャパシタ27を演算増幅回路21の反転入力21aと出力21cとの間に接続すると共に、第1のキャパシタ25を第1の入力15aと演算増幅回路21の反転入力21cとの間に接続して、演算増幅回路21の出力21cに第1の変換値を第2の期間Tに発生できる。また、第2の期間Tには、この第1の変換値に対応する電荷を第3のキャパシタ33に蓄積できる。さらに、第1および第3のキャパシタ25、33を演算増幅回路21の反転入力21aと出力21cとの間に接続すると共に、第2のキャパシタ27を第2の入力15bと演算増幅回路21の出力21cとの間に接続して、演算増幅回路21の出力21cに第2の変換値を第3の期間Tに発生できる。第2の変換値の発生においては、第3のキャパシタ33に蓄積された電荷も考慮されるので、第1~第3のキャパシタ25、27、33のミスマッチが補償される。したがって、3つの期間T、T、Tを用いて、第1~第3のキャパシタ25、27、33のミスマッチの補償およびアナログ信号をディジタル信号へ変換することができる。
【0179】
図16に示されるように、A/D変換ステージ12bは、サブA/D変換回路41と、論理回路53と、D/A変換回路44とを備えることができる。サブA/D変換回路41は、入力13に接続されており、また入力アナログ信号Vに応じてディジタル信号VDIGNを生成する。ディジタル信号VDIGNは、所定の数の値を取り、例えば2値(「0」、「1」)または3値(「-1」、「0」、「+1」)を有することが好ましい。論理回路53は、サブA/D変換回路41に接続されており、またディジタル信号VDIGNに応じて制御信号VSWCONTを生成する。D/A変換回路44は、論理回路53に接続されており、変換アナログ信号VA/Dを提供するための出力44a、44bを有する。変換アナログ信号VA/Dは、制御信号VSWCONTに応じて生成される。制御信号VSWCONTは、第2の期間Tおよび第3の期間Tに変換アナログ信号VA/Dをゲインステージ15に提供するために用いられる。
【0180】
サブA/D変換回路41は、図17に示されるように、例えば第1の期間Tに活性化されることが好ましい。また、第1の期間Tに替えて又は第1の期間Tに加えて、第3の期間Tに、サブA/D変換回路41を活性化するようにしてよい。
【0181】
また、第1の電圧源47の出力47aは、第1のスイッチ51aおよび第1の出力44aを介して第1の入力15aに接続されており、また第2のスイッチ51bおよび第2の出力44bを介して第2の入力15bに接続されている。第2の電圧源49の出力49aは、第3のスイッチ51cおよび第1の出力45aを介して第1の入力15aに接続されており、また第4のスイッチ51dおよび第2の出力44bを介して第2の入力15bに接続されている。また、第1の出力44aは第5のスイッチ51eの一端に接続されており、第5のスイッチ51eの他端は接地線に接続される。第2の出力44bは第6のスイッチ51fの一端に接続されており、第6のスイッチ51fの他端は接地線に接続される。図1に示されるように、論理回路53は、第1~第6のスイッチ51a~15fをそれぞれ制御するための制御信号φDO1、φDP1、φDN1、φDO2、φDP2、φDN2を生成する。図17に示されるように、制御信号φDO2、φDP2、φDN2は第2の期間Tに提供される。ディジタル信号D、Dの値は、制御信号φDO2、φDP2、φDN2のうちのいずれがアクティブになるかを決定する。また、制御信号φDO1、φDP1、φDN1は第3の期間Tに提供される。ディジタル信号D、Dの値は、制御信号φDO1、φDP1、φDN1のうちのいずれがアクティブになるかを決定する。
【0182】
D/A変換回路44は、D/A変換回路45、46と同様に、論理回路53からの制御信号に応答して動作する。3領域に対して3値のA/D変換を行って「-1」、「0」、「+1」のディジタルコードを割り当てる。最初のコードは最上位桁になる。図3に示された特性に従って下記の演算が行われる。
OUT=2×Vin-D×Vref
すなわち、この演算は、上位桁から順にA/D変換し、ゲインステージの入力を2倍して、ゲインステージのA/D変換値によって、
(1)一定値Vrefの減算、
(2)一定値Vrefの加算、
(3)ゼロを与える
のいずれかを行うことにより、ゲインステージの出力を必ず-Vref~+Vrefの範囲におさめる。
【0183】
好適な実施例では、第1のキャパシタ25の容量値Cは第2のキャパシタ27の容量値Cと等しい。しかしながら、様々な要因による誤差のために、第1のキャパシタ25の容量値Cは、第2のキャパシタ27の容量値Cと一致しない。つまり、第1のキャパシタ25の容量値Cと第2のキャパシタ27の容量値Cとの間にはミスマッチが存在する。より高精度のアナログディジタル変換を行うために、このミスマッチを補償することが求められる。
【0184】
引き続いて、図17および図18を参照しながら、変換回路の動作およびミスマッチの補償を説明する。ミスマッチの補償は、ゲインステージ11を用いて、アナログ信号に対応したディジタル信号を生成する過程において実現される。
【0185】
サンプリング操作A:
まず、図18の(A)部に示されるように、クロックφ、φ、φ0dに応答して、第1のキャパシタ25および第2のキャパシタ27が入力13に接続される。クロックφに応答して、演算増幅回路21の反転入力21aを出力21cに接続する。クロックφ、φに応答して、第3のキャパシタ33を演算増幅回路21の出力21cと接地線との間に接続する。アナログ信号Vに対応したディジタル信号VDIGNを生成する。ディジタル信号VDIGNは、所定のビット数からなるディジタル値(例えばD、D)を有する。また、第1のキャパシタ25および第2のキャパシタ27の各々に、入力アナログ信号Vに応じた電荷を蓄積する。第1のキャパシタ25には電荷Q=C×Vが蓄積されると共に、第2のキャパシタ27には電荷Q=C×Vが蓄積される。演算増幅回路21の出力21cは反転入力21aと接続されており、出力21cおよび反転入力21aは共に、非反転入力21bの電位と同じ値である。
【0186】
第1の変換操作B:
クロックφ0dに応答して、第1のキャパシタ25および第2のキャパシタ27を入力13から切り離す。クロックφに応答して、第1のキャパシタ25の他端を変転増幅器21の出力21cに接続する。クロックφ、φに応答して、第3のキャパシタ33を演算増幅回路21の出力21cと接地線との間に接続する。クロックφに応答して、演算増幅回路21の反転入力21aを出力21cから切り離す。図18の(B)部に示されるように、第2のキャパシタ27を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に該ディジタル信号VDIGNに応じた変換アナログ信号VA/Dを第1のキャパシタ25の他端25bに供給する。これによって、入力アナログ信号Vに関連した第1の変換値VOUT1を演算増幅回路21の出力21cに生成し、第1および第2のキャパシタ25、27の電荷を再配置する。
【0187】
変換アナログ信号VA/Dの印加により、第1のキャパシタ25から第2のキャパシタ27へ電荷△Q=C×V-C×D×Vrefが移動する(Dの値は変換アナログ信号VA/Dの値に応じて「+1」、「0」、「-1」を取る)。第2のキャパシタ27には、サンプリング電荷C×Vと移動電荷△Qとが蓄積される。演算増幅回路21の非反転入力21bは接地線に接続されているので、第2のキャパシタ27には電荷VOUT1×Cが蓄積される。この電荷VOUT1×Cは、電荷の保存則よりC×V+C×V-C×D×Vrefに等しい。故に、
OUT1=(C×V+C×V-C×D×Vref)/C
=(1+C/C)×V-D×Vref×C/C
となる。また、第3のキャパシタ33には、電荷VOUT1×Cが蓄積される。
【0188】
第2の変換操作C:
クロックφに応答して、第2のキャパシタ27を変転増幅器21の出力21cから切り離す。クロックφに応答して、第1のキャパシタ25の他端を演算増幅回路21の出力21cに接続する。クロックφ、φに応答して、第3のキャパシタ33の他端を変転増幅器21の出力21cに接続する。図18の(C)部に示されるように、第1および第3のキャパシタ25、33を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に第2のキャパシタ25の他端25bに変換アナログ信号VA/Dを供給することにより、第2の変換値VOUT2を演算増幅回路21の出力21cに生成する。第2の変換値VOUT2は、入力アナログ信号Vに関連している。第1および第3のキャパシタ25、33には電荷(C+C)×VOUT2が蓄積される。
【0189】
クロックφに応答して、アナログ信号Vに対応したディジタル信号VDIGNを出力する。上記の説明より、第2のキャパシタ27には電荷VOUT1×C(=C×V+C×V-C×D×Vref)が蓄積されており、変換アナログ信号VA/Dの印加によって、第2のキャパシタ27から第1および第3のキャパシタ25、33へ電荷△Q=VOUT1×C-C×D×Vref=C×V+C×V-C×D×Vref-C×D×Vrefが移動する(Dの値は変換アナログ信号VA/Dの値に応じて「+1」、「0」、「-1」を取る)。この移動の結果、第1および第3のキャパシタ25、33の全電荷は、以下の3つの電荷:
移動電荷:C×V+C×V-C×D×Vref-C×D×Vref
第3のキャパシタの電荷:C×VOUT1
第2のキャパシタの電荷:C×D×Vref
の和で表され、つまり、
×V+C×V-C×D×Vref+C×VOUT1
である。一方、第1および第3のキャパシタ25、33の全電荷は、
(C+C)×VOUT2
であり、電荷保存則により、両者は等しいので、
(C+C)×VOUT2=C×V+C×V-C×D×Vref+C×VOUT1
となる。この式に、
OUT1=(1+C/C)×V-D×Vref×C/C
を代入すると、
(C+C)×VOUT2=(C+C+(1+C/C)×C)×V-(C+C×C/C)×D×Vref
と表され、第2の変換値は
OUT2=V×(C+C)×(1+C/C)/(C+C
-D×Vref×(C+C×C/C
と表される。この式を、△C=C-C、△C=C-Cを用いて書き換えると、
OUT2=V×(2+(△C-△C)×△C/(2×△C+△C)/(C+△C))-D×Vref×(1+△C×(4×△C-3×△C)/2/(2×C+△C)/(C+△C))
で表される。誤差の項は
(△C-△C)×△C/(2×△C+△C)/(C+△C
である。例えば△C/C=0.01、△C/C=0.01であるとすると、誤差の項の寄与は0.0001程度になる。つまり、容量値のばらつきが1%程度であっても、本実施の形態に係る変換回路を用いると、容量値のばらつきの寄与が0.01%程度にまで小さくでき、この結果、この変換回路を用いると、13ビット精度から14ビット精度のアナログディジタル変換器が実現できる。
【0190】
キャパシタの容量値のミスマッチを補償しない構成のA/D変換ステージの動作は、図18の(A)部および(B)部を参照しながら行われた説明から理解される。つまり、
OUT1=(1+C/C)×V-D×Vref×C/C
である。△C=C-Cとすると、
OUT1=(2+△C/C)×V-D×Vref×(1+△C/C
と書き換えられる。△C/C=0.01であるとすると、誤差の項の寄与は1%となる。
【0191】
以上説明したように、本実施の形態によれば、最小1.5クロック動作でキャパシタのミスマッチを補償することが可能な変換回路が提供される。
【0192】
この手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、3つのステップは、シングルエンド回路だけでなく、全差動回路にも適用されることが理解される。
【0193】
これらの各ステップA、B、Cは、図19に示されたアナログディジタル変換器において用いられる。図19は、アナログディジタル変換器11aを用いてA/D変換ディジタルコードを生成する手順を示す図面である。引き続く説明では、アナログ信号のサンプリングから順に説明する。図19には、ステップS1~S28が示されている。
【0194】
・ステップS1
第1のA/D変換ステージ131に第1の標本アナログ信号VS1を受けて、第1の標本アナログ信号VS1にサンプリング操作Aを施す。好適な実施例では、第1のA/D変換ステージStage1は、第1の標本アナログ信号VS1に対応するディジタル信号1aを生成する。
【0195】
・ステップS2
第1のA/D変換ステージ131においてサンプリングされたアナログ信号に第1の変換操作Bを施す。
【0196】
・ステップS3
第1の変換操作による第1の変換値に第2の変換操作Cを施すと共に、第2の変換操作Cによる第2の変換値に対応するアナログ信号に第2のA/D変換ステージ133においてサンプリング操作を施す。好適な実施例では、第2のA/D変換ステージ133はディジタル信号2aを生成する。
【0197】
・ステップS4
第1のA/D変換ステージ131に第2の標本アナログ信号Rを受けて、第2の標本アナログ信号Rにサンプリング操作Aを施すと共に、第2のA/D変換ステージ133においてサンプリングされたアナログ信号に第1の変換操作Bを施す。好適な実施例では、第1のA/D変換ステージ131は、第2の標本アナログ信号Rに対応するディジタル信号1bを生成する。
【0198】
・ステップS5
第1のA/D変換ステージ131においてサンプリングされたアナログ信号に第1の変換操作Bを施して第1のA/D変換ステージ131のための第1の変換値を生成すると共に、第2のA/D変換ステージ133において第1の変換操作Bの後に第2の変換操作Cを施して第2のA/D変換ステージ133のための第2の変換値を生成し第3のA/D変換ステージ135において第2の変換値に対応したアナログ信号にサンプリング操作Aを施す。好適な実施例では、第3のA/D変換ステージ135はディジタル信号3aを生成する。
【0199】
・ステップS6
第1のA/D変換ステージ131において第1の変換操作Bの後に第2の変換操作Cを施して第1のA/D変換ステージ131のための第2の変換値を生成し第2の変換値に対応したアナログ信号に第2のA/D変換ステージ135においてサンプリング操作Aを施す。好適な実施例では、第2のA/D変換ステージ133はディジタル信号2bを生成する。さらに、第3のA/D変換ステージ135においてサンプリングされたアナログ信号に第1の変換操作Bを施して第3のA/D変換ステージ135のための第1の変換値を生成する。
【0200】
・ステップS7
第2のA/D変換ステージ135においてサンプリングされたアナログ信号に第1の変換操作Bを施して第2のA/D変換ステージ133のための第1の変換値を生成すると共に、第3のA/D変換ステージ135において第2の変換操作Bを施して第3のA/D変換ステージ135において第2の変換値を生成し第2の変換値に対応したアナログ信号に第1のA/D変換ステージ131においてサンプリング操作Aを施す。好適な実施例では、第1のA/D変換ステージ131はディジタル信号4aを生成する。
【0201】
・ステップS8~S21
引き続いて、ステップS5、S5、S7を順に繰り返すことによって、残りのディジタル信号5a~13a、3b~13bを生成する。このA/D変換器11aによれば、各A/D変換ステージのキャパシタのミスマッチを補償を行うと共に、繰り返しにより所望のビット数のA/D変換を行うことがでいる。
【0202】
第1の実施の形態と同様に、A/D変換器11aは、S/H回路117を備える。このため、S/H回路117のオフセットの影響を低減することができる。例えば、図9に示されるように、最初のサンプルリング期間TS1に、入力91aに受けた信号Ainが保持される。シングルエンド型のS/H回路では、演算増幅回路92の非反転入力92aが接地されている。S/H回路は、このとき、出力値VSHO1を提供する。
SHO1=VOP-VON
=(AIN-Aref)×CS1/CS2+VOFFSET+VCI
と表される。
【0203】
次のサンプルリング期間TS2の前半ではクロック信号φS2に応答してスイッチ93aを閉じると共に、サンプルリング期間TS2の後S/H回路は、このとき、出力VSHO2を提供する。出力値VSHO2には、S/H回路に入力されたアナログ信号を含まない。これ故に、出力値VSHO2は、
SHO2=VOP-VON=VOFFSET+VCI
と表される。これらの2つの信号、つまり、出力値VSHO1および出力値VSHO2は、図19に示される信号「S」および「R」として利用される。信号「S」および「R」がA/D変換される。
【0204】
図20は、補正を行うことが可能なアナログディジタル変換器を示すブロック図である。ディジタル演算回路145は、第1~第3の記憶回路147、149、150と、第1の回路152と、第2の回路154と、補正回路156とを含む。第1~第3の記憶回路147、149、150の各々は、第1および第2のサンプル信号S、Rにそれぞれ対応しており第1~第3のA/D変換ステージ131、133、135、137からのディジタル信号からなる第1のデータ群(DA1~DA13)および第2のデータ群(DB1~DB13)を格納する。第1の回路152は、第1~第3の記憶回路147、149、150に接続されており、第1のデータ群(DA1~DA13)のディジタル信号を用いて第1の標本アナログ信号Sに対応する第1のディジタルコードDS(例えば14ビット)を生成する。第2の回路154は、第1~第3の記憶回路147、149、150に接続されており、第2のデータ群(DB1~DB13)のディジタル信号を用いて第2の標本アナログ信号Rに対応する第2のディジタルコードD(例えば14ビット)を生成する。補正回路156は、第1および第2のディジタルコードの一方D、Dを用いて第1および第2のディジタルコードD、Dの他方を補正してA/D変換ディジタルコード(例えば14ビット)を生成する。A/D変換ディジタルコードは、S/H回路117のオフセットがキャンセルされ、向上された精度のA/D変換値が得られる。
【0205】
このA/D変換器11aによれば、S/H回路の演算増幅回路のオフセットを生成することができる。
【0206】
以上説明したように、本発明の実施の形態によれば、回路素子に関連する誤差を補償を簡易な構成で提供できるA/D変換ステージが提供される。また、本発明の実施の形態によれば、このA/D変換ステージを含むアナログディジタル変換器が提供される。さらに、本発明の実施の形態によれば、A/D変換ステージおける変換誤差を示す信号を生成する方法およびアナログ信号に対応したディジタル信号を生成する方法が提供される。例えば、本実施の形態は、S/H回路を入力にもつA/D変換器について説明したが、本発明は、S/H段を設けない場合にも適用できる。また、本実施の形態は、シングルエンド回路を用いて構成された回路に全差動構成の回路を用いることができる。また、全差動構成の回路を用いて構成された回路にシングルエンド回路を用いることができる。
【0207】
(第4の実施の形態)
引き続いて、添付図面を参照しながら、本発明の第4の実施の形態に係るA/D変換ステージ、アナログディジタル変換器、A/D変換ステージおける変換誤差を示す信号を生成する方法、およびアナログ信号に対応したディジタル信号を生成する方法に係る実施の形態を説明する。
【0208】
図21は、本実施形態に係るアナログディジタル変換器を示すブロック図である。アナログディジタル変換器11bは、第1のA/D変換ステージ151、第2のA/D変換ステージ153、第3のA/D変換ステージ155、第4のA/D変換ステージ157、アナログ入力109、入力スイッチ111、巡回スイッチ113、及びディジタル誤差補正回路116を備える。第1~第4のA/D変換ステージ151、153、155、157の各々は直列に接続されており、またディジタル出力118、ステージ入力119aおよびステージ出力119bを有する。第1~第4のA/D変換ステージ151、153、155、157はクロック信号に同期して動作する。アナログ入力109はアナログ信号を受ける。
【0209】
入力スイッチ111は、第1のA/D変換ステージ151のステージ入力119aとアナログ入力109との間に接続されており、また第1および第2のサンプリング期間TS1、TS2中にそれぞれ第1の標本アナログ信号Sおよび第2の標本アナログ信号Rをサンプリングする。巡回スイッチ113は、第1のA/D変換ステージ151のステージ入力119aと第4のA/D変換ステージ157のステージ出力119bとの間に接続されており、また第4のA/D変換ステージ157から第1のA/D変換ステージ151への経路を第1および第2のサンプリング期間TS1、TS2と異なる巡回期間TFB中に提供する。ディジタル誤差補正回路116は、第1~第4のA/D変換ステージ151、153、155、157の各々からの変換結果の信号VSTAGE1、VSTAGE2、VSTAGE3、VSTAGE4に応じたA/D変換結果を示すA/D変換ディジタルコードVDIGITALを生成する。また、ディジタル誤差補正回路116は、第1~第4のA/D変換ステージ151、153、155、157にそれぞれ接続された入力116a、116b、116c、116dと、A/D変換ディジタルコードVDIGITALを提供する出力116eを有する。第1および第2のサンプリング期間TS1、TS2を含む期間では、入力スイッチ111がクロックφに応答して閉じられると共に、巡回スイッチ113が開かれる。また、巡回期間TFBでは、入力スイッチ111がクロックφに応答して開かれると共に、巡回スイッチ113が閉じられる。アナログディジタル変換器11は、受けたアナログ入力Ainを保持するサンプル/ホールド(S/H)回路117を更に備え、S/H回路117は、A/D変換器がA/D変換するアナログ信号を順次にサンプリングして、入力スイッチ111を介して第1のA/D変換ステージ151のステージ入力119aに提供する。S/H回路117は、入力アナログ信号Ainを受ける入力117aと、アナログ信号S、Rを提供する出力と117bを有する。クロック発生器40aは図21~図23に記載されたクロック信号を提供する。
【0210】
引き続く説明から理解されるように、このアナログディジタル変換器11bによれば、直列に接続された第1~第4のA/D変換ステージ151、153、155、157を巡回スイッチ113を介してループ状に接続するので、2つのサンプリング値に対して並列にA/D変換を行うことができる。
【0211】
図22は、アナログディジタル変換器のA/D変換ステージを示す回路図である。図23は、図22に示されたA/D変換ステージのためのタイミングチャートを示す図面である。第1~第4のA/D変換ステージのためのA/D変換ステージ12は、入力13、ゲインステージ15、第1のサンプリングスイッチ17、第2のサンプリングスイッチ19を備える。
【0212】
ゲインステージ15の第1の入力15aは、入力アナログ信号V又は補正のための信号VC1を受けるために設けられている。ゲインステージ15の第2の入力15bは、入力アナログ信号Vi及び変換アナログ信号VA/Dのいずれか一方のアナログ信号、又は補正用の信号VC2を受けるために設けられている。第1のサンプリングスイッチ17は、第1の入力15aと入力13との間に接続されており、また第1の期間Tに入力アナログ信号Viのサンプリングを行うために設けられている。第2のサンプリングスイッチ19は、第2の入力15bと入力13との間に接続されており、また第1の期間Tに入力アナログ信号Vのサンプリングを行うために設けられている。
【0213】
フィードバックスイッチ23は、演算増幅回路21の出力21cと反転入力21aとの間に接続されており、クロックφに応答して第1の期間Tに出力21cを反転入力21aに接続する。第1のキャパシタ25は、第1の入力15aに接続された一端25aと反転入力21aに接続された他端25bとを有する。第2のキャパシタ27は、第2の入力15bに接続された一端27aと反転入力21aに接続された他端27bとを有する。第1のスイッチ32は、キャパシタ端25aと出力21cとの間に接続されており、また第1の期間T1と異なる第2の期間Tにクロックφ2に応答して第1のキャパシタ25を出力21cと反転入力21aとの間に接続するために設けられている。ゲインステージ15の出力15cは、出力21cに接続されている。非反転入力21bは、基準電位線(例えば、接地線39)に接続されている。一例では、各A/D変換ステージは、MDAC回路およびサブA/D変換回路からなる。
【0214】
図22に示されるように、A/D変換ステージ12は、サブA/D変換回路41と、論理回路43と、D/A変換回路42とを備えることができる。サブA/D変換回路41は、入力13に接続されており、また入力アナログ信号Vに応じてディジタル信号VDIGを生成する。ディジタル信号VDIGは、所定の数の値を取り、例えば2値(「0」、「1」)または3値(「-1」、「0」、「+1」)を有することが好ましい。論理回路43は、サブA/D変換回路41に接続されており、またディジタル信号VDIGに応じて制御信号VSWCONT0を生成する。D/A変換回路42は、論理回路43に接続されており、変換アナログ信号VA/Dを提供するための出力45aを有する。変換アナログ信号VA/Dは、制御信号VSWCONT0に応じて生成される。制御信号VSWCONT0は、第2の期間Tにゲインステージ15への変換アナログ信号VA/Dを生成するために用いられる。
【0215】
A/D変換ステージ12は、第3及び第4の期間T、Tにキャパシタのミスマッチの影響を補正するための信号を生成する。第3の期間Tはキャパシタミスマッチの補正用の信号を受けるための期間であり、第4の期間Tはキャパシタミスマッチの補正用の信号を生成するための期間である。このための詳細な説明は、図25を参照しながら後ほど行われる。また、A/D変換ステージ12は、第5及び第6の期間T、Tに演算増幅回路の有限利得の影響を補正するための信号を生成する。第5の期間Tは有限利得の影響の補正用の信号を受けるための期間であり、第6の期間Tは有限利得の影響の補正用の信号を生成するための期間である。このための詳細な説明は、図26を参照しながら後ほど行われる。フィードバックスイッチ23は、第1の期間Tに加えて、第3及び第5の期間T、TにそれぞれクロックφCL3およびφCL5に応答して反転入力21aを出力21cに接続する。第1のスイッチ32は、第2の期間Tに加えて、それぞれクロックφCL4及びφCL6に応答して第4及び第6の期間T、Tにキャパシタ端25aを出力21cに接続する。図22において、クロック信号φCL3は第3の期間Tにアクティブになる。クロック信号φCL4は第4の期間Tにアクティブになる。クロック信号φCL5は、第5の期間Tにアクティブになる。クロック信号φCL6は第6の期間Tにアクティブになる。
【0216】
サブA/D変換回路41は、例えば1つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定の基準信号と比較すると共に、比較結果を示す信号を提供する。この変換回路を用いて、1ビットのディジタル値が得られる。コンパレータの数を増やせば、1ビットを越えるビット数のディジタル信号が得られる。サブA/D変換回路41は、例えば2つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定のそれぞれの基準信号VREF1、VREF2と比較すると共に、図21に示されるように、比較結果信号D、Dを提供する。基準信号VREF1は、図23に示されるように、例えば-Vref/4であることができ、また基準信号VREF2は、例えば+Vref/4である。
入力アナログ信号Viの範囲 ディジタル信号
(1)-Vref/4>Vi、 -1(D=0、D=0)
(2)Vref/4≧Vi≧-Vref/4、0(D=0、D=1)
(3)Vi>+Vref/4、 +1(D=1、D=1)
となる。サブA/D変換回路が入力アナログ信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成できる。この変換回路によれば、入力アナログ信号を所定の2つの基準信号と比較するので、3値のディジタル信号が得られる。サブA/D変換回路41は、図23に示されるように、例えば第1の期間T中に活性化されることが好ましい。
【0217】
通常のA/D変換中では、D/A変換器46は、制御信号φDO、φDP、φDNに応じた所定の電圧を第2の期間Tにキャパシタ端27aに提供する。D/A変換回路42は第1及び第2の電圧源47、49を含む。第1の電圧源47は電圧VRP(例えばVref)を提供する。第2の電圧源49は電圧VRN(例えば-Vref)を提供する。第1の電圧源47の出力47aは、第1のスイッチ59a及び出力45aを介して第2の入力15bに接続される。第1のスイッチ59aはクロックφDP、φCL5、φCL6に応答して動作する。また、第2の電圧源49の出力49aは、第2のスイッチ59b及び出力45aを介して第2の入力15bに接続される。第2のスイッチ59bはクロックφDNに応答して動作する。出力47aは第3のスイッチ59cを介して接地線に接続される。第3のスイッチ59cはクロックφDO0、φCL3に応答して動作する。出力45bは、第4のスイッチ59dを介して第1の電圧源47の出力47bに接続される。スイッチ59dはクロックφCL3、φCL4、φCL5に応答して動作する。図23に示されるように、論理回路53は第1~第3のスイッチ59a~59cをそれぞれ制御するための制御信号φDO、φDP、φDNを生成する。ディジタル信号D、Dの値は制御信号φDO、φDP、φDNの内のいずれがアクティブになるかを示す。
【0218】
D/A変換回路42は、論理回路43からの制御信号に応答して、例えば図4に示されるように、
(1)条件(-Vref/4>V)を満たすときVA/D=Vrefを提供する。
(2)条件(Vref/4≧V≧-Vref/4)を満たすときVA/D=0を提供する。
(3)条件(V>+Vref/4)を満たすときVA/D=-Vrefを提供する。
【0219】
これらの3領域に対して3値のA/D変換を行って「-1」、「0」、「+1」のディジタルコードを割り当てる。最初のコードは最上位桁になる。図4に示された特性に従って下記の演算が行われる。
OUT=2×Vin-D×Vref
すなわち、この演算は、上位桁から順にA/D変換し、ゲインステージの入力を2倍して、ゲインステージのA/D変換値によって、
(1)一定値Vrefの減算、
(2)一定値Vrefの加算、
(3)ゼロを与える
のいずれかを行うことにより、ゲインステージの出力を必ず-Vref~+Vrefの範囲におさめる。
【0220】
このように3値でA/D変換を行うによって、ディジタル値には冗長性が生じる。この冗長性により、サブA/D回路内の比較器に対する精度要求が大きく緩和される一方で、高精度なA/D変換が可能となる。2進数の各桁は「0」と「1」の2値を取るが、ゲインステージ毎のディジタル信号は「-1」、「0」、「+1」の3値を取るので、一ゲインステージあたり1.5ビットのA/D変換を行っていると考えることができる。
【0221】
A/D変換ステージ12において、アナログ信号のA/D変換だけでなく、第3および第4の期間T、Tにキャパシタのミスマッチの影響を補正するための信号を生成すると共に、第5及び第6の期間T、Tに演算増幅回路の有限利得の影響を補正するための信号を生成する。キャパシタのミスマッチの補正及び有限利得の補正のためのD/A変換器42は、以下の動作を行う:
第2の期間Tに制御信号VSWCONT0に応じた所定の電圧をキャパシタ端25aに提供する。第3の期間Tにキャパシタ端27aに基準電位線に接続する。第4~第6の期間T~Tにキャパシタ端27aに参照電圧Vを提供する。第5及び第3の期間T、Tにキャパシタ端25aに参照電圧Vを提供する。
【0222】
また、A/D変換ステージ12においてアナログ信号のA/D変換だけでなく第3および第4の期間T、Tにキャパシタのミスマッチの影響を補正するための信号を生成するD/A変換器は、以下の動作を行う:
第2の期間Tに制御信号VSWCONT0に応じた所定の電圧を第2のキャパシタ27の一端27aに提供する。第3の期間Tにキャパシタ端27aに基準電位線に接続する。第3の期間Tにキャパシタ端25aに参照電圧Vを提供する。第4の期間Tにキャパシタ端27aに参照電圧Vを提供する。
【0223】
さらに、A/D変換ステージ12においてアナログ信号のA/D変換だけでなく第5および第6の期間T、Tに演算増幅回路の有限利得の影響を補正するための信号を生成するD/A変換器は、以下の動作を行う:
第2の期間Tに制御信号VSWCONT0に応じた所定の電圧をキャパシタ端27aに提供する。第5及び第6の期間T、Tにキャパシタ端27aに参照信号Vを提供する。第5の期間Tにキャパシタ端25aに参照信号Vを提供する。
【0224】
図24の(A)部および(B)部は、アナログ信号に対応したディジタル信号を生成するステップを示す図面である。A/D変換ステージの動作は、サンプリング操作Aと、変換操作Bとを含む。
・サンプリング操作A:
第1のキャパシタ25および第2のキャパシタ27に、入力アナログ信号Vに応じた電荷Q=C×V、Q=C×Vを蓄積する。
・変換操作B:
第1のキャパシタ25を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号VA/DをD/A変換器DACSWを用いてキャパシタ端27bに供給することによって、変換値VOUTを出力21cに生成すると共に第1および第2のキャパシタ25、27の電荷を再配置する。第1のキャパシタ25の電荷は、C×VOUTである。第2のキャパシタ27から第1のキャパシタ25に電荷△Q=C×V-D×Vref×Cが移動して、第1のキャパシタ25に蓄積された電荷は電荷保存則によりC×V+△Qである。この電荷はC×VOUTに等しいので、VOUT=(1+C/C)×V-D×Vref×C/Cである。
【0225】
図24において示された手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、2つのステップは、シングルエンド回路だけできなく、全差動回路にも適用されることが理解される。つまり、図22において示されたゲインステージ15は、シングルエンド回路の構造を有するけれども、本実施の形態に、全差動構造を有するゲインステージを使用できる。
【0226】
図25の(A)部および(B)部は、アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージおける変換誤差(キャパシタのミスマッチの影響)を示す信号を生成するステップを示す。
・第1のミスマッチ補正操作M1:
演算増幅回路21の出力21cと反転入力21aとを接続すると共にキャパシタ他端27bを、例えば接地線39に接続し、キャパシタ端25bに参照電圧Vを加えることによって、出力21cに第1の変換値VOUT1を生成すると共に第1及び第2のキャパシタ25、27に電荷を配置する。第2のキャパシタ27の蓄積電荷はゼロである。第1のキャパシタ25の蓄積電荷はV×Cである。
・第2のミスマッチ補正操作M2:
演算増幅回路21の出力21cと反転入力21aとの間に第1のキャパシタ25を接続すると共に、キャパシタ端27bに参照電圧Vを加えることによって、出力21cに第2の変換値VOUT2を生成すると共に第1及び第2のキャパシタ25、27に電荷を再配置する。第2のキャパシタから第1のキャパシタ25への移動電荷は△Q=-V×Cであり、電荷保存則により、第1のキャパシタ25の蓄積電荷はC×VOUT2である。したがって、
OUT2=(1-C/C)×V=m×V
である。ここで、m=△C/Cである。(△C=C-C
これらの2つのステップM1、M2によって生成される第2の変換値VOUT2には、第1および第2のキャパシタ25、27のミスマッチに起因する誤差mが含まれており、この誤差mは、第2の変換値VOUT2により直接に提供される。
【0227】
図26の(A)部および(B)部は、アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージにおける変換誤差(演算増幅回路の有限利得の影響)を示す信号を生成する。
・第1の有限利得補正操作G1:
キャパシタ端25b、27bに参照電圧VRを加えると共に演算増幅回路21の出力21cと反転入力21cとを接続することによって、出力21cに第1の変換値VOUT1を生成すると共に第1及び第2のキャパシタ25、27に電荷を配置する。第1及び第2のキャパシタ25、27の蓄積電荷は、それぞれ、V×CおよびV×Cで表される。演算増幅回路21の利得Aが有限値であるので、反転入力21aと非反転入力21bとの間の電位差△Vはゼロではなく、演算増幅回路21の入力キャパシタCの影響が無視できない。このため、入力キャパシタには電荷C×△Vが充電される。
・第2の有限利得補正操作G2:
演算増幅回路21の出力21cと反転入力21aとの間に第1のキャパシタ25を接続すると共に、キャパシタ端27bに参照電圧Vを加えることによって、出力21cに第2の変換値VOUT2を生成すると共に第1及び第2のキャパシタ25、27に電荷を再配置する。演算増幅回路21の利得Aが有限値であるので、VOUT2=-A×△Vという関係にある。
反転入力21aのノードにおいて電荷保存則を適用すると、
OUT2=-1/(1+(C+C+C)/(C×A))×V
となる。利得が大きいので、この式を一次項まで展開して
=-(1-(C+C+C)/(C×A))×V
=-(1-g)×V
となる。これら2つのステップG1、G2により生成される第2の変換値VOUT2には、変転増幅器21の有限利得Aに起因する誤差gが含まれており、この誤差gは、第2の変換値を示す電圧と参照電圧Vとの差として近似的に表される。
【0228】
A/D変換ステージが、キャパシタのミスマッチおよび有限利得の両方に起因する誤差を含むとき、このA/D変換ステージの変換値は近似的に
OUT=(C+C)/C×(1-(C+C+C)/(C×A))×V-C/C×(1-(C+C+C)/(C×A))×V×D
と表される。
【0229】
あるA/D変換ステージにおいて、その理想値に対する誤差eは、
e=(m-2×g)×V-(m-g)×V×D
と表される。この誤差値はディジタル値として提供される。誤差値を全ステージ、あるいは必要なステージおいて求める。このディジタル値の誤差補正値を出力から差し引けば誤差の補正が行える。この演算のための回路は、図28を参照しながら後ほど説明される。
【0230】
再び図21を参照すると、アナログディジタル変換器11bはS/H回路117を含んでいる。図8はS/H回路の一例を示す回路図である。図27は、図8に示されたS/H回路のためのタイミングチャートを示す。S/H回路117は、入力アナログ信号Ainを受ける入力91aと、アナログ入力109にアナログ信号Vを提供する出力91bとを有する。S/H回路117は、演算増幅回路92と帰還スイッチ93とを含む。帰還スイッチ93aは、反転入力92aと非反転出力92bとの間に接続される。帰還スイッチ93aを用いて、演算増幅回路92のオフセット量に対応する信号を生成できる。S/H回路117では、キャパシタCS1は、スイッチ94aを介してサンプル入力91aに接続されると共に、サンプル入力91aと反転入力92aとの間に接続される。キャパシタCS2は、非反転出力92bと反転入力92aとの間に接続される。第1のスイッチ94aは、サンプリングのための期間に閉じられると共に、A/D変換のための期間に開かれる。シングルエンド型のS/H回路では、非反転入力92aが接地される。
【0231】
帰還スイッチ93aは、第1および第2のサンプリング期間のいずれか一方の全期間中に開かれる。この期間に、入力アナログ信号Ainが第1および第2の標本アナログ信号のいずれか一方として生成される。この信号は、A/D変換の対象となるアナログ信号としてA/D変換ステージに提供できる。
【0232】
全差動構成のS/H回路117では、帰還スイッチ93bとを含むことができる。帰還スイッチ93bは、演算増幅回路92の非反転入力92cと反転出力92dとの間に接続されている。帰還スイッチ93a、93bを用いて、演算増幅回路92のオフセット量に対応する信号を生成できる。S/H回路117では、キャパシタCS3は、第1のスイッチ94bを介してサンプル入力91cに接続されると共に、サンプル入力91cと非反転入力92cとの間に接続されている。キャパシタCS4は、非反転入力92cと反転出力92dとの間に接続されている。スイッチ94bは、サンプリング期間に閉じられると共に、A/D変換のための期間に開かれる。キャパシタCS1の一端とキャパシタCS3の一端との間には、スイッチ94cが接続されている。サンプル入力91aおよびサンプル入力91cには、それぞれ、キャパシタCi1およびCi2が接続されている。
【0233】
また、帰還スイッチ93aは、第1及び第2のサンプリング期間のいずれか他方の期間の一部分において閉じられ、第1及び第2の標本アナログ信号のいずれか他方は、サンプル/ホールド回路117の帰還スイッチ93a、93bが開かれた後に保持される。このように帰還スイッチ93a、93bを操作すると、演算増幅回路92のオフセット量を含む信号をA/D変換ステージに提供できる。
【0234】
例えば、図27に示されるように、入力91aに受けた信号Ainが最初のサンプルリング期間TS1に保持される。S/H回路の出力は以下のように表される。
SHO1=VOP-VON=(AIN-Aref)×CS1/CS2+VOFFSET+VCI
【0235】
次のサンプルリング期間TS2の前半ではクロック信号φS2に応答してスイッチ93a、93bを閉じると共に、サンプルリング期間TS2の後にS/H回路は、このとき、出力VSHO2を提供する。出力値VSHO2には、S/H回路に入力されたアナログ信号を含まない。これ故に、出力値VSHO2には、演算増幅回路92のオフセットに関連する量VOFFSETと、スイッチ93aの開閉の際のノイズVCI(例えば、スイッチ93aがMOSアナログスイッチの場合には、MOSアナログスイッチが開くとき、チャネル電荷によりノイズが発生する)と、その他のノイズとが含まれる。
SHO2=VOP-VON=VOFFSET+VCI
と表される。これらの信号、出力値VSHO1、VSHO2は、図21に示される信号「S」および「R」として利用される。信号「S」および「R」がA/D変換されると、それぞれの変換値D、Dは、次のように表される。
=D((AIN-Aref)×CS1/CS2+VOFFSET+VCI
=D((AIN-Aref)×CS1/CS2)+D(VOFFSET)+D(VCI
=D(VOFFSET+VCI)=D(VOFFSET)+D(VCI
「D」は、A/D変換を施すことを示す演算子である。
【0236】
図28は、上記のように生成された補正用信号を用いて補正を行うことが可能なアナログディジタル変換器を示すブロック図である。ディジタル誤差補正回路116は、第1~第4の記憶回路123、125、127、129と、第1の回路131と、第2の回路133と、補正回路136とを含む。第1~第4の記憶回路123、125、127、129は、第1~第4のA/D変換ステージ151、153、155、017からのディジタル信号からなる第1のデータ群(DA1~DA13)及び第2のデータ群(DB1~DB13)を格納する。第1のデータ群(DA1~DA13)及び第2のデータ群(DB1~DB13)は、それぞれ、第1および第2のサンプル信号S、Rにそれぞれ対応している。第1の回路131は、第1~第4の記憶回路123、125、127、129に接続されており、第1のデータ群(DA1~DA13)のディジタル信号を用いて第1の標本アナログ信号Sに対応する第1のディジタルコードDSを生成する。第2の回路133は、第1~第4の記憶回路123、125、127、129に接続されており、第2のデータ群(DB1~DB13)のディジタル信号を用いて第2の標本アナログ信号Rに対応する第2のディジタルコードDRを生成する。
【0237】
補正値生成回路136では、第2の回路133からのキャパシタ誤差信号M~Mは、冗長-非冗長表現変換回路137を介してキャパシタ誤差用レジスタ139a~139dに格納される。第2の回路133からのゲイン誤差信号G~Gは、冗長-非冗長表現変換回路137を介してゲイン誤差用レジスタ141a~141dに格納される。第2の回路133からのオフセット誤差信号OSは、冗長-非冗長表現変換回路137を介してオフセット誤差用レジスタ143に格納される。第1の回路131は、冗長-非冗長表現変換回路147を介して補正値演算回路145および加算回路149に接続される。また、補正値演算回路145は、キャパシタ誤差用レジスタ139a~139d、ゲイン誤差用レジスタ141a~141d及びオフセット誤差用レジスタ143からの信号を用いて、最上位桁からM桁目まで補正するための信号Eを生成する。また、加算回路149は、補正値演算回路145からの信号Eおよび非冗長表現のディジタル信号VNOCORRECTを受けて、誤差補正されたA/D変換ディジタルコードVDIGITALを提供する。ディジタルコードVDIGITALからは、S/H回路117のオフセット誤差及びチャージインジェクション誤差、並びにA/D変換ステージにおけるキャパシタミスマッチ誤差及びゲイン誤差が除かれており、所望の精度のA/D変換値が提供される。
【0238】
図29、図30、図31は、A/D変換ステージにおけるキャパシタのミスマッチを補正する補正値を生成するためのシーケンスを示す図面である。図29~図31を参照すると、ステップS1~S48が示される。図29には、ステップS1~S15が示される。
・ステップS1:A/D変換ステージ151に第1の標本アナログ信号Sを受けて、第1の標本アナログ信号Sにサンプリング操作Aを施す。A/D変換ステージ151はディジタル信号a11を生成する。
・ステップS2:A/D変換ステージ151においてサンプリングされたアナログ信号に変換操作Bを施して第1の変換結果を生成し、この第1の変換結果に対応するアナログ信号にA/D変換ステージ153においてサンプリング操作Aを施す。A/D変換ステージ151はディジタル信号a12を生成する。
・ステップS3:A/D変換ステージ151に第2の標本アナログ信号Rを受けて、第2の標本アナログ信号Rにサンプリング操作Aを施すと共に、A/D変換ステージ153においてサンプリングされたアナログ信号に変換操作Bを施して第2の変換結果を生成し、この第2の変換結果に対応するアナログ信号にA/D変換ステージ155においてサンプリング操作Aを施す。A/D変換ステージ153はディジタル信号b11を生成する。A/D変換ステージ151はディジタル信号a13を生成する。
これらのステップにより、第1および第2の標本アナログ信号S、RがA/D変換ステージに取り込まれた。これら2つの標本アナログ信号を順にA/D変換ステージ151に提供することによって、引き続いて説明されるように、4つのA/D変換ステージのいずれもがサンプリング操作Aおよび変換操作Bのいずれかを行う手順につなげることができる。
【0239】
・ステップS4:A/D変換ステージ151においてサンプリングされたアナログ信号Rに変換操作Bを施して第3の変換結果を生成し第3の変換結果に対応するアナログ信号にA/D変換ステージ153においてサンプリング操作Aを施すと共に、A/D変換ステージ155においてサンプリングされたアナログ信号に変換操作Bを施して第4の変換結果を生成し第4の変換結果に対応したアナログ信号にA/D変換ステージ157においてサンプリング操作Aを施す。A/D変換ステージ153はディジタル信号b12を生成する。A/D変換ステージ157はディジタル信号a14を生成する。
・ステップS5:A/D変換ステージ157においてサンプリングされたアナログ信号に変換操作Bを施して第5の変換結果を生成し第5の変換結果に対応するアナログ信号にA/D変換ステージ151においてサンプリング操作Aを施すと共に、A/D変換ステージ153においてサンプリングされたアナログ信号に変換操作Bを施して第6の変換結果を生成し第6の変換結果に対応するアナログ信号にA/D変換ステージ155においてサンプリング操作Aを施す。A/D変換ステージ151はディジタル信号a15を生成する。A/D変換ステージ155はディジタル信号b13を生成する。
【0240】
これらのステップによれば、第1~第4のA/D変換ステージにいずれもサンプリング操作Aおよび変換操作Bのいずれかを行うので、第1~第4のA/D変換ステージの動作に無駄がない。また、2つの信号が並列してA/D変換される。
【0241】
図29に示されるように、ステップS4、S5と同様に、ステップS6~S10行われる。ステップS1~S8からディジタル信号a11~a18が提供される。ステップS3~S10からディジタル信号b11~b18が提供される。ディジタル信号a11~a18、b11~b18は、第1~第4のA/D変換ステージ内のサブA/D変換回路により生成される。これらのディジタル信号は、ディジタル誤差補正回路116内の記憶素子119、121に格納される。
【0242】
S/H回路による誤差の補正のためのシーケンスでは、ステップS1、S3では、標本アナログ信号S、Rが提供され、ステップS1~S10において、A/D変換ステージからディジタル信号a11~a18、b11~b18が生成される。標本アナログ信号S、RがS/H回路117から信号VSHO1、VSHO2であれば、S/H回路117のオフセット等の誤差を示すディジタル値が得られる。
【0243】
ステップS11、S12では、A/D変換ステージ151において操作M1、M2が行われる。この結果、A/D変換ステージ151の変換値はキャパシタミスマッチを示す信号が生成され、この信号が、手順SM1によってディジタル値m11~m18が生成される。ディジタル値m11~m18は、ディジタル誤差補正回路116に提供され。A/D変換値の誤差補正のための使用される。ステップS9では、S/H回路117から標本アナログ信号Sが第1のA/D変換ステージ151に入力される。このアナログ信号のA/D変換が手順SM1と並列して行われて、ディジタル値1a21~a28が生成される。
【0244】
ステップS20、S21では、A/D変換ステージ153において操作M1、M2が行われる。この結果、A/D変換ステージ153の変換値はキャパシタミスマッチを示す信号が生成され、この信号が、手順SM2によってディジタル値m21~m28が生成される。ディジタル値m21~m28は、ディジタル誤差補正回路116に提供され。A/D変換値の誤差補正のための使用される。ステップS17では、S/H回路117から標本アナログ信号Sが第1のA/D変換ステージ151に入力される。このアナログ信号のA/D変換が手順SM2と並列して行われて、ディジタル値a31~a38が生成される。
【0245】
ステップS29、S30では、A/D変換ステージ155において操作M1、M2が行われる。この結果、A/D変換ステージ155の変換値はキャパシタミスマッチを示す信号が生成され、この信号が、手順SM3によってディジタル値m31~m38が生成される。ディジタル値m31~m38は、ディジタル補佐補正回路116に提供され。A/D変換値の誤差補正のための使用される。ステップS25では、S/H回路117から標本アナログ信号Sが第1のA/D変換ステージ151に入力される。このアナログ信号のA/D変換が手順SM3と並列して行われて、ディジタル値a41~a48が生成される。
【0246】
ステップS38、S39ではA/D変換ステージ157において操作M1、M2が行われる。この結果、A/D変換ステージ157の変換値はキャパシタミスマッチを示す信号が生成され、この信号が手順SM4によってディジタル値m41~48が生成される。ディジタル値m41~m48は、ディジタル補佐補正回路116に提供され、A/D変換値の誤差補正のための使用される。ステップS33、S41ではS/H回路117から標本アナログ信号Sが第1のA/D変換ステージ151に入力される。このアナログ信号のA/D変換が手順SM4と並列して行われて、ディジタル値51a~a58、61a~a68が生成される。
【0247】
図32、図33、図34は、A/D変換ステージにおける演算増幅回路の有限利得誤差を補正するための補正値を生成するためのシーケンスを示す図面である。図32~図34を参照すると、ステップS1~S48が示される。これらのステップでは、図29~図31に示された操作M1、M2に替えて操作G1、G2が行われる。この結果、A/D変換ステージ151、153、155、157の変換値は演算増幅回路の有限利得の影響を示す信号が生成され、この信号が、手順SG1~SG4によってディジタル値g11~g18、g21~g28、g31~g38、g41~g48が生成される。これらのディジタル値は、ディジタル誤差補正回路116に提供され、A/D変換値の誤差補正のための使用される。
【0248】
図35に示されるように、図29~図31(及び/又は図32~図34)に記載されている誤差測定シーケンスの少なくともいずれか一つにより手順が、必要に応じて、アナログディジタル変換器11bに起因する誤差補正のために行われる。このシーケンスが終了したら、必要な場合に、同一或いは別のシーケンスを繰り返すことができる。これらの手順により得られた誤差の補正値は、ディジタル誤差補正に利用するために、図28に示される記憶回路(例えば、レジスタ139a~139d、141a~141d、143)に格納される。例えば、以下のような演算を行う。図35に示される演算式は、A/D変換値X、S/H回路のオフセットのディジタル値OS、並びに第iのA/D変換ステージにおけるキャパシタミスマッチ誤差Miおよび利得誤差Giを用いて、ディジタル値の誤差を表す。この演算式において、シンボルXはA/D変換値を示し、“OS”は、測定したS/H段のオフセットのディジタル値を示し、“Mi”は、キャパシタミスマッチ誤差を示し、“Gi”はゲイン誤差を示し、k=i mod 4である。該演算式においてシンボルMは、ディジタル値の最上位桁からM桁目までを補正することを示す。また、シンボルNは、ディジタル補正に利用するA/D変換値の桁数を示しており、A/D変換出力の最上位桁から数えてN桁目まで値を用いることを意味する。なお、冗長表現を用いる場合は、A/D変換値の冗長表現のままの値を用いる。シンボルDiはA/D変換出力(冗長コード)のi桁目の値を示し、冗長表現を用いる場合、-1、0、+1の三値を取ることができる。巡回型A/D変換器では、各A/D変換ステージで入力信号が2倍に演算されるので、演算の回数が多くなるにつれて、誤差の影響は緩和される。このため、M桁目は、補正の対象であるキャパシタミスマッチや有限ゲイン等による誤差の大きさに応じて決定される。
【0249】
本発明の実施の形態において、例えば、シングルエンド回路を用いて構成された回路に全差動構成の回路を用いることができる。また、全差動構成の回路を用いて構成された回路にシングルエンド回路を使用できる。
【0250】
第4の実施の形態に係る背景技術について説明する。非特許文献6には、バックグラウンドキャリブレーションが記載されている。特許文献3および4には、巡回型アナログディジタル変換器が記載されている。巡回型アナログディジタル変換器の入力には、サンプル/ホールド(S/H)回路が設けられている。巡回型アナログディジタル変換器では、直列に接続された2段の回路ブロックを含む。特許文献5には、容量のディジタル補正について記載されており、
【0251】
巡回型アナログディジタル変換器における各回路ブロックは、MDAC回路およびサブA/D変換回路を含む。一段目の回路ブロックの入力は、S/H回路の出力にスイッチを介して接続されている。二段目の回路ブロックの出力は、スイッチを介して一段目の回路ブロックの入力に接続されている。サブA/D変換回路は、その出力に対して、(0,1)の2値のA/D変換結果または(-1,0,+1)の3値のA/D変換結果(ディジタル値)を生成する。MDAC回路は、入力信号を2倍に増幅すると共に、ディジタル値に対応する参照電圧の「加算」、「減算」および「演算無し」のいずれかを行う。この動作は、各回路ブロックにおいて順次に行われ、各回路ブロックからの出力値は、ループ内の次の段の回路ブロックに順に提供される。この動作はクロックで制御される。
【0252】
この巡回型アナログディジタル変換器では、S/H回路から受け取ったアナログ信号を各回路ブロックにおいて2値のA/D変換を行う場合には、各回路ブロック毎に1ビットのディジタル信号が得られる。また、各回路ブロックにおいて3値のA/D変換を行う場合は、各回路ブロック毎に1.5ビットのディジタル信号が得られる。2段の回路ブロックを用いてNクロック分の巡回動作を行うと、それぞれ、2Nビット(2値A/D変換)及び2N+1ビット(3値A/D変換)のA/D変換が行える。例えば、一段当たり1ビットのA/D変換を行うと、6.5クロック分の巡回動作により、13ビットのA/D変換を行うことができる。また、一段当たり1.5ビットのA/D変換を行うと、6.5クロック分の巡回動作により、14ビットのA/D変換を行うことができる。
【0253】
非特許文献3~5および特許文献3~4に記載された巡回型A/D変喚器では、そのオフセット電圧及びその変動、さらにはアンプの有限利得についての対策は採られておらず、一般的な用途では問題がないものの、非常に安定した動作および高精度化が必要とされる用途では課題となっている。
【0254】
また、特許文献5には、容量のディジタル補正について記載されており、この方式では、A/D変換を行う前にディジタル補正値を求める処理を行う。非特許文献6に記載されたバックグラウンドキャリブレーションでは、擬似乱数を用いてディジタル領域で誤差補正を行うものであり、回路構成が複雑になる。
【0255】
一方、第4の実施の形態によれば、回路素子に関連する誤差の補正を簡易な構成で提供できるA/D変換ステージが提供される。また、第4の実施の形態によれば、このA/D変換ステージを含むアナログディジタル変換器が提供される。さらに、第4の実施の形態によれば、A/D変換ステージおける変換誤差を示す信号を生成する方法、およびアナログ信号に対応したディジタル信号を生成する方法が提供される。
【0256】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図21】
20
【図22】
21
【図23】
22
【図24】
23
【図25】
24
【図26】
25
【図27】
26
【図28】
27
【図29】
28
【図30】
29
【図31】
30
【図32】
31
【図33】
32
【図34】
33
【図35】
34