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明細書 :半導体装置の製造方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5499357号 (P5499357)
公開番号 特開2011-171456 (P2011-171456A)
登録日 平成26年3月20日(2014.3.20)
発行日 平成26年5月21日(2014.5.21)
公開日 平成23年9月1日(2011.9.1)
発明の名称または考案の名称 半導体装置の製造方法
国際特許分類 H01L  21/203       (2006.01)
H01L  29/786       (2006.01)
H01L  27/098       (2006.01)
H01L  29/808       (2006.01)
H01L  21/337       (2006.01)
H01L  21/331       (2006.01)
H01L  29/737       (2006.01)
H01L  29/201       (2006.01)
H01L  21/336       (2006.01)
FI H01L 21/203 M
H01L 29/78 618B
H01L 29/80 C
H01L 29/72 H
H01L 29/201
H01L 29/78 618E
H01L 29/78 618A
請求項の数または発明の数 8
全頁数 18
出願番号 特願2010-032977 (P2010-032977)
出願日 平成22年2月17日(2010.2.17)
審査請求日 平成25年2月14日(2013.2.14)
特許権者または実用新案権者 【識別番号】504155293
【氏名又は名称】国立大学法人島根大学
発明者または考案者 【氏名】梶川 靖友
個別代理人の代理人 【識別番号】100116861、【弁理士】、【氏名又は名称】田邊 義博
【識別番号】100081813、【弁理士】、【氏名又は名称】早瀬 憲一
審査官 【審査官】越本 秀幸
参考文献・文献 特開平06-252163(JP,A)
特開平01-154514(JP,A)
特開平02-295134(JP,A)
調査した分野 H01L 21/203
H01L 21/331
H01L 21/336
H01L 21/337
H01L 29/201
H01L 29/737
H01L 29/786
H01L 29/808
H01L 27/098
特許請求の範囲 【請求項1】
p形GaSbyAs1-y多結晶薄膜をp形層に用いる半導体装置の製造方法であって、
多結晶または非結晶質基板、または該基板上に形成された層上に、該基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa, JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜を堆積する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
p形GaSbyAs1-y多結晶薄膜をp 形チャネル層として用いる絶縁ゲート形電界効果薄膜トランジスタの製造方法であって、
多結晶または非結晶質基板、または該基板上に形成された所要の層上に、前記基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成yが0.5<y < 1を満たすp形GaSbyAs1-y多結晶薄膜を堆積する工程を、
含むことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。
【請求項3】
請求項2に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、
前記p形GaSbyAs1-y多結晶薄膜を堆積する工程は、前記基板、または該基板上に形成された所要の層上に、前記基板の温度を300℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの0.2倍以上、Sb原子の供給量JSb をJGaの0.8倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、p形GaSb0.8As0.2多結晶薄膜を堆積する工程である、
ことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。
【請求項4】
p形GaSbyAs1-y多結晶薄膜と、III-V族半導体多結晶薄膜とよりなる半導体へテロ接合を有する接合ゲート形電界効果薄膜トランジスタの製造方法であって、
多結晶または非結晶質基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して真空蒸着により、前記III-V族半導体多結晶薄膜であるInAs, In1-xGxAs またはInAs1-zPz多結晶薄膜を堆積する第1の工程と、
該III-V族半導体多結晶薄膜上に、前記基板の温度を300℃以下としたまま、成長膜へのGa, Sb,及びAs原子の供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、前記InAs, In1-xGaxAs
またはInAs1-zPz多結晶薄膜におおよそ格子整合する、Sb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜を堆積する第2の工程と、
を含むことを特徴とする接合ゲート形電界効果薄膜トランジスタの製造方法。
【請求項5】
請求項4に記載の接合ゲート形電界効果薄膜トランジスタの製造方法において、
前記第1の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、Ga原子の供給量JGaに対し、In原子の供給量JIn をJGaの6.7倍、As 原子の供給量JAsをJGaの約10倍として、Ga, In, 及びAs原子を同時供給して、n形In0.87Ga0.13As多結晶薄膜を堆積する工程であり、
前記第2の工程は、その上に、前記基板の温度を300℃以下としたまま、In 原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、Sb原子の供給量JSbをJGaの0.8倍として、Ga, As, 及びSb原子を同時供給して、前記n形In0.87Ga0.13As多結晶薄膜におおよそ格子整合するp形GaSb0.8As0.2多結晶薄膜を堆積する工程である、
ことを特徴とする接合ゲート形電界効果薄膜トランジスタの製造方法。
【請求項6】
III-V族半導体多結晶薄膜を、n形チャネル層として有し、かつ前記III-V族半導体多結晶薄膜上に絶縁ゲートを有する絶縁ゲート形電界効果薄膜トランジスタの製造方法において、
多結晶または非結晶質基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成y が0.5<y < 1を満たす、緩衝層となるp形GaSbyAs1-y多結晶薄膜を堆積する第1の工程と、
該p形GaSbyAs1-y多結晶薄膜上に、前記基板の温度を300℃以下としたまま、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して、前記p形GaSbyAs1-y多結晶薄膜におおよそ格子整合するIII-V族半導体多結晶薄膜を堆積する第2の工程と、
該III-V族半導体多結晶薄膜上に、ゲート絶縁膜及びゲート電極を形成する工程と、
を含むことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。
【請求項7】
請求項6に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、
前記第1の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの約10倍、Sb原子の供給量JSbをJGaの0.8倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、p形GaSb0.8As0.2多結晶薄膜を堆積する工程であり、
前記第2の工程は、その上に、前記基板の温度を300℃以下としたまま、Sb原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、In原子の供給量JIn を JGaの6.7倍として、Ga, As, 及びIn原子を同時供給して、前記p形GaSb0.8As0.2多結晶薄膜におおよそ格子整合するn形In0.87Ga0.13As多結晶薄膜を堆積する工程である、
ことを特徴とする絶縁ゲート形電界効果薄膜トランジスタの製造方法。
【請求項8】
p形GaSbyAs1-y多結晶薄膜をp形外部ベース層として用いてなるヘテロ接合バイポーラトランジスタを製造する方法であって、
半導体単結晶基板上に所要の層を形成した後、該基板の温度を300℃以下として、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, As, Sb原子を同時供給して真空蒸着により、前記所要の層上に、前記p形外部ベース層となるp形GaSbyAs1-y多結晶薄膜を成膜する工程、
を含むことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、半導体多結晶薄膜を有する半導体装置の製造方法に関するものであり、特に、低温堆積p形半導体多結晶薄膜を有する絶縁ゲート形電界効果薄膜トランジスタ、接合ゲート形電界効果薄膜トランジスタ、およびヘテロ接合バイポーラトランジスタ、及びそれらの製造方法に関するものである。
【背景技術】
【0002】
一般に、半導体多結晶薄膜では、結晶粒界にキャリヤに対するポテンシャル障壁が形成され、これが電気伝導に大きな影響をおよぼす。特に、半導体多結晶薄膜での移動度μは、結晶粒界でのポテンシャル障壁高さφにより、μ=μ0 exp(-φ/kT) という形で制限される。したがって、半導体多結晶薄膜中でキャリヤの移動度が高いためには、結晶粒界でのポテンシャル障壁が低くなければならない。
【0003】
金属と半導体を接触させた場合にも、金属/半導体界面にポテンシャル障壁が形成され、これをショットキー障壁という。結晶粒界でのポテンシャル障壁もこれと似ており、結晶粒界でのポテンシャル障壁は、2つのポテンシャル障壁を背中あわせにしたダブルショットキー障壁と考えることができる。そして、結晶粒界での障壁高さも、金属/半導体界面におけるショットキー障壁の高さとほぼ等しいと考えられる。
【0004】
図7は、IV族およびIII-V族半導体結晶と金(Au)との界面において、Auのフェルミ準位に対する半導体の伝導帯下端および価電子帯上端のエネルギーを半導体の格子定数に対しプロットしたものである(非特許文献1)。これを見ると、代表的なIII-V族化合物半導体であるGaAs、GaP、InPなどではAuのフェルミ準位がほぼ禁制帯中央に位置し、p形およびn形の両方に対し高いショットキー障壁が形成されることがわかる。これは界面において欠陥準位が発生し、そこにフェルミ準位がピン止めされるためと考えられている。この金属/半導体界面の場合と同様に、これらの半導体の多結晶の結晶粒界でも欠陥準位が発生し、そこにフェルミ準位がピン止めされてバンドが曲がり、高いポテンシャル障壁と空乏領域が形成されると考えられる。GaAs、GaP、InPなどのIII-V族半導体の多結晶で移動度が低いのは、その高いポテンシャル障壁のためである。
【0005】
これに対し、InAsもIII-V族化合物半導体であるが、InAsではAuのフェルミ準位が伝導帯下端より上に位置し、n 形InAsに対してはショットキー障壁が形成されないことが図7からわかる。同様に、n 形InAs多結晶の結晶粒界においても電子に対するポテンシャル障壁が形成されず、結晶粒界による移動度の低下は小さいと考えられる。このような考察に基づき、本件発明者らはすでに、実際にInAs多結晶薄膜をガラス基板上に分子線蒸着法により形成することを行っており、300℃以下の低い基板温度において450cm2/Vs 以上の高い電子移動度を得ている(非特許文献2)。さらに、このような低い基板温度でもInAsの多結晶成長が可能であるという点に着目し、プラスチック上にInAs多結晶薄膜を形成することも行っており、やはり450cm2/Vs以上の高い電子移動度を得ている(同非特許文献2)。
【0006】
ところで、デバイス応用を考えると、n形だけでなく、移動度の高いp形多結晶についてもこれをプラスチック上に形成できると有用である。プラスチック上に形成できるほどの低い成膜温度で形成できるp形半導体膜としては、SnO2の非晶質膜が提案されている(非特許文献3)。しかし、この膜での正孔移動度は、0.011cm2/Vsと非常に低い。ただし、SnO膜も575℃という高い基板温度で単結晶基板上に成長すれば、2.4cm2/Vsという正孔移動度を示す単結晶膜となることが報告されている(非特許文献4)。
また、酸化物半導体としては、ガラス基板上に基板温度200℃で堆積したCu2O多結晶膜が5.7cm2/Vsという比較的高い正孔移動度を示すことが最近報告された(非特許文献5)。
【0007】
一方、p 形で高い正孔移動度を示す可能性のあるIII-V族半導体という観点から図7を見ると、GaSbでは界面でのフェルミ準位のピン止め位置が価電子帯上端に近接しており、正孔に対する粒界ポテンシャル障壁が低く、該GaSbよりなる多結晶薄膜での高い正孔移動度が期待される。実際、基板温度400~500℃で蒸着したGaSb多結晶薄膜で100cm2/Vs 以上の高い正孔移動度が報告されている(非特許文献6)。また、このような高い正孔移動度の結果としての高い電気伝導率を利用して、430~520℃で堆積したp形GaSb多結晶層が、InP系のヘテロ接合バイポーラトランジスタの低抵抗外部ベース層として検討されている(非特許文献7)。
【0008】
ただし、プラスチック上に形成することを考えると、InAsと違ってGaSbは、400℃以下の低い基板温度でプラスチック上に化学量論的組成の単一相の結晶を成長することは困難である。一般に、III-V族半導体の気相または真空中の成膜では、III族元素よりV族元素の方が蒸気圧が高いため、V族元素過剰の状態で成膜が行われる。As過剰の条件の下でのInAsの成長においては、200℃程度の低い基板温度でも、Inと結合しなかった過剰なAsは表面から再蒸発するため、化学量論的組成の単一層の結晶が成長するのに対し、Sb過剰の条件の下でのGaSb成長においては、400℃以下の低い基板温度では、Sbの蒸気圧が低すぎてGaと結合しなかった過剰なSbも表面から再蒸発せず残ってしまうため、GaSb結晶のなかにSb結晶が混じった2相膜が形成されることになる。この場合、Sb結晶は半金属なのでこの2相膜は半導体膜として使うことはできない。
【0009】
以上のように、プラスチック上に形成できるほどの低い成膜温度で形成できるp形半導体膜であって、しかも薄膜トランジスタ(TFT)用材料として十分高い10cm2/Vs以上の正孔移動度を示す半導体薄膜は、これまで見出されていなかった。
【0010】
なお、従来、単結晶基板上へのGaSbAsの単結晶成長においても、400℃以上の高い基板温度で成膜されるのが普通であった。この時は、SbとAsの両方の原子が再蒸発するため、成膜されたGaSbAs単結晶中のSbとAsの原子比は、SbとAsの原子供給比とは異なっており、SbとAsの原子供給比が一定であっても基板温度が高くなるにつれてAsの組成が高くなることが知られている(非特許文献8)。
【0011】
また、本件発明者らはすでに、n形チャネル層としてIn1-xGaxAs多結晶薄膜を用い、かつ、該In1-xGaxAs多結晶薄膜を300℃以下の基板温度で堆積して構成してなる接合ゲート形電界効果薄膜トランジスタを提案している(特許文献1)。
【0012】
また、従来、ヘテロ接合バイポーラトランジスタにおいて、その製造プロセスにおいてベース/コレクタ間の寄生容量を低減し、なおかつベース寄生抵抗を低減することのできる構造として、図8に示される構造が提案されている(非特許文献9)。図8において、21はアンドープGaAs(100)基板、22はn +形GaAs層、23はn-形GaAs層、24はp+形GaAs層、25はn形エミッタ層、26はAuGe外部ベース電極、27はSiO2絶縁膜、28は多結晶膜、29はAuZn外部ベース電極、30はWSiエミッタ電極である。
【先行技術文献】
【0013】

【特許文献1】特願2007-322712(出願日:平成19年12月14日)半導体多結晶薄膜および半導体装置
【0014】

【非特許文献1】S.Tiwari and D. J. Frank, “Empirical fit to band discontinuities and barrier heights in III-Valloy systems”,Applied Physics Letters Vol.60(1992), pp. 630-632.
【非特許文献2】M.Takushima, Y. Kajikawa, Y. Kuya, M. Shiba, and K. Ohnishi, “Low-temperature growth ofInAs on glass and plastic film substrates by molecular-beam deposition”, Japanese Journal ofApplied Physics, Vol.47(2008), pp.1469-1472.
【非特許文献3】C.-W.Ou, Dhananjay, Z. Y. Ho, Y.-C. Chuang, S.-S. Cheng, M.-C. Wu, K.-C. Ho, andC.-W. Chu, “Anomalousp-channel amorphous oxide transistors based on tin oxide and theircomplementary circuits”, Applied Physics Letters Vol.92(2008), 122113.
【非特許文献4】小郷、平松、野村、柳、神谷、平野、細野、「5s軌道基p型酸化物半導体SnOのエピタキシャル成長とp型薄膜トランジスタ」、第69回応用物理学会学術講演会(2009) 2p-J-4.
【非特許文献5】A. S.Reddy, H. H. Park, V. S. Reddy, K. V. S. Reddy, N. S. Sarma, S. Kaleemulla, S.Uthanna, and P. S. Reddy, “Effect of sputtering power on the physical properties of dcmagnetron sputtered copper oxide thin films”, Materials Chemistry and Physics Vol. 110(2008) pp.397-401.
【非特許文献6】高橋清、酒井善雄、「GaSb蒸着膜の性質」、日本物理学会春の分科会講演予稿集 (1965)p.48
【非特許文献7】Y.Dong, D. W. Scott, Y. Wei, A. C. Gossard, M. J. Rodwell, “Low-resistance p-typepolycrystalline GaSb grown by molecular beam epitaxy”, Journal of CrystalGrowth Vol.256 (2003), pp. 223-229.
【非特許文献8】E.Selvig, B.O. Fimland, T. Skauli, and R. Haakenaasen, “Calibration of the arsenicmole fraction in MBE grown GaAsySb1-y and AlxGa1-xAsySb1-y ( y<0.2)”, Journal of CrystalGrowth Vol. 227-228 (2001) pp.562-565.
【非特許文献9】K.Mochizuki, T. Nakayama, T. Tanoue, H. Matsuda, “AlGaAs/GaAs HBTs with buried SiO2 in theextrinsic collector”, Solid-State Electronics, Vol. 38 (1995) pp. 1619-1622.
【発明の概要】
【発明が解決しようとする課題】
【0015】
本発明は、上記のような従来の問題点を解消するためになされたもので、その目的は、薄膜トランジスタ用材料として十分高い正孔移動度を示す、半導体装置のp形層に用いられるp形半導体多結晶薄膜であって、低い成膜温度でのプラスチック基板上への成膜をも行うことのできる半導体多結晶薄膜を有する半導体装置の製造方法を提供することにある。
【0016】
この発明のもう1つの目的は、上記の半導体多結晶薄膜を用いた半導体装置である絶縁ゲート形電界効果薄膜トランジスタ、接合ゲート形電界効果薄膜トランジスタ、およびヘテロ接合バイポーラトランジスタのそれぞれの製造方法を提供することである。
【課題を解決するための手段】
【0017】
本発明の請求項1にかかる半導体装置の製造方法は、p形GaSbyAs1-y多結晶薄膜をp形層に用いる半導体装置の製造方法であって、ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板、または該基板上に形成された層上に、該基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa, JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子同時を供給して真空蒸着により、Sb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜を堆積する工程を含むことを特徴とする。
【0018】
本発明の請求項2に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法は、p形GaSbyAs1-y多結晶薄膜をp 形チャネル層として用いる絶縁ゲート形電界効果薄膜トランジスタの製造方法であって、ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板、または該基板上に形成された所要の層上に、前記基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa, JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜を堆積する工程を含むことを特徴とする。
【0019】
本発明の請求項3にかかる絶縁ゲート形電界効果薄膜トランジスタの製造方法は、請求項2に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、前記p形GaSbyAs1-y多結晶薄膜を堆積する工程は、前記基板、または該基板上に形成された所要の層上に、前記基板の温度を300℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの0.2倍以上、Sb原子の供給量JSb をJGaの0.8倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、p形GaSb0.8As0.2多結晶薄膜を堆積する工程であることを特徴とする。
【0020】
本発明の請求項4にかかる接合ゲート形電界効果薄膜トランジスタの製造方法は、p形GaSbyAs1-y多結晶薄膜と、III-V族半導体多結晶薄膜とよりなる半導体へテロ接合を有する接合ゲート形電界効果薄膜トランジスタの製造方法であって、ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して真空蒸着により、前記III-V族半導体多結晶薄膜であるInAs, In1-xGaxAs またはInAs1-zPz 多結晶薄膜を堆積する第1の工程と、該III-V族半導体多結晶薄膜上に、前記基板の温度を300℃以下としたまま、成長膜へのGa, Sb,及びAs原子の供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、前記InAs, In1-xGaxAs
またはInAs1-zPz多結晶薄膜におおよそ格子整合する、Sb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜を堆積する第2の工程と、を含むことを特徴とする。
【0021】
本発明の請求項5にかかる接合ゲート形電界効果薄膜トランジスタの製造方法は、請求項4に記載の接合ゲート形電界効果薄膜トランジスタの製造方法において、前記第1の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、Ga原子の供給量JGaに対し、In原子の供給量JIn をJGaの6.7倍、As 原子の供給量JAsをJGaの約10倍として、Ga, In, 及びAs原子を同時供給して、n形In0.87Ga0.13As多結晶薄膜を堆積する工程であり、前記第2の工程は、その上に、前記基板の温度を300℃以下としたまま、In 原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、Sb原子の供給量JSbをJGaの0.8倍として、Ga, As, 及びSb原子を同時供給して、前記n形In0.87Ga0.13As多結晶薄膜におおよそ格子整合するp形GaSb0.8As0.2多結晶薄膜を堆積する工程である、ことを特徴とする。
【0022】
本発明の請求項6にかかる絶縁ゲート形電界効果薄膜トランジスタの製造方法は、III-V族半導体多結晶薄膜を、n形チャネル層として有し、かつ前記III-V族半導体多結晶薄膜上に絶縁ゲートを有する絶縁ゲート形電界効果薄膜トランジスタの製造方法において、ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAsを、JSb <JGa< JAs + JSb を満たすような値として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、Sb組成y が0.5<y < 1を満たすp形p形GaSbyAs1-y多結晶薄膜を堆積する第1の工程と、該p形GaSbyAs1-y多結晶薄膜上に、前記基板の温度を300℃以下としたまま、成長膜への各原子の供給量をそれぞれ所要の値として、各原子を同時供給して、前記p形GaSbyAs1-y多結晶薄膜におおよそ格子整合するIII-V族半導体多結晶薄膜を堆積する第2の工程と、該III-V族半導体多結晶薄膜上に、ゲート絶縁膜及びゲート電極を形成する工程と、を含むことを特徴とする。
【0023】
本発明の請求項7にかかる絶縁ゲート形電界効果薄膜トランジスタの製造方法は、請求項6に記載の絶縁ゲート形電界効果薄膜トランジスタの製造方法において、前記第1の工程は、前記基板、または該基板上に形成された所要の層上に、該基板の温度を300℃以下とし、Ga原子の供給量JGaに対し、As原子の供給量JAsをJGaの約10倍、Sb原子の供給量JSbをJGaの0.8倍として、Ga, Sb, 及びAs原子を同時供給して真空蒸着により、p形GaSb0.8As0.2多結晶薄膜を堆積する工程であり、前記第2の工程は、その上に、前記基板の温度を300℃以下としたまま、Sb原子の供給を止めた後、Ga及びAs原子の供給量はそのままとし、In原子の供給量JIn を JGaの6.7倍として、Ga, As, 及びIn原子を同時供給して、前記p形GaSb0.8As0.2多結晶薄膜におおよそ格子整合するn形In0.87Ga0.13As多結晶薄膜を堆積する工程である、ことを特徴とする。
【0024】
本発明の請求項8にかかるヘテロ接合バイポーラトランジスタの製造方法は、p形GaSbyAs1-y多結晶薄膜をp形外部ベース層として用いてなるヘテロ接合バイポーラトランジスタを製造する方法であって、半導体単結晶基板上に所要の層を形成した後、該基板の温度を300℃以下として、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, As, Sb原子を同時供給して真空蒸着により、前記所要の層上に、前記p形外部ベース層となるp形GaSbyAs1-y多結晶薄膜を成膜する工程、を含むことを特徴とする。
【発明の効果】
【0025】
本発明にかかる半導体装置の製造方法によれば、基板上に、該基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb を満たすような値として、Ga, As, Sb 原子を同時供給して真空蒸着により、Sb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜を成膜するようにし、これを、半導体装置のp形層に用いるようにしたので、薄膜トランジスタ(TFT)用材料として十分高い10cm2/Vs程度以上の正孔移動度を示すp形半導体多結晶薄膜が得られる。しかも、その成膜は、300℃以下の低い基板温度で行うので、プラスチック基板上への成膜をも行うことができる。
【0026】
すなわち、本発明における半導体多結晶薄膜は、GaSbにAsを加えてGaSbAsという3元混晶とすることにより、300℃以下の低い基板温度でも単一相の結晶成長が可能であり、しかも、該GaSbAs多結晶は、As組成が小さいうちは粒界ポテンシャル障壁が低いことより、高い正孔移動度を得られる。したがって、かかるAs組成が小さいGaSbAs混晶よりなるp形多結晶薄膜によって、プラスチック上にも形成できる高移動度のp形半導体多結晶薄膜が得られ、動作速度の速い半導体装置が得られる。
【0027】
また、本発明によれば、p形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、該p形チャネル層に、上記のような高い正孔濃度および高い正孔移動度を持つp形GaSbyAs1-y多結晶薄膜を用いて構成したので、動作速度の速い絶縁ゲート形電界効果薄膜トランジスタが得られる。
【0028】
また、本発明によれば、多結晶半導体チャネル層と、多結晶ゲートとを有する接合ゲート形電界効果薄膜トランジスタを、該チャネル層となるInAs, In1-xGaxAs またはInAs1-zPz層と、該多結晶ゲートとなるp形GaSbyAs1-y多結晶薄膜とよりなる接合ゲートを有するように構成したので、その半導体へテロ接合界面は、n形In1-xGaxAs
多結晶をチャネル層としている絶縁ゲート形のトランジスタにおける絶縁膜/半導体界面よりも界面準位が少なく、低雑音で不安定性の少ない電界効果薄膜トランジスタが得られる。かつ、前記InAs, In1-xGaxAs またはInAs1-zPz層と、前記p形GaSbyAs1-y多結晶薄膜とを、相互に格子整合するよう、かつ真空から出さずに連続して成膜すれば、半導体へテロ接合界面の界面準位はより少なくなり、より低雑音でより不安定性の少ない電界効果薄膜トランジスタを得られる。
【0029】
また、本発明によれば、III-V族半導体多結晶薄膜よりなるn形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、該チャネル層が、InAs、In1-xGaxAs またはInAs1-zPz等よりなり、かつ、該n形チャネル層と基板との間に、p形GaSbyAs1-y多結晶薄膜を緩衝層として有するように構成したので、上記n形チャネル層と基板とが遠くに位置することとなる結果、チャネル層が基板との界面付近にある場合にくらべ、結晶性の劣化の影響を避けることができ、動作特性のよいデバイスを得られる。さらに、前記InAs、In1-xGaxAs またはInAs1-zPzよりなるn形チャネル層と、上記p形GaSbyAs1-y多結晶緩衝層とを、格子整合するものとし、かつ該2層を真空から出さずに連続して堆積した場合には、上記のように格子整合した半導体ヘテロ接合界面では界面準位がより少ないため、より界面準位の影響が小さく、雑音による不安定性のより少ないデバイスが得られる。
【0030】
本発明によれば、低抵抗外部ベース層を有するヘテロ接合バイポーラトランジスタを、該低抵抗外部ベース層に、高移動度の、かつ正孔濃度のより高いp形GaSbyAs1-y多結晶薄膜を用いて構成することにより、さらには、該p形GaSbyAs1-y多結晶薄膜にさらにp形不純物を添加してその正孔濃度をあげることにより、より抵抗率の低い外部ベース層が得られ、より動作速度の速いヘテロ接合バイポーラトランジスタが得られる。
【図面の簡単な説明】
【0031】
【図1】図1は、分子線蒸着法によりガラス基板上に堆積したGaSbyAs1-y多結晶膜のSb組成yと、Ga原子に対するSb原子の供給比JSb/ JGa の関係を示す図。
【図2】図2は、分子線蒸着法によりAs原子を供給せず、通常のSb過剰の条件( JSb> JGa)のもとで基板温度300℃で堆積したGaSb膜のX線回折パターン(図示上側)と、JSb < JGa< JAs + JSb の条件のもとで基板温度300℃で堆積したGaSbAs 膜のX線回折パターン(図示下側)とを、比較して示す図。
【図3】図3は、分子線蒸着法によりガラス基板上に堆積したGaSbyAs1-y多結晶膜の、(a) 正孔濃度、(b) 正孔移動度、(c) 抵抗率、のSb組成依存性を、それぞれ示す図。
【図4】図4は、本発明の実施の形態2によるGaSbyAs1-y多結晶薄膜をp形チャネル層として用いた絶縁ゲート形電界効果薄膜トランジスタを示す図。
【図5】図5は、本発明の実施の形態3による、p形GaSbyAs1-y / n 形In1-xGaxAsヘテロ接合を用いた接合ゲート形電界効果薄膜トランジスタを示す図。
【図6】図6は、本発明の実施の形態4による、p形GaSbyAs1-y層をp形多結晶緩衝層として用いたn形In1-xGaxAs多結晶層をチャネル層とする絶縁ゲート形電界効果薄膜トランジスタを示す図。
【図7】図7は、IV族およびIII-V族半導体混晶とAuとの界面において、Auのフェルミ準位に対する半導体の伝導帯下端および価電子帯上端のエネルギーを半導体の格子定数に対しプロットした図を示す図。
【図8】図8は、従来例(非特許文献9)によるp形GaSb多結晶を外部ベース層として用いたヘテロ接合バイポーラトランジスタ、および本発明の実施の形態5によるp形GaSbyAs1-y多結晶を、外部ベース層として用いたヘテロ接合バイポーラトランジスタを、共通に示す図。
【発明を実施するための形態】
【0032】
(実施の形態1)
以下、本発明の実施の形態1による半導体装置における半導体多結晶薄膜について、図面を参照して説明する。

【0033】
上記で説明したように、従来、単結晶基板上へGaSbAsを単結晶成長させる場合においては、その成膜は、400℃以上の高い基板温度で成膜を行うのが普通であった。この400℃以上の高い基板温度での成膜の最中においては、SbとAsの両方の原子が再蒸発するため、成膜されたGaSbAs単結晶中のSbとAsの原子比は、SbとAsの原子供給比とは異なっており、SbとAsの原子供給比を一定とした場合は、基板温度が高くなるにつれてAsの組成が高くなることが知られていた(非特許文献8)。

【0034】
一方、GaSbAsを300℃以下の低い基板温度で成長させる場合を考えると、表面に飛来したGaおよびSbの原子はすべて膜中に取り込まれるのに対し、Ga原子と結合できなかった余分なAs原子は再蒸発する。

【0035】
したがって、GaSbAsを300℃以下の低い基板温度で成長させる場合において、Sb原子の供給量JSbをGa原子の供給量JGaより小さくし、なおかつAs原子の供給量JAs をJGa-JSbより大きくすると、化学量論的組成の単一相のGaSbyAs1-y混晶が成長することが期待され、また、そのSb組成yは、As原子の供給量JAs に関係なく、JSb/ JGa に一致すると期待される。

【0036】
そこで、本件発明者は、GaSbAsを300℃以下の低い基板温度で成長させる場合の1つの特性を見るため、分子線蒸着法により基板温度を300℃として、GaとAs原子の供給量をともに約6×1014個/(cm2s)に固定し、Sb原子の供給量のみを約1×1014個/(cm2s)から約6×1014個/(cm2s)の範囲内で様々に変えてガラス基板上にGaSbAs多結晶薄膜を堆積した。このときのGaSbAs多結晶薄膜のSb組成yを、Ga原子に対するSb原子の供給比JSb/ JGa に対してプロットしたものを、図1に示す。

【0037】
この図1より、期待されたとおり、400℃以上の高い基板温度で堆積した場合と異なり、この基板温度300℃の条件のもとでは、Sb組成yはJSb/ JGa に一致することがわかった。かつこのとき形成される膜は、すべてGaSbAs多結晶の単一相薄膜であることが、X線回折測定によって確かめられた。

【0038】
一方、As原子を供給せず、通常採用されるようなSb過剰の条件(JSb>JGa )のもとで堆積を行った場合に形成されるGaSb膜としては、基板温度を400℃として該堆積を行った場合はGaSbの単一相薄膜が形成されたが、基板温度を300℃として該堆積を行った場合はGaSb結晶とSb結晶が混在した2相膜が形成された。

【0039】
ここで、該基板温度を300℃として、As原子を供給せず、通常採用されるようなSb過剰の条件(JSb>JGa)のもとで堆積を行った場合に形成されたGaSb膜のX線回折パターン(図2中の上側のグラフ)を、基板温度を同じく300℃として、上記JSb < JGa < JAs + JSb の条件のもとで堆積を行った場合に形成されたGaSbAs膜のX線回折パターン(図2中の下側のグラフ)と比較して、図2に示す。

【0040】
図2からわかるように、基板温度を300℃として、As原子を供給せず、通常採用されるようなSb過剰の条件(JSb>JGa)のもとで堆積したGaSb膜(図2中上側)では、GaSb結晶による回折ピークの他にSb結晶による回折ピークが見られ、GaSb結晶とSb結晶との2相結晶になっていることがわかる。

【0041】
一方、基板温度を300℃として、JSb < JGa < JAs + JSbの条件のもとで堆積したGaSbAs膜(図2中下側)では、GaSbAs結晶による回折ピークのみが見られ、単一相のGaSbAs多結晶が堆積できていることがわかる。

【0042】
さらに、上記基板温度を300℃として、JSb < JGa < JAs + JSbの条件のもとで堆積したGaSbAs膜(図2中下側)における、電子濃度、電子移動度、および抵抗率のSb組成依存性を、それぞれ図3(a), (b), (c) に示す。

【0043】
図3の3つの図からわかるように、GaSbyAs1-y多結晶薄膜は、Sb組成yが0.5より大きい時、高い正孔濃度と、10 cm2/Vs程度以上の高い正孔移動度を示した。

【0044】
これらの実験結果より、Sb組成yが0.5より大きいGaSbyAs1-y多結晶膜は、基板温度300℃以下で成膜しても、上述したように高い正孔濃度と高い正孔移動度とを持ち、これを半導体デバイスのp形層として用いることができることがはじめて明らかとなった。
このような本実施の形態1の半導体装置によれば、該半導体装置のp形層に用いられる半導体多結晶薄膜を、ガラス基板またはプラスチック基板上に、該基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子のそれぞれの供給量JGa,JSb,及びJAs が、JSb < JGa < JAs + JSb の関係を満たすよう該Ga, As, Sb 原子を同時供給して真空蒸着により製膜してなる、そのSb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜であるものとしたので、該半導体装置のp形層に、高い正孔濃度と高い正孔移動度とを持つ半導体多結晶薄膜を用いることができる効果を得られる。

【0045】
(実施の形態2)
本発明の実施の形態2は、p形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、p形チャネル層に、実施の形態1によるp形GaSbyAs1-y多結晶薄膜を用いて構成したものである。その模式図を図4に示す。図4において、1はガラス基板またはプラスチック基板、2はボトムゲート電極、3はボトムゲート絶縁膜、4はソース電極、5はドレイン電極、6は上記実施の形態1によるp形GaSbyAs1-y多結晶薄膜よりなるp形チャネル層、7はトップゲート絶縁膜、8はトップゲート電極である。

【0046】
本実施の形態2による絶縁ゲート形電界効果薄膜トランジスタを製造する方法は、以下のとおりである。

【0047】
図4において、ガラス基板またはプラスチック基板1上に、ボトムゲート電極2を構成する材料を全面に形成した後、エッチングを行ってボトムゲート電極2を形成し、その上に全面にボトムゲート絶縁膜3を形成したのち、さらに、その上に全面にソース電極、およびドレイン電極となる材料を形成し、該材料の、前記ボトムゲート電極2の中央部に対応する部分を開口して、その両側にソース電極4およびドレイン電極5を形成する。そののち、基板1の温度を300℃以下にして、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子の供給量JGa,JSb,及びJAsを、JSb < JGa < JAs + JSb の関係を満たすよう、Ga, Sb, As原子を同時供給して真空蒸着により、前記ボトムゲート絶縁膜3、およびソースおよびドレイン電極4、5上に、p 形
GaSbyAs1-y多結晶薄膜6を形成する。
たとえば、基板1の温度を300℃以下にして、成長膜へのGa原子の供給量JGaを6×1014個/ (cm2s)、Sb原子の供給量JSbをその0.8倍の4.8×1014個/ (cm2s)、As原子の供給量JAs を6×1015個/(cm2s)として、Ga、Sb、Asを同時供給して、p形GaSb0.8As0.2多結晶薄膜6を形成する。

【0048】
そののち、該p 形 GaSbyAs1-y多結晶薄膜6の不要部分をエッチング除去したのち、トップゲート絶縁膜と成る材料を堆積してその不要部分を除去してトップゲート絶縁膜7を形成し、さらに、その上にトップゲート電極となる材料を堆積し、その不要部分を除去して、トップゲート電極8を形成する。

【0049】
このように、本実施の形態2においては、p形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、該p形チャネル層に、実施の形態1で示したp形GaSbyAs1-y多結晶薄膜を用いて構成したので、該p形GaSbyAs1-y多結晶薄膜が上記のように、高い正孔移動度を持つことより、動作速度の速い絶縁ゲート形電界効果薄膜トランジスタを得ることができる。

【0050】
また、その製造方法においては、上記p形GaSbyAs1-y多結晶薄膜6は、分子線蒸着法により300℃以下の低い基板温度にて堆積することができ、このため、図4に示した本実施の形態2の絶縁ゲート形電界効果薄膜トランジスタは、その基板1をプラスチックとすることもできる。

【0051】
(実施の形態3)
本発明の実施の形態3は、上記実施の形態1におけるp形GaSbyAs1-y多結晶薄膜を用いて、半導体へテロ接合を有する接合ゲート形電界効果薄膜トランジスタを構成したものである。

【0052】
上記実施の形態1におけるp形GaSbyAs1-y多結晶薄膜を構成するGaSbyAs1-y結晶は、Sb 組成を調整することにより、InAsやIn1-xGaxAs
およびInAs1-zPz結晶と格子定数が一致したものとすることができ、このように相互に格子定数の一致した、n形のInAsまたはIn1-xGaxAs またはInAs1-zPz結晶等よりなるIII-V族半導体多結晶薄膜と、上記のp形GaSbyAs1-y多結晶薄膜とを積層すれば、格子整合した半導体ヘテロ接合を有する接合ゲート形電界効果薄膜トランジスタを構成することができる。

【0053】
一般に、絶縁膜と半導体との界面には界面準位が多く存在し、このような界面準位は、トランジスタにおける雑音や不安定性の原因となるが、格子整合した半導体へテロ界面では、一般に界面準位が少ない。したがって、このように格子整合した半導体へテロ接合を用いた接合ゲート形電界効果薄膜トランジスタを構成した場合、絶縁ゲート形電界効果薄膜トランジスタに比し、界面準位の影響が小さく、雑音による不安定性の少ないものが得られることが期待される。

【0054】
図5は、本実施の形態3による、p形GaSbyAs1-y / n 形In1-xGaxAs
ヘテロ接合を有する接合ゲート形電界効果薄膜トランジスタを示す。図5において、1はガラス基板、あるいはプラスチック基板、4はソース電極、5はドレイン電極、11はn形In1-xGaxAs
(x=0.13)多結晶チャネル層、12はp形GaSbyAs1-y (y=0.8)多結晶ゲート層、10はゲート電極である。

【0055】
このような本実施の形態3による接合ゲート形電界効果薄膜トランジスタを製造する方法は、以下の通りである。

【0056】
ガラス基板、またはプラスチック基板上に、該基板の温度を300℃として、まず、Ga原子の供給量JGaを6×1014個/ (cm2s)、In原子の供給量JIn をその6.7倍の4×1015個/ (cm2s)、As原子の供給量JAsを6×1015個/(cm2s)として、Ga、In、Asを同時供給してn形In0.87Ga0.13As多結晶薄膜を堆積する。

【0057】
次に、基板温度は300℃のままとして、一旦シャッターを閉じて、すべての原子の供給を止め、その後、GaおよびAs原子の供給量はそのままとし、Sb原子の供給量JSb をJGa の0.8倍の4.8×1014個/ (cm2s) として、Ga、As、Sbを同時供給してp形GaSb0.8As0.2多結晶薄膜12を堆積する。

【0058】
次に、前記n形In0.87Ga0.13As多結晶薄膜11、および前記p形GaSb0.8As0.2多結晶薄膜12の不要部分を除去したのち、ソース電極およびドレイン電極となる金属を堆積し、その不要部分を除去してソース電極4およびドレイン電極5を形成し、その後、ゲート電極となる金属を堆積し、その不要部分を除去してゲート絶縁膜10を形成して、本実施の形態3の接合ゲート形電界効果薄膜トランジスタを完成する。

【0059】
このようにすれば、In0.87Ga0.13As多結晶も、GaSb0.8As0.2多結晶も、ともに格子定数が6.007Åとなって一致し、格子整合する上、真空中から出さずに連続して堆積を行うことができるので、界面準位の少ない良好なヘテロ界面が得られる。

【0060】
すなわち、かかる接合ゲート形電界効果薄膜トランジスタでは、相互に格子整合し、かつ、2膜が真空から出さずに連続的に堆積される、p形GaSbyAs1-y (y=0.8)多結晶ゲート層12と、n形In1-xGxAs
(x=0.13)多結晶チャネル層11とのp/n 界面では、n形In1-xGxAs
多結晶をチャネル層としている絶縁ゲート形電界効果薄膜トランジスタでの絶縁膜/半導体界面よりも、界面準位がより少なく、より低雑音でより不安定性の少ない電界効果薄膜トランジスタが得られるものである。

【0061】
このように、本実施の形態3においては、n形チャネル層を有する接合ゲート形電界効果薄膜トランジスタを、n形InAs, In1-xGxAs またはInAs1-zPzチャネル層と、p形GaSbyAs1-y多結晶ゲートとよりなる半導体へテロ接合ゲートを有するように構成したので、その半導体へテロ接合界面は、たとえばn形In1-xGxAs
多結晶をチャネル層とする絶縁ゲート形のものにおける絶縁膜/半導体界面よりも界面準位が少なく、したがって、該絶縁ゲート形のものより、低雑音で不安定性の少ない電界効果薄膜トランジスタを得られる。

【0062】
しかも、前記n形チャネル層と、前記p形多結晶ゲート層とを、相互に格子整合するものとし、かつ、該2膜をその切り替え時に原子の供給量のみを切り替えるようにして真空から出さずに連続して成膜するようにすれば、半導体へテロ接合界面での界面準位はより少なくなり、より低雑音で、より不安定性の少ない電界効果薄膜トランジスタを得られる。

【0063】
(実施の形態4)
本発明の実施の形態4は、上記実施の形態1におけるp形GaSbyAs1-y多結晶を緩衝層として用いて、n形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを構成したものである。

【0064】
一般に、単結晶基板上に電界効果薄膜トランジスタを作製する場合においては、単結晶基板上にチャネル層を直接形成すると、基板付近のチャネル層の影響で特性が悪くなるので、この影響を避けるために、基板上に緩衝層を形成したのち、その上にチャネル層を形成するのが一般的である。

【0065】
同様に、チャネル層にn形のInAs、In1-xGxAs
またはInAs1-zPzを用いる絶縁ゲート形電界効果薄膜トランジスタを作製する際においても、基板との界面付近のチャネル層は、それより上部のチャネル層より、その結晶性が劣化してしまう。

【0066】
この点に鑑み、このようなn形のチャネル層を用いる絶縁ゲート形電界効果薄膜トランジスタを作製する際に、上記n形チャネル層を堆積する前に、基板上にp形多結晶薄膜よりなる緩衝層を堆積するようにすれば、上記n形チャネル層と基板とが遠くに位置することとなる結果、上記基板との界面付近にあるチャネル層での結晶性の劣化の影響を避けることができ、動作特性のよい絶縁ゲート形電界効果薄膜トランジスタを得ることができる。
さらにこの際、このp形多結晶緩衝層として、上記n形のInAs、In1-xGxAs
またはInAs1-zPzチャネル層と格子整合する格子定数を有するp形GaSbyAs1-yを用いれば、上記でも説明したように、該格子整合した半導体ヘテロ接合界面では、界面準位が少ないため、より界面準位の影響が小さく、雑音による不安定性の少ないデバイスが得られる。

【0067】
図6は、本発明の実施の形態4によるn形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを示す。図6において、1はガラス基板またはプラスチック基板、4はソース電極、5はドレイン電極、17はn形In1-xGxAs
多結晶チャネル層、18はp形GaSbyAs1-y多結晶緩衝層、14はゲート絶縁膜、15はゲート電極である。

【0068】
このような本実施の形態4による絶縁ゲート形電界効果薄膜トランジスタを製造する方法は、以下の通りである。

【0069】
まず、ガラス基板またはプラスチック基板1上に、該基板の温度を300℃以下とし、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子の供給量JGa,JSb,及びJAsが、JSb < JGa < JAs + JSb の関係を満たすようGa, As, Sb 原子を同時供給して真空蒸着により、そのSb組成yが0.5< y < 1を満たすp形GaSbyAs1-y多結晶薄膜18を成膜する。より具体的には、成長膜へのGa原子の供給量JGaを6×1014個/ (cm2s)、Sb原子の供給量JSb をその0.8倍の4.8×1014個/ (cm2s)、As原子の供給量JAs を6×1015個/(cm2s)として、Ga, As, Sbを同時供給してp形GaSb0.8As0.2多結晶薄膜18を形成する。
次に、基板温度を300℃以下のままとし、一旦シャッターを閉じて、すべての原子の供給を止め、その後、GaおよびAs原子の供給量はそのままとし、In原子の供給量JIn をGa原子の供給量JGa の6.7倍の4×1015個/ (cm2s) として、前記p形GaSb0.8As0.2多結晶薄膜18上にGa、As、Inを同時供給してn形In0.87Ga0.13As多結晶薄膜17を堆積する。

【0070】
次に、前記p 形 GaSb0.8As0.2多結晶薄膜18、および前記n形In0.87Ga 0.13As多結晶薄膜17の不要部分を除去したのち、ソース電極およびドレイン電極となる金属を堆積し、その不要部分を除去してソース電極4およびドレイン電極5を形成し、その後、ゲート絶縁膜およびゲート電極となる金属を堆積して、それらの不要部分を除去し、ゲート絶縁膜14及びゲート電極15を形成して、本実施の形態4の絶縁ゲート形電界効果薄膜トランジスタを完成する。

【0071】
このように、本実施の形態4においては、III-V族半導体多結晶薄膜よりなるn形チャネル層を有する絶縁ゲート形電界効果薄膜トランジスタを、該チャネル層を、InAs、In1-xGaxAs またはInAs1-zPz等よりなるものとし、かつ、該n形チャネル層と基板との間に、p形GaSbyAs1-y多結晶薄膜を緩衝層として介在させるよう構成したので、上記n形チャネル層と基板とが遠くに位置することとなる結果、基板との界面付近にあるチャネル層での結晶性の劣化の影響を避けることができ、動作特性の良好な絶縁ゲート形電界効果薄膜トランジスタを得ることができる。

【0072】
しかもこの際、上記該n形チャネル層と、上記p形多結晶緩衝層とを、相互に格子整合するものとし、かつ、該2膜を、その切り替え時に原子の供給量のみを切り替えるようにして真空から出さずに連続して成膜するようにすれば、該2層よりなる半導体へテロ接合界面での界面準位はより少なくなり、より低雑音で、より不安定性の少ない、動作特性の電界効果薄膜トランジスタを得ることができる。

【0073】
(実施の形態5)
本発明の実施の形態5は、上記実施の形態1におけるp形GaSbyAs1-y多結晶を外部ベース層として用いて、ヘテロ接合バイポーラトランジスタを構成したものである。
上記したように、非特許文献9において、ヘテロ接合バイポーラトランジスタの製造プロセスにおいてベース/コレクタ間の寄生容量を低減するために、なおかつ、ベース寄生抵抗を低減するために、図8のような構造が提案されている。

【0074】
図8において、21は単結晶半絶縁性基板、22はn+形サブコレクタ層、23はn形コレクタ層、24はp形ベース層、25はn形エミッタ層、26はコレクタ電極、27は絶縁膜、28はp形GaSbよりなる外部多結晶ベース層、29は外部ベース電極、30はエミッタ電極である。

【0075】
このようなヘテロ接合バイポーラトランジスタの構造では、外部多結晶ベース層28とn+形サブコレクタ層22との間に絶縁膜27があることにより、ベース/コレクタ間の寄生容量が大きく低減されており、かつ、ベース電極29と外部ベース層28との接合面積が大きいことにより、ベース寄生抵抗が大きく低減されている。

【0076】
このような構造を作製するためには、絶縁膜27上への外部多結晶ベース層28の再成長が必要であり、この外部多結晶ベース層は低抵抗で平坦性がよいことが要求される。非特許文献9において、Dongらは、このようなヘテロ接合バイポーラトランジスタにおける外部多結晶ベース層として、p形GaSb多結晶層を430~520℃で堆積した。この場合、該p形GaSb多結晶層は、6×1019cm-3程度の正孔濃度と、5 cm2/Vs程度の正孔移動度を示し、その結果として、0.02Ωcm程度の低い抵抗率を示した。かつ、多結晶の粒子サイズは、基板温度を520℃から430℃に下げるにつれ、250nm から40nmに減少し、平坦性も改善されている。しかしまだ、基板温度が高いという問題点と、平坦性については改善の余地があるものであった。

【0077】
上記実施の形態1で示したp形GaSbyAs1-yは、Sb組成y=0.8の時、正孔濃度が1.5×1018cm-3 と、非特許文献9の場合の約1/40しかないにもかかわらず、高い正孔移動度のために0.17Ωcm という低い抵抗率を示している。したがって、さらにp形不純物を添加して6×1019cm-3 程度の正孔濃度にあげれば、p形GaSb多結晶よりも低い抵抗率が得られると考えられる。

【0078】
したがって、本発明の実施の形態5は、上述したように、上記実施の形態1におけるp形GaSbyAs1-y多結晶を、外部ベース層として用いてヘテロ接合バイポーラトランジスタを構成したものである。

【0079】
なお、このp形GaSbyAs1-y多結晶薄膜の形成は、図8において、n+形サブコレクタ層22、およびSiO2絶縁膜27が形成された後に、基板1の温度を300℃以下にして、成長膜へのガリウム(Ga)、アンチモン(Sb)、及びヒ素(As)原子の供給量をそれぞれJGa,JSb,及びJAsとしたとき、JSb < JGa < JAs + JSb を満たすよう、該各原子を同時供給して真空蒸着により、上記n+形サブコレクタ層22およびSiO2絶縁膜27上に、p 形
GaSbyAs1-y多結晶薄膜28を形成する。

【0080】
たとえば、基板1の温度を300℃以下にして、成長膜へのGa原子の供給量JGaを6×1014個/ (cm2s)、Sb原子の供給量JSb をその0.8倍の4.8×1014個/ (cm2s)、As原子の供給量JAs を6×1015個/(cm2s)として、Ga、Sb、Asを同時供給してGaSb0.8As0.2多結晶薄膜28を形成する。

【0081】
このように、本実施の形態5においては、上記非特許文献9においては、ヘテロ接合バイポーラトランジスタにおける低抵抗外部ベース層としてp形GaSb多結晶を用いているのに代えて、該低抵抗外部ベース層に、実施の形態1におけるp形GaSbyAs1-y多結晶薄膜を用いるようにしたので、低抵抗外部ベース層の抵抗率がより低いヘテロ接合バイポーラトランジスタを得ることができ、さらには、前記p形GaSbyAs1-y多結晶に、p形不純物を添加してその正孔濃度を6×1019cm-3 程度にさらにあげるようにすれば、さらにより低い抵抗率を持つ外部ベース層が得られるものである。

【0082】
加えて、実施の形態1で示したp形GaSbyAs1-y多結晶薄膜は、形成温度が300℃以下であり、400℃以上で堆積したGaSb多結晶よりも多結晶の粒子サイズが小さく平坦性に優れるという利点が得られるものであったことより、本実施の形態5のヘテロ接合バイポーラトランジスタにおいても、上記p形p形GaSbyAs1-y 多結晶薄膜を300℃以下の基板温度で形成するようにすれば、多結晶の粒子サイズが小さく、平坦性に優れる低抵抗外部ベース層が得られる。
【符号の説明】
【0083】
1 ガラス基板
2 ボトムゲート電極
3 ボトムゲート絶縁膜
4 ソース電極
5 ドレイン電極
6 GaSbyAs1-y多結晶p形チャネル層
7 トップゲート絶縁膜
8 トップゲート電極
10 ゲート電極
11 n形In1-xGaxAs
多結晶チャネル層
12 p形GaSbyAs1-y多結晶ゲート層
14 ゲート絶縁膜
15 ゲート電極
17 n形In1-xGaxAs
多結晶チャネル層
18 p形GaSbyAs1-y多結晶緩衝層
21 単結晶半絶縁性基板
22 n+形サブコレクタ層
23 n形コレクタ層
24 p形ベース層
25 n形エミッタ層
26 コレクタ電極
27 絶縁膜
28 外部多結晶ベース層
29 外部ベース電極
30 エミッタ電極
図面
【図1】
0
【図2】
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【図3】
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【図4】
3
【図5】
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【図6】
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【図7】
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【図8】
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