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明細書 :不揮発性記憶素子及びその制御方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5454784号 (P5454784)
公開番号 特開2011-187109 (P2011-187109A)
登録日 平成26年1月17日(2014.1.17)
発行日 平成26年3月26日(2014.3.26)
公開日 平成23年9月22日(2011.9.22)
発明の名称または考案の名称 不揮発性記憶素子及びその制御方法
国際特許分類 G11C  13/00        (2006.01)
G11C  11/412       (2006.01)
G11C  11/41        (2006.01)
FI G11C 13/00 110P
G11C 11/40 301
G11C 11/40 A
請求項の数または発明の数 13
全頁数 25
出願番号 特願2010-049389 (P2010-049389)
出願日 平成22年3月5日(2010.3.5)
新規性喪失の例外の表示 特許法第30条第1項適用 (発行所)社団法人応用物理学会、(刊行物名)2009年(平成21年)秋季第70回応用物理学会学術講演会講演予稿集 第0分冊、(発行日)2009年9月8日、において発表
審査請求日 平成25年1月23日(2013.1.23)
特許権者または実用新案権者 【識別番号】504160781
【氏名又は名称】国立大学法人金沢大学
発明者または考案者 【氏名】中山 和也
【氏名】北川 章夫
個別代理人の代理人 【識別番号】100109210、【弁理士】、【氏名又は名称】新居 広守
審査官 【審査官】滝谷 亮一
参考文献・文献 国際公開第2009/028298(WO,A1)
特開2006-146983(JP,A)
国際公開第2004/040582(WO,A1)
国際公開第2003/085741(WO,A1)
調査した分野 G11C 13/00
G11C 11/41
G11C 11/412
特許請求の範囲 【請求項1】
複数のメモリセルが配列された不揮発性記憶素子であって、
前記複数のメモリセルのそれぞれは、
第1端子と第2端子とを有するインバータ部と、
前記第1端子と第1ビット線との間に配置され、前記第1端子と前記第1ビット線との導通及び非導通を切り替える第1選択スイッチング素子と、
前記第2端子と第2ビット線との間に配置され、前記第2端子と前記第2ビット線との導通及び非導通を切り替える第2選択スイッチング素子と、
一端が前記第1端子に接続された第1固定抵抗と、
前記第1固定抵抗の他端と信号線との間に配置され、前記第1固定抵抗の他端と前記信号線との導通及び非導通を切り替える第1制御スイッチング素子と、
一端が前記第2端子に接続され、前記第1固定抵抗より高抵抗又は低抵抗となることが可能な不揮発の可変抵抗と、
前記可変抵抗の他端と前記信号線との間に配置され、前記可変抵抗の他端と前記信号線との導通及び非導通を切り替える第2制御スイッチング素子とを備え
前記第2制御スイッチング素子は、
ゲートが第1制御線に接続され、ソース及びドレインの一方が前記可変抵抗の他端に接続され、ソース及びドレインの他方が前記信号線に接続されたnMOS(Metal Oxide Semiconductor)トランジスタと、
ゲートが第2制御線に接続され、ソース及びドレインの一方が前記可変抵抗の他端に接続され、ソース及びドレインの他方が前記信号線に接続されたpMOSトランジスタとを備え、
前記第1制御線と前記第2制御線とには、互いに異なる極性の電圧が印加される
不揮発性記憶素子。
【請求項2】
複数のメモリセルが配列された不揮発性記憶素子であって、
前記複数のメモリセルのそれぞれは、
第1端子と第2端子とを有するインバータ部と、
前記第1端子と第1ビット線との間に配置され、前記第1端子と前記第1ビット線との導通及び非導通を切り替える第1選択スイッチング素子と、
前記第2端子と第2ビット線との間に配置され、前記第2端子と前記第2ビット線との導通及び非導通を切り替える第2選択スイッチング素子と、
一端が前記第1端子に接続された第1固定抵抗と、
前記第1固定抵抗の他端と信号線との間に配置され、前記第1固定抵抗の他端と前記信号線との導通及び非導通を切り替える第1制御スイッチング素子と、
一端が前記第2端子に接続され、前記第1固定抵抗より高抵抗又は低抵抗となることが可能な不揮発の可変抵抗と、
前記可変抵抗の他端と前記信号線との間に配置され、前記可変抵抗の他端と前記信号線との導通及び非導通を切り替える第2制御スイッチング素子とを備え
前記複数のメモリセルのうち少なくとも1つのメモリセルは、さらに、
一端が前記第1固定抵抗に接続された第2固定抵抗と、
前記第2固定抵抗の他端と前記信号線との間に配置され、前記第2固定抵抗の他端と前記信号線との導通及び非導通を切り替える第3制御スイッチング素子とを備える
不揮発性記憶素子。
【請求項3】
複数のメモリセルが配列された不揮発性記憶素子の制御方法であって、
前記複数のメモリセルのそれぞれは、
第1端子と第2端子とを有するインバータ部と、
前記第1端子と第1ビット線との間に配置され、前記第1端子と前記第1ビット線との導通及び非導通を切り替える第1選択スイッチング素子と、
前記第2端子と第2ビット線との間に配置され、前記第2端子と前記第2ビット線との導通及び非導通を切り替える第2選択スイッチング素子と、
一端が前記第1端子に接続された第1固定抵抗と、
前記第1固定抵抗の他端と信号線との間に配置され、前記第1固定抵抗の他端と前記信号線との導通及び非導通を切り替える第1制御スイッチング素子と、
一端が前記第2端子に接続され、前記第1固定抵抗より高抵抗又は低抵抗となることが可能な不揮発の可変抵抗と、
前記可変抵抗の他端と前記信号線との間に配置され、前記可変抵抗の他端と前記信号線との導通及び非導通を切り替える第2制御スイッチング素子とを備え、
前記不揮発性記憶素子の制御方法は、
前記第1ビット線と前記第2ビット線とに所定の電圧を印加して、又は、所定の電流を流して、前記第1固定抵抗及び前記可変抵抗に電流を流すことで、前記第1端子と前記第2端子とに異なる電位を発生させる電位発生ステップと、
前記インバータ部に接続された電源線に電力を供給する電源投入ステップとを含む
不揮発性記憶素子の制御方法。
【請求項4】
請求項1又は2に記載の不揮発性記憶素子の制御方法であって、
前記第1ビット線と前記第2ビット線とに所定の電圧を印加して、又は、所定の電流を流して、前記第1固定抵抗及び前記可変抵抗に電流を流すことで、前記第1端子と前記第2端子とに異なる電位を発生させる電位発生ステップと、
前記インバータ部に接続された電源線に電力を供給する電源投入ステップとを含む
不揮発性記憶素子の制御方法。
【請求項5】
前記電位発生ステップでは、前記第1ビット線と前記第2ビット線とに前記所定の電圧を印加し、前記第1選択スイッチング素子と前記第2選択スイッチング素子とを導通させ、前記第1制御スイッチング素子と前記第2制御スイッチング素子とにより前記第1固定抵抗及び前記可変抵抗に流れる電流を制御することで、前記第1端子と前記第2端子とに異なる電位を発生させる
請求項3又は4記載の不揮発性記憶素子の制御方法。
【請求項6】
前記電位発生ステップでは、前記第1ビット線と前記第2ビット線とに前記所定の電流を流し、前記第1選択スイッチング素子と、前記第2選択スイッチング素子と、前記第1
制御スイッチング素子と、前記第2制御スイッチング素子とを導通させることで、前記第1端子と前記第2端子とに異なる電位を発生させる
請求項3又は4記載の不揮発性記憶素子の制御方法。
【請求項7】
前記電源投入ステップでは、前記第1ビット線と前記第2ビット線とに前記電流を流した状態で、前記電力を投入する
請求項6記載の不揮発性記憶素子の制御方法。
【請求項8】
前記不揮発性記憶素子の制御方法は、さらに、
前記電力を供給後に、前記第2端子の電位が前記第1端子の電位より高い場合に、前記信号線を前記第2端子の電位より低い電位に設定するとともに、前記第2選択スイッチング素子を非導通にし、前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第1固定抵抗より低抵抗にする初期化ステップを含む
請求項~7のいずれか1項に記載の不揮発性記憶素子の制御方法。
【請求項9】
請求項1又は2記載の不揮発性記憶素子の制御方法であって、
前記第2端子の電位が前記第1端子の電位より高い場合に、前記可変抵抗を前記第1固定抵抗より高抵抗にし、前記第2端子の電位が前記第1端子の電位より低い場合に、前記可変抵抗を前記第1固定抵抗より低抵抗にするストアステップを含む
不揮発性記憶素子の制御方法。
【請求項10】
前記ストアステップでは、
前記第2端子の電位が前記第1端子の電位より高い場合に、前記信号線を前記第2端子の電位より低い電位に設定するとともに、前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第1固定抵抗より高抵抗にする
請求項9記載の不揮発性記憶素子の制御方法。
【請求項11】
前記ストアステップでは、
前記第2端子の電位が前記第1端子の電位より高い場合に、前記信号線を前記第2端子の電位より低い電位に、かつ、前記第2ビット線を前記第2端子の電位以上の電位に設定するとともに、前記第2選択スイッチング素子及び前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流す
請求項10記載の不揮発性記憶素子の制御方法。
【請求項12】
前記ストアステップでは、
前記第2端子の電位が前記第1端子の電位より低い場合に、前記信号線を前記第2端子の電位より高い電位に設定するとともに、前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第1固定抵抗より低抵抗にする
請求項9記載の不揮発性記憶素子の制御方法。
【請求項13】
前記ストアステップでは、
前記第2端子の電位が前記第1端子の電位より低い場合に、前記信号線を前記第2端子の電位より高い電位に、かつ、前記第2ビット線を前記第2端子の電位以下の電位に設定するとともに、前記第2選択スイッチング素子及び前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流す
請求項12記載の不揮発性記憶素子の制御方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、不揮発性記憶素子及びその制御方法に関し、特に、高速動作可能なSRAM(Static Random Access Memory)を用いた不揮発性記憶素子及びその制御方法に関する。
【背景技術】
【0002】
従来、揮発性のSRAMと可変素子とを用いて、高速動作可能で、かつ、電源を遮断した場合であっても値を保持することができる不揮発性の記憶素子の研究及び開発が行われている(例えば、非特許文献1参照)。
【0003】
非特許文献1には、SRAMのメモリセルを構成するインバータ部が有する2つの端子のそれぞれに、可変素子を接続する技術が記載されている。これにより、電源を遮断する前に、インバータ部に保持された値、すなわち、2つの端子の電位によって、可変素子の抵抗値又は容量値を変化させることで、インバータ部に保持された値を2つの可変素子に保持させている。
【先行技術文献】
【0004】

【非特許文献1】“Design and Application of Ferroelectric Memory Based Nonvolatile SRAM” IEICE TRANS.ELECTRON., VOL. E87-C, NO. 11 NOVEMBER 2004
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記従来技術によれば、使用時及び製造時における故障率、及び、消費電力を十分に低くすることができないという課題がある。
【0006】
具体的には、上記従来技術によれば、1つのセルが2個の不揮発な可変素子を有するため、いずれか一方が故障した場合は、他方の可変素子が正常であっても、このセルを利用することはできない。また、2個の可変素子の抵抗値又は電荷量を変化させる必要があるため、消費電力も多く必要となる。
【0007】
そこで、本発明は、上記課題を解決するためになされたものであって、故障率及び消費電力を充分に低くすることができる不揮発性記憶素子及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するため、本発明に係る不揮発性記憶素子は、複数のメモリセルが配列された不揮発性記憶素子であって、前記複数のメモリセルのそれぞれは、第1端子と第2端子とを有するインバータ部と、前記第1端子と第1ビット線との間に配置され、前記第1端子と前記第1ビット線との導通及び非導通を切り替える第1選択スイッチング素子と、前記第2端子と第2ビット線との間に配置され、前記第2端子と前記第2ビット線との導通及び非導通を切り替える第2選択スイッチング素子と、一端が前記第1端子に接続された第1固定抵抗と、前記第1固定抵抗の他端と信号線との間に配置され、前記第1固定抵抗の他端と前記信号線との導通及び非導通を切り替える第1制御スイッチング素子と、一端が前記第2端子に接続され、前記第1固定抵抗より高抵抗又は低抵抗となることが可能な不揮発の可変抵抗と、前記可変抵抗の他端と前記信号線との間に配置され、前記可変抵抗の他端と前記信号線との導通及び非導通を切り替える第2制御スイッチング素子とを備える。
【0009】
これにより、メモリセルが1つの可変抵抗と1つの固定抵抗とを備えるので、2つの可変抵抗を備えている従来の技術に比べて、故障率及び消費電力を充分に低くすることができる。つまり、本発明に係る不揮発性記憶素子によれば、1個の可変素子で不揮発性記憶素子を実現することができるので、従来の2個の可変素子を備える場合に比べて、素子劣化によりメモリが故障する可能性を低くすることができる。また、2個の可変素子の値を書き換えるよりも、1個の可変素子の値を書き換える方が消費電力も少なくすることができる。
【0010】
また、前記第2制御スイッチング素子は、ゲートが第1制御線に接続され、ソース及びドレインの一方が前記可変抵抗の他端に接続され、ソース及びドレインの他方が前記信号線に接続されたnMOS(Metal Oxide Semiconductor)トランジスタと、ゲートが第2制御線に接続され、ソース及びドレインの一方が前記可変抵抗の他端に接続され、ソース及びドレインの他方が前記信号線に接続されたpMOSトランジスタとを備え、前記第1制御線と前記第2制御線とには、互いに異なる極性の電圧が印加されてもよい。
【0011】
これにより、pMOSトランジスタとnMOSトランジスタとを並列接続したスイッチを利用することで、当該スイッチにかかる電圧を少なくすることができ、消費電力を低減することができる。本発明に係る不揮発性記憶素子の構成では、信号線を低電位に設定する場合は、nMOSトランジスタをスイッチとして利用するのが好ましく、信号線を高電位に設定する場合は、pMOSトランジスタをスイッチとして利用するのが好ましい。したがって、pMOSトランジスタとnMOSトランジスタとを並列接続させ、同時に導通及び非導通を切り替えることで、当該スイッチにかかる電圧を少なくすることができる。
【0012】
また、前記複数のメモリセルのうち少なくとも1つのメモリセルは、さらに、一端が前記第1固定抵抗に接続された第2固定抵抗と、前記第2固定抵抗の他端と前記信号線との間に配置され、前記第2固定抵抗の他端と前記信号線との導通及び非導通を切り替える第3制御スイッチング素子とを備えてもよい。
【0013】
これにより、複数の固定抵抗を利用することで、複数の値を保持させることが可能となる。したがって、例えば、全てのメモリセルを、2つの固定抵抗を備えるメモリセルで構成することで、記憶容量を2倍にすることができる。また、複数のメモリセルの2つに1つを、2つの固定抵抗を備えるメモリセルにすることで、メモリセルアレイの面積を小さくすることができる。
【0014】
また、本発明に係る不揮発性記憶素子の制御方法は、上記の不揮発性記憶素子の制御方法であって、前記第1ビット線と前記第2ビット線とに所定の電圧を印加して、又は、所定の電流を流して、前記第1固定抵抗及び前記可変抵抗に電流を流すことで、前記第1端子と前記第2端子とに異なる電位を発生させる電位発生ステップと、前記インバータ部に接続された電源線に電力を供給する電源投入ステップとを含む。
【0015】
これにより、可変抵抗の抵抗値と固定抵抗の抵抗値とに応じた電位が第1端子及び第2端子にそれぞれ発生するので、可変抵抗と固定抵抗との抵抗値の大小関係を予め設定しておくことで、電源投入後の第1端子と第2端子との電位の関係を確実に決定することができる。例えば、可変抵抗の抵抗値が固定抵抗の抵抗値より大きい場合は、第2端子の電位が第1端子の電位より大きくなり、可変抵抗の抵抗値が固定抵抗の抵抗値より小さい場合は、第2端子の電位が第1端子の電位より小さくなるので、抵抗値の大小関係をインバータ部に書き込むことができる。
【0016】
また、前記電位発生ステップでは、前記第1ビット線と前記第2ビット線とに前記所定の電圧を印加し、前記第1選択スイッチング素子と前記第2選択スイッチング素子とを導通させ、前記第1制御スイッチング素子と前記第2制御スイッチング素子とにより前記第1固定抵抗及び前記可変抵抗に流れる電流を制御することで、前記第1端子と前記第2端子とに異なる電位を発生させてもよい。
【0017】
これにより、制御スイッチング素子を用いて可変抵抗及び固定抵抗に流れる電流量を制御することで、可変抵抗の抵抗値と固定抵抗の抵抗値とに応じた電位が第1端子及び第2端子にそれぞれ発生するので、可変抵抗と固定抵抗との抵抗値の大小関係を予め設定しておくことで、電源投入後の第1端子と第2端子との電位の関係を確実に決定することができる。
【0018】
また、前記電位発生ステップでは、前記第1ビット線と前記第2ビット線とに前記所定の電流を流し、前記第1選択スイッチング素子と、前記第2選択スイッチング素子と、前記第1制御スイッチング素子と、前記第2制御スイッチング素子とを導通させることで、前記第1端子と前記第2端子とに異なる電位を発生させてもよい。
【0019】
これにより、可変抵抗の抵抗値と固定抵抗の抵抗値とに応じた電位が第1端子及び第2端子にそれぞれ発生するので、可変抵抗と固定抵抗との抵抗値の大小関係を予め設定しておくことで、電源投入後の第1端子と第2端子との電位の関係を確実に決定することができる。
【0020】
また、前記電源投入ステップでは、前記第1ビット線と前記第2ビット線とに前記電流を流した状態で、前記電力を投入してもよい。
【0021】
これにより、可変抵抗及び固定抵抗から、安定的にインバータ部に値を書き込むことができる。
【0022】
また、前記不揮発性記憶素子の制御方法は、さらに、前記電力を供給後に、前記第2端子の電位が前記第1端子の電位より高い場合に、前記信号線を前記第2端子の電位より低い電位に設定するとともに、前記第2選択スイッチング素子を非導通にし、前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第1固定抵抗より低抵抗にする初期化ステップを含んでもよい。
【0023】
これにより、電源遮断時に備えて、予め抵抗値を初期化しておく(低抵抗化しておく)ことができる。
【0024】
また、上記の不揮発性記憶素子の制御方法であって、前記第2端子の電位が前記第1端子の電位より高い場合に、前記可変抵抗を前記第1固定抵抗より高抵抗にし、前記第2端子の電位が前記第1端子の電位より低い場合に、前記可変抵抗を前記第1固定抵抗より低抵抗にするストアステップを含んでもよい。
【0025】
これにより、インバータ部の2つの端子に現れる電位差を、可変抵抗と固定抵抗との抵抗値の大小関係として保持させることができる。
【0026】
また、前記ストアステップでは、前記第2端子の電位が前記第1端子の電位より高い場合に、前記信号線を前記第2端子の電位より低い電位に設定するとともに、前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第1固定抵抗より高抵抗にしてもよい。
【0027】
これにより、電流の向き又は大きさによって抵抗値が変化する可変抵抗を用いて、インバータ部の2つの端子に保持された値を、可変抵抗と固定抵抗との抵抗値の大小関係として保持させることができる。
【0028】
また、前記ストアステップでは、前記第2端子の電位が前記第1端子の電位より高い場合に、前記信号線を前記第2端子の電位より低い電位に、かつ、前記第2ビット線を前記第2端子の電位以上の電位に設定するとともに、前記第2選択スイッチング素子及び前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流してもよい。
【0029】
これにより、ビット線を利用することで電流供給能力を高めることができる。
【0030】
また、前記ストアステップでは、前記第2端子の電位が前記第1端子の電位より低い場合に、前記信号線を前記第2端子の電位より高い電位に設定するとともに、前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第1固定抵抗より低抵抗にしてもよい。
【0031】
これにより、電流の向き又は大きさによって抵抗値が変化する可変抵抗を用いて、インバータ部の2つの端子に保持された値を、可変抵抗と固定抵抗との抵抗値の大小関係として保持させることができる。
【0032】
また、前記ストアステップでは、前記第2端子の電位が前記第1端子の電位より低い場合に、前記信号線を前記第2端子の電位より高い電位に、かつ、前記第2ビット線を前記第2端子の電位以下の電位に設定するとともに、前記第2選択スイッチング素子及び前記第2制御スイッチング素子を導通させて、前記可変抵抗に電流を流してもよい。
【0033】
これにより、ビット線を利用することで電流供給能力を高めることができる。
【発明の効果】
【0034】
本発明によれば、故障率及び消費電力を充分に低くすることができる。
【図面の簡単な説明】
【0035】
【図1】実施の形態1に係る不揮発性記憶素子の回路構成の一例を示す図である。
【図2A】実施の形態1に係る不揮発性記憶素子のリコール動作を説明するための図である。
【図2B】実施の形態1に係る不揮発性記憶素子のリコール動作を説明するための図である。
【図3】実施の形態1に係る不揮発性記憶素子の初期化処理(セット動作)の一例を説明するための図である。
【図4】実施の形態1に係る不揮発性記憶素子のリセット動作の一例を説明するための図である。
【図5】実施の形態1に係る不揮発性記憶素子のセット動作の一例を説明するための図である。
【図6A】実施の形態1に係る不揮発性記憶素子のセット動作の別の一例を説明するための図である。
【図6B】実施の形態1に係る不揮発性記憶素子のセット動作の別の一例を説明するための図である。
【図6C】実施の形態1に係る不揮発性記憶素子のセット動作の別の一例を説明するための図である。
【図7】実施の形態2に係る不揮発性記憶素子の回路構成の一例を示す図である。
【図8】実施の形態3に係る不揮発性記憶素子の回路構成の一例を示す図である。
【図9A】実施の形態3に係る不揮発性記憶素子の抵抗値を最適化する処理を説明するための図である。
【図9B】実施の形態3に係る不揮発性記憶素子の抵抗値を最適化する処理を説明するための図である。
【図10】実施の形態3に係る不揮発性記憶素子の回路構成の別の一例を示す図である。
【図11A】実施の形態3に係る不揮発性記憶素子のセルの配置の一例を示す模式図である。
【図11B】実施の形態3に係る不揮発性記憶素子のセルの配置の一例を示す模式図である。
【発明を実施するための形態】
【0036】
以下、本発明に係る不揮発性記憶素子及びその制御方法について、実施の形態に基づいて詳細に説明する。

【0037】
(実施の形態1)
実施の形態1に係る不揮発性記憶素子は、複数のメモリセルが配列された不揮発性記憶素子であって、複数のメモリセルのそれぞれは、第1端子と第2端子とを有するインバータ部と、第1端子と第1ビット線との導通及び非導通を切り替える第1選択スイッチング素子と、第2端子と第2ビット線との間に配置され、第2端子と第2ビット線との導通及び非導通を切り替える第2選択スイッチング素子と、一端が第1端子に接続された固定抵抗と、固定抵抗の他端と信号線との間に配置され、固定抵抗の他端と信号線との導通及び非導通を切り替える第1制御スイッチング素子と、一端が第2端子に接続され、第1固定抵抗より高抵抗又は低抵抗となることが可能な可変抵抗と、可変抵抗の他端と信号線との間に配置され、可変抵抗の他端と信号線との導通及び非導通を切り替える第2制御スイッチング素子とを備えることを特徴とする。つまり、インバータ部が有する2つの端子の一方には固定抵抗が接続され、他方には可変抵抗が接続され、可変抵抗の抵抗値を変化させることで、電源が遮断された場合でも、インバータ部に保持させた値を保持することを特徴する。

【0038】
図1は、実施の形態1に係る不揮発性記憶素子100の回路構成の一例を示す図である。なお、実施の形態1に係る不揮発性記憶素子100は、複数のメモリセルが二次元状に配列されて構成されており、図1は、当該複数のメモリセルのうちの1つのメモリセルを示している。

【0039】
1つのメモリセルは、図1に示すように、インバータ部110と、選択トランジスタ120及び121と、制御トランジスタ122及び123と、固定抵抗130と、可変抵抗131とを備える。

【0040】
インバータ部110は、第1端子(端子A)と第2端子(端子B)とを備え、端子Aと端子Bとに現れる電位差によって、1ビットの値を記憶する。インバータ部110は、例えば、図1に示すように、pMOSトランジスタ111及び113と、nMOSトランジスタ112及び114とを備える。つまり、インバータ部110は、pMOSトランジスタ111及びnMOSトランジスタ112から構成されるCMOSインバータと、pMOSトランジスタ113及びnMOSトランジスタ114から構成されるCMOSインバータとの2つのCMOSインバータが接続されて構成されている。

【0041】
具体的には、pMOSトランジスタ111のゲートとnMOSトランジスタ112のゲートとは、端子Bに接続されている。pMOSトランジスタ111のソースは、電源線142に接続されている。また、pMOSトランジスタ111のドレインは、端子Aと、nMOSトランジスタ112のドレインとに接続されている。nMOSトランジスタ112のソースは、接地されている。

【0042】
また、pMOSトランジスタ113のゲートとnMOSトランジスタ114のゲートとは、端子Aに接続されている。pMOSトランジスタ113のソースは、電源線142に接続されている。また、pMOSトランジスタ113のドレインは、端子Bと、nMOSトランジスタ114のドレインとに接続されている。nMOSトランジスタ114のソースは、接地されている。

【0043】
選択トランジスタ120は、第1選択スイッチング素子の一例であって、値の書き込み又は読み出しの際に、メモリセルを選択するためのスイッチング素子の一例である。選択トランジスタ120は、端子Aとビット線140との間に配置され、ビット線140と端子Aとの導通及び非導通を切り替える。すなわち、選択トランジスタ120は、ビット線140と端子Aとを電気的に接続又は遮断する。

【0044】
例えば、選択トランジスタ120は、nMOSトランジスタであり、選択トランジスタ120のゲートは、ワード線143に接続されている。また、選択トランジスタ120のソース及びドレインの一方は、ビット線140に接続されており、他方は、端子Aに接続されている。

【0045】
選択トランジスタ121は、第2選択スイッチング素子の一例であって、値の書き込み又は読み出しの際に、メモリセルを選択するためのスイッチング素子の一例である。選択トランジスタ121は、端子Bとビット線141との間に配置され、ビット線141と端子Bとの導通及び非導通を切り替える。

【0046】
例えば、選択トランジスタ121は、nMOSトランジスタであり、選択トランジスタ121のゲートは、ワード線143に接続されている。また、選択トランジスタ121のソース及びドレインの一方は、ビット線141に接続されており、他方は、端子Bに接続されている。

【0047】
制御トランジスタ122は、第1制御スイッチング素子の一例であって、固定抵抗130に電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ122は、固定抵抗130と信号線144との間に配置され、固定抵抗130と信号線144との導通及び非導通を切り替える。

【0048】
例えば、制御トランジスタ122は、nMOSトランジスタであり、制御トランジスタ122のゲートは、制御線145に接続されている。また、制御トランジスタ122のソース及びドレインの一方は、固定抵抗130に接続されており、他方は、信号線144に接続されている。

【0049】
制御トランジスタ123は、第2制御スイッチング素子の一例であって、可変抵抗131に電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ123は、可変抵抗131と信号線144との間に配置され、可変抵抗131と信号線144との導通及び非導通を切り替える。

【0050】
例えば、制御トランジスタ123は、nMOSトランジスタであり、制御トランジスタ123のゲートは、制御線145に接続されている。また、制御トランジスタ123のソース及びドレインの一方は、可変抵抗131に接続されており、他方は、信号線144に接続されている。

【0051】
固定抵抗130は、予め定められた一定の抵抗値を有する。固定抵抗130の一端は、端子Aに接続され、他端は、制御トランジスタ122のソース及びドレインの一方に接続されている。

【0052】
可変抵抗131は、固定抵抗130より高抵抗又は低抵抗となることが可能である不揮発の可変抵抗である。なお、不揮発の可変抵抗とは、電力が供給されていなくても、抵抗状態を維持することが可能な抵抗のことである。可変抵抗131の一端は、端子Bに接続され、他端は、制御トランジスタ123のソース及びドレインの一方に接続されている。

【0053】
例えば、可変抵抗131は、相変化型抵抗素子であり、具体的には、カルコゲナイド半導体から構成される。なお、カルコゲナイド半導体は、カルコゲン元素(S(硫黄)、Se(セレン)、Te(テルル)など)を含む非晶質半導体である。カルコゲナイド半導体は、高抵抗状態で数100kΩとなり、低抵抗状態で数100~数kΩとなる。

【0054】
可変抵抗131がカルコゲナイド半導体から構成される場合、高電流(例えば、100μA)を流すことで、可変抵抗131は高抵抗状態に遷移し、低電流(例えば、50μA)を流すことで、可変抵抗131は低抵抗状態に遷移する。なお、後述するように、可変抵抗131を高抵抗状態にすることをリセット動作と呼び、可変抵抗131を低抵抗状態にすることをセット動作と呼ぶ。

【0055】
また、可変抵抗131は、流れる電流の向き、すなわち、印加する電圧の極性に応じて高抵抗状態と低抵抗状態とが遷移する酸化物、又は、磁気抵抗変化素子などを用いてもよい。

【0056】
以上の構成により、実施の形態1に係る不揮発性記憶素子100は、電源が投入されている期間では、インバータ部110を利用して高速に値の読み書き(SRAM動作)を実行することができるとともに、電源が遮断されている期間では、固定抵抗130及び可変抵抗131を利用して値を保持させることができる。

【0057】
なお、ビット線140及び141、電源線142、ワード線143、信号線144、並びに、制御線145は、メモリセルの並ぶ方向(縦及び横方向)にそれぞれ配置されている。各線には、それぞれ電圧源又は電流源などを有する制御部(図示せず)が接続されている。

【0058】
続いて、実施の形態1に係る不揮発性記憶素子100の動作について説明する。なお、実施の形態1に係る不揮発性記憶素子100の動作は、大きく分けて、(1)リコール動作、(2)SRAM動作、及び、(3)ストア動作の3つの動作がある。以下では、これらの動作について順に説明する。

【0059】
(1.リコール動作)
まず、リコール動作について説明する。

【0060】
リコール動作とは、電源が遮断されている期間に不揮発性メモリ部に保持されていた値を、電源投入時にインバータ部110に書き込む動作のことである。なお、不揮発性メモリ部は、固定抵抗130及び可変抵抗131のことである。具体的には、固定抵抗130の抵抗値と可変抵抗131の抵抗値との大小の関係により、不揮発性メモリ部は、電源が遮断されている期間においても、値を保持している。

【0061】
電源が遮断されている期間では、ビット線140及び141、電源線142、ワード線143、信号線144、並びに、制御線145は、全てLowレベル(例えば、電位0)に設定されている。

【0062】
まず、図2Aに示すように、ビット線140及び141に定電圧を印加し、ワード線143をHighレベルに設定することで、選択トランジスタ120及び121を導通させ、かつ、制御線145を所定の電位に設定することで、制御トランジスタ122及び123を流れる電流、すなわち、可変抵抗131及び固定抵抗130に流れる電流を制御する。例えば、ビット線140及び141には1~3Vの低電圧を印加し、ワード線143及び制御線145には、0.4~1.0Vの電圧を印加する。つまり、ビット線140及び141に印加する電圧を固定した場合であっても、制御線145に印加する電圧を制御することにより、固定抵抗130及び可変抵抗131に流れる電流を制御することができる。なお、後述するストア動作及び初期化動作についても同様である。

【0063】
なお、実施の形態の記載において、スイッチング素子の導通とは、線形領域での動作も含んでいる。これにより、スイッチング素子によって流れる電流量を制御することができる。

【0064】
また、ビット線140及び141に定電流を流し、ワード線143及び制御線145をHighレベルに設定することで、選択トランジスタ120及び121、並びに、制御トランジスタ122及び123を導通させてもよい。例えば、ビット線140及び141には、0.05~0.2μAの定電流を流し、ワード線143及び制御線145には、0.4~1.0Vの電圧を印加する。なお、上記の値はあくまで一例であり、素子サイズなどによって適宜変更してもよい。

【0065】
言い換えると、ビット線140と固定抵抗130の一端(すなわち、端子A)とを導通させ、さらに、固定抵抗130の他端と信号線144とを導通させる。同様に、ビット線141と可変抵抗131の一端(すなわち、端子B)とを導通させ、さらに、可変抵抗131の他端と信号線144とを導通させる。なお、このとき、信号線144は、Lowレベルに設定されたままである。

【0066】
これにより、図2Aに示すように、ビット線140を流れる電流は、固定抵抗130を通って信号線144に流れ、ビット線141を流れる電流は、可変抵抗131を通って信号線144に流れる。ビット線140とビット線141とに同じ大きさの定電流を流すことで、端子Aと端子Bとにはそれぞれ、固定抵抗130の抵抗値及び可変抵抗131の抵抗値に応じた電位が発生する。

【0067】
例えば、図2Aに示すように、可変抵抗131が高抵抗状態である場合、すなわち、固定抵抗130の抵抗値Rrefが可変抵抗131の抵抗値Rchより小さい場合、端子Aに発生する電位Vaは、端子Bに発生する電位Vbより小さくなる。逆に、固定抵抗130の抵抗値Rrefが可変抵抗131の抵抗値Rchより大きい場合は、端子Aに発生する電位Vaは、端子Bに発生する電位Vbより大きくなる。

【0068】
このようにして、端子Aと端子Bとには、固定抵抗130と可変抵抗131との抵抗値の差に応じた電位差が生じる。つまり、端子Aと端子Bとにはそれぞれ、固定抵抗130と可変抵抗131との抵抗値の差に応じて、互いに異なる電位が発生する。

【0069】
そして、電位差が生じた時点で、図2Bに示すように、電源線142に電力を供給(電源を投入)するとともに、選択トランジスタ120及び121、並びに、制御トランジスタ122及び123を非導通にする。例えば、電源線142には、Vdd(>0V)を印加し、ワード線143及び制御線145に、0Vの電圧を印加することで、各トランジスタを導通させる。

【0070】
なお、ビット線140及び141に電流を流した状態で電源を投入することにより、端子Aと端子Bとの電位差を安定させることができる。

【0071】
これにより、例えば、Va<Vbの場合、端子Bにゲートが接続されたnMOSトランジスタ112が導通し、端子Aが接地され、これに伴い、端子Aにゲートが接続されたpMOSトランジスタ113が導通し、端子BがVddに設定される。

【0072】
以上のようにして、不揮発性メモリ部に保持されていた値、すなわち、固定抵抗130と可変抵抗131との抵抗値の大小関係をインバータ部110に書き込むことができ、すなわち、リコール動作を行うことができる。

【0073】
これにより、実施の形態1に係る不揮発性記憶素子100によれば、リコール時のマージンが大きく、また、設計時におけるマージンの見積もりも容易であるという効果を奏する。なぜなら、可変抵抗を1つしか用いていないため、可変抵抗を2つ用いた場合に比べ、素子のバラツキがあったとしても安定な動作が可能となる。

【0074】
(2.SRAM動作)
次に、SRAM動作について説明する。

【0075】
SRAM動作は、インバータ部110を利用して値の読み書きを行う動作である。電源を投入後、メモリセルに値の読み書きを行う際は、固定抵抗130及び可変抵抗131は、値の書き込み処理に寄与しない。

【0076】
具体的には、制御線145に0Vの電圧を印加することで、制御トランジスタ122及び123を非導通にする。これにより、選択トランジスタ120及び121が導通した場合であっても、固定抵抗130及び可変抵抗131に電流は流れない。このため、固定抵抗130及び可変抵抗131は、インバータ部110の動作に影響を与えることはない。したがって、実施の形態1に係る不揮発性記憶素子100は、従来のSRAMと同様の動作を実現することができる。

【0077】
(3.ストア動作)
次に、ストア動作について説明する。

【0078】
ストア動作は、電源を遮断する前に、インバータ部110に保持されている値を不揮発性メモリ部に保持させる動作のことである。具体的には、固定抵抗130の抵抗値と可変抵抗131の抵抗値との大小関係を変化させることにより、不揮発性メモリ部に値を保持させる。

【0079】
具体的には、端子Bの電位が端子Aの電位より高い場合には、可変抵抗131を固定抵抗130より高抵抗にし、端子Bの電位が端子Aの電位より低い場合には、可変抵抗131を固定抵抗130より低抵抗にする。具体的な動作について、以下に示す。

【0080】
まず、リコール動作が終了した後、可変抵抗131を低抵抗化する(初期化動作)。なお、ここでは、リコール動作時に可変抵抗131が接続されている端子Bの電位が高電位(High)になっている場合、つまり、リコール動作の終了時点において、可変抵抗131が高抵抗状態である場合について説明する。

【0081】
図3に示すように、信号線144を端子Bの電位より低い電位に設定するとともに、選択トランジスタ121を非導通にし、かつ、制御トランジスタ123を導通させることで、端子Bから可変抵抗131を通って信号線144に電流が流れる。具体的には、信号線144に低電圧(例えば、0V)を印加し、ワード線143をLowレベル(低電位)に設定し、制御線145をHighレベル(高電位)に設定することで、選択トランジスタ121を非導通にし、かつ、制御トランジスタ123を導通させることができる。このとき、可変抵抗131は高抵抗状態にあるため、可変抵抗131には低電流が流れる。したがって、可変抵抗131は、低抵抗状態になる。

【0082】
なお、可変抵抗131に流れる電流量は、制御トランジスタ123のゲートに印加する電圧値、すなわち、制御線145に設定される電位によって制御することができる。例えば、可変抵抗131に大きな電流を流す場合は、制御トランジスタ123のゲートに大きな電圧を印加すればよい。逆に、可変抵抗131に小さな電流を流す場合は、制御トランジスタ123のゲートに小さな電圧を印加すればよい。

【0083】
以上のようにして、初期化処理(ここでは、セット動作)が実行される。なお、リコール動作時に端子Bの電位が低電位(Low)になっている場合、つまり、リコール動作時には可変抵抗131が低抵抗状態である場合は、初期化処理を行う必要はない。

【0084】
次に、電源を遮断する前にインバータ部110に保持されていた値を不揮発性メモリ部に保持させる。まず、端子Bが端子Aより高電位になっている場合について説明する。

【0085】
図4に示すように、信号線144を端子Bの電位より低い電位に設定するとともに、選択トランジスタ121を非導通にし、かつ、制御トランジスタ123を導通させることで、端子Bから可変抵抗131を通って信号線144に電流が流れる。具体的には、信号線144に低電圧(例えば、0V)を印加し、ワード線143をLowレベルに設定し、制御線145をHighレベルに設定することで、選択トランジスタ121を非導通にし、かつ、制御トランジスタ123を導通させることができる。このとき、可変抵抗131は初期化されており、低抵抗状態にあるため、可変抵抗131には、高電流が流れる。したがって、可変抵抗131は高抵抗状態になる。

【0086】
これにより、インバータ部110に保持されていた値、すなわち、端子Bが高電位であったことを、可変抵抗131の抵抗値に反映させることで、不揮発性メモリ部に保持させることができる。すなわち、ストア動作が完了する。なお、可変抵抗131が高抵抗状態であれば、上述したように、リコール時にビット線141から電流を流すことで、端子Bの電位を端子Aの電位より大きくすることができ、ストア動作前の状態に戻すことができる。

【0087】
また、端子Bが端子Aより低電位になっている場合は、既に初期化処理により、可変抵抗131が低抵抗状態になっているので、ストア動作は必要ではない。

【0088】
以上のようにして、ストア動作(リセット動作)が実行される。つまり、可変抵抗131が接続されている端子Bの電位が高電位である場合は、可変抵抗131の抵抗値を固定抵抗130より高抵抗にする。また、端子Bの電位が低電位である場合は、可変抵抗131の抵抗値を固定抵抗130より低抵抗にする。

【0089】
なお、初期化処理は、リコール直後に実行されることが望ましいが、ストア動作の直前に行ってもよい。

【0090】
また、ストア動作は、以下のように実行してもよい。

【0091】
例えば、可変抵抗131が相変化型抵抗素子のように、電流量に応じて抵抗値が変化するのではなく、流れる電流の向き(あるいは、印加する電圧の極性)によって抵抗値が変化する酸化物、又は、磁気抵抗変化素子などを用いた場合は、以下に示す方法で、高抵抗化(リセット動作)及び低抵抗化(セット動作)を実行することができる。

【0092】
なお、可変抵抗131は、端子Bから信号線144に電流が流れた場合に高抵抗化され、信号線144から端子Bに電流が流れた場合に低抵抗化されるものとする。

【0093】
端子Bが高電位(High)である場合は、電源を遮断する前に、可変抵抗131を高抵抗化する必要がある。具体的には、図4に示すように、信号線144を端子Bの電位より低い電位に設定する(例えば、信号線144に0Vを印加する)とともに、選択トランジスタ121を非導通にし、かつ、制御トランジスタ123を導通させることで、端子Bから可変抵抗131を通って信号線144に電流が流れる。したがって、可変抵抗131は高抵抗化される。

【0094】
一方で、端子Bが低電位(Low)である場合は、電源を遮断する前に、可変抵抗131を低抵抗化する必要がある。具体的には、図5に示すように、信号線144を端子Bの電位より高い電位に設定する(例えば、信号線144にVddを印加する)とともに、選択トランジスタ121を非導通にし、かつ、制御トランジスタ123を導通させることで、信号線144から可変抵抗131を通って端子Bに電流が流れる。したがって、可変抵抗131は低抵抗化される。

【0095】
なお、可変抵抗131が相変化型抵抗素子のように、流れる電流の大きさに応じて抵抗値が変化する場合は、信号線144に印加する電圧値を調整することで、リセット動作とセット動作とを実行する。例えば、セット時には、可変抵抗131に低電流が流れるように信号線144に印加する電圧を低く設定する。さらに、信号線144の電圧を固定し(例えば、Vdd)、制御線145の電位を制御して、可変抵抗131に流れる電流を制御しても良い。

【0096】
また、ストア動作の変形例として、以下のように実行することもできる。

【0097】
まず、図6Aに示すように、インバータ部110に保持されている値を読み出す。なお、図6Aには、端子Aが低電位であり、端子Bが高電位である場合について示す。

【0098】
具体的には、ワード線143をHighレベルに設定することで、端子Aとビット線140とを導通させるとともに、端子Bとビット線141とを導通させることで、ビット線140及び141を介して端子A及び端子Bの電位を読み出す。端子A及び端子Bの電位を読み出すことで、端子Bが高電位であることが分かるので、可変抵抗131を高抵抗化する必要がある(リセット動作を行う)と判定する。

【0099】
したがって、次に、可変抵抗131のリセット動作を実行する。具体的には、図6Bに示すように、信号線144を端子Bより低い電位に設定するとともに、制御線145を高電位に設定することで、端子Bから可変抵抗131を通って信号線144に電流を流す。このとき、選択トランジスタ121は導通状態であるため、ビット線141を端子Bの電位以上の電位に設定することで、ビット線141からも可変抵抗131に電流を流すことができる。

【0100】
また、インバータ部110に保持されている値を読み出した結果、端子Bが低電位であった場合は、可変抵抗131のセット動作、すなわち、低抵抗化が必要である。具体的には、図6Cに示すように、信号線144を端子Bより高い電位に設定するとともに、制御線145も高電位に設定することで、信号線144から可変抵抗131を通って端子Bに電流を流す。このとき、選択トランジスタ121は導通状態であるため、ビット線141を端子Bの電位以下の電位に設定することで、ビット線141への電流を流すことができる。

【0101】
通常、抵抗変化型素子の書き換えには大きな電流が必要とされるので、上記のストア動作では、ビット線141からの電流も利用することができるので、より大きな電流を流すことが可能となる。つまり、不揮発性記憶素子100の電流駆動能力を向上させることができる。

【0102】
以上のように、実施の形態1に係る不揮発性記憶素子100は、インバータ部110の第1端子(端子A)に固定抵抗130を接続し、第2端子(端子B)に可変抵抗131を接続する。インバータ部110の端子Aと端子Bとの電位差を、可変抵抗131と固定抵抗130との抵抗値の大小関係に反映させることで、インバータ部110の電源を遮断した場合であっても、実施の形態1に係る不揮発性記憶素子100は、値を保持することができる。

【0103】
また、インバータ部110の電源を投入する際は、可変抵抗131と固定抵抗130とにそれぞれ定電流を流すことで、可変抵抗131と固定抵抗130との抵抗値の差が、端子Aと端子Bとの電位差となって現れる。これにより、可変抵抗131と固定抵抗130との抵抗値の大小関係として記憶させておいた値をインバータ部110に戻すことができる。

【0104】
実施の形態1に係る不揮発性記憶素子100によれば、1つのメモリセルが備える可変素子は1つだけであるので、従来のように2つの可変素子を備える場合に比べて、故障率及び消費電力をより低減することができる。例えば、素子劣化を起こしうる可変素子の個数が従来の半分であるので、故障率を低減することができる。また、従来のように2つの可変素子の値を書き換える場合に比べて、1つの可変素子の値を書き換えるだけでよいので、書き換えに必要な消費電力を低減することができる。

【0105】
(実施の形態2)
実施の形態2に係る不揮発性記憶素子は、可変抵抗に直列に接続される制御スイッチング素子が、互いに並列接続されたnMOSトランジスタとpMOSトランジスタとを備えることを特徴とする。

【0106】
図7は、実施の形態2に係る不揮発性記憶素子200の回路構成の一例を示す図である。なお、実施の形態2に係る不揮発性記憶素子200は、実施の形態1と同様に、複数のメモリセルが二次元状に配列されて構成されており、図7は、当該複数のメモリセルのうちの1つのメモリセルを示している。

【0107】
実施の形態2に係る不揮発性記憶素子200のメモリセルは、図1に示す実施の形態1に係る不揮発性記憶素子100のメモリセルに比べて、さらに、制御トランジスタ224を備える点が異なっている。以下では、実施の形態1と同じ点は説明を省略し、異なる点を中心に説明する。

【0108】
制御トランジスタ224は、可変抵抗131に電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ224は、可変抵抗131と信号線144との間に配置され、可変抵抗131と信号線144との導通及び非導通を切り替える。

【0109】
例えば、制御トランジスタ224は、pMOSトランジスタであり、制御トランジスタ224のゲートは、制御線246に接続されている。また、制御トランジスタ224のソース及びドレインの一方は、可変抵抗131に接続されており、他方は、信号線144に接続されている。

【0110】
また、制御線246と制御線145とには、互いに異なる極性の電圧が印加される。これにより、制御トランジスタ123と制御トランジスタ224とは、同時に導通と非導通とが切り替わる。

【0111】
このように、制御トランジスタ224は、制御トランジスタ123と並列に接続されており、制御トランジスタ123とともに、本発明に係る第2制御スイッチング素子の一例を構成する。

【0112】
以上の構成により、特に図7に示すように、可変抵抗131の低抵抗化(セット動作)を行う場合、信号線144を高電位に設定することで、nMOSトランジスタである制御トランジスタ123とpMOSトランジスタである制御トランジスタ224とにかかる電圧を、nMOSトランジスタである制御トランジスタ123だけの場合に比べて低下させることができる。

【0113】
なお、信号線144を低電位に設定する場合は、nMOSトランジスタをスイッチとして利用するのが好ましく、信号線144を高電位に設定する場合は、pMOSトランジスタをスイッチとして利用するのが好ましい。したがって、nMOSトランジスタである制御トランジスタ123とpMOSトランジスタである制御トランジスタ224とを並列接続し、同時に導通及び非導通を切り替えることで、信号線144を低電位に設定する場合だけでなく、高電位に設定する場合においても、制御トランジスタ123及び224に係る電圧を低下させることができる。

【0114】
以上のことから、実施の形態2に係る不揮発性記憶素子200によれば、信号線144に印加する電圧が同じであっても、より大きな電圧を可変抵抗131に印加する(より大きな電流を流す)ことが可能となるので、消費電力を低減することができる。

【0115】
(実施の形態3)
実施の形態3に係る不揮発性記憶素子は、複数の固定抵抗を備え、その抵抗値の違いにより、複数ビットの値を保持することを特徴とする。

【0116】
図8は、実施の形態3に係る不揮発性記憶素子300の回路構成の一例を示す図である。なお、実施の形態3に係る不揮発性記憶素子300は、実施の形態1と同様に、複数のメモリセルが二次元状に配列されて構成されており、図8は、当該複数のメモリセルのうち1つのメモリセルを示している。

【0117】
実施の形態3に係る不揮発性記憶素子300のメモリセルは、図1に示す実施の形態1に係る不揮発性記憶素子100のメモリセルに比べて、さらに、制御トランジスタ322a及び322bと、固定抵抗330a及び330bとを備える点が異なっている。以下では、実施の形態1と同じ点は説明を省略し、異なる点を中心に説明する。

【0118】
制御トランジスタ322a及び322bは、第3制御スイッチング素子の一例である。

【0119】
制御トランジスタ322aは、固定抵抗330aに電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ322aは、固定抵抗330aと信号線144との間に配置され、固定抵抗330aと信号線144との導通及び非導通を切り替える。

【0120】
例えば、制御トランジスタ322aは、nMOSトランジスタであり、制御トランジスタ322aのゲートは、制御線345aに接続されている。また、制御トランジスタ322aのソース及びドレインの一方は、固定抵抗330aに接続されており、他方は、信号線144に接続されている。

【0121】
制御トランジスタ322bは、固定抵抗330bに電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ322bは、固定抵抗330bと信号線144との間に配置され、固定抵抗330bと信号線144との導通及び非導通を切り替える。

【0122】
例えば、制御トランジスタ322bは、nMOSトランジスタであり、制御トランジスタ322bのゲートは、制御線345bに接続されている。また、制御トランジスタ322bのソース及びドレインの一方は、固定抵抗330bに接続されており、他方は、信号線144に接続されている。

【0123】
なお、可変抵抗131に接続される制御トランジスタ123のゲートは、制御線145に接続され、固定抵抗130に接続される制御トランジスタ122のゲートは、制御線345に接続されている。このように、制御トランジスタ123、122、322a及び322bのゲートはそれぞれ異なる制御線に接続されているので、制御トランジスタ123、122、322a及び322bをそれぞれ独立して導通及び非導通を切り替えることができる。

【0124】
固定抵抗330a及び330bはそれぞれ、第2固定抵抗の一例であり、一端が端子Aに接続されている。固定抵抗330aの他端は、制御トランジスタ322aのソース又はドレインに接続され、固定抵抗330bの他端は、制御トランジスタ322bのソース又はドレインに接続されている。

【0125】
なお、固定抵抗130、330a及び330bの抵抗値は、互いに異なっていることが望ましい。制御トランジスタ122、322a及び322bの導通及び非導通を切り替えることで、固定抵抗130、330a及び330bの合成抵抗の抵抗値は最大で8種類の抵抗値(全てが開放されている場合も含む)をとることができる。

【0126】
したがって、図8に示すメモリセルは、合成抵抗の抵抗値に応じて8種類の値(3ビット)を保持させることができる。つまり、当該メモリセルは、インバータ部110の3つ分の値を保持させることができる。したがって、例えば、実施の形態3に係る不揮発性記憶素子300を構成するメモリセルの3つに1つを、上記の図8に示す3ビット保持可能なメモリセルにすることで、メモリセルアレイのサイズを縮小することができる。

【0127】
以下では、端子Aに接続される固定抵抗の値を最適化する処理について説明する。なお、簡単のため、端子Aには2つの固定抵抗が接続されている場合について説明する。

【0128】
図9A及び図9Bは、固定抵抗の最適化を説明するための図である。ここでは、2つの固定抵抗の一方の抵抗値をRa、他方の抵抗値をRbとする。図9A及び図9Bには、固定抵抗の一方の抵抗値Ra=100とした場合の他方の固定抵抗の抵抗値Rbと、2つの抵抗の合成抵抗(並列)Ra//Rbとについて示している。

【0129】
2つの固定抵抗の場合は、0、Ra、Rb、及びRa//Rbの4種類の抵抗値が考えられる。メモリセルの誤動作を防止するためには、これら4種類の抵抗値が互いに充分に異なっていることが望ましい。具体的には、図9Aに示すように、Ra-Rb=Rb-Ra//Rbとなるように、あるいは、図9Bに示すように、Rb-Ra//Rb=Ra//Rbとなるように、Ra及びRbを決定する。

【0130】
Ra-Rb=Rb-Ra//Rbを解くと、Rb=0.62Raが得られ、Rb-Ra//Rb=Ra//Rbを解くと、Rb=0.71Raが得られる。したがって、0.67Ra≦Rb≦0.71Raの範囲を満たすように、Ra及びRbの値を決定すればよい。なお、ここでは、メモリセルに含まれるトランジスタ及び配線などの影響を無視して計算を行ったが、これらの影響を考慮に入れることが望ましい。

【0131】
なお、実施の形態3では、図8に示すように、複数の固定抵抗が並列接続されている回路構成について説明したが、図10に示すように、複数の固定抵抗が直列接続されていてもよい。

【0132】
図10は、実施の形態3に係る不揮発性記憶素子の回路構成の別の一例を示す図である。なお、実施の形態3の変形例に係る不揮発性記憶素子400は、実施の形態1と同様に、複数のメモリセルが二次元状に配列されて構成されており、図10は、当該複数のメモリセルのうち1つのメモリセルを示している。

【0133】
実施の形態3の変形例に係る不揮発性記憶素子400のメモリセルは、図1に示す実施の形態1に係る不揮発性記憶素子100のメモリセルに比べて、さらに、制御トランジスタ422a及び422bと、固定抵抗430a及び430bとを備える点が異なっている。以下では、実施の形態1と同じ点は説明を省略し、異なる点を中心に説明する。

【0134】
制御トランジスタ422a及び422bは、第3制御スイッチング素子の一例である。

【0135】
制御トランジスタ422aは、固定抵抗430aに電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ422aは、固定抵抗430aと信号線144との間に配置され、固定抵抗430aと信号線144との導通及び非導通を切り替える。

【0136】
例えば、制御トランジスタ422aは、nMOSトランジスタであり、制御トランジスタ422aのゲートは、制御線445aに接続されている。また、制御トランジスタ422aのソース及びドレインの一方は、固定抵抗430aに接続されており、他方は、信号線144に接続されている。

【0137】
制御トランジスタ422bは、固定抵抗430bに電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ422bは、固定抵抗430bと信号線144との間に配置され、固定抵抗430bと信号線144との導通及び非導通を切り替える。

【0138】
例えば、制御トランジスタ422bは、nMOSトランジスタであり、制御トランジスタ422bのゲートは、制御線445bに接続されている。また、制御トランジスタ422bのソース及びドレインの一方は、固定抵抗430bに接続されており、他方は、信号線144に接続されている。

【0139】
固定抵抗430aは、第2固定抵抗の一例であり、一端が固定抵抗130の他端、すなわち、固定抵抗130と制御トランジスタ122のソース及びドレインの一方との接続点に接続されている。固定抵抗430aの他端は、制御トランジスタ422aのソース及びドレインに接続されている。

【0140】
固定抵抗430bは、一端が固定抵抗430aの他端、すなわち、固定抵抗430aと制御トランジスタ422aのソース及びドレインの一方との接続点に接続されている。固定抵抗430bの他端は、制御トランジスタ422bのソース又はドレインに接続されている。

【0141】
なお、可変抵抗131に接続される制御トランジスタ123のゲートは、制御線145に接続され、固定抵抗130に接続される制御トランジスタ122のゲートは、制御線445に接続されている。このように、制御トランジスタ123、122、422a及び422bのゲートはそれぞれ異なる制御線に接続されているので、制御トランジスタ123、122、422a及び422bをそれぞれ独立して導通及び非導通を切り替えることができる。

【0142】
なお、固定抵抗130、430a及び430bの抵抗値は、互いに異なっていることが望ましい。制御トランジスタ122、422a及び422bの導通及び非導通を切り替えることで、固定抵抗130、430a及び430bの合成抵抗の抵抗値は最大で4種類の抵抗値をとることができる。つまり、抵抗なし(全てが開放されている)、固定抵抗130のみの抵抗値、固定抵抗130及び430aの合成抵抗値、並びに、固定抵抗130、430a及び430bの合成抵抗値の4種類の値である。

【0143】
したがって、図10に示すメモリセルは、図8に示すメモリセルと同様に、合成抵抗の抵抗値に応じて4種類の値(2ビット)を保持させることができる。つまり、当該メモリセルは、インバータ部110の2つ分の値を保持させることができる。

【0144】
以上のように、実施の形態3に係る不揮発性記憶素子300によれば、当該不揮発性記憶素子300を構成する複数のメモリセルのうち少なくとも1つのメモリセルが、図8又は図10に示すように、複数の固定抵抗を備える。これにより、当該メモリセルは、複数ビットの値を保持することができる。つまり、1つのセルあたりに保存できるデータ量を増やし、セルアレイ全体の面積を削減することができるので、SRAMに素子を追加することでセル面積が大きくなるという課題を解決することができる。

【0145】
例えば、抵抗値の異なる2つの固定抵抗を備え、2ビットの値を保持することが可能なメモリセル(多値セル)を、実施の形態3に係る不揮発性記憶素子が備える場合の効果について説明する。

【0146】
図11Aに示すように、不揮発性記憶素子500aを構成する複数のメモリセルの半分を多値セルで構成した場合、例えば、隣接するメモリセルの値を多値セルに保持させることができるので、セルアレイサイズを縮小することができる。

【0147】
また、図11Bに示すように、不揮発性記憶素子500bを構成する複数のメモリセルの全てを多値セルで構成した場合、通常のメモリセルから構成される不揮発性記憶素子の2倍の記憶容量を有することができる。

【0148】
以上、本発明に係る不揮発性記憶素子及びその制御方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。

【0149】
例えば、上記の実施の形態では、インバータ部110の構成として、CMOSインバータを用いた構成について説明したが、2つのnMOSトランジスタと2つの抵抗とを用いたnMOSインバータを用いてインバータ部110を構成してもよい。

【0150】
また、上記の実施の形態では、選択トランジスタ120及び121、並びに、制御トランジスタ122及び123にnMOSトランジスタを用いたが、pMOSトランジスタ、又は、バイポーラトランジスタなどでもよい。

【0151】
また、上記の実施の形態で説明した、電流及び電圧の大きさなどは一例であって、スイッチング素子の導通及び非導通、あるいは、可変抵抗の抵抗値の書き換えを可能な値であれば、いかなる値でもよい。

【0152】
なお、本発明は、上述したように、不揮発性記憶素子及びその制御方法として実現できるだけではなく、本実施の形態の不揮発性記憶素子の制御方法をコンピュータに実行させるためのプログラムとして実現してもよい。また、当該プログラムを記録するコンピュータ読み取り可能なCD-ROMなどの記録媒体として実現してもよい。さらに、当該プログラムを示す情報、データ又は信号として実現してもよい。そして、これらプログラム、情報、データ及び信号は、インターネットなどの通信ネットワークを介して配信されてもよい。
【産業上の利用可能性】
【0153】
本発明に係る不揮発性記憶素子は、故障率及び消費電力を充分に小さくすることができるという効果を奏し、例えば、コンピュータ及び携帯電話などに搭載される各種メモリなどに利用することができる。
【符号の説明】
【0154】
100、200、300、400、500a、500b 不揮発性記憶素子
110 インバータ部
111、113 pMOSトランジスタ
112、114 nMOSトランジスタ
120、121 選択トランジスタ
122、123、224、322a、322b、422a、422b 制御トランジスタ
130、330a、330b、430a、430b 固定抵抗
131 可変抵抗
140、141 ビット線
142 電源線
143 ワード線
144 信号線
145、246、345、345a、345b、445、445a、445b 制御線
図面
【図1】
0
【図2A】
1
【図2B】
2
【図3】
3
【図4】
4
【図5】
5
【図6A】
6
【図6B】
7
【図6C】
8
【図7】
9
【図8】
10
【図9A】
11
【図9B】
12
【図10】
13
【図11A】
14
【図11B】
15