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明細書 :光再構成型ゲートアレイのデータ書込装置及びデータ書込方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4452821号 (P4452821)
公開番号 特開2005-045130 (P2005-045130A)
登録日 平成22年2月12日(2010.2.12)
発行日 平成22年4月21日(2010.4.21)
公開日 平成17年2月17日(2005.2.17)
発明の名称または考案の名称 光再構成型ゲートアレイのデータ書込装置及びデータ書込方法
国際特許分類 H01L  21/82        (2006.01)
G03H   1/04        (2006.01)
G11C  13/04        (2006.01)
FI H01L 21/82 A
H01L 21/82 B
G03H 1/04
G11C 13/04 A
請求項の数または発明の数 4
全頁数 18
出願番号 特願2003-279503 (P2003-279503)
出願日 平成15年7月25日(2003.7.25)
審査請求日 平成18年7月12日(2006.7.12)
特許権者または実用新案権者 【識別番号】504174135
【氏名又は名称】国立大学法人九州工業大学
発明者または考案者 【氏名】渡邊 実
【氏名】小林 史典
個別代理人の代理人 【識別番号】100121371、【弁理士】、【氏名又は名称】石田 和人
審査官 【審査官】棚田 一也
参考文献・文献 特開2002-353317(JP,A)
特開2002-289787(JP,A)
調査した分野 H01L 21/82
G03H 1/04
G11C 13/04
特許請求の範囲 【請求項1】
照射された光を光電変換し電気信号として出力する受光素子と、前記受光素子が出力する電気信号に従って論理演算回路の構成を行う論理演算セルと、がアレイ状に配列された光再構成型ゲートアレイにおいて、前記各受光素子に対し論理演算回路の構成情報を含む光パターンの照射を行うデータ書込装置であって、
光パターンを生成する情報が記録された光学的メモリと、
前記光再構成型ゲートアレイの各区画ごとに独立して、光学的メモリに対し各光パターンを再生するための再生照明光を照射する再生光照射手段と、を備え、
前記再生光照射手段は、前記光再構成型ゲートアレイを複数の区画に分割し、各区画ごとに独立して、当該区画内の前記受光素子に対して前記光パターンの照射を行うものであり、
前記光学的メモリは、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報が記録された照射情報記録エリアを備えており、
前記照射情報記録エリアを通過した再生光を受光素子により光電変換して得られる電気信号により、各時間帯における前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行う再生光照射制御手段を備えたことを特徴とするデータ書込装置。
【請求項2】
前記光学的メモリは、光パターンを生成するマスクパターンが記録されたホログラムメモリであり、
前記再生光照射手段は、前記光再構成型ゲートアレイの各区画ごとに独立して、各マスクパターンごとに決められた照射角で前記ホログラムメモリに対し再生照明光を照射することを特徴とする請求項記載のデータ書込装置。
【請求項3】
照射された光を光電変換し電気信号として出力する受光素子と、前記受光素子が出力する電気信号に従って論理演算回路の構成を行う論理演算セルと、がアレイ状に配列された光再構成型ゲートアレイにおいて、前記各受光素子に対し論理演算回路の構成情報を含む光パターンの照射を行うデータ書込方法であって、
前記光再構成型ゲートアレイの各々の区画に前記光パターンの照射を行うにあたり、
光パターンを生成する情報が記録された光学的メモリに対して、前記各区画ごとに独立して、前記光学的メモリに対し各光パターンを再生するための再生照明光を照射することにより、複数の区画に分割された前記光再構成型ゲートアレイの各々の区画に対して、各区画ごとに独立して、当該区画内の前記受光素子に対し前記光パターンの照射を行い、
且つ、前記光学的メモリは、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報が記録された照射情報記録エリアを備えており、
前記照射情報記録エリアを通過した再生光を受光素子により光電変換して得られる電気信号により、各時間帯における前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行うことを特徴とするデータ書込方法。
【請求項4】
前記光学的メモリは光パターンを生成するマスクパターンが記録されたホログラムメモリであり、
前記光再構成型ゲートアレイの各々の区画に前記光パターンの照射を行うにあたり、前記各区画ごとに独立して、当該区画における各マスクパターンごとに決められた照射角で前記ホログラムメモリに対し再生照明光を照射することを特徴とする請求項記載のデータ書込方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、光再構成型ゲートアレイに対して論理演算回路の構成情報を含む光パターンの照射を行い回路構成データの書き込みを行うデータ書込技術に関し、特に、光パターンが記録されたホログラムメモリの利用効率が高いデータ書込技術に関する。
【背景技術】
【0002】
再構成可能なゲートアレイとしては、従来よりFPGA(Field Programmable Gate Array)が広く知られている。FPGAにおいては、プログラム可能な論理演算セルがアレイ状に配列されており、各論理演算セル間を結ぶ配線も、ゲートにより再構成することが可能な構成とされている。しかしながら、FPGAにおいては、各論理演算セルや配線間のゲートに対する再構成データの書き込みは、電気的な配線によって行われる。この電気配線による再構成データの書き込みは、少ない配線リソースを使用してシリアル転送によって行われることから、論理演算回路の再構成に時間がかかるという欠点がある。
【0003】
一方、近年、再構成可能なゲートアレイにおいて、論理演算回路の再構成データを光パターンを使用して並列的に書き込む光再構成型ゲートアレイ(OPGA : Optically Programmable Gate Array)が研究・開発されている(例えば、特許文献1~4、非特許文献1~4参照)。光再構成型ゲートアレイにおいては、論理演算回路の再構成データを、光による広いバンド幅を利用して並列的に書き込むため、マイクロ秒オーダーでの瞬間的な論理演算回路の再構成が可能となる。
【0004】
図11は従来の光再構成型ゲートアレイのデータ書込装置の全体構成を表す模式図、図12は論理関数ゲートの構成を表す模式図である。図11において、データ書込装置は、光再構成型ゲートアレイ101の上面にホログラムメモリ102を配置した構成からなる。光再構成型ゲートアレイ101は、図12に示したような、メモリ104及びゲート素子105からなる論理演算セルと、受光素子106とが電気配線107により結合された構成からなる。ホログラムメモリ102に再生照明光を照射すると、ホログラムメモリ102からは、論理演算回路の再構成情報を有する光パターンからなる再生光103が出る。この再生光103は、光再構成型ゲートアレイ101の上面に配置された各受光素子106に照射される。光が照射された受光素子106は光電変換により電気信号を出力する。各論理演算セルは、受光素子106から出力される電気信号により、記憶データを更新する。このようにして、論理演算回路の再構成が行われる。
【0005】
図13は非特許文献1,3,4に記載の光再構成型ゲートアレイのデータ書込装置の断面図である。図13においては、光再構成型ゲートアレイ101及びホログラムメモリ102は、断面が六角形のキャビティ109内に収納されている。光再構成型ゲートアレイ101がキャビティ109の底面に、ホログラムメモリ102がキャビティ109の上面に実装されており、キャビティ109の底面の両側の上向き斜面には、面発光型レーザ(VCSEL:Vertical Cavity Surface Emitting Lasers)110が実装されている。面発光レーザ110,110から出射された再生照明光は、ホログラムメモリ102に照射され、ホログラムメモリ102で反射されて再生光103として光再構成型ゲートアレイ101に照射される。この際、再生光103には、ホログラムメモリ102に記録されたマスクパターンが再生され、論理演算回路の再構成情報を有する光パターンが光再構成型ゲートアレイ101に照射されることになる。面発光レーザ110,110から照射される再生照明光の照射角を変更することにより、ホログラムメモリ102に記録された複数のマスクパターンを再生光103に選択的に再生することができる。このようにして、論理演算回路の再構成情報を有する光パターンの切り換えが行われる。

【特許文献1】特開2002-353317号公報
【特許文献2】米国特許第5959747号明細書
【特許文献3】米国特許第6057703号明細書
【特許文献4】米国特許第6072608号明細書
【非特許文献1】J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, F. Mok, S. Ay, S. Barna, and E. Fossum, "Optically Programmable Gate Array", Proc. SPIE of Optics in Computing 2000, The International Society for Optical Engineering, May 2000, Vol. 4089, pp.763-771
【非特許文献2】J.Mumbru, G.Zhou, X.An, W.Liu, G.Panotopoulos, F.Mok, and S.Psaltis, "Optical memory for computing and information processing", Proc. SPIE on Algorithms, Devices, and Systems for Optical Information Processing III, The International Society for Optical Engineering, July 1999, Vol.3804, pp.14-24
【非特許文献3】J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, G. Zhou, F. Mok,"Optically Reconfigurable Gate Array", Proceedings of the 29th Applied Imagery Pattern Recognition Workshop (AIPR‘00), IEEE Computer Society, October 16-18, 2000, pp.84
【非特許文献4】Jose Mumbru, George Panotopoulos, Arrigo Benedetti, Demetri Psaltis, Pietro Perona, "Optically Programmable FPGA Systems", [online], 2001年12月13日, California Institute of Technology Division of Engineering and Applied Science, [平成15年7月21日検索], インターネット<URL : http://www.cnse.caltech.edu/Research02/reports/panotopoulos2full.html>
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、光再構成型ゲートアレイを種々のアプリケーション回路に応用する場合において、実際には論理演算回路全体を連続して構成し直す頻度は低い。すなわち、一回の論理演算回路の再構成において、論理演算回路が再構成されるのは部分的であり、それ以外の部分は以前に構成された論理演算回路がそのまま存続する。特に、光再構成型ゲートアレイが部分的に頻繁に再構成されるような場合においては、ホログラムメモリには、論理関数の再構成が行われない部分の論理演算セルに対する光パターンを、重複して多量に記録する必要がある。そのため、ホログラムメモリの利用効率が低下し、大容量のホログラムメモリが必要とされる。
【0007】
そこで、本発明の目的は、部分的な論理演算回路の再構成が頻繁に生じる場合においても、ホログラムメモリの利用効率を高くすることが可能な光再構成型ゲートアレイのデータ書込技術を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係る光再構成型ゲートアレイのデータ書込装置の第1の構成は、照射された光を光電変換し電気信号として出力する受光素子と、前記受光素子が出力する電気信号に従って論理演算回路の構成を行う論理演算セルと、がアレイ状に配列された光再構成型ゲートアレイにおいて、前記各受光素子に対し論理演算回路の構成情報を含む光パターンの照射を行うデータ書込装置において、前記光再構成型ゲートアレイを複数の区画に分割し、各区画ごとに独立して、当該区画内の前記受光素子に対して前記光パターンの照射を行うことを特徴とする。
【0009】
この構成により、光再構成型ゲートアレイの論理演算回路が連続して頻繁に再構成されるアプリケーションに使用する場合において、光再構成型ゲートアレイの1回あたりの再構成が部分的な場合でも、データ書込装置は、光再構成型ゲートアレイの各区画のうち、再構成が行われる区画内の受光素子に対してのみ光パターンの照射を行い、再構成が行われない他の区画に対しては光パターンの照射を行わないようにすることができる。これにより、光パターンを記憶するメモリに、不必要に重複した情報を記憶させる必要がなくなるため、光パターンの記憶情報を削減することができる。
【0010】
ここで、光再構成型ゲートアレイを複数の区画に分割する際の区画の数や区画の形状は特に限定するものではなく、目的に応じて最適な区画数や区画形状に分割することができる。
【0011】
本発明に係る光再構成型ゲートアレイのデータ書込装置の第2の構成は、前記第1の構成において、前記データ書込装置は、光パターンを生成する情報が記録された光学的メモリと、前記光再構成型ゲートアレイの各区画ごとに独立して、光学的メモリに対し各光パターンを再生するための再生照明光を照射する再生光照射手段と、を備えていることを特徴とする。
【0012】
この構成により、再生光照射手段は、各区画ごとに独立して、光学的メモリに対して再生照明光を照射して、各区画ごとに光再構成型ゲートアレイに照射する光パターンを制御及び変更することが可能となる。従って、光再構成型ゲートアレイの1回あたりの再構成が部分的な場合でも、再生光照射手段は、再構成が行われる区画内の受光素子に対してのみ光パターンの照射を行うことができる。これにより、光学的メモリに、不必要に重複した光パターンの情報を記憶させる必要がなくなるため、光学的メモリの記憶容量を効率的に利用することが可能となる。
【0013】
ここで、「光学的メモリ」としては、ホログラムメモリ、CD(Compact Disc)、MD(Mini-Disk)、DVD(Digital Versatile Disk)等を使用することができる。
【0014】
本発明に係る光再構成型ゲートアレイのデータ書込装置の第3の構成は、前記第2の構成において、前記光学的メモリは、光パターンを生成するマスクパターンが記録されたホログラムメモリであり、前記再生光照射手段は、前記光再構成型ゲートアレイの各区画ごとに独立して、各マスクパターンごとに決められた照射角で前記ホログラムメモリに対し再生照明光を照射することを特徴とする。
【0015】
この構成により、再生光照射手段は、再生照明光の照射角を変更することにより、ホログラムメモリから光再構成型ゲートアレイに照射される再生光の光パターンを変更することができる。すなわち、ホログラムメモリは光学的情報の多重記録が可能な光学的メモリであり、再生光照射手段は、再生照明光の照射角を変更することで、光再構成型ゲートアレイに照射する光パターンの切り換えを行うことができる。従って、データ書込装置をコンパクトに構成することができるとともに、光パターンの高速な切換が可能となる。また、ホログラムメモリを可換媒体とすることにより、光再構成型ゲートアレイの使用目的に応じてホログラムメモリを交換するだけで、論理演算セルによる論理演算回路の構成を変更することができる。
【0016】
ここで、「ホログラムメモリ」とは、ホログラムが記録されており、再生照明光を照射することにより、再生光の光パターンとしてホログラムを再生することが可能なメモリをいう。「ホログラムメモリ」としては、再生照明光を透過させ透過光として光パターンが再生された再生光を生成する透過型ホログラムメモリと、再生照明光を反射させ反射光として光パターンが再生された再生光を生成する反射型ホログラム(リップマンホログラム)メモリとがあるが、何れのものも使用することができる。
【0017】
また、「再生光照射手段」としては、例えば、面発光型レーザ(VCSEL)、半導体レーザなどのコヒーレント光源等を使用することができる。
【0018】
本発明に係る光再構成型ゲートアレイのデータ書込装置の第4の構成は、前記第2又は3の構成において、前記光学的メモリは、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報が記録された照射情報記録エリアを備えており、前記照射情報記録エリアを通過した再生光を受光素子により光電変換して得られる電気信号により、各時間帯における前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行う再生光照射制御手段を備えていることを特徴とする。
【0019】
この構成により、再生光照射手段により光学的メモリの照射情報記録エリアに再生照明光を照射することにより、再生光照射制御手段は、当該照射情報記録エリアを通過した再生光を受光素子により光電変換して、そこに記録されている情報を読み出す。そして、再生光照射制御手段は、読み出した情報に基づいて、光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行う。このように、光学的メモリ内に光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報を記録しておくことにより、当該各区画ごとの再生照明光の照射情報を別途与える必要がなくなる。すなわち、光学的メモリを可換媒体とすれば、光学的メモリを交換するだけで、光再構成型ゲートアレイの区画ごとの再構成制御を行うことが可能となる。
【0020】
本発明に係る光再構成型ゲートアレイのデータ書込方法の第1の構成は、照射された光を光電変換し電気信号として出力する受光素子と、前記受光素子が出力する電気信号に従って論理演算回路の構成を行う論理演算セルと、がアレイ状に配列された光再構成型ゲートアレイにおいて、前記各受光素子に対し論理演算回路の構成情報を含む光パターンの照射を行うデータ書込方法において、複数の区画に分割された前記光再構成型ゲートアレイの各々の区画に対して、各区画ごとに独立して、当該区画内の前記受光素子に対し前記光パターンの照射を行うことを特徴とする。
【0021】
本発明に係る光再構成型ゲートアレイのデータ書込方法の第2の構成は、前記第1の構成において、前記光再構成型ゲートアレイの各々の区画に前記光パターンの照射を行うにあたり、光パターンを生成する情報が記録された光学的メモリに対して、前記各区画ごとに独立して、前記光学的メモリに対し各光パターンを再生するための再生照明光を照射することを特徴とする。
【0022】
本発明に係る光再構成型ゲートアレイのデータ書込方法の第3の構成は、前記第2の構成において、前記光学的メモリは光パターンを生成するマスクパターンが記録されたホログラムメモリであり、前記光再構成型ゲートアレイの各々の区画に前記光パターンの照射を行うにあたり、前記各区画ごとに独立して、当該区画における各マスクパターンごとに決められた照射角で前記ホログラムメモリに対し再生照明光を照射することを特徴とする。
【0023】
本発明に係る光再構成型ゲートアレイのデータ書込方法の第4の構成は、前記第2又は3の構成において、前記光学的メモリは、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報が記録された照射情報記録エリアを備えており、前記照射情報記録エリアを通過した再生光を受光素子により光電変換して得られる電気信号により、各時間帯における前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かの制御を行うことを特徴とする。
【発明の効果】
【0024】
以上のように、本発明によれば、光パターンを記憶するメモリに、不必要に重複した情報を記憶させる必要がなくなるため、光パターンの記憶情報を削減することができる。従って、光再構成型ゲートアレイ内における部分的な論理演算回路の再構成が頻繁に生じる場合においても、光パターンの記憶情報を削減することが可能となる。
【0025】
また、本発明において、データ書込装置を、ホログラムメモリと、光再構成型ゲートアレイの各区画ごとに独立して各マスクパターンごとに決められた照射角でホログラムメモリに対し再生照明光を照射する再生光照射手段とにより構成することにより、再生光照射手段によって再生照明光の照射角を変更することで、光再構成型ゲートアレイに照射する光パターンの切り換えを行うことができる。そして、再生光照射手段は、各区画ごとに光再構成型ゲートアレイに照射する光パターンを制御及び変更し、再構成が行われる区画内の受光素子に対してのみ光パターンの照射を行うことができる。これにより、光再構成型ゲートアレイ内における部分的な論理演算回路の再構成が頻繁に生じる場合においても、ホログラムメモリの利用効率を高くすることが可能となる。
【0026】
また、本発明において、各時間帯において前記光再構成型ゲートアレイの各々の区画に再生照明光の照射を行うか否かに関する情報をホログラムメモリに記録しておき、この情報を読み出して、光再構成型ゲートアレイの各々の区画に再生照明光の照射制御を行ことにより、当該各区画ごとの再生照明光の照射情報を別途与える必要がなくなる。従って、ホログラムメモリを可換媒体とすれば、ホログラムメモリを交換するだけで、光再構成型ゲートアレイの区画ごとの再構成制御を行うことが可能となり、光再構成型ゲートアレイの応用用途を広げることができる。
【発明を実施するための最良の形態】
【0027】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【0028】
(実施形態1)
図1は本発明の実施形態1に係る光再構成型ゲートアレイのデータ書込装置の全体構成を表す模式図である。本実施形態に係るデータ書込装置は、光再構成型ゲートアレイ1の上面に配設されたホログラムメモリ2、ホログラムメモリ2に再生照明光を照射する再生光照射手段3、及び、光再構成型ゲートアレイ1と同一平面上に配置された再生光照射制御回路4を備えている。
【0029】
再生光照射手段3は、光再構成型ゲートアレイ1を複数の区画に分割し、各区画ごとに独立して再生照明光の照射を行う。再生光照射手段3によりホログラムメモリ2に照射された再生照明光は、ホログラムメモリ2を通過して再生光5となる。この際、ホログラムメモリ2にホログラムとして記録されたマスクパターンを再生し、再生光5は光パターンを形成する。この光パターンが光再構成型ゲートアレイ1に照射される。光再構成型ゲートアレイ1は複数の受光素子を備えており、これらの受光素子により光電変換が行われ、光パターンに対応した論理演算回路の再構成が行われる。
【0030】
再生照明光の照射角は、光再構成型ゲートアレイ1の動作と同期して、各区画2aごとに独立して時間的に切り換えられる。また、ある時刻に再生照明光の照射を行うか否かは、各区画2aごとに独立して決定される。再生照明光の照射が行われた区画2aに対応する光再構成型ゲートアレイ1では論理演算回路の再構成が行われ、再生照明光の照射が行われない区画2aに対応する光再構成型ゲートアレイ1では論理演算回路の再構成は行われない。
【0031】
各時刻に光再構成型ゲートアレイ1の各々の区画2aに再生照明光の照射を行うか否かに関する情報は、ホログラムメモリ2の一領域である照射情報記録エリア2bに、ホログラムとして記録されている。再生光照射手段3は、各時刻において、この照射情報記録エリア2bに対しても参照照明光を照射して、照射情報記録エリア2b記録された情報を光パターンとして再生する。この光パターンは、光再構成型ゲートアレイ1に並んで設けられた再生光照射制御回路4に照射される。再生光照射制御回路4は、光再構成型ゲートアレイ1と同様に複数の受光素子を備えており、照射された光パターンに対応した電気信号が生成される。そして、再生光照射制御回路4は、この生成された電気信号に従って、各時間帯において光再構成型ゲートアレイ1の各々の区画に再生照明光の照射を行うか否かの制御を行う。
【0032】
図2は本発明の実施形態1に係る光再構成型ゲートアレイのデータ書込装置の光学系の構成を表す模式図である。本実施形態においては、ホログラムメモリ2としては透過型ホログラム(リップマンホログラム)メモリを使用した例を示す。尚、ホログラムメモリ2として反射型ホログラムメモリを使用する場合には、例えば、図13に示されたような構成を採ることができる。
【0033】
図2において、光再構成型ゲートアレイ1に対向して、補正マスク10、ホログラムメモリ2、及び再生光照射手段である面発光レーザ3’が順番に配設されている。面発光レーザ3’は、複数の区画3aに区切られており、各区画3aごとに照射角度及びオン・オフの制御が可能である。各区画3aに面発光レーザ3’から照射されるコヒーレントな再生照明光11は、各区画3aに対向するホログラムメモリ2内の各区画2aに照射される。
【0034】
ホログラムメモリ2内の各区画2aには、当該区画に対向する光再構成型ゲートアレイ1の区画に照射する再生光5を生成するためのマスクパターンが多重記録されている。再生照明光11の照射角を変更することにより、これらのマスクパターンの何れか一つを選択的に再生し、ホログラムメモリ2を透過した再生光5に、そのマスクパターンに対応した光パターンが形成される。
【0035】
再生光5は、補正マスク10を透過して光量補正が行われた後に、光再構成型ゲートアレイ1に照射される。ここで、光再構成型ゲートアレイ1上には、多数の受光素子が配列されているが、各受光素子の感度(光電変換効率)は、製造プロセス上の公差等により、光再構成型ゲートアレイ1内でばらつきが生じる。補正マスク10はこのような各受光素子の感度のばらつきを補正するために設けられたものであり、各受光素子の感度のばらつきに応じて各受光素子に照射される再生光の光量を調節することによって、各受光素子の感度が均一となるように補正する。
【0036】
補正マスク10としては、液晶パネル等の空間光変調素子やハーフトーン・マスク等が使用される。補正マスク10として空間光変調素子を使用する場合には、補正マスク10を通過して光再構成型ゲートアレイ1に照射されるホログラムからの再生光の強度を、各受光素子により検出して、この検出電圧に基づいて空間光変調素子の各座標における透過率を制御することにより光量補正を行うことができる。また、ハーフトーン・マスクを使用する場合には、あらかじめ光再構成型ゲートアレイ1内の各受光素子の感度を測定して、それらの感度に応じて受光素子の出力が均一となるように濃淡をつけたハーフトーン・マスクを作成する。そしてこのハーフトーン・マスクを補正マスク10として使用することにより、光再構成型ゲートアレイ1内の各受光素子の出力を均一化することができる。
【0037】
このように、光再構成型ゲートアレイ1内の各受光素子のばらつきに対して、電気回路的に補正を行うのではなく、補正マスク10により光学的な補正を行う構成を採ることにより、光電変換を行う受光部は単純な電荷蓄積型受光回路(Charge-Integration Photo circuit。以下、「CIP」という。)によって非常にコンパクトに構成することが可能となる。
【0038】
尚、面発光レーザ3’の座標による発光強度のばらつきに対する補正は、光フィードバック付きのVCSEL駆動回路(図示せず)を使用して行われる。すなわち、受光素子による再生光の検出強度の一部をVCSEL駆動回路にフィードバックすることによって、個々の面発光レーザ3’のばらつきに影響されない均一な再生照射光の供給が可能となる。
【0039】
図3は光再構成型ゲートアレイの単位回路ブロックの回路構成例を表す図である。本実施形態における光再構成型ゲートアレイ1の単位回路ブロックは、4つの論理ブロック(Logic Block)15、5つのスイッチング・マトリックス(SM : Switching Matrix)16、及び4つのI/Oブロック(IOB : I/O Block)17を備え、各々が8本の配線18により結合された構成からなる。
【0040】
論理ブロック15は、光再構成型のRAMにより構成されており、論理演算関数をルックアップテーブル(LUT)として記憶する。スイッチング・マトリックス16は、光再構成型のクロスバスイッチにより構成されており、各論理ブロック15及び各I/Oブロック17間の配線18の接続状態を切り換える。I/Oブロック17は、4つの外部からの入出力と配線領域内の8本の配線18とを結合する回路であり、これも結合状態を光により切り換えることが可能である。
【0041】
図4は図3の論理ブロックの回路構成を表す図である。論理ブロック15は、入力部に配設された4つのマルチプレクサ(MUX)20、4入力1出力のルックアップ・テーブル(LUT)21、Dフリップ・フロップ22、Dフリップ・フロップ22の出力の切換を行うマルチプレクサ23、マルチプレクサ23の出力ノードと8本の配線18との間に設けられた8つのスリー・ステート・バッファ(Tri-State Buffers)24、及びDフリップ・フロップ22のクリア(CLR)信号の切り替えを行うマルチプレクサ25を備えた構成からなる。また、論理ブロック15は、配線領域内の配線18とは、22本の入力と8本の出力とで接続されている。
【0042】
各マルチプレクサ20,23,25は光再構成ビット素子を備えており、光信号により選択状態の切り換えを行うことができる。
【0043】
ルックアップ・テーブル21は、16入力1出力のマルチプレクサ21aと、マルチプレクサ21aの各入力ノードに接続された16個の光再構成ビット素子21bとから構成されている。ルックアップ・テーブル21の状態は、この16個の光再構成ビット素子21bにより決定される。マルチプレクサ21aの選択入力ノードは、7入力1出力の4つのマルチプレクサ20を介して配線領域内の配線18と結合されている。各マルチプレクサ20の7つの入力ノードには、論理0、論理1、及び5本の配線領域内の配線18からの入力値が入力される。これら各マルチプレクサ20の接続状態は、3個の光再構成ビット素子によって決定される。
【0044】
マルチプレクサ21aの出力ノードは、Dフリップ・フロップ22に直結されている。Dフリップ・フロップ22は、マルチプレクサ21aの出力値をラッチする。また、Dフリップ・フロップ22の後段にある3入力1出力のマルチプレクサ23の入力ノードには、Dフリップ・フロップ22の出力、Dフリップ・フロップ22の反転出力、及びマルチプレクサ21aの出力が入力される。そして、マルチプレクサ23は、2個の光再構成ビット素子によって、選択状態が決定される。
【0045】
マルチプレクサ23の出力ノードは、8つのスリー・ステート・バッファ24を介して配線領域内の配線18に接続されている。各スリー・ステート・バッファ24は、1ビットの光再構成ビット素子により接続又は非接続が決定される。
【0046】
Dフリップ・フロップ22のクリア(CLR)ノードに接続されたマルチプレクサ25は、論理0、論理1、及び配線領域内の配線18からの2ビットの入力が、2個の光再構成ビット素子により選択できる構成とされている。これにより、Dフリップ・フロップ22は、光からも電気回路からも初期化することができる。尚、電源起動時には、このマルチプレクサ25の出力が0となることで、Dフリップ・フロップ22が強制的にリセットされる。
【0047】
図5は図3のスイッチング・マトリックスの回路構成を表す図である。スイッチング・マトリックス16は、図3に示すように、縦横に引かれた各8本の配線18の組の交点に設けられたクロスバスイッチであり、それぞれ垂直に交差する配線同士を結合する役割を有する。1つのスイッチング・マトリックス16には、8本の配線の交点に設けられた8個の4方向スイッチ30が用いられている。各4方向スイッチ30は、既存のFPGAと同様に、6個のトランスミッション・ゲート31を有している。各トランスミッション・ゲート31は、1ビットの光再構成ビット素子32を有しており、光信号によって光再構成ビット素子32を切り換えることにより、オン・オフ制御を行うことができる。
【0048】
図6は図3のI/Oブロックの1入力分の回路構成図である。I/Oブロック17は、図3に示すように、光再構成型ゲートアレイの単位回路ブロックの中央部にあるスイッチング・マトリックス16以外の4つのスイッチング・マトリックス16のそれぞれの一端に接続されている。I/Oブロック17は、4つの単位回路ブロック外部からの入出力と、配線領域内の8本の配線18とを結合する役割を有する。従って、I/Oブロック17は、図6に示した1入力分の回路構成を4組有する構成からなる。
【0049】
図6において、I/Oブロック17の配線領域への入力回路は、入力ノードがI/Oブロックパッド34に接続され出力ノードが配線領域内の8本の配線18の何れかに接続された8個のスリー・ステート・バッファ35から構成されている。各スリー・ステート・バッファ35は、それぞれ1ビットの光再構成ビット素子35aを備え、光入力によるオン・オフ制御が可能である。
【0050】
また、I/Oブロック17の配線領域からI/Oブロックパッド34への出力回路は、2つのマルチプレクサ36,37、及び1個のスリー・ステート・バッファ38により構成されている。マルチプレクサ36は、4入力1出力マルチプレクサであり、入力ノードには配線領域内の2本の配線の信号、論理0、及び論理1が入力される。マルチプレクサ36は2ビットの光再構成ビット素子を備えており、2ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ36の出力ノードは、スリー・ステート・バッファ38の入力ノードに接続され、スリー・ステート・バッファ38の出力ノードはI/Oブロックパッド34に接続されている。
【0051】
また、マルチプレクサ37は、4入力1出力マルチプレクサであり、入力ノードには配線領域内の1本の配線の正論理信号及びその負論理信号、論理0、並びに論理1が入力される。マルチプレクサ37は2ビットの光再構成ビット素子を備えており、2ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ37の出力ノードは、スリー・ステート・バッファ38のイネーブル入力ノードに接続されている。電源起動時には、スリー・ステート・バッファ38のイネーブル入力ノードには論理0が出力され、総てのI/Oブロックパッド34はハイ・インピーダンスとなる。



【0052】
図7はnビットの光再構成ビット素子の回路構成を表す図である。光再構成ビット素子は、1個のCIP41と1個のリセット付きT-FF(Toggle Flip-Flop)から構成された1ビットの光再構成ビット素子43がn個並列接続された構成からなる。CIP41は、ソースが電源に、ゲートがリフレッシュ入力(REFRESH)に接続されたpMOSFET41aと、アノードが接地されカソードがpMOSFET41aのドレインに接続された受光素子であるフォト・ダイオード(Photodiode。以下、「PD」という。)41bからなる。PD41bのカソードとpMOSFET41aのドレインの共通ノードであるトリガ入力ノード41cの負論理が、T-FF42のトリガ入力Tに接続されている。
【0053】
T-FF42は、トリガ入力Tの立ち上がりエッジにおいて、出力Qの論理値を反転させる。このT-FF42の出力Qは、1ビットの光再構成ビット素子43の出力値CSとして出力される。
【0054】
1ビットの光再構成ビット素子は、次のような動作を行う。まず、リフレッシュ入力(REFRESH)をアサートし(Lレベルとし)、pMOSFET41aをON状態として、PD41bを電源電圧Vccで充電する。これにより、トリガ入力ノード41cは、論理1の電圧(Vcc)となり、T-FF42のトリガ入力Tには論理0が入力される。次に、リフレッシュ入力(REFRESH)をネゲートし(Hレベルとし)て、pMOSFET41aをOFF状態とする。そして、ホログラムメモリ2からの再生光がPD41bに照射された場合には、PD41bは放電し、一定時間後にはトリガ入力ノード41cは論理0の電圧(接地電圧)となり、T-FF42のトリガ入力Tには論理1が入力される。従って、再生光がPD41bに照射されてから一定時間経過後にクロックを立ち上げると、T-FF42は、出力Qの論理レベルを反転する。一方、再生光がPD41bに照射されなかった場合には、クロックが立ち上がってもT-FF42は前状態を保持する。
【0055】
このように、クロックの立ち上がりにおいて論理演算回路の構成情報が瞬時に切り替わることから、ダイナミックな再構成を利用した同期回路の実装が可能となる。
【0056】
図8は図7における1ビットの光再構成ビット素子のトランジスタレベルの回路構成を表す図である。図8中の小さいインバータ記号は、ウイークタイプを示している。図8の回路では、PD41bの出力アンプやT-FF42の反転フィードバックに用いる排他論理和を1個のMOSトランジスタ42aと1個のインバータ42bにより実現し、また、リセット機能をマスターからスレーブへの書き込みが行われていないときに限定してアクティブにできる仕様としたことでリセット機能を1個のMOSトランジスタ42cで実現することにより、回路規模を圧縮している。その結果、1ビットの光再構成ビット素子43を17個のトランジスタにより構成することができる。
【0057】
以上のように構成された本実施形態に係る光再構成型ゲートアレイのデータ書込装置において、以下その全体動作を説明する。
【0058】
図9は本発明の実施形態1に係る光再構成型ゲートアレイのデータ書込方法を表すフローチャートである。まず、最初に、再生光照射制御回路4は、各区画の面発光レーザ3’による再生照明光の照射角度を設定する(S1)。そして、ホログラムメモリ2の全エリア(照射情報記録エリア2bを含む。)に対して再生照明光を照射する(S2)。これにより、ホログラムメモリ2に記録された光パターンが再生光として光再構成型ゲートアレイ1及び再生光照射制御回路4に照射される。光再構成型ゲートアレイ1は、再生光が照射されると、その光パターンに従って、論理演算回路の再構成を行い、初期論理演算回路が構成される(S3)。
【0059】
また、このとき、再生光照射制御回路4は、照射情報記録エリア2bからの再生光によって読み出される情報に基づき、次回の再生光の照射により論理演算回路を再構成する光再構成型ゲートアレイ1内の区画(以下、「再構成区画」という。)を決定する(S4)。そして、再生光照射制御回路4は、各再構成区画に照射する再生照明光の照射角を決定する(S5)。そして、一定クロック数の経過後に、再生光照射制御回路4は、面発光レーザ3’により、各再構成区画及び照射情報記録エリア2bに対して所定の角度で再生照明光の照射を行う(S6)。これにより、ホログラムメモリ2に記録された光パターンが再生光として光再構成型ゲートアレイ1の再構成区画及び再生光照射制御回路4に照射される。光再構成型ゲートアレイ1は、再生光が照射された区画において、再生光の光パターンに従って、論理演算回路の再構成を行い、その区画における論理演算回路が再構成される(S7)。以下は、S4~S7の動作が繰り返される。
【0060】
最後に、上記のように部分再構成を繰り返し行う方法と、光再構成型ゲートアレイ1の全エリアで繰り返し再構成を行う方法とで、ホログラムメモリ2の使用効率についての比較評価を行う。尚、以下の評価では、光再構成型ゲートアレイ1は、各区画単位で任意の機能が実装されるものとする。
【0061】
以下で、平均生存クロック数kとは、ある区画に対してある論理回路が設定された後に、その論理回路が他の論理回路に交代されるまでのクロック数の平均値をいうものとする。また、光再構成型ゲートアレイ1全体の構成ビット数をN、光再構成型ゲートアレイ1内の区画数を2とする。このとき、光再構成型ゲートアレイ1全体の論理回路の構成パターンの数は2である。従って、各区画内における論理回路の構成パターンの数は2N-Mである。
【0062】
ある時刻において、各区画内の論理回路が再構成される確率をP、再構成されない確率をPとする。
【0063】
【数1】
JP0004452821B2_000002t.gif

【0064】
各時刻において、一つの区画内の論理回路の交代が行われない確率PB0及び交代が行われる確率PA0は、平均生存クロック数kから(数2)、(数3)のように算出される。
【0065】
【数2】
JP0004452821B2_000003t.gif

【0066】
【数3】
JP0004452821B2_000004t.gif

【0067】
一方、論理回路が交代された結果、交代後の論理回路が交代前の論理回路と同一の構成となる場合もあり得る。この場合、区画内の論理回路の再構成は行われない。従って、交代の前後で論理回路の構成が同一となる場合も考慮すると、各時刻において論理回路の再構成が行われない確率Pは(数4)により算出される。
【0068】
【数4】
JP0004452821B2_000005t.gif

【0069】
故に、1クロックあたりの全エリアの平均書き換えビット数Eは、(数5)により算出される。
【0070】
【数5】
JP0004452821B2_000006t.gif
ここで、右辺第2項の2は、再構成を行うか否かを決定するために必要とされるビット(照射情報記録エリア2b内のビット)を意味する。
【0071】
一方、光再構成型ゲートアレイ1を区画に分割せず、光再構成型ゲートアレイ1の全エリアで繰り返し再構成を行う方法では、総ての区画において論理演算回路の再構成が行われない場合にのみ、全エリアの論理回路の再構成が不要となる。従って、各時刻において論理演算回路の再構成が行われない確率Pは、(数6)により表される。
【0072】
【数6】
JP0004452821B2_000007t.gif

【0073】
故に、1クロックあたりの全エリアの平均書き換えビット数Eは、(数7)により算出される。
【0074】
【数7】
JP0004452821B2_000008t.gif
ここで、右辺第2項の1は、再構成を行うか否かを決定するために必要とされるビットを意味する。
【0075】
ホログラムメモリ2の利用効率を、全エリアを毎回再構成する方式における1クロックあたりの全エリアの平均書き換えビット数Eに対する、各区画ごとに部分的に再構成する方式における1クロックあたりの全エリアの平均書き換えビット数Eの比E/Eにより定義する。(数5)、(数7)より、ホログラムメモリ2の利用効率は(数8)のように表される。
【0076】
【数8】
JP0004452821B2_000009t.gif

【0077】
図10はN=16の場合における平均生存クロック数kに対するホログラムメモリ2の利用効率の関係を表す図である。図10から分かるように、kが10以下の場合でも、本発明に係る部分再構成を繰り返し行う方法によれば、従来の光再構成型ゲートアレイ1の全エリアで繰り返し再構成を行う方法に比べて数倍のホログラムメモリ2の利用効率の改善が見込まれることが確認される。
【図面の簡単な説明】
【0078】
【図1】本発明の実施形態1に係る光再構成型ゲートアレイのデータ書込装置の全体構成を表す模式図である
【図2】本発明の実施形態1に係る光再構成型ゲートアレイのデータ書込装置の光学系の構成を表す模式図である。
【図3】光再構成型ゲートアレイの単位回路ブロックの回路構成例を表す図である。
【図4】図3の論理ブロックの回路構成を表す図である。
【図5】図3のスイッチング・マトリックスの回路構成を表す図である。
【図6】図3のI/Oブロックの1入力分の回路構成図である。
【図7】nビットの光再構成ビット素子の回路構成を表す図である。
【図8】図7における1ビットの光再構成ビット素子のトランジスタレベルの回路構成を表す図である。
【図9】本発明の実施形態1に係る光再構成型ゲートアレイのデータ書込方法を表すフローチャートである。
【図10】N=16の場合における平均生存クロック数kに対するホログラムメモリの利用効率の関係を表す図である。
【図11】従来の光再構成型ゲートアレイのデータ書込装置の全体構成を表す模式図である。
【図12】論理関数ゲートの構成を表す模式図である。
【図13】非特許文献1,3,4に記載の光再構成型ゲートアレイのデータ書込装置の断面図である。
【符号の説明】
【0079】
1 光再構成型ゲートアレイ
2 ホログラムメモリ
2a 区画
2b 照射情報記録エリア
3 再生光照射手段
3’ 面発光レーザ
3a 区画
4 再生光照射制御回路
5 再生光
10 補正マスク
11 再生照明光
15 論理ブロック
16 スイッチング・マトリックス
17 I/Oブロック
18 配線
20,21a,23,25 マルチプレクサ
21 ルックアップ・テーブル
21b 光再構成ビット素子
22 Dフリップ・フロップ
24 スリー・ステート・バッファ
30 4方向スイッチ
31 トランスミッション・ゲート
32 光再構成ビット素子
34 I/Oブロックパッド
35 スリー・ステート・バッファ
35a 光再構成ビット素子
36,37 マルチプレクサ
38 スリー・ステート・バッファ
41 CIP(電荷蓄積型受光回路)
41a pMOSFET
41b PD(フォト・ダイオード)
41c トリガ入力ノード
42 T-FF(トグル・フリップ・フロップ)
42a,42c MOSトランジスタ
42b インバータ
43 光再構成ビット素子
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12