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明細書 :ネットワークシステムおよびネットワークシステムにおける電源制御方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5294449号 (P5294449)
公開番号 特開2010-020598 (P2010-020598A)
登録日 平成25年6月21日(2013.6.21)
発行日 平成25年9月18日(2013.9.18)
公開日 平成22年1月28日(2010.1.28)
発明の名称または考案の名称 ネットワークシステムおよびネットワークシステムにおける電源制御方法
国際特許分類 G06F  15/82        (2006.01)
G06F   1/32        (2006.01)
FI G06F 15/82 630Z
G06F 1/00 332B
請求項の数または発明の数 6
全頁数 14
出願番号 特願2008-181408 (P2008-181408)
出願日 平成20年7月11日(2008.7.11)
審査請求日 平成23年7月11日(2011.7.11)
特許権者または実用新案権者 【識別番号】504171134
【氏名又は名称】国立大学法人 筑波大学
【識別番号】509093026
【氏名又は名称】公立大学法人高知工科大学
【識別番号】000125369
【氏名又は名称】学校法人東海大学
発明者または考案者 【氏名】西川 博昭
【氏名】岩田 誠
【氏名】石井 啓之
個別代理人の代理人 【識別番号】100137752、【弁理士】、【氏名又は名称】亀井 岳行
審査官 【審査官】田中 幸雄
参考文献・文献 特開2005-310100(JP,A)
特開平06-295243(JP,A)
国際公開第2007/089014(WO,A1)
福本昌弘ほか,サラウンディング・コンピューティング技術による情報転送・再現システム,電子情報通信学会技術研究報告,日本,社団法人電子情報通信学会,2008年 1月17日,Vol.107 No.449,69-72頁
調査した分野 G06F 15/82
G06F 1/32
特許請求の範囲 【請求項1】
処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
前記発火制御部およびデータ処理部により構成された複数のパイプラインステージであって、受信したパケットを保持するデータラッチと、データラッチから送信されたパケットを処理する論理回路とを有する前記各パイプラインステージと、
各パイプラインステージに設けられ且つパケットの流れの上流側および下流側のパイプラインステージの状態に応じてパケットの転送を制御するデータ転送制御回路であって、前記各パイプラインステージに対して駆動電力を供給する電源供給線に設けられて前記電源供給線による駆動電力供給及び供給停止の切り替えを行う切り替え素子に対して、前記下流側のパイプラインステージに電源が必要ない場合に、前記切り替え素子を制御して下流側のパイプラインステージへの駆動電力供給を停止する前記データ転送制御回路であって、下流側のパイプラインステージの論理回路で処理が行われる場合に前記切り替え素子を制御して下流側のパイプラインステージに対して駆動電力を供給すると共に、下流側のパイプラインステージの論理回路で処理が行われておらず且つデータラッチでデータが保持されている場合に前記切り替え素子を制御して下流側のパイプラインステージに対して前記駆動電力よりも小さいデータ保持用電力を供給する前記データ転送制御回路と、
を有する端末相互間の自律分散型通信を介して情報が送受信されることを特徴とするネットワークシステム。
【請求項2】
前記論理回路における処理負荷に基づいて、前記駆動電力の電圧を変化させることにより、前記論理回路の処理速度と消費電力を変化させることを特徴とする請求項1に記載のネットワークシステム。
【請求項3】
前記パイプラインステージがCMOS回路で構成されており、前記論理回路における処理負荷に基づいて、前記駆動電力の電圧と、パイプラインステージを構成するCMOSトランジスタの基板バイアス電圧を変化させることにより、前記論理回路の処理速度と消費電力を変化させることを特徴とする請求項1または2に記載のネットワークシステム。
【請求項4】
端末間の通信を無線通信で行うことを特徴とする請求項1ないしのいずれかに記載のネットワークシステム。
【請求項5】
処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
前記発火制御部およびデータ処理部により構成された複数のパイプラインステージであって、受信したパケットを保持するデータラッチと、データラッチから送信されたパケットを処理する論理回路とを有する前記各パイプラインステージと、
を有する端末相互間の自律分散型通信を介して情報が送受信されることを特徴とするネットワークシステムにおける電源制御方法であって、
各パイプラインステージの状態に基づいて、各パイプラインステージに電源が必要ない場合に、パイプラインステージへの電源供給を停止すると共に、下流側のパイプラインステージの論理回路で処理が行われる場合に下流側のパイプラインステージに対して駆動電力を供給すると共に、下流側のパイプラインステージの論理回路で処理が行われておらず且つデータラッチでデータが保持されている場合に下流側のパイプラインステージに対して前記駆動電力よりも小さいデータ保持用電力を供給することを特徴とするネットワークシステムにおける電源制御方法。
【請求項6】
記論理回路における処理負荷に応じて前記パイプラインステージに供給する駆動電力の電圧を変化させることを特徴とする請求項5に記載のネットワークシステムにおける電源制御方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、データ駆動型プロセッサを使用したネットワークシステムおよび前記ネットワークシステムにおける電源制御方式に関し、特に、低消費電力化されたネットワークおよびネットワークシステムにおける電源制御方式に関する。
【背景技術】
【0002】
従来の計算機において、高速で並列処理が可能なデータ駆動型プロセッサの開発が行われている。前記データ駆動型プロセッサ(Data-Driven Processor)は、プログラム中のすべての命令について、必要な入力データがすべて揃った時点で実行可能とするデータ駆動原理に基づいて、作成されている。
このようなデータ駆動原理を使用した技術として、下記の特許文献1,2記載の技術が従来公知である。
【0003】
特許文献1(特開2004-13602号公報)には、データ駆動プロセッサが複数のプロセッシングエレメント(PE)を有し、各プロセッシングエレメント(PE)にデータが分割されたパケットが入力される構成が記載されている。特許文献1記載の構成では、プロセッシングエレメント(PE)が、発火制御部(FC)、関数処理部(FP)、プログラム記憶部(PS)等を有し、入力されてくるパケットに基づいて発火制御部(FC:Firing Control)において全てのパケットを受信してデータが揃ったか否か判別される。そして、全てのパケットが揃うと発火条件が成立したとして、発火制御部(FC)から関数処理部(FP:Functional Processor)にパケットが送信されて演算が行われ、その結果がプログラム記憶部(PS:Program Storage)に送信される。プログラム記憶部(PS)は、送信されたデータと、命令メモリ(IM)に指定された新たな命令とに応じて、新たな命令に応じたパケットを生成し、指定された宛先である別のプロセッシングエレメント(PE)に、パケット送信する。
【0004】
また、特許文献1には、各プロセッシングエレメント(PE)が、自己同期式エラスティックパイプラインによるスーパーパイプライン構造を有することが記載されている。すなわち、プロセッシングエレメント(PE)内の発火制御部(FC)、関数処理部(FP)、プログラム記憶部(PS)等の各機能ブロックが、複数のパイプラインステージで構成されている。そして、各パイプラインステージが、パケットを保持するデータラッチ(DL:Data Latch)、保持されたパケットを処理する論理回路(LC:Logic Circuit)、及び、データラッチへの同期信号(クロック信号、トリガー信号)を供給する自己同期式転送制御機構(STCM:Self-timed Transfer Control Mechanism)とを備えている。そして、各パイプラインステージにおいて、パケットの流れの上流側および下流側のパイプラインステージの状態(データが空、または、データ処理中)に応じて、自律的にパケットの転送タイミングが決定されている。
【0005】
特許文献2(特開2005-108086号公報)には、データ駆動型プロセッサに関する技術が記載されている。特許文献2記載の発明では、第1スイッチ(SW1)で接続された各プロセッシングエレメント(PE)において、データ依存関係に基づいて命令が発行されて並列処理されるデータ駆動パケットと、プログラムカウンタに基づいて逐次的に命令発行されて逐次処理される制御駆動パケットとが同一のパイプライン上で処理可能構成が記載されている。
【0006】
特許文献2記載の各プロセッシングエレメント(PE)は、入力パケットに基づいて命令をフェッチする命令フェッチ部(IF:Instruction Fetch)と、命令フェッチ部(IF)でフェッチされて発行された命令をデコードする命令デコード部(ID:Instruction Decode)と、命令デコード部(ID)から出力された命令を分岐させる第2スイッチ(SW2)と、第2スイッチ(SW2)から送信されたパケットに基づいて発火条件を判別する発火制御部(FC)と、発火条件が成立した場合に発火制御部(FC)から送信されたパケットに基づいて命令を実行(数値の計算や、メモリの読み書き、アドレス・分岐先の計算等)する実行ユニット(EX:Execution)と、実行ユニット(EX)で処理された命令が分岐の計算等の制御駆動命令である場合にレジスター(REG)への書き込みを実行するライトバック部(WB:Write Back)と、を有している。
【0007】

【特許文献1】特開2004-13602号公報(「0019」~「0035」)
【特許文献2】特開2005-108086号公報(「0025」~「0057」)
【発明の開示】
【発明が解決しようとする課題】
【0008】
前記特許文献1,2記載の発明や、従来の他の発明では、情報処理を高速化することに注視して研究、開発が行われているが、低消費電力化の観点に基づいての研究、開発は不十分な状況にある。インターネットは、現在、我が国の総発電量の5%程度を消費しているが、情報流通環境におけるトラフィック(ネットワーク上を移動するデータ量)の増加がこのまま続くと、数年後には、20%を超えるものと予想されている。
【0009】
特に、端末相互間の自律分散型通信(いわゆる、アドホックネットワーク)を介して情報が伝送されるネットワークにおいては、端末は他の端末からパケットを受信したとき、あるいは自らがパケットを送信するときにだけ動作すれば良い。そのため、従来は、端末に搭載されたプロセッサに低消費電力の待機状態を設け、パケットの送受信を行なわないときは待機状態とし、さらに、使用されない回路ブロックへの電源供給を停止することで消費電力の低減を図っていた。しかし、待機状態から動作状態への復帰は割り込み処理で行なうため、復帰のためのオーバーヘッドが発生し、待機状態と動作状態の切替が頻発する場合、消費電力低減の効果が限られていた。
【0010】
本発明は前記事情に鑑み、情報流通環境を低消費電力化することを技術的課題とする。
【課題を解決するための手段】
【0011】
前記技術的課題を解決するために請求項1記載の発明のネットワークシステムは、
処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
前記発火制御部およびデータ処理部により構成された複数のパイプラインステージであって、受信したパケットを保持するデータラッチと、データラッチから送信されたパケットを処理する論理回路とを有する前記各パイプラインステージと、
各パイプラインステージに設けられ且つパケットの流れの上流側および下流側のパイプラインステージの状態に応じてパケットの転送を制御するデータ転送制御回路であって、前記各パイプラインステージに対して駆動電力を供給する電源供給線に設けられて前記電源供給線による駆動電力供給及び供給停止の切り替えを行う切り替え素子に対して、前記下流側のパイプラインステージに電源が必要ない場合に、前記切り替え素子を制御して下流側のパイプラインステージへの駆動電力供給を停止する前記データ転送制御回路であって、下流側のパイプラインステージの論理回路で処理が行われる場合に前記切り替え素子を制御して下流側のパイプラインステージに対して駆動電力を供給すると共に、下流側のパイプラインステージの論理回路で処理が行われておらず且つデータラッチでデータが保持されている場合に前記切り替え素子を制御して下流側のパイプラインステージに対して前記駆動電力よりも小さいデータ保持用電力を供給する前記データ転送制御回路と、
を有する端末相互間の自律分散型通信を介して情報が送受信されることを特徴とする。
【0013】
請求項2に記載の発明は、請求項1に記載のネットワークシステムにおいて、
前記論理回路における処理負荷に基づいて、前記駆動電力の電圧を変化させることにより、前記論理回路の処理速度と消費電力を変化させることを特徴とする。
【0014】
請求項3に記載の発明は、請求項1または2に記載のネットワークシステムにおいて、
前記パイプラインステージがCMOS回路で構成され、前記論理回路における処理負荷に基づいて、前記駆動電力の電圧および前記パイプラインステージを構成するCMOSトランジスタの基板バイアス電圧を変化させることにより、前記論理回路の処理速度と消費電力を変化させることを特徴とする。
【0015】
請求項4に記載の発明は、請求項1ないしのいずれかに記載のネットワークシステムにおいて、
端末間の通信を無線通信で行うことを特徴とする。
【0016】
前記技術的課題を解決するために請求項5に記載の発明のネットワークシステムにおける電源制御方法は、
処理されるデータが分割されたパケットが全て受信されたか否かを判別することにより発火条件が成立したか否かを判別する発火制御部と、前記発火条件が成立した場合に前記発火制御部から送信されたデータに応じた処理を実行するデータ処理部と、を少なくとも有するデータ駆動型プロセッサと、
前記発火制御部およびデータ処理部により構成された複数のパイプラインステージであって、受信したパケットを保持するデータラッチと、データラッチから送信されたパケットを処理する論理回路とを有する前記各パイプラインステージと、
を有する端末相互間の自律分散型通信を介して情報が送受信されることを特徴とするネットワークシステムにおける電源制御方法であって、
各パイプラインステージの状態に基づいて、各パイプラインステージに電源が必要ない場合に、パイプラインステージへの電源供給を停止すると共に、下流側のパイプラインステージの論理回路で処理が行われる場合に下流側のパイプラインステージに対して駆動電力を供給すると共に、下流側のパイプラインステージの論理回路で処理が行われておらず且つデータラッチでデータが保持されている場合に下流側のパイプラインステージに対して前記駆動電力よりも小さいデータ保持用電力を供給することを特徴とする。
【0017】
請求項6に記載の発明は、請求項5に記載のネットワークシステムにおける電源制御方法において、
記論理回路における処理負荷に応じて前記パイプラインステージに供給する駆動電力の電圧を変化させることを特徴とする。
【発明の効果】
【0018】
請求項1またはに記載の発明によれば、情報流通環境を低消費電力化することができる。また、請求項1または5に記載の発明によれば、データを保持するだけの場合に、必要最低限の電力供給とすることができ、さらに低消費電力化することができる。
請求項2、3、6に記載の発明によれば、処理負荷に応じて最適な電力を供給することができ、さらに低消費電力化することができる。
請求項に記載の発明によれば、自律分散型の無線通信において、低消費電力化することができる。
【発明を実施するための最良の形態】
【0019】
次に図面を参照しながら、本発明の実施の形態の具体例(実施例)を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。
【実施例1】
【0020】
図1は本発明のネットワークシステムの実施例1の全体説明図である。
図1において、本発明の実施例1の超低消費電力化ネットワークシステムSは、複数の端末T1~T4を有する。実施例1の超低消費電力ネットワークシステムSは、端末T1~T4の無線通信により形成される自律分散型通信網、いわゆる、アドホックネットワーク(Ad hoc Network)Nにより構成されており、データの一例としての音声データや動画データがストリーミング配信可能である。また、実施例1の各端末T1~T4は、アドホックネットワーク通信機能を有する情報処理装置(いわゆるPC:パーソナルコンピュータ、ノート型PCまたはデスクトップ型PC)や、携帯型情報端末(いわゆるPDA:Personal Digital Assistant)、携帯型音楽再生装置等により構成することが可能である。
【0021】
実施例1の各端末T1~T4は、他の端末T1~T4から送信されて受信したデータを処理するデータ処理チップ1を有する。前記データ処理チップ1は、複数のデータ駆動型プロセッサ2と、各データ駆動型プロセッサ2どうしを電気的に接続する配線3とを有するチップマルチプロセッサにより構成されている。
【0022】
図2は実施例1のデータ駆動型プロセッサの機能ブロック図である。
図2において、前記データ駆動型プロセッサ2は、複数のプロセッシングエレメント6と、各プロセッシングエレメントどうしを接続して情報の送受信を行う内部接続ネットワーク7(Inter-Connection Network)を有する。各プロセッシングエレメント6は、例えば、前記特許文献1に記載の発火制御部(FC)や、関数処理部(FP)を含むデータ処理部の一例としての算術論理部(ALU:Arithmetic Logic Unit)、プログラム記憶部(PS)を有するデータ駆動型のプロセッシングエレメントや、前記特許文献2記載の命令フェッチ部(IF)、命令デコード部(ID)、命令実行部(EX)を含む算術論理部(ALU)、ライトバック部(WB)、スーパースカラプロセッサで使用される予約ステーション(RS:Reservation Station)等を有するスーパースカラ型のプロセッシングエレメントを使用可能である。なお、各部の説明は、前述の従来技術の説明において説明し、また、特許文献1,2に開示されているため、詳細な説明は省略する。
【0023】
図3は実施例1の低消費電力型の自己同期式エラスティックパイプラインの説明図である。
図3において、実施例1のプロセッシングエレメント6は、自己同期式のエラスティックパイプラインによるスーパーパイプライン構造を有している。実施例1のプロセッシングエレメント6は、少なくとも発火制御部FCや算術論理部ALUを有し、実装されている場合には、プログラム記憶部PSや命令フェッチ部IF、命令デコードID、ライトバック部WB等のパイプラインステージ11を有する。
【0024】
図3において、各パイプラインステージ11は、パケットの流れに沿って上流側のパイプラインステージ11から送信されたパケットに基づいて各パイプラインステージ11の処理を実行する論理回路(LC:Logic Circuit)12と、論理回路12に接続され且つ論理回路で処理されたパケットを保持するデータラッチ(DL:Data Latch)13と、データラッチ13へ同期信号(クロック信号、トリガー信号)を供給する自己同期式転送制御機構(STCM:Self-timed Transfer Control Mechanism)14とを有する。
【0025】
前記論理回路12およびデータラッチ13には、駆動用の電源電圧を供給する電源供給線16が接続されている。前記電源供給線16は、論理回路12で処理を実行する際に必要な駆動電圧(正電圧、ドレイン電圧、駆動電力)Vddを供給する駆動電圧線16aと、論理回路12で処理を実行せず且つデータラッチ13でパケットデータを保持するのに十分で駆動電圧Vddよりも低い電圧である最低電圧(最低電力、データ保持用電力)Vminを供給する最低電圧線16bと、負電圧(ソース電圧、基準電圧、例えば接地:アース)Vssを供給する負電圧線16cとを有し、各電圧線16a~16cには、各パイプラインステージ11毎に、電圧供給の接続、切り離しを切り替える切り替え素子の一例としてのパワーゲーティング(PG)16dが設けられている。すなわち、前記パワーゲーティング16dを制御することで、各論理回路12およびデータラッチ13に駆動電圧Vddや最低電圧Vminを供給したり、電圧供給をオフにすることができる。
【0026】
前記電源供給線16には、電源回路17が接続されており、前記各電圧Vdd,Vmin,Vssを供給する。なお、前記電源回路17には、電圧制御回路18が接続されており、駆動電圧Vddは、電圧制御回路18により可変の電圧値に制御可能である。前記電圧制御回路18は、データ駆動型プロセッサ2のI/Oを通過する入力パケットに基づいて、通過するパケット量の予測を行い、予測された総パケット量の処理を行うために必要な電圧に応じた値に制御できる。前記通過するパケット量の予測は、例えば、I/Oを通過するパケットのヘッダー情報に含まれる総データ量に関する情報に基づいて、今後通過する総パケット量を判別し、処理に必要な負荷を、予め実験等により求められて設定されたテーブル等に基づいて判別、予測することが可能である。よって、前記電圧制御回路18により、負荷に応じて無駄の少ない駆動電圧Vddを供給でき、不要で過大な電圧が供給されることが低減できる。
【0027】
実施例1の自己同期式転送制御機構14は、各データラッチ13に対応して設けられたデータ転送制御回路の一例としてのC素子(Coincidence Element)14aと、各論理回路12におけるパケット処理時間を保証する遅延素子(Delay Element)14bとを有する。
前記C素子14aには、上流側のパイプラインステージ11からパケットを送信する際に上流側のC素子14aから送信される転送要求信号(Send-in信号)と、下流側のC素子14aから送信される転送許可信号(Ack-in信号:Acknowledgement-in)とが入力され、入力されたSend-in信号とAck-in信号に対応して、上流側のC素子14aに対して転送許可信号(Ack-out信号)と、下流側のC素子14aに対して転送要求信号(Send-out信号)とが出力される。すなわち、前記C素子14aは、転送要求信号と転送許可信号とのハンドシェークを行う素子である。
そして、前記各C素子14aのSend-outには、遅延素子14bが接続されている。また、各C素子14aは、下流側のパイプラインステージ11の各パワーゲーティング16dに接続されている。
【0028】
前記Send信号には、転送待機(実施例1では「0」に設定)と、転送要求(実施例1では「1」に設定)があり、Ack信号には、転送許可(実施例1では「1」に設定)と、転送禁止(実施例1では「0」に設定)とがある。
以下、理解の容易のために、パケットの流れに沿って連続する3つのパイプラインステージ11について、上流側のパイプラインステージ11を上流側パイプラインステージ11a、中流のパイプラインステージ11を中流側パイプラインステージ11b、下流側のパイプラインステージ11を下流側パイプラインステージ11cと呼ぶものとする。
【0029】
実施例1では、Send信号およびAck信号の初期値は、Send信号が全て転送待機、Ack信号が全て転送許可に設定されている。この状態では、各パイプラインステージ11a~11cでは、各C素子14aに対応するデータラッチ13にデータが無く、上流側のパイプラインステージ11から送信されるパケットも無い状態であり、その下流側のパイプラインステージ11で処理中や保持されているパケットもないため、下流側の論理回路12およびデータラッチ13には、電圧を供給する必要が無い。したがって、各C素子14aから、その下流側のパイプラインステージ11の各パワーゲーティングPGに電圧の切り離し信号が出力され、電圧供給が停止される。
【0030】
初期状態から、上流側パイプラインステージ11aのC素子14aにパケットが入力されると、中流側パイプラインステージ11bのC素子14aに入力されるSend-in信号が「0」から「1」に変わる。これに対応して、Ack-out信号は、「1」から「0」に変わって、上流側から次のパケットの入力を信号を禁止すると共に、Send-out信号が「0」から「1」に変わって、下流側パイプラインステージ11cに対してパケットの転送要求を行う。このとき、下流側パイプラインステージ11cでは次に論理回路12で処理が実行されるため、下流側パイプラインステージ11cに対して駆動電圧Vddが供給されるように、中流側パイプラインステージ11bのC素子14aからパワーゲーティング16dに制御信号が出力される。
【0031】
次に、各論理回路12で処理が実行される時間が経過すると、遅延回路14bの機能により、Send-out信号が「1」から「0」に変わって、転送待機状態に変わる。上流側パイプラインステージ11aのSend-out信号、すなわち、中流側パイプラインステージ11bのSend-in信号が、転送待機状態に戻ると、中流側パイプラインステージ11bのAck-out信号が「0」から「1」に変わり、転送許可状態に戻り、初期状態に戻る。
【0032】
ここで下流側パイプラインステージ11cの処理時間が長かったり、パイプラインステージ11においてパケットを保持していない場合に、何らかの状態を保持する必要がある場合がある。例えば、発火制御部(FC)で待ち合わせパケットを保持する場合や、プロトコル処理等で有限状態機械(FSM:Finite State Machine、または有限オートマトン、FA:Finite Automaton)の状態を保持する場合等がある。これらの要因により、中流側パイプラインステージ11bから下流側パイプラインステージ11cにパケットの送信が禁止されて中流側のデータラッチ13にデータが保持された状態となることがある。
【0033】
この状態では、上流側パイプラインステージ11aのC素子において、Send-out信号が転送待機状態であり、且つ、Ack-in信号が転送禁止状態になることがある。この時、中流側パイプラインステージ11bでは、論理回路12では処理が終了しており、データラッチ13でデータが保持されているだけの状態であるため、上流側パイプラインステージ11aのC素子14aは、中流側パイプラインステージ11bに最低電圧Vminが供給されるようにパワーゲーティング16dに制御信号を出力する。
【0034】
なお、実施例1の超低消費電力化ネットワークシステムSでは、前記プロセッシングエレメント6間を接続する内部接続ネットワーク7は、各プロセッシングエレメント6から出力されたパケットに基づいて次に処理が行われるプロセッシングエレメント6を判別し、パケットの流れを制御する分岐部を有するルータ(Router)により構成されている。この内部接続ネットワーク7も、C素子を有し、分岐部への電源供給をパワーゲーティングで制御する超低消費電力型の自己同期式エラスティックパイプラインにより構成されている。
【0035】
(実施例1の作用)
前記構成を備えた実施例1の超低消費電力化ネットワークシステムSでは、アドホックネットワークNが採用されており、サーバーやアクセスポイント等の大規模で常時電力を消費して、消費電力が多くなるインフラストラクチャーが必要なネットワークに比べて、端末T1~T4間の無線通信でサーバー等が必要ない。したがって、低消費電力化することができる。
【0036】
また、実施例1の超低消費電力化ネットワークシステムSでは、データ駆動型のプロセッサ2を有しており、常時パケットの受信を待機して電力を消費するプロセッサに比べて、パケットを受信した場合に受信したパケットに応じて処理を行うため、電力消費が低減されている。
【0037】
図4は従来の自己同期式エラスティックパイプラインにおけるパイプライン充填率と消費電流との関係を説明する説明図であり、横軸にパイプライン充填率を取り縦軸に消費電流を取ったグラフである。
図4において、従来の自己同期式エラスティックパイプラインでは、パイプライン充填率[=(データラッチがデータを保持しているパイプラインステージの数)/(パイプラインステージの総数)×100]と消費電流の最大値に対する割合とは、パイプライン充填率が高くなりすぎて過負荷にならない限り、パイプライン充填率が高くなるほど電流が多く必要となる関係となっている。このとき、図4に示すように、消費電流は、パイプライン充填率が低くても、パイプラインステージを構成するCMOS回路のMOSトランジスタのリーク電流によって、50%程度の消費電流が発生している。
【0038】
図5は実施例1の自己同期式エラスティックパイプラインにおいて駆動電圧を一定値にした場合のスループットと消費電流の説明図であり、図5Aは横軸にパイプライン充填率を取り縦軸にスループットを取ったグラフ、図5Bは横軸にパイプライン充填率を取り縦軸に消費電流を取ったグラフである。
また、実施例1では、データ駆動型プロセッサ2や内部接続ネットワーク7は、自己同期式エラスティックパイプラインが採用され、且つ、パワーゲーティング16dで電源制御が行なわれている。図5Aにおいて、自己同期式エラスティックパイプライン11およびパワーゲーティング16dを採用した実施例1の自己同期式エラスティックパイプライン11において、駆動電圧Vddを一定の電圧値にした場合には、パイプライン充填率と、スループット[=(単位時間当たりの命令の処理数)/(単位時間当たりに処理できる命令の最大数)×100]とは、過負荷にならない限り比例した。
【0039】
また、図5Bにおいて、実施例1のパワーゲーティング16dを採用した自己同期式エラスティックパイプライン11では、パイプライン充填率と消費電流の最大値に対する割合も、過負荷にならない限り比例した。すなわち、図5に示すように、パワーゲーティング16dを採用したことで、図4の従来の場合に比べて、リーク電流の影響が抑制され、消費電力が低減されている。
したがって、実施例1では、処理される負荷に応じて電流が消費され、無駄な電力消費がされないため、処理される命令数にかかわらず常時所定の電力消費がされるデータ駆動型ではない従来構成に比べて、消費電力を低減することができる。
【0040】
特に、実施例1では、下流側のパイプラインステージでデータ処理もデータ保持も行われていない場合には、電源をカットして、リーク電流の影響が抑制されている。また、下流側のパイプラインステージ11でデータ処理が行われず且つデータ保持のみ実行されている場合には、電源をデータ保持に必要な最低限度供給し、下流側のパイプラインステージ11でデータ処理が行われる場合には、必要な駆動電圧Vddが供給される。したがって、各パイプラインステージ11の状態に関わらず、駆動電圧が供給されている場合に比べて、消費電力を低減することができる。
【0041】
図6は実施例1の自己同期式エラスティックパイプラインにおいて駆動電圧を負荷に応じて変化させた場合のパケット到来レート、パイプライン充填率および消費電流の関係の説明図であり、図6Aは横軸にパケット到来レートを取り縦軸にパイプライン充填率を取ったグラフ、図6Bは横軸にパケット到来レートを取り縦軸に消費電流を取ったグラフである。
実施例1の自己同期式エラスティックパイプライン11では、駆動電圧Vddが処理負荷に応じて変化されており、駆動電圧Vddが低下してスループットが低下した分をパイプライン充填率を上げることでカバーしている。図6において、図5に示すように駆動電圧Vddが一定の場合は、パイプライン充填率とパケット到来レート[=(単位時間当たりに到来するパケットの数)/(最高速で処理したときに単位時間当たりに処理できるパケットの数)×100]は比例するが、負荷に応じて駆動電圧Vddを変化させた場合、図6Aに示すように、パケット到来レートが比較的低いうちからパイプライン充填率が上がる。したがって、図6Bに示すように、パケット到来レートに対して消費電流がほぼ比例し、さらなる低消費電力化が期待できる。
【0042】
したがって、実施例1の超低消費電力化ネットワークシステムSでは、アドホックネットワークN、データ駆動型プロセッサ2、自己同期式エラスティックパイプライン、および、C素子による電源制御、および、可変電圧Vddの制御により、従来に比べて、大幅に消費電力が低減できる。
【0043】
図7は実施例1のネットワークシステムにおけるシミュレーション結果の説明図であり、横軸にユーザ数、縦軸にターンアラウンドタイムを取った図である。
実施例1の超低消費電力化ネットワークシステムSにおいて、アドホックネットワークに接続された端末の数であるユーザ数を変化させて、動画像、音声、ドキュメントデータ、制御情報を送信した場合におけるターンアラウンドタイム(データやコマンドの入力が終了してから、処理結果の出力が終わって次の要求の受け入れが可能になるまでの時間)の変化を測定した。
図7において、ユーザ数が増加してもターンアラウンドタイムはほとんど変化せず、実施例1の超低消費電力化ネットワークシステムSにおいて、実時間での多重処理が実現されることが確認された。
【0044】
(変更例)
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例(H01)~(H04)を下記に例示する。
(H01)前記実施例において例示したように、データ駆動型プロセッサ2や内部接続ネットワーク7において、パワーゲーティングを有する自己同期式エラスティックパイプラインを採用することが望ましいが、例えば、プロセッシングエレメント6内でのみ採用して、内部接続ネットワーク7では従来の構成とすることも可能である。
【0045】
(H02)前記実施例において、パイプラインステージ11毎にそれぞれパワーゲーティングを設けたが、この構成に限定されず、複数個のパイプラインステージを一塊として、塊毎にパワーゲーティングを設けたり、プロセッサ単位、プロセッサクラスタ(プロセッサの固まり)単位でパワーゲーティングを設けて制御することも可能である。
(H03)前記実施例において、ネットワークとして、無線通信による自律分散型通信網を例示したが、この構成に限定されず、有線で接続された端末間の自律分散型通信網とすることも可能である。さらに、低消費電力化の観点から自律分散型通信網であることが望ましいが、自律分散型通信網以外の通信網とすることも可能である。
【0046】
(H04)前記実施例において、駆動電圧Vddを変化させる実施例を例示したが、この構成に限定されず、例えば、各パイプラインステージを構成するCMOSトランジスタの基板バイアス電圧を制御することで、各パイプラインステージの論理回路の処理速度と消費電力を制御することも可能である。また、図5に示すように、駆動電圧Vddが一定の場合でも、図4に示す従来技術に比べて低消費電力化の効果があるため、駆動電圧Vddを固定値とすることも可能である。
【図面の簡単な説明】
【0047】
【図1】図1は本発明のネットワークシステムの実施例1の全体説明図である。
【図2】図2は実施例1のデータ駆動型プロセッサの機能ブロック図である。
【図3】図3は実施例1の低消費電力型の自己同期式エラスティックパイプラインの説明図である。
【図4】図4は従来の自己同期式エラスティックパイプラインにおけるパイプライン充填率と消費電流との関係を説明する説明図であり、横軸にパイプライン充填率を取り縦軸に消費電流を取ったグラフである。
【図5】図5は実施例1の自己同期式エラスティックパイプラインにおいて駆動電圧を一定値にした場合のスループットと消費電流の説明図であり、図5Aは横軸にパイプライン充填率を取り縦軸にスループットを取ったグラフ、図5Bは横軸にパイプライン充填率を取り縦軸に消費電流を取ったグラフである。
【図6】図6は実施例1の自己同期式エラスティックパイプラインにおいて駆動電圧を負荷に応じて変化させた場合のパケット到来レート、パイプライン充填率および消費電流の関係の説明図であり、図6Aは横軸にパケット到来レートを取り縦軸にパイプライン充填率を取ったグラフ、図6Bは横軸にパケット到来レートを取り縦軸に消費電流を取ったグラフである。
【図7】図7は実施例1のネットワークシステムにおけるシミュレーション結果の説明図であり、横軸にユーザ数、縦軸にターンアラウンドタイムを取った図である。
【符号の説明】
【0048】
2…データ駆動型プロセッサ、
11…パイプラインステージ、
12…論理回路、
13…データラッチ、
14a…データ転送制御回路、
16…電源供給線、
16d…切り替え素子、
ALU…データ処理部、
FC…発火制御部、
N…自律分散型無線通信網、
S…ネットワークシステム。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6