TOP > 国内特許検索 > 半導体デバイスの製造方法 > 明細書

明細書 :半導体デバイスの製造方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4508761号 (P4508761)
公開番号 特開2005-303249 (P2005-303249A)
登録日 平成22年5月14日(2010.5.14)
発行日 平成22年7月21日(2010.7.21)
公開日 平成17年10月27日(2005.10.27)
発明の名称または考案の名称 半導体デバイスの製造方法
国際特許分類 H01L  31/04        (2006.01)
H01L  21/205       (2006.01)
FI H01L 31/04 X
H01L 21/205
請求項の数または発明の数 26
全頁数 18
出願番号 特願2004-218457 (P2004-218457)
出願日 平成16年7月27日(2004.7.27)
優先権出願番号 2004079028
優先日 平成16年3月18日(2004.3.18)
優先権主張国 日本国(JP)
審査請求日 平成19年3月5日(2007.3.5)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】市川 昌和
【氏名】中村 芳明
個別代理人の代理人 【識別番号】100083138、【弁理士】、【氏名又は名称】相田 伸二
審査官 【審査官】大塚 徹
参考文献・文献 特開平11-340499(JP,A)
特開2002-057368(JP,A)
特開2000-160157(JP,A)
特開2003-318493(JP,A)
特開平08-064803(JP,A)
特開平07-234776(JP,A)
調査した分野 H01L 21/205
C23C 16/00~16/56
特許請求の範囲 【請求項1】
単結晶シリコン基板に基板側酸化膜を形成する工程と、
Si又はGeのIV族半導体と、Fe,Mg,Ba,Cr,Mo,W,Mn,Re,Ru,Os,Irの金属のうち少なくとも一つの金属を前記基板側酸化膜に蒸着することに基づきシリコン系化合物半導体のドットを作製する工程と、
前記シリコン系化合物半導体のドットを埋めるように、Si又はSi1-xGeにてスペーサー層を形成する工程と、
を有する半導体デバイスの製造方法。
【請求項2】
前記スペーサー層を形成する工程と、
該スペーサー層を熱酸化してスペーサー層側酸化膜を形成する工程と、
前記IV族半導体と前記金属とを前記スペーサー層側酸化膜に蒸着することに基づきシリコン系化合物半導体のドットを作製する工程と、
を少なくとも1回実施する、請求項に記載の半導体デバイスの製造方法。
【請求項3】
前記基板側酸化膜又は前記スペーサー層側酸化膜は、Si、Ge或いはSiGe混晶の層を酸素雰囲気中で熱酸化して1nm以下の厚さに形成した、
ことを特徴とする請求項1又は2に記載の半導体デバイスの製造方法。
【請求項4】
前記基板側酸化膜又は前記スペーサー層側酸化膜は、Si酸化膜又はSi1-xGe酸化膜である、
ことを特徴とする請求項に記載の半導体デバイスの製造方法。
【請求項5】
前記IV族半導体及び前記金属を蒸着するときの基板温度は、200℃から700℃の範囲であって、エピタキシャル成長をさせるか非エピタキシャル成長をさせるかに応じて調整する、
ことを特徴とする請求項1乃至のいずれか1項に記載の半導体デバイスの製造方法。
【請求項6】
IV族半導体の蒸着を先に行ってIV族半導体の核を形成し、その後、金属の蒸着を行ってシリコン系化合物半導体のドットを作製する、
ことを特徴とする請求項1乃至のいずれか1項に記載の半導体デバイスの製造方法。
【請求項7】
前記IV族半導体にSiを用い、前記金属にFeを用いて、前記Si及び前記Feを反応させて鉄シリサイドのドットを作製する、
ことを特徴とする請求項に記載の半導体デバイスの製造方法。
【請求項8】
Si及びFeの蒸着に分子線エピタキシャル法を用いる、
ことを特徴とする請求項に記載の半導体デバイスの製造方法。
【請求項9】
Siの蒸着だけを行うときの基板温度は200℃から700℃の範囲内である、
ことを特徴とする請求項又はに記載の半導体デバイスの製造方法。
【請求項10】
Feの蒸着だけを行うときの基板温度は400℃から700℃の範囲内である、
ことを特徴とする請求項又はに記載の半導体デバイスの製造方法。
【請求項11】
Feの蒸着時に前記Si及び前記Feを反応させてβ-FeSiのドットを作製する、
ことを特徴とする請求項乃至10のいずれか1項に記載の半導体デバイスの製造方法。
【請求項12】
Siの蒸着を先に行ってSiの核を形成し、その後、Feの蒸着を行ってβ-FeSiのドットを作製するときのSiに対するFeのモル比は0.25から10の範囲である、
ことを特徴とする請求項11に記載の半導体デバイスの製造方法。
【請求項13】
IV族半導体の蒸着と金属の蒸着を同時に行ってシリコン系化合物半導体のドットを作製する、
ことを特徴とする請求項1乃至のいずれか1項に記載の半導体デバイスの製造方法。
【請求項14】
前記IV族半導体にSiを用い、前記金属にFeを用いて、前記Si及び前記Feを反応させて鉄シリサイドのドットを作製する、
ことを特徴とする請求項13に記載の半導体デバイスの製造方法。
【請求項15】
Si及びFeの蒸着に分子線エピタキシャル法を用いる、
ことを特徴とする請求項14に記載の半導体デバイスの製造方法。
【請求項16】
IV族半導体の蒸着と金属の蒸着を同時に行う前に、IV族半導体の蒸着を行ってIV族半導体の核を形成しておく、
ことを特徴とする請求項13に記載の半導体デバイスの製造方法。
【請求項17】
前記IV族半導体にSiを用い、前記金属にFeを用いて、前記Si及び前記Feを反応させて鉄シリサイドのドットを作製する、
ことを特徴とする請求項16に記載の半導体デバイスの製造方法。
【請求項18】
Si及びFeの蒸着に分子線エピタキシャル法を用いる、
ことを特徴とする請求項17に記載の半導体デバイスの製造方法。
【請求項19】
Siの蒸着とFeの蒸着を同時に行う前に蒸着するSiの蒸着量は0.1BL(Bilayer)以上3.0BL(Bilayer)以下である、
ことを特徴とする請求項17又は18に記載の半導体デバイスの製造方法。
【請求項20】
Feの蒸着は行わずSiの蒸着だけを行うときの基板温度は200℃から700℃の範囲内である、
ことを特徴とする請求項17乃至19のいずれか1項に記載の半導体デバイスの製造方法。
【請求項21】
Feの蒸着は行わずSiの蒸着だけを行うときの基板温度は400℃から650℃の範囲内である、
ことを特徴とする請求項20に記載の半導体デバイスの製造方法。
【請求項22】
Siの蒸着とFeの蒸着を同時に行うときの基板温度は300℃から700℃の範囲内である、
ことを特徴とする請求項14,15,17,18,19,20又は21に記載の半導体デバイスの製造方法。
【請求項23】
Siの蒸着とFeの蒸着を同時に行うときの基板温度は400℃から550℃の範囲内である、
ことを特徴とする請求項22に記載の半導体デバイスの製造方法。
【請求項24】
前記Siの蒸着と前記Feの蒸着を同時に行うときに前記Si及び前記Feを反応させてβ-FeSiのドットを作製する、
ことを特徴とする請求項14,15,17,18,19,20,21,22又は23に記載の半導体デバイスの製造方法。
【請求項25】
FeとSiの同時蒸着の際のFeとSiの蒸着速度の比が0.5±0.2である、
ことを特徴とする請求項14,15,17,18,19,20,21,22,23又は24に記載の半導体デバイスの製造方法。
【請求項26】
前記ドットを形成した後、又は前記スペーサー層を形成した後に500℃以上の温度でアニールする、
ことを特徴とする請求項乃至25のいずれか1項に記載の半導体デバイスの製造方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、シリコン系化合物半導体のドットを有する半導体デバイスの製造方法に関する。
【背景技術】
【0002】
シリコン系化合物半導体は種々の材料に利用できるものとして有望視されており、中でも、β-FeSiの光デバイスへの利用が強く期待されている。このようなシリコン系化合物半導体の薄膜を形成する技術としては種々のものが報告されているが、高品質な薄膜を形成するには至っていない。また、β-FeSiをRDE法で成膜した後にアニールする方法も報告されているが、欠陥を有していて、実用化レベルには至っていない。以下、これらの点につき詳述する。
【0003】
シリコン系化合物半導体は、Si基板上のモノリシックな多機能デバイスの実現を可能とする材料であり、光デバイス材料、高効率太陽電池材料、熱-電気抵抗材料、磁性デバイス材料として有望視されている。しかし、結晶構造、相図が複雑なものが多く、結晶成長が困難であることが知られている。
【0004】
このようなシリコン系化合物半導体の薄膜を形成する技術としては、Ion
Beam Synthesis(IBS)法、Reactive Deposition Epitaxy(RDE)法、Solid Phase Epitaxy(SPE)法、Molecular
Beam Epitaxy(MBE)法、Pulsed Laser Deposition(PLD
)法等、種々のものが報告されている。しかし、どの方法を用いても、不純物の無い、高品質なシリコン系化合物半導体の薄膜を得ることは困難である。
【0005】
ところで、シリコン系化合物半導体の中でも、β-FeSiは、0.8-0.85eVのバンドギャップを有し、高光吸収計数、耐熱性、耐酸化性等の優れた特性をもつことが知られている。また、β-FeSiは、歪みの導入によって間接型半導体から直接型半導体になるという報告があり、光デバイスとしての利用が強く期待されている。そして、IBS法、PLD法、MBE法などでの製造が試みられている。
【0006】
β-FeSiはRDE法で成膜したのち、900℃でアニールすることで膜状のβ-FeSiが凝集して、数百nm程度のアイランド(島状部)が形成されるという報告がある。この材料を用いて室温でエレクトロルミネッセンス測定した結果、室温で発光することが報告されている(例えば、非特許文献1参照)。しかし、欠陥が多いため、発光のためには大きな電流量を必要とし、β-FeSiの光デバイスへの可能性の明示に止まっている。
【0007】
一方、シリコン系半導体においてナノメーターサイズの微結晶(ナノドット)の開発研究が精力的に行われており、近年極薄Si酸化膜を利用して、SiとGeのナノドットを超高密度(>1012cm-2)に形成する技術が開発された(例えば、非特許文献2,3参照)。
【0008】

【非特許文献1】末益 崇(Takashi Suemasu)、高倉 健一郎(K en’ichiro Takakura)、長谷川 文夫(Fumio Hase gawa)、「Room Temperature 1.6μm Electrol uminescence from a Si-based Light Emit ting Diode with β-FeSi2 Active Region」 、ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス(Japanese Journal of Applied Physics)、第39巻(2000 )、Pt2,No.10,pp.L1013-L1015
【非特許文献2】A.A.Shklyaev、柴田 元司(M.Shibata)、 市川 昌和(M.Ichikawa)、「High-density ultras mall epitaxial Ge islands on Si(111)su rfaces with a SiO2 coverage」、フィジカル・レビュ ー(Phys.Rev.)B62,(2000)1540.
【非特許文献3】A.A.Shklyaev、市川 昌和(M.Ichikawa) 、「Three-dimensional Si islands on Si(0 01)surfaces」、フィジカル・レビュー(Phys.Rev.)B65, (2001)
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、光デバイス材料や高効率太陽電池材料や熱-電気抵抗材料として好適な、良質のシリコン系化合物半導体(β-FeSiなど)を製造する方法は未だ確立されていない。
【0010】
本発明は、光デバイス等として好適に用いることのできる半導体デバイスの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【0013】
請求項に係る発明は、図1乃至図6に例示するものであって、単結晶シリコン基板(1)に基板側酸化膜(2)を形成する工程と、
Si又はGeのIV族半導体(5)と、Fe,Mg,Ba,Cr,Mo,W,Mn,Re,Ru,Os,Irの金属のうち少なくとも一つの金属(6)を前記基板側酸化膜(2)に蒸着することに基づきシリコン系化合物半導体のドット(3)を作製する工程と、
前記シリコン系化合物半導体のドット(3)を埋めるように、Si又はSi1-xGeにてスペーサー層(4)を形成する工程と、
を有する半導体デバイスの製造方法についてのものである。
【0014】
請求項に係る発明は、請求項に記載の発明において、前記スペーサー層(4)を形成する工程(図6(a) (b) 参照)と、
該スペーサー層(4)を熱酸化してスペーサー層側酸化膜(12)を形成する工程(同図(c) 参照)と、
前記IV族半導体(5)と前記金属(6)とを前記スペーサー層側酸化膜(12)に蒸着することに基づきシリコン系化合物半導体のドット(13)を作製する工程(同図(c) 参照)と、を少なくとも1回実施することを特徴とする。
【0015】
請求項に係る発明は、請求項1又は2に記載の発明において、前記基板側酸化膜(2)又は前記スペーサー層側酸化膜(12)は、Si、Ge或いはSiGe混晶の層を酸素雰囲気中で熱酸化して1nm以下の厚さに形成した、ことを特徴とする。
【0016】
請求項に係る発明は、請求項に係る発明において、前記基板側酸化膜(2)又は前記スペーサー層側酸化膜(12)は、Si酸化膜又はSi1-xGex酸化膜であることを特徴とする。
【0017】
請求項に係る発明は、請求項1乃至のいずれか1項に記載の発明において、前記IV族半導体(5)及び前記金属(6)を蒸着するときの基板温度は、200℃から700℃の範囲であって、エピタキシャル成長をさせるか非エピタキシャル成長をさせるかに応じて調整する、ことを特徴とする。
【0018】
請求項に係る発明は、図2に例示するものであって、請求項1乃至のいずれか1項に記載の発明において、IV族半導体(5)の蒸着を先に行ってIV族半導体の核(5A)を形成し、その後、金属(6)の蒸着を行ってシリコン系化合物半導体のドット(3)を作製する、ことを特徴とする。
【0019】
請求項に係る発明は、請求項に記載の発明において、前記IV族半導体(5)にSiを用い、前記金属(6)にFeを用いて、前記Si及び前記Feを反応させて鉄シリサイドのドット(3)を作製する、ことを特徴とする。
【0020】
請求項に係る発明は、請求項に係る発明において、Si及びFeの蒸着に分子線エピタキシャル法を用いる、ことを特徴とする。
【0021】
請求項に係る発明は、請求項又はに記載の発明において、Siの蒸着だけを行うときの基板温度は200℃から700℃の範囲内である、ことを特徴とする。
【0022】
請求項10に係る発明は、請求項又はに記載の発明において、Feの蒸着だけを行うときの基板温度は400℃から700℃の範囲内である、ことを特徴とする。
【0023】
請求項11に係る発明は、請求項乃至10のいずれか1項に記載の発明において、Feの蒸着時に前記Si及び前記Feを反応させてβ-FeSi2のドットを作製する、ことを特徴とする。
【0024】
請求項12に係る発明は、請求項11に記載の発明において、Siの蒸着を先に行ってSiの核(5A)を形成し、その後、Feの蒸着を行ってβ-FeSi2のドット(3)を作製するときのSiに対するFeのモル比は0.25から10の範囲である、ことを特徴とする。
【0025】
請求項13に係る発明は、図4及び図5(b) に例示するものであって、請求項1乃至のいずれか1項に記載の発明において、IV族半導体(5)の蒸着と金属(6)の蒸着を同時に行ってシリコン系化合物半導体のドット(3)を作製する、ことを特徴とする。また、請求項14に係る発明は、請求項13に係る発明において、前記IV族半導体(5)にSiを用い、前記金属(6)にFeを用いて、前記Si及び前記Feを反応させて鉄シリサイドのドット(3)を作製する、ことを特徴とする。さらに、請求項15に係る発明は、請求項14に係る発明において、Si及びFeの蒸着に分子線エピタキシャル法を用いる、ことを特徴とする。
【0026】
請求項16に係る発明は、図5(a)に例示するものであって、請求項13に係る発明において、IV族半導体(5)の蒸着と金属(6)の蒸着を同時に行う前に、IV族半導体(5)の蒸着を行ってIV族半導体(5)の核(5A)を形成しておく、ことを特徴とする。
【0027】
請求項17に係る発明は、請求項16に記載の発明において、前記IV族半導体(5)にSiを用い、前記金属(6)にFeを用いて、前記Si及び前記Feを反応させて鉄シリサイドのドット(3)を作製する、ことを特徴とする。
【0028】
請求項18に係る発明は、請求項17に係る発明において、Si及びFeの蒸着に分子線エピタキシャル法を用いる、ことを特徴とする。
【0029】
請求項19に係る発明は、請求項17又は18に記載の発明において、Siの蒸着とFeの蒸着を同時に行う前に蒸着するSiの蒸着量は0.1BL(Bilayer)以上3.0BL(Bilayer)以下である、ことを特徴とする。
【0030】
請求項20に係る発明は、請求項17乃至19のいずれか1項に記載の発明において、Feの蒸着は行わずSiの蒸着だけを行うときの基板温度は200℃から700℃の範囲内である、ことを特徴とする。
【0031】
請求項21に係る発明は、請求項20に係る発明において、Feの蒸着は行わずSiの蒸着だけを行うときの基板温度は400℃から650℃の範囲内である、ことを特徴とする。
【0032】
請求項22に係る発明は、請求項14,15,17,18,19,20又は21に記載の発明において、Siの蒸着とFeの蒸着を同時に行うときの基板温度は300℃から700℃の範囲内である、ことを特徴とする。
【0033】
請求項23に係る発明は、請求項22に係る発明において、Siの蒸着とFeの蒸着を同時に行うときの基板温度は400℃から550℃の範囲内である、ことを特徴とする。
【0034】
請求項24に係る発明は、請求項14,15,17,18,19,20,21,22又は23に記載の発明において、前記Siの蒸着と前記Feの蒸着を同時に行うときに前記Si及び前記Feを反応させてβ-FeSi2のドットを作製する、ことを特徴とする。
【0035】
請求項25に係る発明は、請求項14,15,17,18,19,20,21,22,23又は24に記載の発明において、FeとSiの同時蒸着の際のFeとSiの蒸着速度の比が0.5±0.2である、ことを特徴とする。
【0036】
請求項26に係る発明は、請求項乃至25のいずれか1項に記載の発明において、前記ドット(3,13)を形成した後、又は前記スペーサー層(4)を形成した後に500℃以上の温度でアニールする、ことを特徴とする。
【0037】
なお、括弧内の番号などは、図面における対応する要素を示す便宜的なものであり、従って、本記述は図面上の記載に限定拘束されるものではない。
【発明の効果】
【0038】
請求項1又は2に係る発明によれば、薄膜やバルク結晶ではなくドット状にシリコン系化合物半導体を形成することができ、1つの微結晶(ナノドット)当たりの不純物を少なくすることができる。例えば、平均1018個/cm3の割合で不純物を含む場合でも、10ナノメータースケールの微結晶の場合、1個の微結晶中には0-1個程度の不純物しか存在し得ない。また、シリコン系化合物半導体を薄膜状とした場合、その膜厚によっては、歪み(基板との格子不整合から生ずる歪み)を緩和するための不整合転位が存在してしまうが、シリコン系化合物半導体をドット状とした場合にはそのような不整合転位は存在しにくい。したがって、シリコン系化合物半導体をドット状とした場合には、不整合転位を少なくして、光デバイスや高効率太陽電池や熱-電気抵抗材料に好適な半導体デバイスを得ることができる。また、本発明によれば、IV族半導体の蒸着と金属の蒸着とを分けて(つまり、異なるタイミングで)行うこともできるが、その場合には、IV族半導体の蒸着時の基板温度と、金属の蒸着時の基板温度をそれぞれ異ならせることもでき、最適な基板温度でIV族半導体及び金属を蒸着することが可能となる(つまり、IV族半導体の蒸着時の基板温度、及び金属の蒸着時の基板温度に応じてシリコン系化合物半導体の結晶構造が変化するので、それらの基板温度を調整することにより、光デバイス等に好適な結晶構造を持つシリコン系化合物半導体を製造することができる)。さらに、本発明によれば、安い材料にて安価に半導体デバイスを作製することができる。
【0039】
請求項及びに係る発明によれば、極薄のSi酸化膜等を用いることにより、従来よりも高密度のシリコン系化合物半導体ドットを得ることができる。特に、基板側酸化膜が単結晶シリコン基板に形成されたり(上記請求項1参照)、Si又はSi1-xGexにて形成したスペーサー層にスペーサー層側酸化膜が形成されたり(上記請求項参照)している場合には、極薄酸化膜を用いることにより、基板やスペーサー層のSi又はSi1-xGexとエピタキシャル関係を持ち、歪みを保持した鉄シリサイドナノドットを形成することができる。
【0040】
請求項に係る発明によれば、基板温度を調整することによりエピタキシャル成長させるか非エピタキシャル成長させるかを選択することができる。
【0041】
請求項及び請求項16に係る発明によれば、IV族半導体の蒸着を先に行ってIV族半導体の核を形成するため、シリコン系化合物半導体のドットを高密度に形成することができる。ドットの密度は、1×1012cm-2~1×1014cm-2の範囲が好ましい。
【0042】
請求項7,8,17及び18に係る発明によれば、鉄シリサイドのドットは基板との格子不整合による歪みを保持することとなるため、その歪みによって直接遷移型半導体になり、シリコン系材料の高効率な光デバイス(LED、赤外線センサーデバイス、太陽電池デバイス、熱電変換デバイス、レーザーなど)を実現できる可能性がある。
【0043】
請求項乃至12、及び請求項20乃至24に係る発明によれば、直接遷移化するために有利でかつ良質な微結晶であるβ-FeSi2のドットを高密度に形成することができる。請求項11及び24に係る発明によれば、蒸着を行うときにSiとFeとを反応させてβ-FeSi2のドットを作製するため、該ドットは特に良質となる。請求項23に係る発明によれば、高品質のβ相の鉄シリサイド(つまり、β-FeSi2)のナノドットを作成できる。
【0044】
請求項13,19及び25に係る発明によれば、高品質のβ相の鉄シリサイド(つまり、β-FeSi2)のナノドットを作成できる。
【0045】
請求項26に係る発明によれば、結晶性が向上したβ-FeSiのナノドットを作成できる。
【発明を実施するための最良の形態】
【0046】
以下、図1乃至図7に沿って、本発明を実施するための最良の形態について説明する。
【0047】
図1は、単結晶シリコン基板に酸化膜を形成する様子を示す模式図であり、図2は、IV族半導体を蒸着した後に金属を蒸着して半導体デバイスを作製する様子を示す模式図であり、図3は、金属を蒸着した後にIV族半導体を蒸着して半導体デバイスを作製する様子を示す模式図であり、図4は、IV族半導体及び金属を同時に蒸着して半導体デバイスを作製する様子を示す模式図であり、図5は、IV族半導体を蒸着した後にIV族半導体及び金属の同時蒸着を行って半導体デバイスを作製する様子を示す模式図である。図6は、多層の半導体デバイスを作製する様子を示す模式図であり、図7(a) はエピタキシャル成長時の様子を説明するための模式図であり、(b) は非エピタキシャル成長時の様子を説明するための模式図である。
【0048】
本発明により製造される半導体デバイスは、図2(b) 等に示すように、単結晶シリコン基板1と、該単結晶シリコン基板1に支持されたシリコン系化合物半導体のドット3と、を少なくとも備えている。なお、図2(b)
等に示す半導体デバイスの場合、符号2で示す酸化膜(後述するように、IV族半導体5や金属6を蒸着する前に単結晶シリコン基板1の表面に形成されたもの。以下、"基板側酸化膜"とする)が単結晶シリコン基板1の全面にほぼ均一な膜厚で配置されていて、ドット3はこの基板側酸化膜2の表面に形成された状態となっているが、
・ 基板側酸化膜2が均一膜厚でなくても、
・ 例えば、基板側酸化膜2にボイド(図7(a) の符号10参照)が形成されていても、
・ 一旦形成された基板側酸化膜2が、IV族半導体5の蒸着等によって消失されてしまっていても(つまり、ドット3が、基板側酸化膜2の表面に形成されるのではなく、単結晶シリコン基板1の表面に形成された状態であっても)、
いずれでも良い。この基板側酸化膜2は、
・ 単結晶シリコン基板1に直接形成しても、
・ Si又はSi1-xGeからなる膜を単結晶シリコン基板1に形成し、該膜を酸化することにより形成しても、
いずれでも良い。さらに、前記シリコン系化合物半導体のドット3を覆うようにスペーサー層(図6(b) の符号4参照)を配置し、該スペーサー層4にスペーサー層側酸化膜(図6(c) の符号12参照)を形成し、該スペーサー層側酸化膜12にシリコン系化合物半導体のドット(同図の符号13参照)を形成しても良い。なお、図6(d)
に示すように、スペーサー層側酸化膜12,22,32,…とスペーサー層14,24,…とドット13,23,…とを順番に積層させるようにしても良い。本発明によれば、薄膜やバルク結晶ではなくドット状にシリコン系化合物半導体を形成することができ、1つの微結晶(ナノドット)当たりの不純物を少なくすることができる。例えば、平均1018個/cmの割合で不純物を含む場合でも、10ナノメータースケールの微結晶の場合、1個の微結晶中には0-1個程度の不純物しか存在し得ない。また、シリコン系化合物半導体を薄膜状とした場合、その膜厚によっては、歪み(基板との格子不整合から生ずる歪み)を緩和するための不整合転位が存在してしまうが、シリコン系化合物半導体をドット状とした場合にはそのような不整合転位は存在しにくい。したがって、本発明のようにシリコン系化合物半導体をドット状とした場合には、不整合転位を少なくして、光デバイスや高効率太陽電池や熱-電気抵抗材料に好適な半導体デバイスを得ることができる。また、本発明によれば、IV族半導体5の蒸着と金属6の蒸着とを分けて(つまり、異なるタイミングで)行うこともできるが、その場合には、IV族半導体5の蒸着時の基板温度と、金属6の蒸着時の基板温度をそれぞれ異ならせることもでき、最適な基板温度でIV族半導体5及び金属6を蒸着することが可能となる(つまり、IV族半導体の蒸着時の基板温度、及び金属の蒸着時の基板温度に応じてシリコン系化合物半導体の結晶構造が変化するので、それらの基板温度を調整することにより、光デバイス等に好適な結晶構造を持つシリコン系化合物半導体を製造することができる)。さらに本発明によれば、安い材料にて安価に半導体デバイスを作製することができる。
【0049】
次に、本発明に係る半導体デバイスの製造方法について説明する。
【0050】
本発明に係る半導体デバイスの製造方法は、
・ 単結晶シリコン基板1に基板側酸化膜2を形成する工程と(図1(a) (b) 参照)、
・ IV族半導体5及び金属6を該基板側酸化膜2に蒸着することに基づきシリコン系化合物半導体のドット3を形成する工程と(図2乃至図5参照)、
を備えている。なお、本発明に係る半導体デバイスの製造方法は、図6(a) (b) に示すように、
・ 前記シリコン系化合物半導体のドット3を埋めるようにスペーサー層4を形成する工程、
を有していても良い。また、本発明に係る半導体デバイスの製造方法は、
・ 上述のようにスペーサー層4を形成する工程(図6(a) (b) 参照)と
・ 該スペーサー層4の少なくとも表面を熱酸化してスペーサー層側酸化膜12を形成する工程と(図6(c) 参照)、
・ IV族半導体5及び金属6を該スペーサー層側酸化膜12に蒸着することに基づきシリコン系化合物半導体のドット13を形成する工程と(図6(c) 参照)、
を少なくとも1回実施しても良い。この場合のスペーサー層4は、Si、Ge、或いはSiGe混晶(例えば、Si又はSi1-xGe)にて形成すると良く、蒸着によって形成すると良い。スペーサー層を形成する工程、スペーサー層側酸化膜を形成する工程、及びドットを形成する工程を順次実施し、ドット23,…、スペーサー層14,…、スペーサー層側酸化膜22,…を順番に形成していって、多層構成にすると良い。その多層構成の半導体デバイスによりエレクトロルミネッセンス(EL)デバイスを作製しても良い。
【0051】
前記基板側酸化膜2又は前記スペーサー層側酸化膜12は、Si、Ge或いはSiGe混晶の層を酸素雰囲気中で熱酸化して形成すると良く、その膜厚は1nm以下(かつ、好ましくは0.3nm以上)にすると良い。前記基板側酸化膜2又は前記スペーサー層側酸化膜12は、Si酸化膜又はSi1-xGe酸化膜にすると良い。このような極薄の基板側酸化膜2を用いた場合、基板温度を調整することによりエピタキシャル成長させることができる(詳細は後述する)。また、このような極薄の基板側酸化膜2を用いた場合、従来よりも高密度のシリコン系化合物半導体ドット3を得ることができる。特に、基板側酸化膜2が単結晶シリコン基板1に形成されたり、Si又はSi1-xGeにて形成したスペーサー層4,…にスペーサー層側酸化膜12,…が形成されたりしている場合には、極薄酸化膜を用いることにより、基板1やスペーサー層4,…のSi又はSi1-xGeとエピタキシャル関係を持ち、歪みを保持した鉄シリサイドナノドットを形成することができる。
【0052】
ところで、IV族半導体5としてはSi又はGeを用いると良く、金属6(以下、必要に応じて"蒸着金属"という表現を使用する)としてはFe,Mg,Ba,Cr,Mo,W,Mn,Re,Ru,Os,Irの金属のうち少なくとも一つを用いると良い。これらの材料を蒸着することにより、
・ シリサイド半導体(FeSi,MgSi,BaSi,CrSi,MoSi,WSi,MnSi1.7,ReSi1.75,RuSi,OsSi,OsSi,OsSi,IrSi
・ ゲルマナイド半導体(FeGe,MgGe,BaGe,Cr11Ge19,MoGe,WGe,ReGe1.75,RuGe,OsGe,OsGe
・ シリサイド・ゲルマナイド半導体(FeGeSi2-x,MgGeSi1-x,BaGeSi2-x,MoGeSi2-x,WGeSi2-x,MnGeSi1.7-x,ReGeSi1.75-x,RuGeSi3-x,OsGeSi1-x,OsGeSi3-x,OsGeSi2-x,IrGeSi5-x)
等のドット3,13,…を形成することができる。
【0053】
例えば、β-FeSiのシリサイド半導体のドット3,…を作製するには、IV族半導体5としてSiを用い、金属6としてFeを用いると良い。β-FeSiのドットは基板との格子不整合による歪みを保持することとなるため、その歪みによって直接遷移型半導体になり、シリコン系材料の高効率な光デバイス(LED、赤外線センサーデバイス、太陽電池デバイス、熱電変換デバイス、レーザーなど)を実現できる可能性がある。
【0054】
また、Siや金属6の蒸着には電子線蒸着装置を用い、Geの蒸着にはKnudsenセルを用い、分子線エピタキシャル法により真空蒸着を行うことが好ましい。Si、Ge、金属の蒸着量を調整して、ドットサイズを制御するようにすると良い。なお、スペーサー層としてSi1-xGe層を形成する場合は、SiとGeを同時蒸着し、Geの蒸着には上述のようにKnudsenセルを用いると良い。
【0055】
IV族半導体5及び金属6の蒸着順序は(1) ~(4) のいずれかにすると良い。
(1) IV族半導体5の蒸着を先に行ってIV族半導体の核5Aを形成し(図2(a)
参照)、その後、金属6の蒸着を行う場合(同図(b) 参照)
(2) 金属6の蒸着を先に行ってドットを形成し(図3(a) の符号6A参照)、その後、IV族半導体5の蒸着を行う場合(同図(b)
参照)
(3) IV族半導体5の蒸着と金属6の蒸着を同時に行う場合(図4参照)
(4) IV族半導体5の蒸着を先に行ってIV族半導体の核を形成し(図5(a) の符号5A参照)、その後、IV族半導体5の蒸着と金属6の蒸着を同時に行う場合(図5(b)
参照)
【0056】
前記(1) 及び(4) においては、IV族半導体5の蒸着を先に行ってIV族半導体の核5Aを形成するため、シリコン系化合物半導体のドットを高密度に形成することができる。ドットの密度は、1×1012cm-2~1×1014cm-2の範囲が好ましい。
【0057】
ところで、IV族半導体5及び金属6を蒸着するときの基板温度は200℃から700℃までの範囲にすると良い。また、その基板温度は、エピタキシャル成長(つまり、蒸着によるSi、Ge、SiGe、シリコン系化合物半導体のドットの成長が基板と特定の結晶方位関係を持つ成長)させたいか、或いは非エピタキシャル成長(つまり、特定の結晶方位関係を持たない成長)させたいかによって調整すれば良い。SiやGeを蒸着するときの基板温度は、エピタキシャル成長をさせたい場合は500℃~600℃とし、非エピタキシャル成長をさせたい場合は300℃程度にすると良い。基板温度を高くした場合には基板側酸化膜2にボイド(図7(a) の符号10参照)が出来てシリコン系化合物半導体ドット3はエピタキシャル成長をし、基板温度を低くした場合にはそのようなボイドは出来ずにシリコン系化合物半導体ドット3は非エピタキシャル成長をすることとなる。なお、金属6を蒸着するときの基板温度は300℃~700℃が好ましい。
【0058】
ところで、IV族半導体5としてSiを用い、蒸着金属6としてFeを用いる場合には、Si及びFeの反応により鉄シリサイドのドットが生成されるが、そのような場合であって、前記(1) (2) (4) において、Feの蒸着は行わずSiの蒸着だけを行うときの基板温度は200℃から700℃の範囲内とし、前記(1)
(2) においてSiの蒸着は行わずFeの蒸着だけを行うときの基板温度は400℃から700℃の範囲内にすると良い。特に、前記(4) において、Feの蒸着は行わずSiの蒸着だけを行うときの基板温度(つまり、核形成を行うときの基板温度)は400℃から650℃が好ましい。このように、同時蒸着を行う前に少量のSiを基板温度400℃から650℃で(極薄酸化膜上に)蒸着することで、エピタキシャル成長を誘発することとなり、鉄シリサイドドットに歪みを保持させることができると共に、鉄シリサイド(つまり、β-FeSi)の結晶性等の改善を図ることができる。また、前記(3)
(4) において、Siの蒸着とFeの蒸着を同時に行うときの基板温度は300℃から700℃の範囲内(好ましくは、400℃から550℃の範囲内であり、さらに好ましくは、420℃から520℃の範囲内)にすると良い。基板温度をそのような範囲内とした場合には、高品質のβ相の鉄シリサイド(つまり、β-FeSi)のナノドットを作成できる(詳細は後述する)。なお、Siの蒸着とFeの蒸着を同時に行うときの蒸着速度の比(=Feの蒸着速度/Siの蒸着速度)は約0.5(具体的には、0.5±0.2)が好ましい。蒸着速度の比をそのようにした場合には、高品質のβ相の鉄シリサイド(つまり、β-FeSi)のナノドットを作成できる(詳細は後述する)。さらに、前記(1)
(2) の場合のSiに対するFeのモル比は0.25から10の範囲にすると良く、前記(3) (4) のように同時蒸着する場合のSiに対するFeのモル比(前記(4)
の場合は、核を形成するSiの量を含まない)は0.25から0.75の範囲にすると良い。このような基板温度やモル比にした場合には、直接遷移化するために有利でかつ良質な微結晶であるβ-FeSiのドットを高密度に形成することができる。また、
・ 前記(1) に従いSiの蒸着を先に行って、Feの蒸着を後で行う場合には、(Feを蒸着してしまった後ではなく)Feを蒸着している最中である蒸着時にSi及びFeを反応させてβ-FeSiのドットを作製したり、
・ 前記(3) (4) に従いSiの蒸着とFeの蒸着を同時に行う場合には、(それらを蒸着してしまった後ではなく)蒸着している最中にSi及びFeを反応させてβ-FeSiのドットを作製したり、
すると良い。このように、蒸着を行うときにSiとFeとを反応させてβ-FeSiのドットを作製した場合、該ドットは欠陥が少なく、特に良質となる。
【0059】
ところで、Siの蒸着とFeの蒸着を同時に行う前に、核形成のためのSiの蒸着を行う場合、Si(核形成のために蒸着するときのSi)の蒸着量は0.1BL(Bilayer)以上3.0BL(Bilayer)以下にすると良い。これにより、高品質のβ相の鉄シリサイド(つまり、β-FeSi)のナノドットを作成できる(詳細は次に述べる)。
【0060】
なお、多くの相が存在する鉄シリサイドにあって、β相のシリサイド(具体的には、β-FeSiのナノドット)だけを生成する1つの方法としては、多くのFeを蒸着させるときに反応時間を十分に取る方法が考えられる。しかし、反応時間を長くするとドットのサイズが大きくなって、ドット密度が減少し、さらには、各ドットのサイズが均一でなくなってしまうという問題が生ずる。これに対し、上述のように、Siの蒸着とFeの蒸着を同時に行うときの蒸着速度の比を0.5±0.2としたり、Siの蒸着とFeの蒸着を同時に行うときの基板温度を400℃から550℃の範囲内としたり、0.1BL(Bilayer)以上3.0BL(Bilayer)以下でSiの核を形成したような場合には、反応時間を長くしなくても、β-FeSiのみのナノドットを形成することができる。しかも、ドットのサイズを小さく、ドット密度を高く、ドットサイズを均一にできる。
【0061】
なお、上述のようにシリコン系化合物半導体のドット(鉄シリサイドのドット、さらには、β-FeSiのドット)3,13,…を形成した後、又は前記スペーサー層4,…を形成した後(或いはスペーサー層を形成する前)に500℃以上の温度(例えば、550℃程度の温度)でアニールすると良い。その結果、結晶性が向上したβ-FeSiのナノドットを作成できる。アニールをするときの具体的態様を以下に列挙する。
(1) Si(符号5参照)の蒸着を先に行ってSiの核5Aを形成し(図5(a) 参照)、その後、Si(符号5参照)とFe(符号6参照)の蒸着を同時に行ってβ-FeSiのドット3を形成し(同図(b)
参照)、そのドットを形成した後にアニールを実施する態様
(2) Si(符号5参照)の蒸着を先に行ってSiの核5Aを形成し(図5(a) 参照)、その後、Si(符号5参照)とFe(符号6参照)の蒸着を同時に行ってβ-FeSiのドット3を形成し、そのドット3を覆うようにように上述したスペーサー層4を形成し(図6(b)
参照)、該スペーサー層4に酸化膜12を形成し、ドット3の形成、スペーサー層4の形成、酸化膜12の形成を順次実施して多層構造を形成し、多層構造を形成した時点で上記アニールを実施する態様
(3) Si(符号5参照)の蒸着を先に行ってSiの核5Aを形成し(図5(a) 参照)、その後、Si(符号5参照)とFe(符号6参照)の蒸着を同時に行ってβ-FeSiのドット3を形成し、そのドット3を覆うように上述したスペーサー層4を形成し(図6(b)
参照)、その時点で上記アニールを実施し、その後、該スペーサー層4に酸化膜12を形成し、ドット3の形成、スペーサー層4の形成、酸化膜12の形成を順次実施して多層構造を形成する態様
【実施例1】
【0062】
本実施例では、図6(d) に示す多層構造の半導体デバイスを作製した。
【0063】
まず、図1に示すように、10-4Pa程度の酸素圧力下でSi基板1を熱酸化し、極薄Si酸化膜(基板側酸化膜)2を得た。次に、図2に示すように、電子線蒸着装置7を用いて、超高真空下で、基板温度500℃で、Si(符号5参照)を蒸着して核5Aを酸化膜上に形成し、その後、同じく電子線蒸着装置8を用いて、超高真空下で、基板温度600℃程度で、Fe(符号6参照)を蒸着してβ-FeSiドット3を形成した。そして、形成したβ-FeSiドット3を埋めるようにSiのスペーサー層(図6(b) の符号4参照)を形成し、該スペーサー層4を熱酸化し、酸化層12の表面には上述と同様の方法でβ-FeSiドット13を形成した。同様に、スペーサー層4,14,…の形成、酸化層23,…の形成、β-FeSiドット23,…の形成を順次繰り返して半導体デバイスを作製した。
【0064】
なお、Si及びFeの蒸着量を異ならせて、β-FeSiドット3,…の径が異なる半導体デバイスを幾つか作製してみた。ドット径は2nmから20nmの範囲とした。いずれの場合も、β-FeSiドット3,…の面密度は1012cm-2程度と高密度であった。図8にSiナノドットの走査トンネル顕微鏡(STM)像と反射高速電子回折(RHEED)図形を、図9にβ-FeSiナノドットのSTM像とRHEED図形を示す。
【実施例2】
【0065】
本実施例では、図10に示す構造のELデバイス(半導体デバイス)を作製した。まず、P型のシリコン基板1上に基板側酸化膜2を形成し、β-FeSiドット3,13,…、スペーサー層4,14,…、スペーサー層側酸化膜12,22,…を多層に形成し、その後、N型となるようにドーパントを入れてSiを蒸着しN型Si薄膜40にてキャップをした。さらに、蒸着法を用いて、透明電極41、AuGa電極42、Al電極43を図示の位置にそれぞれ形成した。本実施例によれば、良質のELデバイスを得ることができた。
【実施例3】
【0066】
本実施例では、実施例1と同様の方法で、多層構造の半導体デバイスを作製した。ただし、核5Aを形成するときのSiの蒸着量は0.5BL(Bilayer)とし、Fe及びSiの同時蒸着の時の基板温度は600℃ではなく500℃とした。Feの蒸着量は4ML(monolayer)とし、Siの蒸着量は4BL(Bilayer)とした。そして、ナノドット形成後に、550℃でアニールを行った。ナノドットの面密度は1012cm-2であり、直径は約5nmであった。図11にβ-FeSiナノドットの走査トンネル顕微鏡(STM)像と反射高速電子回折(RHEED)図形を示す。なお、実施例2と同様の方法でELデバイスを作製したところ、良質のELデバイスを得ることができた。
【産業上の利用可能性】
【0067】
IV族半導体及び金属を蒸着してシリコン系化合物半導体ドットを形成することによって、光デバイス材料、高効率太陽電池材料、熱-電気抵抗材料、磁性デバイス材料等の用途に適用できる。
【図面の簡単な説明】
【0068】
【図1】図1は、単結晶シリコン基板に基板側酸化膜を形成する様子を示す模式図で ある。
【図2】図2は、IV族半導体を蒸着した後に金属を蒸着して半導体デバイスを作製 する様子を示す模式図である。
【図3】図3は、金属を蒸着した後にIV族半導体を蒸着して半導体デバイスを作製 する様子を示す模式図である。
【図4】図4は、IV族半導体及び金属を同時に蒸着して半導体デバイスを作製する 様子を示す模式図である。
【図5】図5は、IV族半導体を蒸着した後にIV族半導体及び金属の同時蒸着を行 って半導体デバイスを作製する様子を示す模式図である。
【図6】図6は、多層の半導体デバイスを作製する様子を示す模式図である。
【図7】図7(a) はエピタキシャル成長時の様子を説明するための模式図であり、(b ) は非エピタキシャル成長時の様子を説明するための模式図である。
【図8】図8は、Siナノドットの走査トンネル顕微鏡(STM)像と反射高速電子 回折(RHEED)図形を示す写真である。
【図9】図9は、β-FeSiナノドットのSTM像とRHEED図形を示す写真 である。
【図10】図10は、半導体デバイスの構造の一例を示す模式図である。
【図11】図11は、β-FeSiナノドットの走査トンネル顕微鏡(STM)像と 反射高速電子回折(RHEED)図形を示す写真である。
【符号の説明】
【0069】
1 単結晶シリコン基板
2 基板側酸化膜
3 シリコン系化合物半導体のドット
4 スペーサー層
5 IV族半導体
5A IV族半導体の核
6 金属
12 スペーサー層側酸化膜
13 シリコン系化合物半導体のドット
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図10】
7
【図8】
8
【図9】
9
【図11】
10