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明細書 :スピン依存伝達特性を有するトランジスタを用いた再構成可能な論理回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4143644号 (P4143644)
登録日 平成20年6月20日(2008.6.20)
発行日 平成20年9月3日(2008.9.3)
発明の名称または考案の名称 スピン依存伝達特性を有するトランジスタを用いた再構成可能な論理回路
国際特許分類 H03K  19/20        (2006.01)
H01L  21/82        (2006.01)
H01L  29/78        (2006.01)
H01L  21/8247      (2006.01)
H01L  29/788       (2006.01)
H01L  29/792       (2006.01)
H01L  21/8246      (2006.01)
H01L  27/105       (2006.01)
H01L  29/82        (2006.01)
H03K  19/173       (2006.01)
H03K  19/21        (2006.01)
FI H03K 19/20
H01L 21/82 A
H01L 29/78 301J
H01L 29/78 371
H01L 27/10 447
H01L 29/82 Z
H03K 19/173 101
H03K 19/21
請求項の数または発明の数 44
全頁数 39
出願番号 特願2005-504130 (P2005-504130)
出願日 平成16年3月26日(2004.3.26)
国際出願番号 PCT/JP2004/004379
国際公開番号 WO2004/086625
国際公開日 平成16年10月7日(2004.10.7)
優先権出願番号 2003086499
優先日 平成15年3月26日(2003.3.26)
優先権主張国 日本国(JP)
審査請求日 平成17年10月19日(2005.10.19)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】菅原 聡
【氏名】松野 知紘
【氏名】田中 雅明
個別代理人の代理人 【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
【識別番号】100137615、【弁理士】、【氏名又は名称】横山 照夫
審査官 【審査官】小曳 満昭
参考文献・文献 特開2002-246487(JP,A)
特開平09-097906(JP,A)
Hybrid ferromagnet-semiconductor device for memory and logic,Magnetics, IEEE Transactions on,2000年 9月,Volume: 36, Issue: 5, Part 1,p.2758-2763
調査した分野 H03K 19/098-19/23
特許請求の範囲 【請求項1】
伝導キャリアのスピンの向きに依存する伝達特性を有するスピントランジスタを含む回路であって、
前記伝導キャリアのスピンの向きを変えることにより変化する前記スピントランジスタの伝達特性に基づいて動作点を変化させて機能を再構成することができる回路。
【請求項2】
強磁性体層を少なくとも2層以上含み、前記強磁性体層の磁化状態に依存する伝達特性を有するスピントランジスタを含む回路であって、前記スピントランジスタの磁化状態を変化させることによって、動作点を変化させて機能を再構成することができる回路。
【請求項3】
前記スピントランジスタは、磁化の方向を独立に制御できる強磁性体(以下「フリー層」と称する。)と、磁化の方向を変化させない強磁性体(以下、「ピン層」と称する。)と、を少なくとも1つずつ有しており、前記フリー層と前記ピン層とが同じ方向の磁化を持つ第1の状態(以下「平行磁化」と称する。)と、互いに反対方向となる磁化を持つ第2の状態(以下「反平行磁化」と称する。)と、の2つの磁化状態に基づいて動作点を変化させて機能を再構成することを特徴とする請求の範囲第2項に記載の回路。
【請求項4】
前記動作点を生じる第1の端子を出力とし、前記第1の端子を充電するための第1の回路群と、前記第1の端子を放電するための第2の回路群とを有しており、前記第1の回路群と前記第2の回路群とのいずれか一方あるいは両方に前記スピントランジスタを含むことを特徴とする請求の範囲第1項から第3項までのいずれか1項に記載の回路。
【請求項5】
前記スピントランジスタのキャリアのスピンの向きまたは磁化状態に依存する伝達特性を制御することにより前記第1の端子の電位を決定することを特徴とする請求の範囲第4項に記載の回路。
【請求項6】
キャパシタによる静電容量によって重み付けされた複数の入力と、該入力を共通に接続するフローティングゲートと、を含んで構成されるニューロンMOS(以下、「νMOS」と称する。)構造を介して入力された信号に基づき信号を出力することを特徴とする請求の範囲第1項から第5項までのいずれか1項に記載の回路。
【請求項7】
前記複数の入力信号のそれぞれが略等しくなるように重み付けされていることを特徴とする請求の範囲第6項に記載の回路。
【請求項8】
前記第1の端子に生じる電位を“0”論理レベルと“1”論理レベルの出力とに切り分ける論理閾値を前記スピントランジスタの伝達特性の変化を反映して変化する前記動作点に対して設定することを特徴とする請求の範囲第4項から第7項までのいずれか1項に記載の回路。
【請求項9】
請求の範囲第1項から第8項までのいずれか1項に記載の回路の出力端子に、ある定められた論理閾値をもつA/Dコンバータが接続されていることを特徴とする回路。
【請求項10】
前記スピントランジスタは、MOS構造と強磁性体とを含んで構成されるソース及びドレインにより構成されるMOSFET型スピントランジスタ(以下「スピンMOSFET」と称する)であることを特徴とする請求の範囲第1項から第9項までのいずれか1項に記載の回路。
【請求項11】
第1導電型のMOSFETまたは第1導電型のスピンMOSFETと、該第1導電型と同じ導電型のMOSFETまたは該第1導電型と同じ導電型のスピンMOSFETと、がそれぞれ前記第1の回路群および前記第2の回路群に含まれることを特徴とする請求の範囲第3項から9までのいずれか1項に記載の回路。
【請求項12】
前記第1の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETのソースと、前記第2の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETのドレインと、を接続した構造と、この接続部に形成された第1の端子とを有することを特徴とするE/E構成回路を含むことを特徴とする請求の範囲第3項から第11項までのいずれか1項に記載の回路。
【請求項13】
前記E/E構成回路を構成する前記第1の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETのドレインが該エンハンスメント型MOSFETまたは該エンハンスメント型スピンMOSFETのゲートに接続されることを特徴とする請求の範囲第12項に記載の回路。
【請求項14】
前記E/E構成回路を構成する前記第2の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETは、νMOS構造を有することを特徴とする請求の範囲第12項又は第13項に記載の回路。
【請求項15】
前記第1の回路群に含まれるデプレッション型MOSFETまたはデプレッション型スピンMOSFETのソースと、前記第2の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETのドレインと、を接続した構造と、この接続部に形成された第1の端子とを有するE/D構成回路を含むことを特徴とする請求の範囲第3項から第11項までのいずれか1項に記載の回路。
【請求項16】
前記E/D構成回路を構成する前記第1の回路群に含まれるデプレッション型MOSFETまたはデプレッション型スピンMOSFETのソースが該デプレッション型MOSFETまたは該デプレッション型スピンMOSFETのゲートに接続されることを特徴とする請求の範囲第15項に記載の回路。
【請求項17】
前記E/D構成回路を構成する前記第2の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETはνMOS構造を有することを特徴とする請求の範囲第15項又は第16項に記載の回路。
【請求項18】
キャパシタによる静電容量によって重みづけられた2つの入力(以下、それぞれの入力をAおよびBとする。)を前記νMOS構造の入力とすることを特徴とする請求の範囲第11項から第17項のいずれか1項に記載の回路。
【請求項19】
請求の範囲第4項から第18項までのいずれか1項に記載された回路における前記第1の端子を入力とする前記A/Dコンバータを含むことを特徴とするNAND/NOR再構成可能論理回路又はAND/OR再構成可能論理回路。
【請求項20】
前記第1および前記第2の回路群または前記第1または前記第2の回路群は、
前記第1の端子に、前記スピンMOSFETとは別のスピンMOSFETのソースまたはドレインを接続し、該別のスピンMOSFETのゲートに特定の入力の場合にのみ該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第11項から第19項までのいずれか1項に記載の回路。
【請求項21】
前記第2の回路群は、
前記第1の端子に、ソース接地されたnチャネル型の前記別のスピンMOSFETのドレインを接続し、nチャネル型の該別のスピンMOSFETのゲートに入力A=B“0”の場合にのみnチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第11項から第20項までのいずれか1項に記載の回路。
【請求項22】
前記第1の回路群は、
前記第1の端子に、ソースが電源電圧に接続されたpチャネル型の前記別のスピンMOSFETのドレインを接続し、pチャネル型の該別のスピンMOSFETのゲートに入力A=B=“1”の場合にのみpチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第11項から第21項までのいずれか1項に記載の回路。
【請求項23】
前記レベルシフト回路はE/E又はE/D又はCMOS構成のインバータにより構成されることを特徴とする請求の範囲第20項から第23項までのいずれか1項に記載の回路。
【請求項24】
請求の範囲第20項から第23項までのいずれか1項に記載された回路における前記第1の端子を入力とする前記A/Dコンバータを有する再構成可能論理回路。
【請求項25】
さらに、前記A/Dコンバータの出力を入力とするインバータを有する請求の範囲第20項又は第24項に記載の全2入力対称関数を実現できる再構成可能論理回路。
【請求項26】
第1導電型のMOSFETまたは第1導電型のスピンMOSFETと、前記第1導電型と異なる第2導電型のMOSFETまたは第2導電型のスピンMOSFETと、がそれぞれ前記第1の回路群および前記第2の回路群に含まれることを特徴とする請求の範囲第3項から第9項までのいずれか1項に記載の回路。
【請求項27】
前記第1の回路群に含まれるpチャネル型MOSFETまたはpスチャネル型ピンMOSFETと前記第2の回路群に含まれるnチャネル型MOSFETまたはnチャネル型スピンMOSFETの互いのドレイン端子を共通にして接続した構造と、共通の前記ドレイン端子に形成された第1の端子とを有するCMOS構成回路を含むことを特徴とする請求の範囲第26項に記載の回路。
【請求項28】
前記第1の回路群に含まれるpチャネル型スピンMOSFETと前記第2の回路群とに含まれるnチャネル型スピンMOSFETとで構成されたCMOS構成回路を含むことを特徴とする請求の範囲第26項に記載の回路。
【請求項29】
前記CMOS回路を構成する前記pチャネル型MOSFETまたは前記pチャネル型スピンMOSFETと前記nチャネル型MOSFETまたは前記nチャネル型スピンMOSFETは、νMOS構造を構成する共通のフローティングゲートを有することを特徴とする請求の範囲第26項から第28項までのいずれか1項に記載の回路。
【請求項30】
キャパシタによる静電容量によって重みづけられた2つの入力(以下、それぞれの入力をAおよびBとする)を前記νMOS構造の入力とすることを特徴とする請求の範囲第29項に記載の回路。
【請求項31】
請求の範囲第26項から第30項までのいずれか1項に記載された回路における前記第1の端子を入力とするA/Dコンバータを含むことを特徴とするAND/OR再構成可能論理回路またはNAND/NOR再構成可能論理回路。
【請求項32】
前記第1および前記第2の回路群、または、前記第1または前記第2の回路群は、前記第1の端子に、前記スピンMOSFETとは異なる別のスピンMOSFETのソースまたはドレインを接続し、該別のスピンMOSFETのゲートに特定の入力の場合にのみ該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第26項から第31項までのいずれか1項に記載の回路。
【請求項33】
前記第2の回路群は、
前記第1の端子に、ソース接地されたnチャネル型の前記別のスピンMOSFETのドレインを接続し、nチャネル型の該別のスピントランジスタのゲートに入力A=B=“0”の場合にのみnチャネル型の該別のスピントランジスタをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第26項から第32項までのいずれか1項に記載の回路。
【請求項34】
請求の範囲第26項から第33項までのいずれか1項に記載の回路における前記第1の端子を入力とするA/Dコンバータを含むことを特徴とするAND/OR/XNOR再構成可能論理回路またはNAND/NOR/XOR再構成可能論理回路。
【請求項35】
前記第1の回路群は、
前記第1の端子に、ソースが電源電圧に接続されたpチャネル型の前記別のスピンMOSFETのドレインを接続し、pチャネル型の該別のスピンMOSFETのゲートに入力A=B=“1”の場合にのみpチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第26項から第35項までのいずれか1項に記載の回路。
【請求項36】
請求の範囲第26項から第35項までのいずれか1項に記載の回路における前記第1の端子を入力とするA/Dコンバータを含むことを特徴とするAND/OR/XOR再構成可能論理回路またはNAND/NOR/XNOR再構成可能論理回路。
【請求項37】
さらに、前記A/Dコンバータの出力を入力とするインバータを有する請求の範囲第26項から第36項までのいずれか1項に記載の全2入力対称関数を実現する論理回路。
【請求項38】
前記第1の端子に、ソース接地されたnチャネル型の前記別のスピンMOSFETのドレインを接続し、nチャネル型の該別のスピンMOSFETのゲートに入力A=B=1の場合にのみnチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御することを特徴とし、
前記第1の端子に、ソースが電源電圧に接続されたpチャネル型の前記スピンMOSFETとは異なる別のスピンMOSFETのドレインを接続し、pチャネル型の該別のスピンMOSFETのゲートに入力A=B=0の場合にのみpチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御すること特徴とする回路群である請求の範囲第26項または第32項に記載の回路。
【請求項39】
請求の範囲第38項に記載の回路における前記第1の端子を入力とするA/Dコンバータを含むことを特徴とする全2入力対称関数論理回路。
【請求項40】
前記レベルシフト回路はE/E又はE/D又はCMOSインバータにより構成されることを特徴とする請求の範囲第32項から第39項までのいずれか1項に記載の回路。
【請求項41】
CMOSインバータから構成され、前記CMOSインバータのpチャネル型MOSFETまたはnチャネル型MOSFETのいずれか一方、またはpチャネル型MOSFETおよびnチャネル型MOSFETの両方がスピンMOSFETであることを特徴とするA/Dコンバータ。
【請求項42】
前記スピンMOSFETの磁化状態によって、論理閾値を可変できる請求の範囲第41項に記載のA/Dコンバータ。
【請求項43】
アナログ出力を有する回路の出力段に前記論理閾値を可変できる請求項41または42記載のA/Dコンバータを接続し、論理機能を再構成できる論理回路。
【請求項44】
請求の範囲第1項から第43項までのいずれか1項に記載の回路を含む集積回路。
発明の詳細な説明 【技術分野】

本発明は、機能を再構成可能な論理回路に関し、より詳細には、内部に強磁性体を含み強磁性体の磁化状態に依存する伝達特性を有するトランジスタ(以下、「スピントランジスタ」と称する。)を用いた再構成可能な論理回路に関する。
【背景技術】

近年、ユーザのプログラムによって機能の再構成可能(リコンフィギャラブルまたはリプログラマブル)な論理回路が注目されている。例えば、これをLSI技術で実現したField Programmable Logic Array(FPGA)が用いられることが多い(例えばS.Trimberger,Proc.IEEE 81(1993)1030.,S.Hauck,Proc.IEEE 86(1998)625.、および末吉敏則:プログラマブルロジックデバイス,電子情報通信学会技術研究報告,Vol.101,No.633,(2002)17。参照)。従来は、FPGAは製品の試作や一部の限られた製品に用いられてきたが、最近では納期の早さと製品出荷後の機能の書き換えが可能なことが注目されており製品開発のサイクルの短い携帯電話などモバイル機器における最終部品としても組み込まれている。また、演算ごとにハードウェアを再構成する新しいアーキテクチャの情報機器としても研究が行われている。
FPGAの構成にはいくつかあるが、その中でも比較的大規模化が可能であり柔軟性も高い、SRAMによる真理値表参照型(Look Up Table(LUT)方式)が多く採用されている。この構成は、任意の関数を実現できるLUTからなる小規模の論理ブロックをマトリックス状に配置し、そのブロック同士をスイッチ(例えばパストランジスタ)により変更可能な配線で接続するものである(図56(A)参照)。
LUTのレジスタに書き込む値と配線のスイッチを書き換えることで所望の論理回路を実現する。論理ブロックは、LUTと同期をとるためのフリップフロップ(FF)からなる(図56(B))。LUTには、与えられた入力のパターンとアドレスとを対応させるためのデコーダ回路、そのアドレスのレジスタに値を記憶するためのメモリ(SRAMセル)が含まれる。図56(C)には2入力対称関数が実現できるLUT回路の例を示した。
SRAMは揮発性メモリであり、電源を切ると記憶情報が失われる。そこで、データの保持のため,外部に不揮発性メモリ(例えばフラッシュメモリ)を用意しておき、電源を再投入する毎にその情報をロードして用いる。
最近、LUT方式のFPGAとはまったく異なる原理に基づく再構成可能な論理回路として、論理回路ブロックにニューロンMOS(以下,「νMOS」と称する)構造を応用した回路の研究がなされている(例えばT.Shibata and T.Ohmi:IEEE Trans.Electron Dev.ED-39(1992)1444,and IEEE Trans.Electron Dev.ED-40(1993)750.、および澤田宏、青山一生、名古屋彰、中島和夫:ニューロンMOSを可変論理部に用いた再構成可能デバイスに関する検討,電子情報通信学会技術研究報告,Vol.99,No.481,(1999)79.参照)。νMOSを用いると、対称関数が効率よく実現できる。LUT方式と比べて機能は限定されるが、論理設計においては対称関数が多く出現することなどから注目されている。
図56は、2入力対称関数の実現可能な論理回路の構成例を示す図である。この論理回路は、νMOS構造を用いた3つのプレインバータ201、203及び205と、νMOS構造を用いた1つのメインインバータ207とを有している。入力部となるプレインバータでは、複数の等しい容量を介して複数のディジタル値が入力される。また、各インバータ201、203、205及び207においては、論理閾値が異なっており、図中、V/nと記載されている場合は、そのインバータへの入力数がnであり、論理閾値が“1”論理レベルに対してV/nであることを表している。
A、Bが入力で、C(k=0、1、2)が制御信号の入力である。このCにより、メインインバータ207への入力を操作することにより、任意の対称関数を実現する。この回路の動作は、C=“1”とすると入力中“1”の数がk個のときのみ出力が“0”となり、それ以外の場合は出力が“1”となる。例えば、C=C=“1”、C=“0”とすると、“1”の数が0個(A=B=“0”)と、“1”の数が2個(A=B=“1”)のとき出力が“0”で、“1”の数が1個(A or B=“1”)のとき出力が“1”のXOR論理回路となる。
【図面の簡単な説明】

図1(A)、(B)は、それぞれ本発明に係る回路の基本構成を示すブロック図である。
図2(A)は、MOSFET型スピントランジスタ(以下、「スピンMOSFET」と称する。)の構造例を示す図であり、図2(B)は、νMOS(B)の構造例を示す図である。
図3(A)は、スピンMOSFETの理想化された静特性を示す図であり、図3(B)は、ドレイン電流のゲート電圧依存性を示す図である。
図4は、図2(B)に示すνMOSトランジスの静特性を示す図であり、入力A、Bが、ディジタル値の場合の静特性を示す図である。
図5(a)、(b)、(c)は、それぞれE/E構成、E/D構成、CMOS構成のインバータ構造を用いたAND/OR再構成可能論理回路である。
図6は、入力にCMOSインバータを用いたNAND/NOR再構成可能論理回路の構成例を示す図である。
図7は、ディプリーション型のnチャネル型スピンMOSFETを用いたAND/OR回路を示す図である。
図8は、ディプリーション型のnチャネル型スピンMOSFETを用いたAND/OR回路の動作曲線を示す図である。
図9は、ディプリーション型のnチャネル型スピンMOSFETを用いたAND/OR回路の真理値表である。
図10は、図7に示す回路にXNOR機能を加えた回路を示す図である。
図11は、図10に示す回路の第1の動作を示す図である。
図12は、AND/OR機能について説明する図であり、図12(A)は動作曲線を示す図であり、図12(B)はOR回路、図12(C)はAND回路の真理値表を示す図である。
図13は、XNOR機能の動作曲線(A)と真理値表(B)を示す図である。
図14(A)は、図10に示す回路の第3の動作を示す図であり、図14(B)はその真理値表である。
図15は、全ての2入力対称関数が再構成可能な回路の回路構成を示す図である。
図16(A)は、閾値可変インバータの回路構成を示す図であり、図16(B)はその動作例を示す図である。
図17は、通常のCMOSインバータの閾値をpMOSのβとnMOSのβとの比の関数としてプロットした図である。
図18は、AND/OR回路の回路構成例を示す図である。
図19は、図18に示す回路の第1の動作(A)と、真理値表(B)である。
図20は、図18に示す回路の第2の動作(A)と、真理値表(B)である。
図21は、AND/OR回路の回路構成例を示す図である。
図22(A)は、図21における可変閾値インバータの特性を示す図であり、図22(B)は真理値表である。
図23は、図22(A)、(B)に対応する図であり、閾値を変化させた場合の動作と真理値表を示す図である。
図24は、AND/OR/XNOR回路の回路構成例を示す図である。
図25は、図24に示す回路のVin_nの動作曲線を示す図である。
図26(A)は、図24に示す回路の第1の動作を示す図であり、図26(B)は真理値表である。
図27(A)は、図24に示す回路の第2の動作を示す図であり、図27(B)は真理値表である。
図28(A)は、図24に示す回路の第3の動作を示す図であり、図28(B)は真理値表である。
図29(A)は、図24に示す回路の第4の動作を示す図であり、図29(B)は真理値表である。
図30は、AND/OR/XOR/XNOR回路の構成例を示す図である。
図31は、図30に示す回路のVin_pの動作点を動作を示す図である。
図32(A)は、図30に示す回路の第1の動作を示す図であり、図32(B)はその真理値表である。
図33(A)は、図30に示す回路の第2の動作を示す図であり、図33(B)はその真理値表である。
図34(A)は、図30に示す回路の第3の動作を示す図であり、図34(B)はその真理値表である。
図35(A)は、図30に示す回路の第4の動作を示す図であり、図35(B)はその真理値表である。
図36は、スピンMOSFETを用いた再構成可能論理回路の構成例を示す図である。
図37は、NAND/NOR回路の回路構成を示す図である。
図38は、図37に示す回路の動作点とインバータの特性を示す図である。
図39は、図37に示す回路の真理値表である。
図40は、NAND/NOR/XNOR回路の回路図である。
図41は、図40に示す回路のVin_nの動作点を示す図である。
図42(A)は図40に示す回路の第1の動作を示す図であり、図42(B)は、その真理値表である。
図43(A)は図40に示す回路の第2の動作を示す図であり、図43(B)は、その真理値表である。
図44は、NAND/NOR/XNOR/XOR回路の回路図である。
図45は、図44に示す回路のVin_pの動作点を示す図である。
図46(A)は図44に示す回路の第1の動作を示す図であり、図46(B)は、その真理値表である。
図47(A)は図44に示す回路の第2の動作を示す図であり、図47(B)は、その真理値表である。
図48は、NAND/NOR回路の構成例を示す図である(E/E構成)。
図49は、図48に示す回路の動作を示す図である。
図50は、図48に示すNOR回路とNAND回路の真理値表である。
図51(A)は、NAND/NOR/XNOR回路の構成例を示す図であり、図51(B)は、Vin_nの動作点を示す図である。
図52(A)は、図51(A)に示す回路の第1の動作を示す図であり、図52(B)は、図52(A)の真理値表である。
図53(A)は、図51(A)に示す回路の第2の動作を示す図であり、図53(B)は、図53(A)の真理値表である。
図54(A)は、図51(A)に示す回路の第3の動作を示す図であり、図54(B)は、図51(A)の真理値表である。
図55は、全ての2入力対称関数が再構成可能な回路の回路構成を示す図である。
図56は、2入力対称関数が実現可能な論理回路の構成例を示す図である。
図57(A)は、任意の関数を実現できるLUTと記憶素子とからなる小規模の論理ブロックをマトリックス状に配置し、そのブロック同士をスイッチ(例えばパストランジスタ)により変更可能な配線で接続する回路であり、図57(B)は、LUTと同期をとるためのフリップフロップ(FF)からなる回路であり、図57(C)は、2入力対称関数が実現できるLUT回路の例である。
【発明の開示】

以上に説明したFPGAの論理ブロックには以下に述べる問題がある。すなわち、LUT方式、νMOSを用いた論理ブロックには、特に論理機能の揮発性に関して課題がある。また、素子数(占有面積)に関しても以下のような課題を生じることがある。
まず、LUT方式の論理ブロックの課題に関して説明する。LUT方式では、回路の機能自体には論理を再構築するための書き換え能力はなく、レジスタの値を参照するものである.LUTにはSRAMを用いるため,SRAMの揮発性に由来する問題点が存在する。LUTの内容、すなわち論理機能は、電源を切ると失われてしまう。製品に組み込む場合は、データを保持するために外部に膨大な記憶容量の不揮発性メモリが必要であり、チップ全体の面積が大きくなるばかりか、電源再投入の際の立ち上げ時間が長くなり、消費電力にも影響する。
また、論理ブロック内部にも、たとえばデコーダ及び複数個のトランジスタから成るSRAMセルから構成されるために多くの素子(2入力対称関数の場合、例えば図56(C)の回路であれば40個程度のトランジスタが必要であり、論理ブロックの占有面積が大きくなるという問題点もある。
次に、νMOSを用いた論理ブロックの課題について説明する。この論理ブロックは、LUT方式と異なり、制御信号により回路の動作を書き換えることができる.2入力では素子数は8個のMOSFET及び14個のキャパシタで構成され,LUT方式に比べて半分程度の素子数で同等の回路を構成することが可能である。しかし、νMOSに用いるキャパシタの占有面積は小さくない。また、回路の機能を維持するために、使用中は、常に制御信号を与え続けなければならない。電源電圧以外の大きさの制御信号とこれを制御するための制御回路(コントローラ)も必要となる。また、不揮発に機能を記憶することはできないため、LUT方式と同様に論理機能の不揮発保持に問題がある。
本発明の目的は、不揮発で再構成可能な回路を少ない素子数で実現することにより、回路の小型化、低消費電力化を図ることである。
本発明に係る回路では、伝導キャリアのスピンの向き又はトランジスタの内部に含まれる強磁性体の磁化状態に依存する伝達特性を有するトランジスタ(以下、「スピントランジスタ」と称する。)を用いて、その入力部にνMOSを用いる。スピントランジスタの磁化状態を制御してトランジスタの駆動力を変化させることにより、回路の動作点を操作して機能を書き換える。素子の特性を変化させるという点で、完全にハードウェア的に機能が書き換えられる新しい概念に基づく回路である。不揮発に論理機能を保持できること及び論理機能の切り換えに制御信号を必要としない点が、νMOSのみを用いた論理ブロックとは異なる。しかもスピントランジスタ中の強磁性体により回路の機能を不揮発的に記憶できる。本発明の論理回路を用いることにより,FPGAにおける上記の課題を解決できる。
不揮発性に関して説明する。回路の機能は、スピントランジスタに含まれるの強磁性体の磁化状態により決定される。従って、電源を切っても磁化状態は変わらないため論理機能は不揮発に保たれる。そのため、従来のFPGAにおいて必要な外部の不揮発性メモリのうち、論理ブロック部に関する部分が不要となる。チップサイズの縮小化に関して有利であり、さらに、論理機能をロードするための時間を必要としないため,立ち上げに要する時間も短縮される。
論理ブロックに含まれる素子数は、本発明に係る回路では、9~11個のMOSFETと2つのキャパシタで構成され、素子数は、LUT方式の3分の1以下に減少する。νMOSのみを用いる論理ブロックと比べても半分程度の素子数である。外部の不揮発性メモリは配線部に関するもののみでよいので、全体で素子の数は従来の回路と比べて非常に少なくなる。
また、論理ブロック間を接続する配線の選択に用いるスイッチとしてスピントランジスタを用いることもできる。特に、このスイッチとして下記に述べるスピンMOSFETを用いることで,論理ブロック間の相互配線も不揮発に記憶することができる。この場合では、配線部に関しても不揮発性メモリが不用になる。スイッチに用いるスピンMOSFETとしてはエンハンスメント型の他にデョプレッション型も使用できる.さらにpチャネル型およびnチャネル型スピンMOSFETで構成したトランスファゲートも使用できる。
本発明の一観点によれば、伝導キャリアのスピンの向きまたはトランジスタ内部に含まれる強磁性体の磁化状態に依存する伝達特性を有するスピントランジスタを含む回路であって、前記伝導キャリアのスピンの向きまたは前記強磁性体の磁化状態を変えることにより変化する前記トランジスタの伝達特性を変化させることにより動作点を変化させて機能を再構成することができる回路が提供される。
前記回路の出力端子に、A/Dコンバータを接続して出力端子におけるアナログの動作点をディジタル論理レベルに変換する。また,前記A/Dコンバータにスピントランジスタを含めることにより、スピントランジスタの磁化状態によって制御できる閾値を設定することによっても機能を再構成することができる。
尚、上記スピントランジスタの代わりに、他の伝達特性可変のトランジスタを用いて回路を構成することもできる。この場合でも、前記トランジスタの伝達特性を変化させることにより動作点を移動させて機能を再構成することができる。尚、ここでいう伝達特性可変とは、例えばVdsやVgsなどのバイアス以外の物性量を変化させることで、トランジスタの伝達特性を不揮発的に変化させることができることを意味する。これにより、同じ条件でバイアスを加えても出力特性が異なる。このようなトランジスタは例えば強磁性体や強誘電体を用いることやフローティングゲート技術(フローティングゲートにキャリアを注入して、しきい値を変化させるなど)を用いることにより実現できる。上述したスピントランジスタはこのような伝達特性可変のトランジスタの1つである。
【発明を実施するための最良の形態】

図1(A)、(B)を参照して本発明に係る回路の基本構成についてまず説明を行う。図1(A)、(B)に示すように、本発明に係る回路は、端子V(以下では“V”を端子名としても用いるが、その電位としても用いることがある。)と、その端子Vにおける寄生容量および次段の入力容量を充電するための回路群Pと、放電するための回路群Qと、アナログ電圧Vをディジタル論理レベルに増幅するA-Dコンバータとを主要構成要素とする。Vは入力信号A、Bの値によって決まり、次段の回路には依存せずに決まる。
図1(A)に示すように、回路群Pと回路群Qのうち少なくとも一方にスピントランジスタが含まれ、スピントランジスタの磁化状態によって電流駆動能力を制御できる。このため、入力A、Bが同じ値であっても、スピントランジスタの磁化状態によって異なるVをとる。スピントランジスタの磁化の状態によって生じるVの変化を、ある一定の論理閾値を持つA/Dコンバータでディジタル論理レベルに増幅することにより、再構成可能な論理回路となる。又はスピントランジスタを用いた論理閾値を可変できるA/Dコンバータにより、再構成可能論理回路を構成することもできる.
図1(B)に示す回路は、入力に等しく重み付けされた2入力のνMOS構造を用いている。対称関数においては、入力信号A、Bは、それぞれ区別する必要がないため、等しく重み付けされた2入力のνMOS構造を用いることにより効率良く回路群に入力することができる。AとBを区別する必要がある場合には入力容量の重み付けをAとBとで変えることで実現できる。
本発明に係る回路は、強磁性金属などの強磁性体を内部に含み、伝導キャリアのスピンの向きまたは強磁性体の磁化状態によって伝達特性を制御できるスピントランジスタを用いた不揮発性の再構成可能な回路、主として論理回路である。スピントランジスタを用いて少ない素子数で2入力の対称関数を実現することができる。
まず、スピントランジスタについて説明する。スピントランジスタは、磁化の向きを磁場等によって独立に制御できる強磁性体(フリー層)と磁化の向きを固定した強磁性体(ピン層)を少なくとも一つずつ有し、フリー層の磁化の向き変えることによってフリー層とピン層との相対的な磁化状態を平行磁化又は反平行磁化にすることができるトランジスタである。
スピントランジスタでは、スピン依存散乱、スピン依存トンネル効果、スピンフィルタ効果等のキャリアのスピンの向きと強磁性体の磁化の向きとに依存した伝導現象によってトランジスタ内の磁化状態に応じた出力特性を実現することができる。従って、スピントランジスタでは、同一バイアス下であってもスピントランジスタ内に含まれるフリー層とピン層との相対的な磁化の向きによってトランジスタの伝達特性を制御することができる。
以下、スピントランジスタについて、MOSFET型スピントランジスタ(以下、「スピンMOSFET」と称する。)を例にして説明する。スピンに依存する伝導現象を含むが,トランジスタ動作は通常のMOSFETと同等の動作原理に基づくとして,特に,その出力特性はグラジュアルチャネル近似で表現できるものとする。
図2(A)は、スピンMOSFETの構造例を示す図である。図2(A)に示すように、スピンMOSFET(A)は、半導体(基板)1上に形成されており、ソース電極3とドレイン電極5とが強磁性体により形成されている点以外は、ゲート絶縁膜11上にゲート電極7が形成されている点を含めて通常のMOSFETと同様の構造を有している。以下、強磁性体のソース電極と強磁性のドレイン電極とを、それぞれ強磁性ソース3と強磁性ドレイン5と略記する。尚、図において、FMは強磁性金属を表すが、他の電気伝導性強磁性体を用いても、ソースとドレインを構成できる。
強磁性ソース3は、スピン偏極キャリアを半導体1中のゲート下に形成されたチャネルに注入するスピンインジェクタとして働く。また、強磁性ドレイン5はチャネルに注入されたスピンの向きを電気信号として検出するスピンアナライザとして働く。強磁性体として強磁性金属(FM)を用いる場合では、半導体(基板)1とのショットキー接合を用いて強磁性ソース3と強磁性ドレイン5とを形成する。ゲート電極7に対してゲート電圧を印加することにより、ショットキー障壁を介して強磁性ソース3からチャネルにスピン偏極キャリアを注入する。
注入されるスピン偏極キャリアはチャネルを通って強磁性ドレイン5に到達する(簡単のため、チャネルに注入されたスピン偏極キャリアのゲート電界によるRashba効果を無視する)。ソース-ドレイン間が平行磁化を持つ場合は、強磁性ドレイン5に注入されたスピン偏極キャリアは、スピン依存散乱を受けることはなくドレイン電流となるが、反平行磁化を持つ場合は、強磁性ドレイン5でスピン依存散乱による抵抗を受ける。従って、このスピンMOSFETではソース-ドレイン間の相対的な磁化の向きによって電流駆動力が異なる。
図3(A)及び図3(B)に、スピンMOSFETの理想化された静特性を示す。閾値以下のゲート電圧(Vgs<Vth)では、通常のMOSトランジスタの場合と同様にスピンMOSFETはOFF状態である。これはスピンMOSFETの磁化状態に依存しない。閾値以上のゲート電圧を印加すると(Vgs=Vgs1>Vth)、スピンMOSFETはON状態となるが、同じゲート電圧を印加した場合であっても、スピンMOSFET内に含まれる強磁性体の磁化状態によって流れるドレイン電流Iは異なる。平行磁化の場合では大きなドレイン電流Id↑↑が流れ、反平行磁化の場合では小さなドレイン電流Id↑↓しか流れない。スピンMOSFETのドレイン電流が通常のMOSFETと同様のゲイン係数を用いて表現できると仮定すると、これは、平行磁化の場合ではゲイン係数が大きく、反平行磁化ではゲイン係数が小さいことを意味する。以下では、スピンMOSFETおよびMOSFETのゲイン係数を表す相対的なパラメータβを導入する。すなわち、回路に含まれるスピンMOSFETおよびMOSFETのゲイン係数をβG1,βG2・・・βGNとすると(スピンMOSFETでは平行磁化と反平行磁化のゲイン係数をそれぞれ別に定義する)、1つのゲイン係数βG1を用いて、各スピンMOSFETおよびMOSFETのゲイン係数はβG1=ββG1,βG2=ββG1,βG3=ββG1・・・・・βGN=ββG1と書ける。この係数β(=1),β,・・・βを用いて各トランジスタ間のゲイン係数の大小関係を表現する。また、各β,β,・・・βの大小関係を適当な数字を用いて表現するが、この数値はβの大小関係を表現するための例示であって,これら数値自体が発明を限定するものではない。さらに、これらβ,β,・・・βの大小関係は、スピンMOSFETの出力特性が通常のMOSFETの出力特性を用いて表現できない場合も含めて、MOSFETおよびスピンMOSFETに同じバイアスを加えたときの出力電流の大小関係を例示しているものとする。
次に、νMOS構造について図2(B)及び図4を参照しつつ説明する。図2(B)に示すように、νMOS構造を用いたMOSFET(B)は、半導体11に対して形成されたソース13及びドレイン15と、ゲート絶縁膜20を介してフローティングゲート21と、分割された2つのゲート電極17aと17bとを有している。上述のように、νMOSのゲート17a、17bに入力、例えば、図のAとBとがゲート電極とフローティングゲートとの入力容量を介して入力される。このゲート電極とフローティングゲートとの間の大きさを変えることにより入力に重みを付けることができる。ここでは、全ての入力容量が等しい場合を例にして説明する。
図2(B)に示す2入力のνMOS構造において、フローティングゲート21の電位Vfgは、ゲート容量を無視できる場合にはキャパシタンスのカップリングによってVfg=(A+B)/2となり入力の平均値で示される。同様に、2入力以上の多入力(n入力(n>2))の場合では、νMOSに、n入力の平均がフローティングゲートに入力されるのと等価であると考えて良い。入力A、Bが、ディジタル値の場合の静特性を図4に示す。入力がアナログであっても良い。図4に示すように、A=B=“0”の場合には、ドレイン電流Iはほとんど流れない。A=B=“1”の場合には、ドレイン電流Iが流れる。A又はBのうちの一方のみが“1”の場合には、上記場合の約半分のゲート電圧が印加された場合のドレイン電流が流れる。対称関数においては、入力信号A、Bは、それぞれ区別する必要がないため、等しく重み付けされた2入力νMOSを用いることにより効率良く回路群に入力することができる。
νMOS構造を用いた入力と、回路群Pと回路群Qとの回路構成として、スピンMOSFETとMOSFETからなるE/E構成、E/D構成、CMOS構成のインバータ構造を用いればAND/OR再構成可能論理回路が実現できる。図5(a)、(b)、(c)は、それぞれE/E構成、E/D構成、CMOS構成のインバータ構造を用いたAND/OR再構成可能論理回路である。以下では、矢印を付したトランジスタ記号を用いてスピンMOSFETを表す(以下同様)。図ではスピンMOSFETはE/E構成、E/D構成、CMOS構成のインバータのアクティブロード(Q2)に用いているが、ドライバ(Q1)をスピンMOSFETとしてもよい。また、アクティブロード(Q2)とドライバ(Q1)の両方をスピンMOSFETとすることもできる。入力のνMOS構造はE/E構成、E/D構成ではドライバ(Q1)側に用いる。CMOS構成では、Q2とQ1に共通のフローティングゲートを用いて入力のνMOS構造を実現する。また、出力段のインバータはVにおける出力を“1”と“0”の論理レベルに切り分けるのに用いる。すなわち、このインバータはADコンバータとして働く。図5のアクティブロードQ2が回路群Pを、ドライバQ1が回路群Q2を構成する。さらに、図5の回路のVに作用してVの電位を制御する別の回路を回路群Pと回路群Qに付け加えることによって、複雑な再構成可能な論理回路を実現できる。
また、図6に示すように、キャパシタによる容量カップリングを用いず、複数のCMOSインバータを入力に用いてもνMOS構造と同等の動作を実現することができる。ただし、この場合では図5の論理関数を反転した論理関数が出力される。
次に、本発明の第1の実施の形態による再構成可能な論理回路について図面を参照しつつ説明を行う。本実施の形態による論理回路は、エンハンスメント型MOSFETとディプリーション型MOSFETとを用いたいわゆるE/D構成インバータの回路のドライバまたはアクティブロードをスピンMOSFETで置き換える。ドライバを置き換える場合にはエンハンスメント型のスピンMOSFETを、アクティブロードを置き換える場合にはディプリーション型のスピンMOSFETを用いる.入力のνMOS構造はドライバに用いる。出力段のインバータは通常CMOSインバータが最も性能がよいが、他のE/D構成など他の構成のインバータも使用できる。
E/E構成では負荷曲線はドライバに生じる電圧によって変化してしまうが、E/D構成を用いると、アクティブロードによる負荷曲線が飽和するため,論理論理マージンを大きくすることが出来る。
1)AND/OR回路
図7から図9までを参照して、ディプリーション型のnチャネル型スピンMOSFETを用いたAND/OR回路について説明する。図7において、Tr1がディプリーション型のnチャネル型スピンMOSFETで、反平行磁化と平行磁化の場合でそれぞれβn1=1又は10をとることができるとする。Tr1のソースとゲートとが短絡されているため、図8の実線で示すようにVmに対して飽和した負荷曲線が得られる。Tr2の入力にνMOS構造を用い,その動作は図8に破線で示すようになる。図9(A)及び図9(B)はこの回路の真理値表である。また、その動作の詳細を表1にまとめる。
JP0004143644B2_000002t.gif OR回路として動作させる場合には、スピンMOSFETを反平行磁化にして電流駆動能力の小さなβn1=1の状態にしておく。ここで、A=B=“0”のとき、動作点Vは図8からVとなるので出力Voutは反転増幅されて“0”となる。A又はB=“1”(以下,(A,B)=(“1”,“0”)または(A,B)=(“0”,“1”)を「A又はB=“1”」と略記する)のとき、動作点VはVとなるから、出力Voutは“1”となる。A=B=“1”のときでは、動作点VはVとなり出力Voutは“1”となる。
AND回路として動作させる場合には、スピンMOSFETを平行磁化にして電流駆動能力の大きなβn1=10の状態にする。ここで、A=B=“0”のとき、動作点VはVとなるから出力Voutは“0”となる。A又はB=“1”のときでは、動作点VはVとなり,出力Voutは“0”となる。A=B=“1”のときでは、動作点VはVとなり出力Voutは“1”となる。
2)AND/OR/XNOR回路
図7に示す回路にXNOR機能を加えた回路を図10に示す。XNORは、A又はB=“0”とA=B=“1”では入出力関係がANDと等しく、A=B=“0”のときVout=“1”(V=“0”)となる回路がQ群として追加される。Tr3~Tr5までがその追加部分である。インバータを構成するTr3とTr4はレベルシフタとして働く。図11に示すように、A=B=“0”のときのみTr5が導通する(オン状態となる)。Tr5はスピンMOSFETであるが、磁化状態によるβn5の変化はTr1のβn1よりも大きく変化するように設定し、例えば反平行磁化と平行磁化のそれぞれでβn5=0.5又は50とする。平行磁化の場合ではβn5=50となり、十分大きな電流(Id_high)が流れるが、反平行磁化の場合ではβn5=0.5となり,電流値(Id_low)は非常に小さい。図12(A)から図14(B)までに、各βにおける動作点Vを示す。実線はTr2とTr5とに流れる電流の和であり、Id_lowは無視できると仮定した。表2にβn1、βn5と回路機能の関係をまとめる。
JP0004143644B2_000003t.gif まず図12を参照してAND/OR機能について説明する。Tr5を、反平行磁化にして電流駆動能力の極めて小さな状態(βn5=0.5)にしておけば、流れる電流Id_lowを無視することができるため、この部分は開放とみなせる。そのため、図7に示す回路と同様の回路となり、AND(図12(C))/OR(図12(B))機能を保つことができる。
次に、XNOR機能について図13(A)、(B)を参照して説明する。Tr5を平行磁化にして電流駆動能力を高い状態(βn5=50)にし、Tr2はANDと同じく平行磁化(βn1=10)にしておく。A=B=“1”、A又はB=“1”では、上述のようにTr5は開放と等価であるためANDと同じ動作をする。A=B=“0”のときは、Tr5の電流Id_highによりVが放電されてV=V<Vinv、Vout=“1”となる。さらに、Tr1を反平行磁化(βn1=1)、Tr5を平行磁化(βn5=50)としておくと、全ての入力に対してVout=“1”となる(図14(A)、(B))。この回路の特徴は、動作点Vがいずれも0VあるいはVddに近く、論理マージンが大きいことである。
3)AND/OR/XNOR/NAND/NOR/XOR機能
図15に示す回路では、出力にインバータ回路がもう一段追加されている。この回路の動作の詳細を表3に示す。基本的には図10に示す回路と同様であるが,Voutとその反転出力とにより全ての2入力対称関数を実現することができる。
JP0004143644B2_000004t.gif 次に、本発明の第2の実施の形態による再構築可能な論理回路について図面を参照しつつ説明を行う。本実施の形態による論理回路は、CMOS構成インバータのnチャネル型MOSFETとpチャネル型MOSFETのいずれか一方をスピンMOSFETとするか、または両方ともスピンMOSFETとすることで構成できる。入力に用いるνMOS構造はnチャネルデバイスとpチャネルデバイスに共通のフローティングゲートを構成するようにする。出力段のインバータはCMOS構成の通常のインバータで良い。
本発明の実施の形態によると、E/D構成と同様に動作曲線が飽和するため平論理マージンを大きくすることが出来る。また、低消費電力化に有効である。
1)閾値可変インバータ
図16(A)は、論理閾値が可変のインバータの回路図である。通常のCMOSインバータのnチャネル型MOSFETと、pチャネルMOSFETをpチャネル型スピンMOSFETに置き換えた回路である。ここで、pチャネル型スピンMOSFETの電流駆動能力を反平行磁化と平行磁化の場合のそれぞれでβpinv=1又は10とし、nチャネル型スピンMOSFETの電流駆動能力は、1と10の間の値である。図16(A)に示すインバータ回路における論理閾値はβの組み合わせに応じて変化する。例えば、図16(B)では、βninvを固定し、βpinv=1又は10とした場合の両スピンMOSFETの特性を示す図である。入力は一定であるが、出力Voutは、βpinv=1のときはVでLowレベルであり、βpinv=10のときはVでHighレベルである。このように、出力Voutは、pチャネル型スピンMOSFETの電流駆動により異なる。より定量的には以下のように説明できる。
図16(A)に示すインバータ回路を通常のCMOSインバータと同様に考えることができる.この場合、論理閾値付近ではpチャネル型スピンMOSFET、nチャネル型スピンMOSFETともに飽和領域で動作している。nチャネル及びpチャネルのスピンMOSFETに流れるドレイン電流Iが等しいという条件で方程式を解くと次式が得られる。
JP0004143644B2_000005t.gif ここで、Vdd=3.3V、Vthn=|Vthp|=0.5Vとし、論理閾値Vinvを、駆動力の比βinv=βninv/βpinvの関数として図17にプロットした。図17に示すように、βinv=0.1、1、10に対応した論理閾値をとるこができる。
2)AND/OR
図16に示した閾値可変インバータを用いたAND/OR回路を図18に示す。図18に示すように、AND/OR回路は、2段のインバータにより構成されており、入力側が閾値可変インバータであり、出力側は通常のインバータ(閾値はVinv2=Vdd/2)である。図18に示す回路の動作特性を図19(A)及び図19(B)に示す。実線はTr1の特性であり、破線はTr2の特性である。この回路の動作についての詳細を表4にまとめる。
JP0004143644B2_000006t.gifJP0004143644B2_000007t.gif 2-1)OR
図19(A)及び図19(B)を参照してOR回路について説明する。OR回路として機能させる場合には、図18に示す回路において、Tr1を反平行磁化(βp1=1)、Tr2を平行磁化(βn2=10)に設定する。図19(A)から,A=B=“0”のときには、動作点VはVとなることから,出力Voutは反転増幅されて“0”となる。A又はB=“1”のときには、動作点VはVとなり,出力Voutは“1”となる。A=B=“1”のとき、動作点VはVとなり,出力は“1”となる。
2-2)AND
図20(A)及び図20(B)を参照してAND回路について説明する。Tr1を平行磁化(βp1=10)、Tr2を反平行磁化(βn2=1)にする。A=B=“0”のときには、動作点VはVとなることから出力Voutは反転増幅されて“0”となる。A又はB=“1”のときには、動作点VはVとなり出力Voutは“0”となる。A=B=“1”のときでは、動作点VはVとなり,出力は“1”となる。
尚、図21から図23に示すように、入力側の閾値可変インバータ(Tr1とTr2からなるインバータ)の閾値Vinv1を基準に考えることもできる。以下にその場合の動作について説明する。
2-3)OR
図21に示す回路において、Tr1を反平行磁化(βp1=1)、Tr2を平行磁化(βn2=10)にすると,図22(A)に示すように論理閾値はVinv1=Vinv1_low<Vdd/2となる。図22(A)、(B)に示すように、A=B=“0”のとき、Vfg=0となるから、V=V=“1”となりVout=“0”となる。A又はB=“1”のとき、Vfg=Vdd/2>Vinv1_lowであるから、V=V=“0”となりVout=“1”となる.A=B=“1”のときでは、Vfg=Vddであるため、V=V=“0”となり、Vout=“1”となる。
2-4)AND
図21に示す回路において、Tr1を平行磁化(βp1=10)、反平行磁化(βn2=1)にすると,図23(A)に示すように論理閾値はVinv1=Vinv1_high>Vdd/2となる。A=B=“0”のときでは、Vfg=0であるから,V=V=“1”となり、Vout=“0”となる。A又はB=“1”のときでは、Vfg=Vdd/2<Vinv1_lowであることから、V=V=“1”となり、Vout=“0”である。A=B=“1”のときでは、Vfg=Vddとなることから、V=V=“0”となり、Vout=“1”となる。
3)AND/OR/XNOR
図24にAND/OR/XNOR回路を示す。動作原理は図10の場合と同様である。XNORは、A=B=“1”及びA又はB=“1”のときの入出力関係はANDと同じで,A=B=“0”のときのみANDと異なり、Vout=“1”(V=“0”)となれば良い。この機能はTr3、Tr4、Tr5(nチャネル型スピンMOSFET)で構成される回路を回路群Qに加えることによって実現される。Tr3、Tr4から成るインバータ(レベルシフタ)では、閾値Vinv3がVdd/2より低く設計されている。このため、A=B=“0”のときのみ、Vin_n=“1”となり、Tr5がオンする。このTr5の平行磁化と反平行磁化における電流駆動能力βn5の変化はTr1、Tr2の場合に比べて大きく、βn5=0.5(反平行磁化)又は50(平行磁化)とする。平行磁化(βn5=50)であれば十分大きな電流(Id_high)が流れるが、反平行磁化(βn5=0.5)であれば電流値(Id_low)は非常に小さい(図25の上下の図、参照)。
その詳細な動作について表5にまとめる。
JP0004143644B2_000008t.gifJP0004143644B2_000009t.gif 3-1)AND/OR(図26(A)、(B)、図27(A)、(B)参照)
Tr5を反平行磁化(βn5=0.5)に設定すれば、その電流Id_lowを無視することができ、Tr5を開放とみなせるので図18のAND/OR回路と等価になる。
3-2)XNOR(図29(A)、(B)参照)
Tr5を平行磁化(βn5=50)に設定し、インバータ部分はANDと同じくTr1を平行磁化(βp1=10)、Tr2を反平行磁化(βn2=1)に設定する。A=B=“1”、A又はB=“1“では、Tr5は開放と等価なのでANDと同じ動作を行う。A=B=“0”のときはTr5のId_highによりVが放電され、V=V<Vinv2となることからVout=“1”となる。尚、Tr1を反平行磁化(βp1=1)、Tr2を平行磁化(βn2=10)、Tr5を平行磁化(βn5=50)にしておくと、全ての入力パターンに対してVout=“1”となる(図28(A)、(B)参照)。
図24に示す回路の出力にインバータを加えることで、全2入力対称関数を実現できるが、回路群Pに新たに回路を加えることで全2入力対称関数を実現する方法を示す。
4)AND/OR/XNOR/XOR
図30に、AND/OR/XNOR/XOR回路を示す。XORは、A=B=“1”及びA又はB=“1”のときの入出力関係はORと同じで、A=B=“1”のときのみ異なり、Vout=“0”となる。したがって,A=B=“1”のときVout=“0”(V=“1”)となるような回路を加えればよい。Tr6、Tr7、Tr8(pチャネル型スピンMOSFET)を、Tr3、Tr4、Tr5(nチャネル型スピンMOSFET)と相補的に用いることでXOR機能が加わる。Tr6、Tr7から成るインバータは、閾値Vinv4がVdd/2より高く設計されている。そのため、A=B=“1”のときのみVin_p=“0”となり、Tr8がオンする(図31)。
このTr8の平行磁化と反平行磁化における電流駆動能力βp8の変化はTr1、Tr2の場合に比べて大きく、反平行磁化の場合ではβp8=0.5,平行磁化の場合では50とする。平行磁化(βp8=50)であれば、十分大きな電流(Id_high)が流れるが、反平行磁化(βp8=0.5)であれば電流値(Id_low)は非常に小さい。図32(A)、(B)及び図33(A)、(B)にTr8が平行磁化(βp8=50)、Tr5が反平行磁化(βn5=0.5)のときの動作点Vを示す。実線は、TR1とTr8に流れる電流の和であり、破線はTr2とTr5に流れる電流の和である。尚、Id_lowは無視した。
その動作の詳細を表6に示す。
JP0004143644B2_000010t.gif 4-1)AND/OR/XNOR
図30の回路において、Tr8を反平行磁化(βp8=0.5)にしておけば、Tr8に流れる電流を無視することができ、Tr8の部分は開放とみなせる。そのため図24の回路と等価で、Tr1,Tr2,Tr5の磁化状態(電流駆動能力βp1、βn2、βn5)を変えることでAND/OR/XNOR機能を持たせることができる。
4-2)XOR(図32(A)、(B))
Tr8を平行磁化(βp8=50)にして,その他はORの場合と同じくTr1を反平行磁化(βp1=1)、Tr2を平行磁化(βn2=10)、Tr5を反平行磁化(βn5=0.5)に設定しておく。A=B=“0”、A又はB=“1”では、TR8は開放でありORと同じ動作をする。A=B=“1”のときは、Tr8のId_highによりVが充電され、V=V>Vinv_2となるから,Vout=“0”となる。さらに、Tr1を平行磁化(βp1=10)、Tr2を反平行磁化(βn2=1)、Tr5を反平行磁化(βn5=0.5)、Tr8を平行磁化(βp8=50)にしておくと、全ての入力パターンに対してVout=“0”となる(図33(A)、(B))。
5)AND/OR/XNOR/XOR/NAND/NOR
図15の場合と同様に図24の回路の出力にインバータをいれて構成することもできるが,図30の回路を用いても実現できる.図30におけるTr5は、A=B=“0”の場合のみ機能し、V=“0”にする。また、Tr8は、A=B=“1”のときのみ機能し、V=“1”にする。これを考慮すると、NAND/NORは、図30の回路で実現できる。
図30に示す回路において、Tr5とTr8をともに平行磁化(βn5=βp8=50)の場合の動作点を図33及び図34に示す。その動作を表7にまとめる。
JP0004143644B2_000011t.gifJP0004143644B2_000012t.gif 5-1)AND/OR
Tr5を反平行磁化(βn5=0.5)、Tr8を反平行磁化(βp8=0.5)とすると、Tr5、Tr8とも開放なので、図28の回路と等価である。
5-2)XNOR
Tr5を平行磁化(βn5=50)、Tr8を反平行磁化(βp8=0.5)とすると、Tr8が開放なので、図24の回路と等価である。
5-3)XOR
Tr5を反平行磁化(βn5=0.5)、Tr8を平行磁化(βp8=50)とすると、図32(A)、(B)と等価でXORになる。
5-4)NAND(図34(A)、(B)参照)
Tr1を反平行磁化(βp1=1)、Tr2を平行磁化(βn2=10)、Tr5を平行磁化(βn5=50)、Tr8を平行磁化(βp8=50)とする。A=B=“0”のとき、Tr5により放電されてV=V<Vinv2となり、Vout=“1”となる.A又はB=“1”のときでは、V=V<Vinv2であるため、Vout=“1”となる。A=B=“1”のときでは、Tr8により充電されてV=V>Vinv2となるから、Vout=“0”となる。
5-5)NOR(図35(A)、(B)参照)
Tr1を平行磁化(βp1=10)、Tr2を反平行磁化(βn2=1)、Tr5を平行磁化(βn5=50)、Tr8を平行磁化(βp8=50)とする。A=B=“0”のとき、Tr5により放電されてV=V<Vinv2となるので、Vout=“1”となる.A又はB=“1”のときでは、V=V>Vinv2なので、Vout=“0”である。A=B=“1”のとき、Tr8により充電されてV=V>Vinv2となるので、Vout=“0”である。
図30の回路では素子数は、MOSFETが10、キャパシタが2である。この回路は、CMOS構成で実現できることから回路のレイアウトも非常にコンパクトにできる。
図36はスピンMOSFETを用いたCMOS構成インバータを2段つなげた回路である。1段目と2段目のインバータは、それぞれνMOS構造による入力を持っている。入力AとBに対しては等しい重み付けを設定する。2段目のインバータにもAとBを入力し、一段目の出力Vm1も2段目インバータに入力する.ただし、2段目のインバータでは入力AとBに対する容量(CとC)の重み付けは等しいが,A(およびB)とVm1との容量の重み付けは異なる.例えば,Vm1による入力の容量をCmとすれば,3Cm1=C(=C)の関係が必要である.この論理回路ではQ1、Q2、Q4の磁化状態を変えることによって論理機能を書き換えることができる。)Vm1ではNORとNAND、Vm2ではXNOR、XOR、AND、OR、all”1”、all”0”の論理機能を実現できる。ただし、Vm1m2では論理機能によって論理振幅が“0”レベルまたは“1”レベルからに達しない場合があるので、それぞれの出力にCMOSインバータなどを入れて信号を増幅することが好ましい。ただし、この場合では論理機能は反転する。また、Q2にスピンMOSFETを用いることもできる。
次に、参考例として第2のCMOS構成の論理回路について図面を参照しつつ説明を行う。この論理回路においては、閾値可変インバータを出力段のインバータに用いて書き換え可能な論理回路を構成する。論理閾値Vinvは2値(これをVinv_high、Vinv_lowとする)で十分であり、例えば、通常のnMOSとpチャネル型スピンMOSFETとを含むインバータを用いる。このインバータは、アナログ電圧(以下に述べる“1/2”)をディジタル論理レベル(“0”または“1”)まで増幅するA-Dコンバータとしての機能を有するが、しきい値も制御できる。図6に示したνMOSを入力としたE/E、E/D、CMOSインバータのスピンMOSFETを通常のMOSFETとして、出力のADコンバータをこの論理しきい値可変インバータとすることで実現できる。ここでは、参考例として別の回路を示す。
1)NAND/NOR
図37は、NAND/NOR回路の構成例を示す図である。図48に示す回路との相違点は、Vの値をスピンMOSFETによって変えるのではなく、インバータで論理レベルまで増幅する際の閾値を変えることである。すなわち、図38に示すように、図37に示す論理回路の負荷曲線(νMOSの特性)は1本であり、動作点はV、V、Vのみであるが、論理閾値Vinvを、A又はB=“1”のときの動作点より上(Vinv_high)にするか、Vより下(Vinv_low)にするかにより動作点を変えて機能を変更する。このVinv_lowとVinv_highの間の領域を“1/2”とする。図39に真理値表を、表8に上記回路の詳細な動作を示す。
JP0004143644B2_000013t.gif A=B=“0”の場合、V=V<Vinv_low、Vinv_highであり、インバータによりVout=“1”となる。A=B=“1”の場合には、V=V<Vinv_low、Vinv_highであり、インバータによりVout=“0”となる。尚、以上の出力は、インバータの論理閾値Vinvに依存しない。A又はB=“1”の場合には、Vinv_low<V<Vinv_highであり、Vinv=Vinv_lowであればVout=“0”であるためNOR回路に、Vinv=Vinv_highであれば、Vout=“1”であるためNAND回路になる。
2)NAND/NOR/XOR
図40にNAND/NOR+XNOR回路を示す。図41にその動作点を示す。この動作原理は図50~図54と同様であり、NORにおいて、A=B=“1”のときVout=“1”(そのためにはV=“0”)とする回路がTr3、Tr4、Tr5(nチャネル型スピンMOSFET)である。このTr5は、駆動力の高い状態(βn5=10)と低い状態(βn5=1)がある。その動作の詳細について表9に示す。
JP0004143644B2_000014t.gif 2-1)NAND/NOR(図42(A)、(B)参照)
図40において、Tr5をβn5=1の状態にすれば、そのドレイン電流Id_lowを無視することができるため開放とみなせ、図37のNAND/NOR回路と等価になる。
2-2)XNOR(図43(A)、(B)参照)
図45においてTr5をβn5=10、インバータの閾値をNORと同じくVinv_lowとしておく。A=B=“0”、A又はB=“1”では、上述のようにTr5は開放と等価なのでNORと同じ動作をする。A=B=“1”のときはTr5のId_highによりVが放電されV=V<Vinv_low、Vout=“1”となる。
さらに、βn5=10、Vinv_highとしておくと、すべての入力に対してVout=“1”となる。
3)NAND/NOR/XNOR/XOR
NAND/NOR/XNOR/XOR回路を図44に示す。XORは、A=B=“1”及びA又はB=“1”のときの入出力関係はNANDと同じで、A=B=“0”のときのみ異なり、Vout=“0”である。A=B=“0”のとき、Vout=“0”(そのためにはV=“1”)となるような回路を加えればよい。pチャネル型のTr6、Tr7、Tr8(pチャネル型スピンMOSFET)を、nチャネル型のTr3、Tr4、Tr5(nチャネル型スピンMOSFET)と相補的に用いることでXOR機能が加わる。このTr8は、駆動力の高い状態(βp8=10)と低い状態(βp8=1)とがある。Tr6、Tr7のソースフォロアは正のレベルシフタであり、A=B=“0”の場合のみTr8がオンする。
図45は、Tr6とTr7の動作特性を表しており、これからVin_pが決まる。A=B=“1”の動作点V、A又はB=“1”の動作点Vは共にTr8の閾値より大きいので電流は流れず、開放と等価である。A=B=“0”のVのときのみTr8がオンする。(閾値がVdd/2より大きなpチャネル型スピンMOSFETが集積可能であればTr6、Tr7は不必要で、Vfgノードを直接Tr8のゲートと接続すればよい。)βp8=10であれば、十分大きな電流Id_highが流れるが、βP8=1であれば、電流値(Id_low)は非常に小さい。図46にβp8=10、βn5=1のときの動作点Vを示す。実線はTr1とTr8に流れる電流の和であり、図46中Id_lowは無視した。
その動作の詳細を表10に示す。
JP0004143644B2_000015t.gif 3-1)NAND/NOR/XNOR
Tr8を、駆動力のない状態(βp8=1)にしておけば、Tr8に流れる電流を無視でき、この部分は開放とみなせる。そのため図40の回路と等価であり、βn5とVinvのみ変えることでNAND/NOR/XOR機能を保つことができる。
3-2)XOR
Tr8はβp8=10、インバータの閾値はNANDと同じくVinv_high、Tr5は開放となるようβn5=1としておく。A=B=“1”、A又はB=“1”では上述のようにTr8は開放であるためNANDと同じ動作をする。A=B=“0”のときはpチャネル型スピンMOSFETによりVが充電され、V=V>Vinv_high、Vout=“0”となる。さらに、βp8=10、Vinv_lowとしておくと、全ての入力に対してVout=“0”となる。
4)NAND/NOR/XNOR/XOR/OR/AND
図44の回路中、Tr5はA=B=“1”のときのみ機能し、V=“0”とする。また、Tr8はA=B=“0”のときのみ機能し、V=“1”とする。
これを考えると、OR/ANDは図44の回路のままで実現できる。回路中のデバイス数はMOSFET10と、キャパシタ2である。図44の、βn5=βp8=10の負荷曲線を図40(A)に示す。図30の回路は駆動力の変化率が異なる2種類のスピンMOSFET(Tr1とTr2では例えば10倍、Tr5とTr8では例えば100倍程度の変化率)を集積する必要があったが、図44の回路では1種類のスピンMOSFETのみでよい。
その動作を表11にまとめる。
JP0004143644B2_000016t.gifJP0004143644B2_000017t.gif 4-1)NAND/NOR(図46(A)、(B))
βn5=1、βp8=1とすると、Tr5、Tr8とも開放なので、図37の回路と等価であり、Vinv_lowでNOR、Vinv_highでNANDである。
4-2)XNOR
βn5=10、βp8=1、Vinv_lowとするとTr8が開放なので、図43の状態と等価でありXNORとなる。
4-3)XOR
βn5=1、βp8=10、Vinv_highとすると、図9(B)の状態と等価でXNORとなる。
4-4)AND/OR
図44の回路でβn5=10、βp8=10とする(図47(A)、(B)参照)。
A=B=“0”のとき、Tr8により充電されてV=V>Vinv_low、Vなので、Vout=“0”A=B=“1”のとき、Tr5により放電されてV=V<Vinv_low、Vinv_highなので、Vout=“1”である。A又はB=“1”のとき、Tr5、Tr8とも開放なので、図37と等価になる。Vinv_low<V<Vinv_highなので、Vinv=Vinv_lowであればVout=“0”でAND回路に、Vinv=Vinv_highであれば、Vout=“1”でOR回路になる。
尚、上記の回路の場合、各回路図におけるTr1とTr2は同じ導電型であればnチャネル型又はpチャネル型のいずれでも良い。
以下に、上記スピンMOSFETを用いた再構成可能な回路の参考例について、論理回路を例として図面を参照しつつ説明を行う。この論理回路は、エンハンスメント型MOSFET及びnチャネル型スピンMOSFETを用いた回路群を用いている。
1)NAND/NOR回路
図48は、書き換え可能なNAND/NOR回路の構成例を示す図である。図48に示すように、書き換え可能なNAND/NOR回路は、論理ゲート段とインバータ段とを有している。論理ゲート段はνMOS(Tr1)とスピンMOSFET(Tr2)との直列接続構造を有している。νMOS(Tr1)は、2つの入力A及びBを有しており、これらの入力値によりフローティングゲートに印加される電圧Vfgが例えば(A+B)/2の式により求まる。このνMOS(Tr1)の電流増幅率をβn1で表す。A、Bが入力、Voutが出力であり、“0”(Lowレベル、0V)または“1”(Highレベル、電源電圧Vdd)である。上記νMOS(Tr1)は、“0”か“1”かのディジタル入力を、(0、Vdd/2、Vdd)のいずれかの電圧に変換するD-Aコンバータとしての機能を有している。
Tr2がスピンMOSFET(MOSFETに矢印を加えることにより一般的なMOSFETと識別している。)であり、一定バイアスVが加えられている。その駆動力は、スピンMOSFET(Tr2)内に記憶されている磁化状態によって、βn2=1又は10の2通りをとることができると仮定する。
スピンMOSFET(Tr2)の静特性を図6に実線で示す。νMOS(Tr1)とスピンMOSFET(Tr2)とでソースフォロア回路を構成しており、νMOS(Tr1)はVfgに対応した駆動力で、νMOS(Tr1)とスピンMOSFET(Tr2)との接続点であるVノードを充電し、スピンMOSFET(Tr2)は、その磁化状態に対応した駆動力でVノードを放電する。このνMOS(Tr1)とスピンMOSFET(Tr2)とで論理ゲートが構成される。νMOS(Tr1)による負荷曲線(破線で示す)と、この論理ゲートの動作点(V~V)を図49上に示してある。
これらの動作点(V~V)で与えられるアナログ電圧Vが、図49の下方の図に示される特性を有するインバータにより、Vinvを閾値としてディジタル論理レベル“0”又は“1”まで反転増幅され、出力端子Voutに出力される。
表12に、βn2と動作点、回路機能の関係を示す。
JP0004143644B2_000018t.gif 平行磁化状態におけるスピンMOSFET(Tr2)のβn2=10とする。この場合、A=B=“0”では、ドレイン電流I=0である。V=V<Vinvであり、A-Dコンバータの反転増幅を考慮すると、Vout=“1”である。A=B=“1”では、ドレイン電流Iは、I=βn1(Vdd-V-Vth/2で表される。V=V>Vinvであり、Vout=“0”となる。以上の出力は、スピンMOSFET(Tr2)の駆動力βn2に依存しない(平行磁化か反平行磁化かに依存しない)。A又はB=“1”の場合には、ドレイン電流Iは、I=βn1(Vdd/2-V-Vthで表される。入力のいずれか一方が“1”であり、VはTr2によって放電され、V=V<Vinvとなり、Vout=“1”であるため、NAND回路となる。
反平行磁化状態におけるスピンMOSFET(Tr2)のβn2=1とする。A=B=“0”の場合には、V=V<Vinvであり、A-Dコンバータの反転増幅を考慮すると、Vout=“1”である。A=B=“1”の場合には、V=V>Vinvであり、Vout=“0”となる。以上の出力はスピンMOSFET(Tr2)の駆動力βn2に依らない(平行磁化か反平行磁化かには依存しない)。A又はB=“1”の場合には、VはTr1に充電されてV=V>Vinv、Vout=“0”となりNOR回路として機能する。図50は図48の回路の真理値表である。
以上、表12に示すように、スピンMOSFET内の磁化状態により異なる値を取ることができるβn2が1であるか或いは10であるかに基づいて、入力A、Bに対する出力VoutとしてNOR論理又はNAND論理のいずれかを任意に選択することができる。スピンMOSFETの磁化状態は不揮発的に記憶されるため、1つの回路において、NOR論理又はNAND論理のいずれかを選択して機能させることが可能である。同様の機能を有する回路を通常のCMOSディジタル回路により構成すると、MOSFET10個が必要であり、本参考例による回路では4個のMOSFETのみにより同様の機能を実現することができるという利点がある。
2)NAND/NOR+XNOR
図51(A)を参照しつつ、NAND/NOR+XNORの書き換え可能な回路について説明する。XNORは、A=B=“0”及びA又はB=“1”の場合の入出力関係はNORと同じであり、A=B=“1”の場合のみ異なり、Vout=“1”である。そこで、A=B=“1”のときVout=“1”(そのためにはV=“0”)となるようにすれば良い。通常のnMOSFETを2つ(Tr3、Tr4)と、1つのnチャネル型スピンMOSFET(Tr5)からなる回路を追加する。nチャネル型スピンMOSFET(Tr5)は、駆動力の高い状態(βn5=10)と低い状態(βn5=1)を磁化の状態により切り替えられるMOSFETである。
Tr3、Tr4のソースフォロアは負のレベルシフタであり、A=B=“1”の場合のみTr5がONする。その動作を示す図51(B)において、上の図は図8におけるTr3とTr4との動作特性を表しており、これからVin_nが決まる。実線がTr4の静特性であり、破線がTr3の負荷曲線である。A=B=“0”の動作点VCと、A又はB=“1”の動作点VDとは、共にTr5の閾値よりも小さいためにTr5に電流は流れず、開放と等価である。A=B=“1”の動作点VEのときのみTr5のゲート電圧はその閾値を超えているのでTr5はオンする。尚、閾値がVdd/2より大きなnチャネル型スピンMOSFETが集積可能であれば、Tr3、Tr4を設けなくても良く、Vfgノードを直接Tr5のゲートと接続すればよい。このとき、図8(B)の下の図に示すように、βn5=10であれば十分大きな電流(Id_high)が流れるが、βn5=1であれば電流値(Id_low)は非常に小さい。
図52~図54までに、各βの場合の動作点Vを示す。実線はTr2とTr5とに流れる電流の和であり、Id_lowは無視できるものとした。表13にβn2、βn5と回路の機能との関係をまとめて示した。
JP0004143644B2_000019t.gif 図52(A)、(B)は、NAND/NOR機能について示す図である。Tr5を、駆動力のない状態(βn5=1)にしておけば、流れる電流Id_lowを無視することができ、Tr5(図51)の部分は開放とみなせる。従って、NAND/NOR機能を保つことができる。
図53(A)、(B)は、XNOR機能について示す図である。Tr5の駆動力を高い状態(βn5=10)に、Tr2はNORと同じくβn2=1にしておく。
A=B=“0”、A又はB=“1”では、上述のようにTr5は開放と等価なのでNORと同じ動作を行う。A=B=“1”のときは、Tr5の電流Id_highによりVが放電されてV=V<Vinv、Vout=“1”となる。さらに、図11(A),(B)に示すように、βn5=10、βn2=10としておくと、全ての入力パターンに対してVout=“1”(all“1”)となる。
3)NAND/NOR/XNOR+AND/OR/XOR機能
図51の出力端Voutに、さらに1段インバータを追加するとVoutの反転が得られる。すなわち、図55に示すように、NAND/NOR/XNORに対してAND/OR/XORとなる。VoutとVoutの反転との2つを出力とすることで、NAND/NOR/XNOR+AND/OR/XORおよびall“0”、“1”の全ての2入力対称関数が実現できる回路を構成することができる。この回路全体で必要な素子は、9個のMOSFETと2つの容量である。必要であれば、出力端にVoutとVoutの反転とから必要な方を選択する回路(パストランジスタ)を加えると1出力となる。表14は、図55に示す回路の機能をまとめたものである。
JP0004143644B2_000020t.gif 以上、本発明の各実施の形態による論理回路は、不揮発に電流駆動力を可変できるスピントランジスタまたはスピンMOSFETとνMOS構造を含み、少素子数かつ、不揮発に再構成可能な2入力対称関数を実現することができる。本回路ではさらに、チップ面積の縮小化が可能で、高速・低消費電力動作が期待できる。従って、短期間で開発を行うモバイル機器などの集積回路に応用できる。
以上、本発明の実施の形態又は参考例による論理回路について説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【産業上の利用可能性】

本発明の論理回路を用いると、少数の素子により構成された回路により、不揮発性の再構成可能な2入力の対称関数を実現することができる。本回路は不揮発に論理機能を保持できるため、論理機能を記憶するための不揮発性メモリを必要としないことから、チップサイズの縮小化化が可能である.また、少数の素子により構成された回路により高速・低消費電力動作が期待できる。従って、短期間で開発を行うモバイル機器などの集積回路に応用できる。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
15
【図17】
16
【図18】
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【図19】
18
【図20】
19
【図21】
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【図22】
21
【図23】
22
【図24】
23
【図25】
24
【図26】
25
【図27】
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【図28】
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【図29】
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【図30】
29
【図31】
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【図32】
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【図33】
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【図34】
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【図35】
34
【図36】
35
【図37】
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【図38】
37
【図39】
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【図40】
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【図41】
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【図42】
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【図43】
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【図44】
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【図45】
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【図46】
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【図47】
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【図48】
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【図49】
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【図50】
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【図51】
50
【図52】
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【図53】
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【図54】
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【図55】
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【図56】
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【図57】
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