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明細書 :論理回路および単電子スピントランジスタ

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4574674号 (P4574674)
登録日 平成22年8月27日(2010.8.27)
発行日 平成22年11月4日(2010.11.4)
発明の名称または考案の名称 論理回路および単電子スピントランジスタ
国際特許分類 H03K  19/185       (2006.01)
H01L  29/82        (2006.01)
H01L  29/66        (2006.01)
FI H03K 19/185
H01L 29/82 Z
H01L 29/66 S
請求項の数または発明の数 38
全頁数 40
出願番号 特願2007-509157 (P2007-509157)
出願日 平成18年2月2日(2006.2.2)
国際出願番号 PCT/JP2006/301744
国際公開番号 WO2006/100835
国際公開日 平成18年9月28日(2006.9.28)
優先権出願番号 2005085260
優先日 平成17年3月24日(2005.3.24)
優先権主張国 日本国(JP)
審査請求日 平成19年10月3日(2007.10.3)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】田中 雅明
【氏名】菅原 聡
【氏名】ファム ナム ハイ
個別代理人の代理人 【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
【識別番号】100137615、【弁理士】、【氏名又は名称】横山 照夫
審査官 【審査官】柳下 勝幸
参考文献・文献 特開2004-281548(JP,A)
特開平11-168205(JP,A)
Pirmann, M.; von Delft, J.; Schon, G.,Asymmetric tunable tunneling magnetoresistance in single-electron transistors,Journal of Magnetism and Magnetic Materials,NL,Elsevier,2000年 8月,vol.219, no.1 ,pages104-108
調査した分野 H03K 19/185
H01L 29/66
H01L 29/82
特許請求の範囲 【請求項1】
ソースと、ドレインと、前記ソースと前記ドレインに間に配置され、前記ソースと前記ドレインそれぞれの間にトンネル接合を有する島と、該島に容量結合したゲートと、を具備し、
前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む、単電子スピントランジスタを有し、
前記単電子スピントランジスタの前記磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、論理回路の機能を不揮発的に再構成する論理回路。
【請求項2】
前記単電子スピントランジスタの前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、
前記島が、前記磁化方向を変更可能な強磁性体を含む単電子スピントランジスタである請求項1記載の論理回路。
【請求項3】
前記単電子スピントランジスタは、基板を更に具備し、
前記島、前記ソース、前記ドレインおよび前記ゲートが前記基板上に形成され、
前記ソース、前記ドレインおよび前記ゲートは前記島の横部に形成され、
前記ゲートは、前記島との間の空間により、前記島と容量結合している単電子スピントランジスタである請求項1または2記載の論理回路。
【請求項4】
前記単電子スピントランジスタは、基板を更に具備し、
前記基板上に前記ソース、前記島および前記ドレインが積層され、
前記ゲートが前記島の横部に形成され、
前記ゲートは、前記島との間の空間により、前記島と容量結合している単電子スピントランジスタである請求項1または2記載の論理回路。
【請求項5】
前記論理回路の機能はインバータ回路の論理しきい値である請求項1から4のいずれか一項記載の論理回路。
【請求項6】
前記論理回路の機能は2入力論理回路の機能である請求項1から4のいずれか一項記載の論理回路。
【請求項7】
複数の入力端子と、複数の前記単電子スピントランジスタを有し、複数の前記入力端子から複数の前記単電子スピントランジスタへのアナログ入力の重み付けを、各入力端子に接続された各単電子スピントランジスタの複数のゲート容量により行う請求項1から6のいずれか一項記載の論理回路。
【請求項8】
ソースに出力端子が接続され、ゲートに入力端子が接続され、ドレインが第1の電源端子に接続された第1の単電子スピントランジスタと、
ドレインに前記出力端子が接続され、ゲートに前記入力端子が接続され、ソースが第2の電源端子に接続された第2の単電子スピントランジスタと、を具備し、
前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタが前記単電子スピントランジスタである第1のインバータ回路を備える請求項1から5記載の論理回路。
【請求項9】
前記入力端子に“0”が入力した場合、前記第1の単電子スピントランジスタはオンしかつ前記第2の単電子スピントランジスタはオフし、
前記入力端子に“1”が入力した場合、前記第1の単電子スピントランジスタはオフしかつ前記第2の単電子スピントランジスタはオンする請求項項記載の論理回路。
【請求項10】
前記第1のインバータ回路が、
前記第1の単電子スピントランジスタの磁化配置が平行配置かつ前記第2の単電子スピントランジスタの磁化配置が反平行配置の場合と、
前記第1の単電子トランジスタの磁化配置が反平行配置かつ前記第2の単電子スピントランジスタの磁化配置が平行配置の場合とで論理しきい値を制御するインバータ回路である請求項8または9記載の論理回路。
【請求項11】
前記第1のインバータ回路が、
前記入力端子は、第1の入力端子と第2の入力端子を含み、
前記第1の入力端子への入力と前記第2の入力端子への入力が、前記第1のインバータ回路にアナログ入力される請求項8から10のいずれか一項記載の論理回路。
【請求項12】
前記第1のインバータ回路において、
前記第1の入力端子は、前記第1の単電子スピントランジスタの第1のゲートおよび前記第2の単電子スピントランジスタの第1のゲートに接続され、
前記第2の入力端子は、前記第1の単電子スピントランジスタの第2のゲートおよび前記第2の単電子スピントランジスタの第2のゲートに接続された請求項11記載の論理回路。
【請求項13】
前記第1のインバータ回路において、
前記第1の入力端子からの入力の前記第1の単電子スピントランジスタと、前記第2の単電子スピントランジスタへのアナログ入力の重み付けは概同じであり、
前記第2の入力端子からの入力の前記第1の単電子スピントランジスタと、前記第2の単電子スピントランジスタへのアナログ入力の重み付けは概同じである請求項10または11記載の論理回路。
【請求項14】
前記第1のインバータ回路において、
前記第1の単電子スピントランジスタの第1のゲート容量と、前記第2の単電子スピントランジスタの第1のゲート容量の容量値が概同じであり、
前記第1の単電子スピントランジスタの第2のゲート容量と、前記第2の単電子スピントランジスタの第2のゲート容量の容量値が概同じである請求項12記載の論理回路。
【請求項15】
前記第1のインバータ回路において、
前記第1の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けと、前記第2の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けが、概同じである請求項13記載の論理回路。
【請求項16】
前記第1のインバータ回路において、
前記第1の単電子スピントランジスタの前記第1のゲート容量および前記第2の単電子スピントランジスタの前記第1のゲート容量と、前記第1の単電子スピントランジスタの前記第2のゲート容量および前記第2の単電子スピントランジスタの前記第2のゲート容量の容量値は概同じである請求項14記載の論理回路。
【請求項17】
前記第1のインバータ回路において、
前記第1の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けと、前記第2の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けが異なる請求項15記載の論理回路。
【請求項18】
前記第1のインバータ回路において、
前記第1の単電子スピントランジスタの前記第1のゲート容量および前記第2の単電子スピントランジスタの前記第1のゲート容量と、前記第1の単電子スピントランジスタの前記第2のゲート容量および前記第2の単電子スピントランジスタの前記第2のゲート容量の容量値が異なる請求項16記載の論理回路。
【請求項19】
前記第1のインバータ回路が、
前記第1の単電子スピントランジスタの磁化配置が反平行配置かつ前記第2の単電子トランジスタの磁化配置が平行配置の場合、および前記第1の単電子スピントランジスタの磁化配置が平行配置かつ前記第2の単電子スピントランジスタの磁化配置が反平行配置の場合とで、
それぞれ、2入力NOR回路および2入力NAND回路の機能を有する請求項11から18のいずれか一項記載の論理回路。
【請求項20】
前記第1のインバータ回路の前記出力端子に、第2のインバータ回路の入力端子が接続された2入力OR回路と2入力AND回路の機能を有する請求項11から19のいずれか一項記載の論理回路。
【請求項21】
前記第2のインバータは、単電子トランジスタを用いたインバータ回路である請求項20記載の論理回路。
【請求項22】
前記第1のインバータ回路と、
ソースに前記第1のインバータ回路の前記出力端子が接続され、ドレインに第3の電源端子が接続された第3の単電子スピントランジスタと、
ドレインに前記第1のインバータ回路の前記出力端子が接続され、ソースに第4の電源端子が接続された第4の単電子スピントランジスタを具備し、
前記第3の単電子スピントランジスタおよび前記第4の単電子スピントランジスタが前記単電子スピントランジスタである請求項11から19のいずれか一項記載の論理回路。
【請求項23】
前記第1のインバータ回路から“0”が出力した場合、前記第3の単電子スピントランジスタはオンしかつ前記第4の単電子スピントランジスタはオフし、
前記第1のインバータ回路から“1”が出力した場合、前記第3の単電子スピントランジスタはオフしかつ前記第4の単電子スピントランジスタはオンする請求項22項記載の論理回路。
【請求項24】
入力端子が、前記第1のインバータ回路の前記第1の入力端子および前記第2の入力端子に接続され、出力端子が前記第3の単電子スピントランジスタのゲートに接続され、論理しきい値が0.5より大きい第3のインバータ回路と、
入力端子が前記第1のインバータ回路の前記第1の入力端子および前記第2の入力端子に接続され、出力端子が前記第4の単電子スピントランジスタのゲートに接続され、論理しきい値が0.5より小さい第4のインバータ回路と
を更に具備する請求項22または23記載の論理回路。
【請求項25】
前記第1の入力端子および前記第2の入力端子から前記第3のインバータ回路へのアナログ入力の重み付け、
および、前記第1の入力端子および前記第2の入力端子から前記第4のインバータ回路へのアナログ入力の重み付けは、
いずれも前記第1の入力端子および前記第2の入力端子から前記第1のインバータ回路へのアナログ入力の重み付けと概同じである請求項24記載の論理回路。
【請求項26】
前記第3のインバータ回路および、前記第4のインバータ回路は、単電子トランジスタを用いたインバータ回路である請求項24または25記載の論理回路。
【請求項27】
入力端子が、前記第1のインバータ回路の出力端子に接続された第5のインバータ回路を更に具備する前記22から26のいずれか一項記載の論理回路。
【請求項28】
前記第5のインバータ回路は、単電子トランジスタを用いたインバータ回路である請求項27記載の論理回路。
【請求項29】
前記第1の単電子スピントランジスタ、前記第2の単電子スピントランジスタ、前記第3の単電子スピントランジスタおよび前記第4の単電子スピントランジスタの磁化配置を平行配置と反平行配置に変更することにより、全2入力対称関数を実現できる回路を有する請求項22から28記載の論理回路。
【請求項30】
基板と、
該基板上に設けられたソースと、
該ソース上に設けられ、前記ソースとの間にトンネル接合を有する島と、
該島上に設けられ、前記島との間にトンネル接合を有するドレインと、
前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、
前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタ。
【請求項31】
基板と、
該基板上に設けられドレインと、
該ドレイン上に設けられ、前記ドレインとの間にトンネル接合を有する島と、
該島上に設けられ、前記島との間にトンネル接合を有するソースと、
前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、
前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタ。
【請求項32】
前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、
前記島が、前記磁化方向を変更可能な強磁性体を含む請求項30または31記載の単電子スピントランジスタ。
【請求項33】
前記島の磁化方向の変更は、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより磁化反転を行う請求項32記載の単電子スピントランジスタ。
【請求項34】
前記ソースおよび前記ドレインのいずれか一方は、他方より膜厚が厚い請求項33記載の単電子スピントランジスタ。
【請求項35】
前記ソースおよび前記ドレインのいずれか一方は、他方よりスピン偏極率が高い請求項33記載の単電子スピントランジスタ。
【請求項36】
前記島はキャリア誘起強磁性半導体膜である請求項32記載の単電子スピントランジスタ。
【請求項37】
前記ゲートは前記島の両側に設けられ、
前記島の磁化方向の変更は、前記ゲート間に電圧を印加し、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより行う請求項34記載の単電子スピントランジスタ。
【請求項38】
前記ゲート間に印加される電圧は、前記島のキャリア密度が減少するような電圧である請求項37記載の単電子スピントランジスタ。
発明の詳細な説明 【技術分野】
【0001】
本発明は、論理回路および単電子スピントランジスタに関し、特に、その機能を再構成可能な論理回路および単電子スピントランジスタに関する。
【背景技術】
【0002】
プログラムによって機能を再構成可能な論理回路は、開発サイクルを早くできることから、製品開発サイクルの短い携帯電話などのモバイル機器に使用されている。さらに、ハードウェアの入れ替え可能な情報機器のキーデバイスとしても研究されている。再構成可能な論理回路としては、例えば、LUT(Look Up Table)方式のFPGA(Field Programmable Logic Array)やνMOSを用いたものが利用されている。しかし、これらは、揮発性である、素子数が多くなるといった問題がある。
【0003】
そこで、スピンMOSFETなどスピン依存伝導を有するスピントランジスタを用いた回路が、非特許文献1に開示されている。スピンMOSFETの構造は非特許文献図1(a)に開示されている。スピンMOSFETは、MOSFETと同様の構成であるが、ソースとドレインに導電性の強磁性体を含んでいる。ソースとドレインの磁化配置を平行にした場合(平行配置)と、反平行にした場合(反平行配置)とで、出力電流を変えることができる(非特許文献1 図1(b))。
【0004】
このように磁化の方向によって、コンダクタンスを変えられる特徴を利用し、インバータ回路の論理しきい値を制御可能な論理回路が開示されている(非特許文献2 図8:従来技術1)。このインバータ回路は、一方のFETにスピンMOSFETを用い、スピンMOSFETの磁化配置を平行配置、反平行配置とすることで、インバータ回路の論理しきい値を制御することができる。
【0005】
また、このインバータ回路を用い、スピンMOSFETの磁化の配置を変更することで、AND回路機能とOR回路機能を有する論理回路が開示されている(非特許文献1の図2(a):従来技術2)。さらに、4個のスピンMOSFETと3つのインバータ回路を用いることにより、2入力対称関数(AND、OR、XOR、NAND、NOR、XNOR、ALL0、ALL1)機能を有する機能が開示されている(非特許文献1の図4(a):従来技術3)。
【0006】
本明細書においては、論理回路の、低レベルを“0”、高レベルを“1”、低レベルと高レベルの中間のレベルは、例えば“0.5”と表す。アナログ入力とは、論理回路の複数の入力端子に“0”、“1”の2入力を行うことにより、論理回路(例えばインバータ回路)には“0”、“1”の入力に加え、その間のレベル、例えば“0.5”の入力を行うことである。また、アナログ入力の重み付けとは、これら複数の入力端子に接続された論理回路内の複数トランジスタがある場合、ある入力端子の入力があるトランジスタに入力される割合のことである。従来技術においては、2入力の入力端子から、従来技術に係る論理回路にアナログ入力するため、容量を用いたフローティングゲートを用いている。論理回路の機能の不揮発的な再構成とは、同一の回路を用い、例えば、インバータ回路においては、不揮発的に論理しきい値が変更できることであり、例えば、2入力論理回路においては、例えばAND回路機能とOR回路機能を不揮発的に変更できることである。

【非特許文献1】Tomohiro Matsuno、 Satoshi Sugahara、 Masaaki Tanaka、「Novel Reconfigurable Logic Gates Using Spin Metal-Oxide-Semiconductor Field-Effect Transistors」、Japanese Journal of Applied Physics、社団法人応用物理学会、2004年、Vol. 43、No. 9A、pp. 6032-6037
【非特許文献2】田中雅明、「半導体スピンエレクトロニクス」、応用物理、社団法人応用物理学会、2004年、第73巻、第4号、pp.514-515
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、スピンMOSFETは、MOSFETを基礎にしており大きな電荷量を扱う。このため、スピンMOSFETを用いた論理回路にアナログ入力するためには、大面積のフローティングゲートを使用する必要がある。例えば、1個のMOSFETの面積に対し、100倍以上の面積のフローティングゲートが必要となる。これでは、論理回路全体の面積が大きくなってしまう。さらに、スピンMOSFETは、MOSFETを基礎としているため、トランジスタ自体の消費電流や面積が大きい。
【0008】
本発明は、このような問題に鑑み、論理回路の機能の不揮発的な再構成が可能であり、回路面積が小さく、消費電力の小さい論理回路および単電子スピントランジスタを提供することを目的とする
【課題を解決するための手段】
【0009】
本発明は、ソースと、ドレインと、前記ソースと前記ドレインに間に配置され、前記ソースと前記ドレインそれぞれの間にトンネル接合を有する島と、該島に容量結合したゲートと、を具備し、前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む、単電子スピントランジスタを有し、前記単電子スピントランジスタの前記磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、論理回路の機能を不揮発的に再構成する論理回路を提供することができる。さらに単電子スピントランジスタを用いることにより、回路面積が小さく、消費電力の小さい論理回路を提供することができる。
【0010】
この単電子スピントランジスタの前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、前記島が、前記磁化方向を変更可能な強磁性体を含む単電子スピントランジスタとすることができる。これにより、より確実にソースとドレイン間のコンダクタンスを制御でき、論理回路の機能の不揮発的な再構築に適した論理回路を提供することができる。
【0011】
この単電子スピントランジスタは、基板を更に具備し、前記島、前記ソース、前記ドレインおよび前記ゲートが、前記基板上に形成され、前記ソース、前記ドレイン、前記ゲートは前記島の横部に形成され、前記ゲートは、前記島との間の空間によりおよび前記島と容量結合している単電子スピントランジスタとすることができる。これにより、ゲート容量の面積を小さくでき、回路面積を小さくすることができる。
【0012】
この単電子スピントランジスタは、基板を更に具備し、前記基板上に前記ソース、前記島および前記ドレインが積層され、前記ゲートが前記島の横部に形成され、前記ゲートは、前記島との間の空間により、前記島と容量結合している単電子スピントランジスタとすることができる。これにより、ゲート容量の面積を小さくでき、回路面積を小さくすることができる。
【0014】
論理回路の機能はインバータ回路の論理しきい値とすることができる。また、2入力論理回路の機能とすることができる。
【0015】
本発明は、複数の入力端子と、複数の前記単電子スピントランジスタを有し、複数の前記入力端子から複数の前記単電子スピントランジスタへのアナログ入力の重み付けを、各入力端子に接続された各単電子スピントランジスタの複数のゲート容量により行う論理回路とすることができる。本発明によれば、複数のゲートと島の間のゲート容量により、アナログ入力を実現できるため、フローティングゲートが不要で、回路面積の小さな論理回路を提供することができる。
【0016】
本発明は、ソースに出力端子が接続され、ゲートに入力端子が接続され、ドレインが第1の電源端子に接続された第1の単電子スピントランジスタと、ドレインに前記出力端子が接続され、ゲートに前記入力端子が接続され、ソースが第2の電源端子に接続された第2の単電子スピントランジスタと、を具備し、前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタが前記単電子スピントランジスタである第1のインバータ回路を備える論理回路とすることができる。
【0017】
本発明は、前記入力端子に“0”が入力した場合、前記第1の単電子スピントランジスタはオンしかつ前記第2の単電子スピントランジスタはオフし、前記入力端子に“1”が入力した場合、前記第1の単電子スピントランジスタはオフしかつ前記第2の単電子スピントランジスタはオンする構成とすることができる。
【0018】
本発明は、第1のインバータ回路を、前記第1の単電子スピントランジスタの磁化配置が平行配置かつ前記第2の単電子スピントランジスタの磁化配置が反平行配置の場合と、前記第1の単電子トランジスタの磁化配置が反平行配置かつ前記第2の単電子スピントランジスタの磁化配置が平行配置の場合とで論理しきい値を制御するインバータ回路である構成とすることができる。
【0019】
本発明は、第1のインバータ回路を、前記入力端子は、第1の入力端子と第2の入力端子を含み、前記第1の入力端子への入力と前記第2の入力端子への入力が、前記第1のインバータ回路にアナログ入力される構成とすることができる。
【0020】
本発明は、第1のインバータ回路を、前記第1の入力端子は、前記第1の単電子スピントランジスタの第1のゲートおよび前記第2の単電子スピントランジスタの第1のゲートに接続され、前記第2の入力端子は、前記第1の単電子スピントランジスタの第2のゲートおよび前記第2の単電子スピントランジスタの第2のゲートに接続された構成とすることができる。
【0021】
本発明は、第1のインバータ回路を、前記第1の入力端子からの入力の前記第1の単電子スピントランジスタと、前記第2の単電子スピントランジスタへのアナログ入力の重み付けは概同じであり、前記第2の入力端子からの入力の前記第1の単電子スピントランジスタと、前記第2の単電子スピントランジスタへのアナログ入力の重み付けは概同じである構成とすることができる。
【0022】
本発明は、第1のインバータ回路を、前記第1の単電子スピントランジスタの第1のゲート容量と、前記第2の単電子スピントランジスタの第1のゲート容量の容量値が概同じであり、前記第1の単電子スピントランジスタの第2のゲート容量と、前記第2の単電子スピントランジスタの第2のゲート容量の容量値が概同じである構成とすることができる。
【0023】
本発明は、第1のインバータ回路を、前記第1の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けと、前記第2の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付が、概同じである構成とすることができる。これにより、2入力対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。
【0024】
本発明は、第1のインバータ回路を、前記第1の単電子スピントランジスタの前記第1のゲート容量および前記第2の単電子スピントランジスタの前記第1のゲート容量と、前記第1の単電子スピントランジスタの前記第2のゲート容量および前記第2の単電子スピントランジスタの前記第2のゲート容量の容量値は概同じである構成とすることができる。これにより、2入力対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。
【0025】
本発明は、第1のインバータ回路を、前記第1の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けと、前記第2の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けが異なる構成とすることができる。これにより、2入力非対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。
【0026】
本発明は、第1のインバータ回路を、前記第1の単電子スピントランジスタの前記第1のゲート容量および前記第2の単電子スピントランジスタの前記第1のゲート容量と、前記第1の単電子スピントランジスタの前記第2のゲート容量および前記第2の単電子スピントランジスタの前記第2のゲート容量の容量値が異なる構成とすることができる。これにより、2入力非対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。
【0027】
本発明は、第1のインバータ回路において、前記第1の単電子スピントランジスタの磁化配置が反平行配置かつ前記第2の単電子トランジスタの磁化配置が平行配置の場合、および前記第1の単電子スピントランジスタの磁化配置が平行配置かつ前記第2の単電子スピントランジスタの磁化配置が反平行配置の場合とで、それぞれ、2入力NOR回路および2入力NAND回路の機能を有する論理回路とすることができる。これにより、2入力NOR回路機能と2入力NAND回路機能を不揮発的に再構成可能な論理回路を提供することができる。
【0028】
本発明は、前記第1のインバータ回路の前記出力端子に、第2のインバータ回路の入力端子が接続された2入力OR回路と2入力AND回路の機能を有する論理回路とすることができる。これにより、2入力OR回路機能と2入力AND回路機能を不揮発的に再構成可能な論理回路を提供することができる。
【0029】
本発明は、第2のインバータ回路を、単電子トランジスタを用いたインバータ回路とすることができる。これにより、第1のインバータ回路からの出力が小さい場合も、より確実に論理回路として機能することができる。
【0030】
本発明は、前記第1のインバータと、ソースに前記第1のインバータの前記出力端子が接続され、ドレインに第3の電源端子が接続された第3の単電子スピントランジスタと、ドレインに前記第1のインバータの前記出力端子が接続され、ソースに第4の電源端子が接続された第4の単電子スピントランジスタを具備し、前記第3の単電子スピントランジスタおよび前記第4の単電子スピントランジスタが前記単電子スピントランジスタである論理回路とすることができる。
【0031】
本発明は、前記第1のインバータ回路から“0”が出力した場合、前記第3の単電子スピントランジスタはオンしかつ前記第4の単電子スピントランジスタはオフし、前記第1のインバータ回路から“1”が出力した場合、前記第3の単電子スピントランジスタはオフしかつ前記第4の単電子スピントランジスタはオンする論理回路とすることができる。
【0032】
本発明は、入力端子が、前記第1のインバータ回路の前記第1の入力端子および前記第2の入力端子に接続され、出力端子が前記第3の単電子スピントランジスタのゲートに接続され、論理しきい値が0.5より大きい第3のインバータ回路と、入力端子が前記第1のインバータ回路の前記第1の入力端子および前記第2の入力端子に接続され、出力端子が前記第4の単電子スピントランジスタのゲートに接続され、論理しきい値が0.5より小さい第4のインバータ回路とを更に具備する論理回路とすることができる。
【0033】
本発明は、前記第1の入力端子および前記第2の入力端子から前記第3のインバータ回路へのアナログ入力の重み付け、および、第1の入力端子および前記第2の入力端子から前記第4のインバータ回路へのアナログ入力の重み付けは、いずれも前記第1の入力端子および前記第2の入力端子から前記第1のインバータ回路へのアナログ入力の重み付けと概同じである論理回路である。これにより、全2入力対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。
【0034】
本発明は、前記第3のインバータ回路および、前記第4のインバータ回路は、単電子トランジスタを用いたインバータ回路である論理回路である。これにより、回路面積と消費電力を小さくすることができる。
【0035】
本発明は、入力端子が、前記第1のインバータ回路の出力端子に接続された第5のインバータ回路を更に具備する論理回路とすることができる。これにより、より確実に、全2入力対称関数機能を不揮発的に再構成可能な論理回路を提供することができる。
【0036】
本発明は、第5のインバータ回路は、単電子トランジスタを用いたインバータ回路とすることができる。これにより、第1のインバータ回路からの出力が小さい場合も、より確実に論理回路として機能することができる。
【0037】
本発明は、前記第1の単電子スピントランジスタ、前記第2の単電子スピントランジスタ、前記第3の単電子スピントランジスタおよび前記第4の単電子スピントランジスタの磁化配置を平行配置と反平行配置に変更することにより、全2入力対称関数を実現できる回路を有する論理回路とすることができる。
【0038】
本発明は、基板と、該基板上に設けられたソースと、該ソース上に設けられ、前記ソースとの間にトンネル接合を有する島と、該島上に設けられ、前記島との間にトンネル接合を有するドレインと、前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタである。本発明によれば、各層の膜厚を正確に制御することができる。これにより、トランジスタの設計の自由度が増し、所望の特性を得ることが容易となる。また、縦方向にトランジスタを形成するため、トランジスタの面積を縮小し集積度を上げることができる。
【0039】
本発明は、基板と、該基板上に設けられドレインと、該ドレイン上に設けられ、前記ドレインとの間にトンネル接合を有する島と、該島上に設けられ、前記島との間にトンネル接合を有するソースと、前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタである。本発明によれば、各層の膜厚を正確に制御することができる。これにより、トランジスタの設計の自由度が増し、所望の特性を得ることが容易となる。また、縦方向にトランジスタを形成するため、トランジスタの面積を縮小し集積度を上げることができる。
【0040】
本発明は、前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、前記島が、前記磁化方向を変更可能な強磁性体を含む単電子スピントランジスタとすることができる。本発明によれば、スピン注入磁化反転法を適用した際の閾値電流のばらつきを抑制することができる。
【0041】
本発明は、前記島の磁化方向の変更は、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより島の磁化反転を行う単電子スピントランジスタとすることができる。本発明によれば、島の磁化方向の変更のための消費電力を削減することができる。
【0042】
本発明は、前記ソースおよび前記ドレインのいずれか一方は、他方より膜厚が厚い単電子スピントランジスタとすることができる。本発明によれば、膜厚が厚い方のソースまたはドレインから他方にキャリアを注入した場合は、島の磁化方向を反平行配置から平行配置に変更できる。また、膜厚が薄い方のソースまたはドレインから他方にキャリアを注入した場合は、島の磁化方向を平行配置から反平行配置に変更できる。
【0043】
本発明は、前記ソースおよび前記ドレインのいずれか一方は、他方よりスピン偏極極率が高い単電子スピントランジスタとすることができる。本発明によれば、スピン偏極率の高い方のソースまたはドレインから他方にキャリアを注入した場合は、島の磁化方向を反平行配置から平行配置に変更できる。また、スピン偏率が低い方のソースまたはドレインから他方にキャリアを注入した場合は、島の磁化方向を平行配置から反平行配置に変更できる
【0044】
本発明は、前記島はキャリア誘起強磁性半導体膜である単電子スピントランジスタとすることができる。本発明によれば、島に加わる電界により島内のキャリア密度を変化させ、島の磁化の強度をより簡易に変化させることができる。
【0045】
本発明は、前記ゲートは前記島の両側に設けられ、前記島の磁化方向の変更は、前記ゲート間に電圧を印加し、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより行う単電子スピントランジスタとすることができる。本発明によれば、島の磁化方向を変更するのための消費電力をさらに削減することができる。
【0046】
本発明は、前記ゲート間に印加される電圧は、前記島のキャリア密度が減少するような電圧である単電子スピントランジスタとすることができる。本発明によれば、島のキャリア密度を減少させ、磁化を小さくした状態で島の磁化配置を変更する。このため、島の磁化方向の変更のための消費電力をさらに削減することができる。
【発明の効果】
【0047】
本発明によれば、単電子スピントランジスタの磁化方向の変更によりそのコンダクタンスの制御が可能であり、これにより論理回路機能を不揮発的に再構成可能な論理回路が可能となる。さらに、単電子スピントランジスタは、制御する電荷量が小さいため、ゲートと島の間の小さいゲート容量を組み合わせることによりにアナログ入力が可能になる。よって、大面積のフローティングゲートを用いる必要がない。これにより、非常に小さな回路面積を実現できる。また、単電子スピントランジスタは、単電子を扱うため、低消費電力であり、トランジスタ自身の面積も小さくできる。以上より、論理回路機能を不揮発的に再構成可能であり、回路面積が小さく、消費電力の小さな論理回路および単電子スピントランジスタを提供することができる。
【図面の簡単な説明】
【0048】
【図1】図1は実施例に使用する単電子スピントランジスタ(SEST)の構造を説明するための模式図である。
【図2】図2は実施例に使用する単電子スピントランジスタ(SEST)の回路記号を説明するための図である。
【図3】図3は電流-電圧特性をシミュレーションした単電子スピントランジスタ(SEST)の各抵抗値、容量値を示した回路図である
【図4】図4は単電子スピントランジスタ(SEST)のドレイン電流-ドレイン電圧特性のシミュレーション結果を示す図である。
【図5】図5は単電子スピントランジスタ(SEST)のドレイン電流-ゲート電圧特性のシミュレーション結果を示す図である。
【図6】図6は実施例に使用する単電子スピントランジスタ(SEST)の製造方法を説明するための断面模式図である。
【図7】図7は実施例に使用する単電子スピントランジスタ(SEST)の構成を説明するための上視図である。
【図8】図8(a)から図8(c)は実施例1から4に使用する単電子スピントランジスタ(SEST)の磁化配置の変更を行う機構の構造を説明するための図であり、図8(a)は上視図、図8(b)はA-A断面図、図8(c)はB-B断面図である。
【図9】図9(a)から図9(f)は単電子スピントランジスタ(SEST)の他の構成および製造方法を説明するための断面図である。
【図10】図10は実施例1に係るインバータ回路の回路図である。
【図11】図11は実施例1に係るインバータ回路の入出力特性をシミュレーションした各抵抗値、容量値、電圧値を示した回路図である。
【図12】図12は実施例1に係るインバータ回路の入出力特性をシミュレーションした結果である。
【図13】図13は実施例2に係る論理回路の回路図である。
【図14】図14は実施例2に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図である。
【図15】図15は実施例2に係る論理回路のAND機能の出力をシュミレーションした結果を示した図である。
【図16】図16は実施例2に係る論理回路のOR機能の出力をシミュレーションした結果を示した図である。
【図17】図17は実施例1に係るインバータ回路の入出力特性のシミュレーション結果であり、SEST1およびSEST2の磁化配置がともに平行配置の場合の入出力特性を追加した図である。
【図18】図18は実施例3に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図である。
【図19】図19は実施例3に係る論理回路のAND機能、OR機能および“0101”機能の出力をシミュレーションした結果を示した図である。
【図20】図20は実施例4に係る論理回路の回路図(その1)である。図中Aが図21のAに、Bが図22のBに接続している。
【図21】図21は実施例4に係る論理回路の回路図(その2)である。図中Aが図20のAに接続している。
【図22】図22は実施例4に係る論理回路の回路図(その3)である。図中Bが図20のBに接続している。
【図23】図23は実施例4に係る論理回路において、“0”が入力した場合の動作を説明するための回路図である。
【図24】図24は実施例4に係る論理回路において、“1”が入力した場合の動作を説明するための回路図である。
【図25】図25は実施例4に係る論理回路において、“0.5”が入力した場合の動作を説明するための回路図である。
【図26】図26は実施例4に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図(その1)である。図中Aが図27のAに、Bが図28のBに接続している。
【図27】図27は実施例4に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図(その2)である。図中Aが図26のAに接続している。
【図28】図28は実施例4に係る論理回路の出力をシミュレーションした各抵抗値、容量値、電圧値を示した回路図(その3)である。図中Bが図26Bに接続している。
【図29】図29は実施例4に係る論理回路の全2入力対称関数の出力をシミュレーションした結果を示した図である。
【図30】図30(a)から図30(f)は実施例5に係るSESTの製造方法を説明するための断面図である。
【図31】図31(a)から図31(c)は実施例5に係るSESTの島の磁化配置の変更の方法を説明するための模式図(その1)である。
【図32】図32(a)から図32(c)は実施例5に係るSESTの島の磁化配置の変更の方法を説明するための模式図(その2)である。
【図33】図33は実施例5の変形例に係るSESTの断面図である。
【図34】図34(a)および図34(b)は実施例6に係るSESTの島の磁化の強度を変化させる方法を説明するための図である。

【発明を実施するための最良の形態】
【0049】
はじめに、本発明の構成要素である単電子スピントランジスタ(以下、SEST)について説明する。
【0050】
図1はSESTの模式図である。SESTは単電子トランジスタ(以下、SET)の一部を強磁性体で構成したトランジスタである。そこで、まず、強磁性体を有さないSETについて説明する、SETは、ソース12と、ドレイン16と、ソース12とドレイン16の間に配置され、ソース12とドレイン16それぞれの間にトンネル接合14、18を有する島10と、島10に絶縁膜22(または空間)からなるゲート容量(容量値C)を介し接続されたゲート20を具備している。ここで、トンネル接合14,18は、例えば約2nmの絶縁膜で形成され、それぞれ容量値C、Cを有している。SETはトンネル接合14、18の断面積と膜厚が非常に小さいため、容量値C、Cを非常に小さくできる。そうすると、容量ゲート20により島10の電子を1つずつ制御することができる。そのため、消費電力を非常に小さくすることができる。また、非常に小さな島を用いるためトランジスタ自体の面積を非常に小さくできる。
【0051】
次に、SESTは、例えば、SETのソース12、ドレイン16、島10の少なくとも1つが磁化反転可能な強磁性体を含むことで、実現することができる。例えば、図1のように、ソース12とドレイン16は同じ方向に磁化した強磁性体を含み、島10は磁化方向を変更可能な強磁性体を含む場合を説明する。島10を、ソース12およびドレイン16と同じ方向に磁化した(平行配置)場合は、トンネル磁気抵抗効果により、トンネル接合14、18の抵抗値R1-p、R2-pを低くすることができる。一方、島10を、ソース12およびドレイン16と反対方向に磁化した(反平行配置)場合は、トンネル磁気抵抗効果により、トンネル接合14、18の抵抗値R1-ap、R2-apを大きくすることができる。このように、磁化方向の変更可能な強磁性体の磁化の方向を変えることにより、ソース12とドレイン16間のコンダクタンスを不揮発的に制御することが可能となる。
【0052】
このような構造でなくとも、島10、ソース12、ドレイン16のうちいずれかが磁化方向が固定した強磁性体を含み、その他のいずれかが磁化方向の変更可能な強磁性体を含み、磁化方向の変更可能な強磁性体の磁化の方向を変えることにより、ソースとドレイン間のコンダクタンスを制御することが可能となる。
【0053】
しかし、ソース12およびドレイン16を同じ方向に磁化した強磁性体を含み、島10を磁化方向の変更可能な強磁性体を含む構造は、トンネル接合14、18両方について、磁化方向の変更により抵抗値を変化させることができる。このため、磁化方向の変更によるコンダクタンスの制御がより確実にでき、論理回路の機能を再構成するため好ましいトランジスタ構造である。
【0054】
図1に示したSESTの回路記号は、図2のように表す。符合31は島、32はソース、33は容量値C、平行配置の抵抗値R1-p、反平行配置の抵抗値R1-apを有するトンネル接合、34はドレイン、35は容量値C、平行配置の抵抗値R2-p、反平行配置の抵抗値R2-apを有するトンネル接合、36はゲート、37は容量値Cを有するゲート容量を表す。
【0055】
例えば、図3のように、Cが1×10-19F、C、R1-p、R1-apをそれぞれ、99×10-19F、9.9MΩ、60.8MΩとし、C、R2-p、R2-apをそれぞれ、1×-19F、0.1MΩ、0.95MΩとしたときの電流-電圧特性のシミュレーション結果を図4および図5に示す。
【0056】
図4はゲート電圧が0V、温度が0.92Kのときのドレイン電流Ids-ドレイン電圧Vds特性である。実線が平行配置の場合のドレイン電流、破線が反平行配置の場合のドレイン電流である。Vdsがクーロンしきい値電圧(VCth)以下のとき電流が流れていない。これはクーロン・ブロッケード効果によって電子のトンネンが禁止されているためである。ドレイン電圧を印加することによりドレイン電流が階段状に増加するのは、島10を流れる電子が1個づつ増えていることを示している。平行配置の場合は、反平行配置の場合に比べドレイン電流が大きく、コンダクタンスが小さい。このように、平行配置と反平行配置という磁化方向(磁化配置)を変えることによって、ソース32とドレイン34間のコンダクタンスを制御することができる。磁化方向は、次に磁化方向を変更するまで維持される。これにより、コンダクタンスを不揮発的に制御することができる。
【0057】
図5はドレイン電圧がVCth、温度が0.92Kのときのドレイン電流Ids-ゲート電圧Vgs特性である。クーロン・ブロッケード効果によってドレイン電流が流れないゲート電圧が周期的に現れる。このように、ゲート電圧(または制御ゲート電圧)とゲート容量(または制御ゲート容量)を調整することにより、ドレイン電流の流れるまたは流れない状態を作り出すことができる。また、図4同様、平行配置の場合は、反平行配置の場合に比べドレイン電流が大きい。
【0058】
次に、SESTの製造方法の例について図6を用い説明する。図6は製造工程途中の断面図である。例えば絶縁体の基板40上に2層レジストとして、下層レジスト42、上層レジスト44を塗布し、例えば電子線露光装置を用い、所定のパターンを形成する。基板の真上、図中Aの方向から強磁性体として、例えば鉄やコバルトを蒸着し領域46とする。その後、トンネル接合となる絶縁膜を例えば2nm成膜する。さらに、BおよびCの方向から、例えば鉄やコバルトを蒸着し、それぞれ、領域48、領域50を形成する。
【0059】
これにより、上視図である図7のようなパターンが完成する。図7において、SESTを構成しない領域46、48、50は破線で示してある。この破線の領域はエッチングで除去される。基板40上に、領域46からなる島52と、領域48からなるソース54と、領域50からなるドレイン56が形成されている。島52とソース54、島52とドレイン56の間にはトンネル接合である絶縁膜(図示せず)が形成されている。さらに、基板40上に、第1のゲート51、第2のゲート53、制御ゲート55を形成することができる。すなわち、ソース54、ドレイン56およびゲート51、53、55は島52の横部に形成されている。このとき、ゲート51、53、55と島52の間は絶縁膜で覆われている場合や、空洞になっている場合がある。すなわち、ゲート51、53、55は、島52との間の絶縁膜、空洞並びに基板40によって形成される空間によって、島52と容量結合している。この絶縁膜、空洞および基板40で形成された空間の容量が、ゲート容量(または制御ゲート容量)となる。
【0060】
以上の構造のSESTは、島52を非常に小さくできるため非常に小さなゲート容量を有することができる。これにより、非常に小さい面積でアナログ入力を実現することができる。なお、ゲートの形成方法は、島の上部に絶縁膜を介し形成する方法、あるいは、基板40の下部に基板を介し形成する方法であっても良い。この場合も、島に容量結合したゲートを形成することができる。
【0061】
図8(a)から図8(c)は島の磁化方向(磁化配置)を変化させる機構の例を説明する図である。図8(a)は上視図、図8(b)はA-A面の断面図、図8(c)はB-B面の断面図である。図8(a)において、図7と同様に、島52、ソース54、ドレイン56が配置されている。図8(b)、図8(c)のように、トランジスタ上に層間絶縁膜57、配線58、層間絶縁膜59、配線60が形成されている。配線58と配線59は島52上で交差している。配線58と配線60にパルス電流を流すことにより、島52に磁界が発生し、島52の磁化方向(磁化配置)を変えることができる。
【0062】
SESTの他の構成例を製造方法とともに図9(a)から図9(f)を参照に説明する。図9(a)において、例えば酸化マグネシュウム(MgO)基板70上に例えばMBE法を用い、ソース72として鉄(Fe)膜、トンネル接合74として酸化マグネシュウム(MgO)膜、島76として鉄(Fe)膜、トンネル接合78として酸化マグネシュウム(MgO)膜、ドレイン80として鉄(Fe)膜のヘテロ構造の積層膜を積層する。電子線露光およびイオンミリング法により、所定領域以外の積層膜をソース72までエッチングし、ピラー構造を形成する(図9(b))。ゲート容量を形成するための絶縁膜82をプラズマCVD法を用い窒化シリコン膜で形成する(図9(c))。ゲート84を蒸着法を用いアルミニュウム(Al)で形成する(図9(d))。プラズマCVD法を用い窒化シリコン膜86を形成し、所定領域にコンタクトホールを形成する(図9(e))。配線層88を蒸着法を用いアルミニュウム(Al)で形成する(図9(f))。
【0063】
以上により、基板70上にソース72、島76、ドレイン80が積層され、ゲート84は島76の横部に形成される。ゲート84は、島76とゲート84に間の絶縁膜で形成された空間により、島76と容量結合している。この場合、島76とゲート84の間の窒化シリコン膜82がゲート容量となる。島76は非常に薄いため、ゲート容量を非常に小さくすることができる。これにより、非常に小さい面積でアナログ入力を実現することができる。このように、ソース72、島76、ドレイン80が強磁性体を含むSESTを形成することができる。
【0064】
以上のように、SESTは単電子を取り扱うため、トランジスタ自体の消費電力が小さく、トランジスタ自体の面積も小さくできる。さらに、SESTは、島を流れる1個、2個といった電子を取り扱うため、制御される電荷量が小さく、島に容量結合したゲートを入力端子に接続することで、論理回路へのアナログ入力を実現できる。すなわち、複数の入力端子から複数のSESTへのアナログ入力の重み付けを、各入力端子から各SESTのゲートに接続されたゲート容量により行うことで、論理回路へのアナログ入力を実現できる。これにより、従来技術のような大面積のフローティングゲートが不要となる。よって、SESTを有する論理回路の回路面積を非常に小さくできる。しかも、図7または図9(a)から図9(f)で説明したように、SESTにおいては、島に容量結合するゲートのゲート容量を非常に小さくできる。これにより、さらに回路面積を縮小できる。
【実施例1】
【0065】
実施例1はSESTの変更可能な磁化方向を変化させることにより、論理しきい値を不揮発的に制御することができるインバータ回路の例である。
【0066】
図10に実施例1に係るインバータ回路の回路図を示す。このインバータ回路(第1のインバータ回路)はSEST1(100)、SEST2(110)を具備している。SEST1(100)のソース102は出力端子122に接続され、ドレイン104は第1の電源端子128に接続されている。トンネル接合103、105は、それぞれ島101とソース102間、島101とドレイン間104に配置され、それぞれ容量値C、C、平行配置の抵抗値R2-p、R1-p、反平行配置の抵抗値R2-ap、R1-apを有する。ゲート106は入力端子120に接続されている。制御ゲート108は接地されている。島101とゲート106間のゲート容量107の容量値はCin、島101と制御ゲート108間の制御ゲート容量109の容量値はCである。
【0067】
SEST2(110)のソース112は接地(第2の電源端子に接続)されており、ドレイン114は出力端子122に接続されている。トンネル接合113、115は、それぞれ島111とソース112間、島111とドレイン間114に配置され、それぞれ容量値C、C、平行配置の抵抗値R1-p、R2-p、反平行配置の抵抗値R1-ap、R2-apを有する。ゲート116は入力端子120に接続されている。制御ゲート118は電源Vdd126に接続されている。島111とゲート116間のゲート容量117の容量値はCin、島111と制御ゲート118間の制御ゲート容量119はCである。出力端子122は容量124を介し接地される。
【0068】
このインバータの機能について説明する。SEST1(100)は入力端子120の入力Vinが“0”(低レベル)のときオンし、入力端子120の入力Vinが“1”(高レベル)のときオフする。また、SEST2(110)は入力端子120が“0”のときオフし、入力端子120が“1”のときオンする。SEST1(100)とSEST2(110)で逆の動作をするのは以下の理由による。各SESTの制御ゲート108、118には異なる電圧(それぞれ、接地とVdd)が印加されている。これにより、SEST1(100)とSEST2(110)は異なるクーロンしきい値電圧を有する。そして、これらの電圧によって、逆の動作をするように、制御ゲート容量109、119で調整されているためである。
【0069】
実施例1の入出力特性のシミュレーションを行った。シミュレーションに使用した各容量値、抵抗値、電圧値を図11に示す。なお、容量の単位aFとは1×10-18Fを表している。入出力特性のシミュレーション結果を図12に示す。図12は、横軸は規格化した入力、縦軸は規格化した出力である。図中、ハッチングの部分は、この範囲の規格化入力に対し低レベル“0”または高レベル“1”が出力される範囲を示している。
【0070】
入力端子120の入力Vinが“0”付近ではSEST1(100)はオンし、SEST2(110)はオフするため、出力端子122の出力Voutは高レベルとなる、すなわち“1”となる。一方、Vinが“1”付近ではSEST1(100)はオフし、SEST2(110)はオンするため、Voutは低レベルとなる、すなわち“0”となる。
【0071】
inが“0.5”近傍では、SEST1(100)およびSEST2(110)はオンとなる。このときはSEST1(100)のトンネル接合103と105並びにSEST2(110)のトンネル接合113と115の抵抗値によってVoutが決まる。SEST1(100)のトンネル接合103、105の抵抗値が、SEST2(110)のトンネル接合113、115の抵抗値より大きい場合、Voutはほとんど“0”となる。SEST1(100)の磁化配置が反平行配置であり、SEST2(110)の磁化配置が平行配置の場合、これを実現することができる。この場合の入出力曲線を図12の実線で示す。規格化出力は”0.25”程度になる。次段にA/D変換機能を有するインバータ回路を設け、反転増幅することにより、高レベル“1”を出力させることができる(図12中、実線から左に伸び、次に上に伸びる矢印)。
【0072】
SEST1(100)のトンネル接合103、105の抵抗値が、SEST2(110)のトンネル接合113、115の抵抗値より小さい場合、Voutはほとんど“1”となる。SEST1(100)の磁化配置が平行配置であり、SEST2(110)の磁化配置が反平行配置の場合、これを実現することができる。この場合の入出力曲線を図12の点線で示す。規格化出力は“0.75“程度になる。同様に、次段にA/D変換機能を有するインバータ回路を設け反転増幅することにより、低レベル”0“を出力させることができる。(図12中、点線から右に伸び、次に下に伸びる矢印)。
【0073】
このように、SESTの磁化方向を変更することにより、インバータ回路の論理しきい値を変化させることができる。これにより、入力端子120の入力Vinが“0.5”に対応した出力端子122のVoutをほとんど“0”か“1”に設定できる。以上のように、実施例1においては、従来技術1と同様に、磁化の方向によって論理しきい値を制御することができる。すなわち、磁化方向の変更可能な強磁性体の磁化方向を変えることによって、論理しきい値を不揮発的に制御することができる。さらに言えば、論理回路の機能を不揮発的に再構成することができる。
【0074】
以上のように、実施例1においては、磁化方向の変更可能な強磁性体の磁化方向を変えることによって、インバータ回路の論理しきい値を不揮発的に制御することができる。さらに、トランジスタとしてSESTを使用しているため、従来技術1に比べ、トランジスタの消費電力および面積を小さくすることができる。これにより、論理回路の消費電力および回路面積を小さくできる。
【実施例2】
【0075】
実施例2はSESTを用いたOR/AND回路機能を不揮発的に再構成可能な論理回路の例である。図13に実施例2に係る論理回路の回路図を示す。この論理回路は第1のインバータ回路(INV1)190と第2のインバータ回路(INV2)194を具備している。第1のインバータ回路(INV1)190は、SEST1(130)、SEST2(140)を具備している。INV1(190)は、入力端子を第1の入力端子と第2の入力端子とし、アナログ入力していることを除いては実施例1のインバータ回路と同じ回路構成であり、機能も同じである。
【0076】
その構成を説明する。SEST1(130)のソース132はINV1(190)の出力端子152に接続され、ドレイン134は第1の電源端子158に接続されている。トンネル接合133、135は、それぞれ島131とソース132間、島131とドレイン間134に配置され、それぞれ容量値C、C、平行配置の抵抗値Rsest1-p、反平行配置の抵抗値Rsest1-apを有する。第1のゲート136aは第1の入力端子150に、第2のゲート136bは第2の入力端子151に接続されている。制御ゲート138は接地されている。島131と第1のゲート136a間の第1のゲート容量、並びに島131と第2のゲート136b間の第2のゲート容量137bの容量値はCin/2である。島131と制御ゲート138間の制御ゲート容量139の容量値はCである。
【0077】
SEST2(140)のソース142は接地され(第2の電源端子に接続され)、ドレイン144はINV1(190)の出力端子152に接続されている。トンネル接合143、145は、それぞれ島141とソース142間、島141とドレイン間144に配置され、それぞれ容量値C、C、平行配置の抵抗値Rsest2-p、反平行配置の抵抗値Rsest2-apを有する。第1のゲート146aは第1の入力端子150に、第2のゲート146bは第2の入力端子151に接続されている。制御ゲート148は電源Vdd156に接続されている。島141と第1のゲート146a間の第1のゲート容量147a、並びに島141と第2のゲート146b間の第2のゲート容量147bの容量値はCin/2である。端子152は容量154を介し接地される。
【0078】
さらに、INV1(190)の出力端子152は第2のインバータ回路(INV2)194の入力端子180に接続されている。INV2(194)はタッカー型のインバータ回路であり、2つの単電子トランジスタ(SET)であるSET1(160)とSET2(170)を具備している。SET1(160)のソース162は出力端子182に接続され、ドレイン164は電源Vdd188に接続されている。トンネル接合163、165は、それぞれ島161とソース162間、島161とドレイン間164に配置され、それぞれ容量値C、C、抵抗値Rset1を有する。ゲート166はINV1(190)の出力端子152に接続されている。制御ゲート168は接地されている。島161とゲート166間のゲート容量167の容量値はCinである。島161と制御ゲート168間の制御ゲート容量169の容量値はCである。
【0079】
SET2(170)のソース172は接地され、ドレイン174は出力端子182に接続されている。トンネル接合173、175は、それぞれ島171とソース172間、島171とドレイン間174に配置され、それぞれ容量値C、C、抵抗値Rset2を有する。ゲート176はINV1(190)の出力端子152に接続されている。制御ゲート178は電源Vdd186に接続されている。島171とゲート176間のゲート容量177の容量値はCinである。出力端子182は容量184を介し接地される。
【0080】
実施例2に係る論理回路においては、第1の入力端子150が、同じ容量値Cin/2を介してSEST1(130)の島131、SEST2(140)の島141に容量結合しており、第2の入力端子151も同じ容量値Cin/2を介してSEST1(130)の島131、SEST2(140)の島141に容量結合している。
【0081】
すなわち、INV1(190)において、SEST1(130)の第1のゲート容量137aとSEST2(140)の第1のゲート容量147aの容量値は概同じであり、SEST1(130)の第2ゲート容量137bとSEST2(140)の第2のゲート容量147bの容量値は概同じである。さらに、SEST1(130)の第1のゲート容量137aおよびSEST2(140)の第1のゲート容量147aと、SEST1(130)の第2のゲート容量137bおよびSEST2(140)の第2のゲート容量147bの容量値は、概同じである。
【0082】
これにより、INV1(190)において、第1の入力端子150からの入力VのSEST1(130)とSEST2(140)へのアナログ入力の重み付けは概同じであり、同様に、第2の入力端子151からの入力VのSEST1(130)とSEST2(140)へのアナログ入力の重み付けは概同じである。さらに、第1の入力端子150からの入力VのSEST1(130)およびSEST2(140)へのアナログ入力の重み付けと、第2の入力端子151からの入力VのSEST1(130)およびSEST2(140)へのアナログ入力の重み付けも概同じである。
【0083】
ここで、容量値が概同じ、あるいは重み付けが概同じとは、以下に説明するように、INV1(190)へ概“0.5”で入力する範囲のことである。概“0.5”の入力とは、実施例2に係る論理回路がSESTの磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、2入力AND回路機能と2入力OR回路機能を不揮発的に再構成することができる範囲の入力のことである。
【0084】
表1に入力の真理表を示す。Vが“0”、Vが“0”のとき、INV1(190)の入力Vinは“0”、Vが“0”、Vが“1”のとき、INV1(190)の入力Vinは“0.5”、Vが“1”、Vが“0”のとき、INV1(190)の入力Vinは“0.5”、Vが“1”、Vが“1”のとき、INV1(190)の入力Vinは“1”となる。このように、第1の入力端子150および第2の入力端子151から第1のインバータ回路(INV1)190へのアナログ入力が可能となる。
【表1】
JP0004574674B2_000002t.gif

【0085】
INV2(194)は、A-D変換の機能を果たし、INV1(190)の出力Vを反転増幅する。すなわち、INV1(190)の、ほとんど“0”または、ほとんど“1”の出力を、“1”または“0”に反転増幅する機能を有している。INV1(190)はSESTを用いているため、出力は非常に小さい。そこで、実施例2においては、INV2(194)として、小さい入力であっても駆動するSETを用いたタッカー型のインバータ回路を採用した。INV2(194)はSESTを用いられたインバータ回路の出力により駆動し、INV2(194)と同様の機能を有するインバータ回路であれば他の回路構成、あるいは他のトランジスタを用いたインバータ回路であっても良い。
【0086】
実施例2に係る論理回路の真理表を表2に示す。SEST1(130)の磁化配置が平行配置(P)かつSEST2(140)の磁化配置が反平行配置(AP)の場合の機能を説明する。Vが“0”、Vが“0”のときは、INV1(190)の出力端子152の出力Vは “1”となり、INV2(194)の出力端子182の出力Voutは“0”となる。Vが“1”、Vが“1”のときは、Vは “0”となり、Voutは“1”となる。Vが“0”、Vが“1”またはVが“1”、Vが“0”のとき、すなわちVinが“0.5”のときは、Vはほとんど“1”となり、Voutは“0”となる。このように、実施例2に係る論理回路は2入力AND回路として機能する。
【表2】
JP0004574674B2_000003t.gif

【0087】
一方、SEST1(130)の磁化配置が反平行配置(AP)かつSEST2(140)の磁化配置が平行配置(P)の場合の機能を説明する。Vが“0”、Vが“0”のときは、INV1(190)の出力端子152の出力Vは “1”となり、INV2(194)の出力端子182の出力Voutは“0”となる。Vが“1”、Vが“1”のときは、Vは “0”となり、Voutは“1”となる。Vが“0”、Vが“1”またはVが“1”、Vが“0”のとき、すなわちVinが“0.5”のときは、Vはほとんど“0”となり、Voutは“1”となる。このように、実施例2に係る論理回路は2入力OR回路として機能する。
【0088】
実施例2のINV1(190)の出力VおよびINV2(194)の出力Voutのシミュレーションを行った。シミュレーションに使用した各容量値、抵抗値、電圧値を図14に示す。V、Voutのシミュレーション結果を図15および図16に示す。図15がSEST1(130)の磁化配置が平行配置かつSEST2(140)が反平行配置の場合、図16がSEST1(130)の磁化配置が反平行配置かつSEST2(140)の磁化配置が平行配置の場合である。縦軸は、VおよびVが“0”、または“1”の場合のそれぞれのVおよびVoutを、低レベルを“0”、高レベルを“1”で規格化したものである。V、Voutそれぞれの、下線が“0”、上線が“1”を示している。
【0089】
このように、磁化方向(磁化配置)の変更可能な強磁性体の磁化の方向(磁化配置)を変えることによって、2入力AND回路機能と2入力OR回路機能を不揮発的に再構成する論理回路を実現することができる。
【0090】
また、表2、図15および図16より、INV1(190)の出力Vは、SEST1(130)の磁化配置が反平行配置(AP)かつSEST2(140)の磁化配置が平行配置(P)の場合はNOR回路、SEST1(130)の磁化配置が平行配置(P)かつSEST2(140)の磁化配置が反平行配置(AP)の場合はNAND回路の機能を有している。すなわち、実施例2のINV1のみでも2入力論理回路の機能を不揮発的に再構成可能な論理回路として機能する。しかしながら、より“0”、“1”に近い出力を得るためには、実施例2のように、INV2(192)を付加した方が好ましい。
【0091】
以上のように、実施例2においては、磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、2入力AND回路機能と2入力OR回路機能を不揮発的に再構成することができる。さらに、トランジスタにSESTを使用しているため、制御する電荷量が小さい。これにより、ゲートと島の間の小さいゲート容量を組み合わせることによりにアナログ入力が可能になる。よって、従来技術2のように、トランジスタの100倍以上の面積が必要となるようなフローティングゲートを用いる必要がない。これにより、実施例2においては、従来技術2と比べ回路面積を非常に小さくすることができる。さらに、SESTは、トランジスタ自体の消費電力が小さく、トランジスタの面積も小さい。これらより、AND回路機能とOR回路機能を不揮発的に再構成可能であり、回路面積が小さく、かつ消費電力の小さな論理回路を提供することができる。
【実施例3】
【0092】
実施例3はSESTを有する非対称論理回路の例である。まず、その原理を説明する。図11における、実施例1のインバータ回路において、SEST1(100)およびSEST2(110)の磁化配置がともに平行配置(P)の場合のインバータ回路の入出力曲線を図17の破線で示す。この場合、倫理しきい値が0.5のインバータとなる。
【0093】
入力が“0.5”以下(V)の場合、出力は“0.5”より大きくなる。さらに、次段にA/D変換の機能を有するインバータ回路を接続することにより、ほとんど“0”を出力することができる。一方、入力が“0.5”以上の場合(V)、出力は“0.5”より小さくなる。さらに、次段にA/D変換の機能を有するインバータ回路を接続することにより、ほとんど“1”を出力することができる。
【0094】
SEST1(100)の磁化配置が平行配置(P)かつSEST2(110)の磁化配置が反平行配置(AP)の場合(図17の点線)、入力がV1、V2いずれの場合も、出力は“0.5”より大きくなり、次段のA/D変換の機能を有するインバータ回路により、ほとんど“0”を出力することができる。一方、SEST1(100)の磁化配置が反平行配置(AP)かつSEST2(110)の磁化配置が平行配置(P)の場合(図17の実線)、入力がV1、V2いずれの場合も、出力は“0.5”より小さくなり、次段のA/D変換の機能を有するインバータ回路により、ほとんど“1”を出力することができる。
【0095】
したがって、アナログ入力として、“0”、V(<“0.5”)、V(>“0.5”)、“1”を実現できれば、AND/OR/非対称関数“1010”の機能を不揮発的に再構成可能な論理回路が実現できる。
【0096】
そこで、図13(実施例2)の回路構成と同様で、第1の入力端子150に接続されるゲート容量137a、147aをxCin、第2の入力端子151に接続されるゲート容量137b、147bを(1-x)Cinに変更する。ここでxは0<x<0.5である。
【0097】
図18は実施例3に係る論理回路の回路図を示す。回路構成は容量値を除いては実施例2と同じである。第1のインバータ回路INV1(432)は、SEST1(370)、SEST2(380)を具備している。SEST1(370)のソース372はINV1(432)の出力端子392に接続され、ドレイン374は第1の電源端子398に接続されている。島371とソース372間、島371とドレイン374間に、それぞれトンネル接合373、375を有する。第1のゲート376aは第1の入力端子390に、第2のゲート376bは第2の入力端子391に接続されている。制御ゲート378は接地されている。島371と第1のゲート376a間に第1のゲート容量377a、並びに島371と第2のゲート376b間の第2のゲート容量377bを有する。島371と制御ゲート378間に制御ゲート容量379を有する。
【0098】
SEST2(380)のソース382は接地され(第2の電源端子に接続され)、ドレイン384はINV1(432)の出力端子392に接続されている。島381とソース382間、島381とドレイン384間に、それぞれトンネル接合383、385を有する。第1のゲート386aは第1の入力端子390に、第2のゲート386bは第2の入力端子391に接続されている。制御ゲート388は電源Vdd396に接続されている。島381と第1のゲート386a間に第1のゲート容量387a、島381と第2のゲート386b間に第2のゲート容量387bを有する。出力端子392は容量394を介し接地される。
【0099】
さらに、INV1(432)の出力端子392は第2のインバータ回路(INV2)430の入力端子420に接続されている。INV2(430)はタッカー型のインバータ回路であり、2つの単電子トランジスタ(SET)であるSET1(400)とSET2(410)を具備している。
【0100】
SET1(400)のソース402は出力端子422に接続され、ドレイン404は電源Vdd428に接続されている。島401とソース402間、島401とドレイン404間に、それぞれトンネル接合403、405を有する。ゲート406はINV1(432)の出力端子392に接続されている。制御ゲート408は接地されている。島401とゲート406間にゲート容量407、島401と制御ゲート408間の制御ゲート容量409を有する。
【0101】
SET2(410)のソース412は接地され、ドレイン414は出力端子422に接続されている。島411とソース412間、島411とドレイン414間に、それぞれトンネル接合413、415を有する。ゲート416はINV1(432)の出力端子392に接続されている。制御ゲート418は電源Vdd426に接続されている。島411とゲート416間にゲート容量417を、島411と制御ゲート418間に制御ゲート419を有する。出力端子422は容量424を介し接地される。
【0102】
このように、実施例3の回路構成は、SEST1(370)およびSEST2(380)のゲート容量が異なる以外は実施例2と同じである。
【0103】
実施例3に係る論理回路の入力の真理表を表3に、論理回路の真理表を表4に示す。また、実施例3の出力Voutのシミュレーションを行った。シミュレーションに使用した各容量値、抵抗値、電圧値を図18に示す。Voutのシミュレーション結果を図19に示す。図19は、第1の入力端子390の入力Vと第2の入力端子391の入力Vが、“0”または“1”のときの、各機能(AND,OR,“0101”)のINV2(430)の出力端子422の出力Voutを示している。低レベルを“0”、高レベルを“1”で規格化し、AND、OR、“0101”それぞれの、下線が“0”、上線が“1”を示している。
【表3】
JP0004574674B2_000004t.gif
【表4】
JP0004574674B2_000005t.gif

【0104】
SEST1(370)の磁化配置が反平行配置(AP)かつSEST2(380)の磁化配置が平行配置(P)の場合は、実施例3に係る論理回路はOR回路機能を有す。SEST1(370)の磁化配置が平行配置(P)かつSEST2(380)の磁化配置が反平行配置(AP)の場合は、実施例3に係る論理回路はAND機能を有する。SEST1(370)およびSEST2(380)の磁化配置がともに平行配置(P)の場合、実施例3に係る論理回路は、“0101”機能を有する。
【0105】
実施例3においては、第1の入力端子390が、同じ容量値3.76aFのゲート容量377a、387aを介してSEST1(370)の島371、SEST2(380)の島381に容量結合しており、第2の入力端子391は同じ容量値4.24aFのゲート容量を介してSEST1(370)の島371、SEST2(380)の島381に容量結合している。
【0106】
すなわち、INV1(432)において、SEST1(370)の第1のゲートゲート容量377aとSEST2(380)の第1のゲート容量387aの容量値は概同じであり、SEST1(370)の第2ゲート容量377bとSEST2(380)の第2のゲート容量387bの容量値は概同じである。しかし、SEST1(370)の第1のゲート容量377aおよびSEST2(380)の第1のゲート容量387aと、SEST1(370)の第2のゲート容量377bおよびSEST2(380)の第2にゲート容量387bの容量値は、異なっている。
【0107】
これにより、INV1(430)において、第1の入力端子390からの入力VのSEST1(370)とSEST2(380)へのアナログ入力の重み付けは概同じであり、同様に、第2の入力端子391からの入力VのSEST1(370)とSEST2(380)へのアナログ入力の重み付けは概同じである。しかし、第1の入力端子390からの入力VAのSEST1(370)およびSEST2(380)へのアナログ入力の重み付けと、第2の入力端子391からの入力VBのSEST1(370)およびSEST2(380)へのアナログ入力の重み付けは異なっている。
【0108】
ここで、容量値が概同じ、あるいは重み付けが概同じとは、実施例3に係る論理回路がSESTの磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、2入力AND回路機能と2入力OR回路機能を不揮発的に再構成することができる範囲のことである。また、容量値が異なる、あるいは重み付けが異なるとは、INV1(432)への入力としてVが“1”かつVが“0”のときと、Vが“0”かつVが“1”のときで異なることである。INV1(432)の入力が異なるとは、実施例3の論理回路が、SEST1(370)およびSEST2(380)がともに平行配置のとき、2入力非対称関数機能を有する範囲で入力が異なることである。
【0109】
以上のように、第1の入力端子390および第2の入力端子391からINV1(432)にアナログ入力することにより、AND回路機能、OR回路機能に加え、2入力非対称関数である“0101”機能を有する論理回路を実現することができる。実施例3においても、INV2(430)を付加しなくとも、NAND回路機能、NOR回路機能、“1010”機能を有する論理回路となる。しかし、出力をより低レベル“0”、高レベル“1”に近づけるためには、A/D変換の反転増幅機能を有するINV2(430)を付加することが好ましい。
【0110】
以上のように、実施例3においては、磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、2入力AND回路機能、2入力OR回路機能、および2入力非対称関数である“0101”機能を不揮発的に再構成することができる。しかも、ゲートと島の間の小さいゲート容量を組み合わせることによりにアナログ入力が可能になり、回路面積を非常に小さくすることができる。さらに、SESTは、トランジスタ自体の消費電力が小さく、トランジスタの面積も小さい。これらより、AND回路機能とOR回路機能と“0101”機能を不揮発的に再構成可能であり、回路面積が小さく、かつ消費電力の小さな論理回路を提供することができる。
【実施例4】
【0111】
実施例4は、SESTの磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、全2入力対称関数の機能を再構成する論理回路の例である。図20、図21、図22に回路構成図を示す。図20のAは図21のAに、図20のBは図22のBに接続している。第1のインバータ回路INV1(350)、SEST3(230)、SEST4(240)、第2のインバータ回路INV2(360)、第3のインバータ回路INV3(362)および第4のインバータ回路INV4(364)を具備している。INV1(350)、SEST3(230)、SEST4(240)は図20に、INV3(362)は図22に、INV4(364)は図21に記載している。第1のインバータ回路(INV1)350は実施例2の第1のインバータ回路190と同じ回路構成である。
【0112】
図20を参照し、INV1(350)は、2つのSESTであるSEST1(200)、SEST2(210)を具備している。SEST1(200)のソース202はINV1(350)の出力端子222に接続され、ドレイン204は第1の電源端子228に接続されている。トンネル接合203、205は、それぞれ島201とソース202の間、島201とドレイン204の間に配置され、それぞれ容量値C、C、平行配置の抵抗値Rsest1-p、反平行配置の抵抗値Rsest1-apを有する。第1のゲート206aは第1の入力端子220に、第2のゲート206bは第2の入力端子221に接続されている。制御ゲート208は接地されている。島201と第1のゲート206a間の第1のゲート容量207a、並びに島201と第2のゲート206b間の第2のゲート容量207bの容量値はCin/2である。島201と制御ゲート208間の制御ゲート容量209の容量値はCである。
【0113】
SEST2(210)のソース212は接地され(すなわち、第2の電源端子に接続され)、ドレイン214はINV1(350)の出力端子222に接続されている。トンネル接合213、215は、それぞれ島211とソース212の間、島211とドレイン214の間に配置され、それぞれ容量値C、C、平行配置の抵抗値Rsest2-p、反平行配置の抵抗値Rsest2-apを有する。第1のゲート216aは第1の入力端子220に、第2のゲート216bは第2の入力端子221に接続されている。制御ゲート218は電源Vdd226に接続されている。島211と第1のゲート216a間の第1のゲート容量217a、並びに島211と第2のゲート216b間の第2のゲート容量217bの容量値はCin/2である。
【0114】
次に、SEST3(230)のソース232はINV1(350)の出力端子222および端子252に接続され、ドレイン234は第3の電源端子258に接続されている。トンネル接合233、235は、それぞれ島231とソース232の間、島231とドレイン234の間に配置され、それぞれ容量値C、C、平行配置の抵抗値Rsest3-p、反平行配置の抵抗値Rsest3-apを有する。ゲート236はINV4(364)の出力端子342に接続されている。制御ゲート238は接地されている。島231とゲート236間のゲート容量237の容量値はCinである。島231と制御ゲート238間の制御ゲート容量239の容量値はCである。
【0115】
SEST4(240)のソース242は接地され(すなわち、第4の電源端子に接地され)、ドレイン244はINV1(350)の出力端子である端子222および端子252に接続されている。トンネル接合243、245は、それぞれ島241とソース242の間、島241とドレイン244の間に配置され、それぞれ容量値C、C、平行配置の抵抗値Rsest4-p、反平行配置の抵抗値Rsest4-apを有する。ゲート246はINV3(362)の出力端子312に接続されている。制御ゲート248は電源Vdd256に接続されている。島241とゲート246間のゲート容量247の容量値はCinである。端子252は容量254を介し接地される。
【0116】
SEST3(230)はゲート236が“0”(低レベル)のときオンし、ゲート236が“1”(高レベル)のときオフする。また、SEST4(240)はゲート246が“0”のときオフし、ゲート246が“1”のときオンする。これは、各SESTの制御ゲート238、248に異なる電圧(それぞれ、接地とVdd)を印加する。これにより、SEST3(230)とSEST4(240)は異なるクーロンしきい値電圧を有する。そして、これらの電圧によって、逆の動作をするように、制御ゲート容量239、249で調整されているためである。
【0117】
INV2(360)はSET1(260)とSET2(270)を具備する。SET1(260)のソース262は出力端子282に接続され、ドレイン264は電源Vdd288に接続されている。トンネル接合263、265は、それぞれ容量値C、C、抵抗値Rset1を有する。ゲート266はINV1(350)の出力端子222に接続されている。制御ゲート268は接地されている。島261とゲート266間のゲート容量267の容量値はCinである。島261と制御ゲート268間の制御ゲート容量269の容量値はCである。
【0118】
SET2(270)のソース272は接地され、ドレイン274は出力端子282に接続されている。トンネル接合273、275はそれぞれ、容量値C、C、抵抗値Rset2を有する。ゲート276はINV1(350)の出力端子222に接続されている。制御ゲート278は電源Vdd286に接続されている。島271とゲート276間のゲート容量277の容量値はCinである。出力端子282は容量284を介し接地される。
【0119】
図22を参照し、INV3(362)はSET3(290)とSET4(300)を具備する。SET3(290)のソース292は出力端子312に接続され、ドレイン294は電源Vdd318に接続されている。トンネル接合293、295は、それぞれ容量値C、C、抵抗値Rset3を有する。第1のゲート296aは第1の入力端子310に、第2のゲート296bは第2の入力端子311に接続されている。制御ゲート298は接地されている。島291と第1のゲート296a間の第1のゲート容量297a、並びに島291と第2のゲート296b間の第2のゲート容量297bの容量値はCin/2である。島291と制御ゲート298間の制御ゲート容量299の容量値はCである。
【0120】
SET4(300)のソース302は接地され、ドレイン304は出力端子312に接続されている。トンネル接合303、305は、それぞれ容量値C、C、抵抗値Rset4を有する。第1のゲート306aは第1の入力端子310に、第2のゲート306bは第2の入力端子311に接続されている。制御ゲート308は電源Vdd316に接続されている。島301と第1のゲート306a間の第1のゲート容量307a、並びに島301と第2のゲート306b間の第2のゲート容量307bの容量値はCin/2である。出力端子312は容量314を介し接地され、さらにSEST4のゲート246に接続されている。第3のインバータ回路(INV3)362は論理しきい値Vthが0.5より小さくなるように設計されている。
【0121】
図21を参照し、INV4(364)はSET5(320)とSET6(330)を具備する。SET5(320)のソース322は出力端子342に接続され、ドレイン324は電源Vdd348に接続されている。トンネル接合323、325は、それぞれ容量値C、C、抵抗値Rset5を有する。第1のゲート326aは第1の入力端子340に、第2のゲート326bは第2の入力端子341に接続されている。制御ゲート328は接地されている。島321と第1のゲート326a間の第1のゲート容量327a、並びに島321と第2のゲート326b間の第2のゲート容量327bの容量値はCin/2である。島321と制御ゲート328間の制御ゲート容量329の容量値はCである。
【0122】
SET6(330)のソース332は接地され、ドレイン334は出力端子332に接続されている。トンネル接合333、335は、それぞれ容量値C、C、抵抗値Rset6を有する。第1のゲート336aは第1の入力端子340に、第2のゲート336bは第2の入力端子341に接続されている。制御ゲート338は電源Vdd346に接続されている。島331と第1のゲート336a間の第1のゲート容量337a、並びに島331と第2のゲート336b間の第2のゲート容量337bの容量値はCin/2である。出力端子342は容量344を介し接地され、さらにSEST3(230)のゲート236に接続されている。第4のインバータ回路(INV4)264は論理しきい値Vthが0.5より大きくなるように設計されている。
【0123】
実施例4においては、第1の電源端子228と第3の電源端子258は同じVddに接続している。また第2の電源端子212と第4の電源端子242は接地している。しかし、論理回路352が機能すれば、第1の電源端子228と第3の電源端子258、並びに第2の電源端子212と第4の電源端子228は異なる電源に接続されても良い。
【0124】
また、第2のインバータ回路(INV2)360は、SETを使用したタッカー型インバータである。INV2は、A-D変換の機能を果たし、INV1(350)の出力Vを反転増幅するためのものである。その機能を果たせば、SETを用いたインバータ回路である必要はない。しかし、論理回路352の出力は非常に小さいため、小さい出力でも駆動するインバータ回路としてSETが好ましい。
【0125】
実施例4においては、第3のインバータ回路(INV3)362、第4のインバータ回路(INV4)364は、SETを用いそれぞれ論理しきい値0.5以下、0.5以上のタッカー型インバータ回路を用いている。INV3(362)、INV4(364)は、論理しきい値がそれぞれ0.5以下、0.5以上であれば機能する。例えば、通常のMOSFETを用いたインバータ回路であっても良い。しかし、アナログ入力のためのフローティングゲーゲートが必要になってしまう。また、消費電力も大きくなってしまう。そこで、回路面積の縮小、消費電力削減を実現するには、実施例4のようにSETを使用することが好ましい。
【0126】
INV3(362)の第1の入力端子310およびINV4(364)の第1の入力端子340は、INV1(350)の第1の入力端子220と同じ入力Vに接続されている。INV3(362)の第2の入力端子311およびINV4(364)の第2の入力端子341は、INV1(350)の第2の入力端子221と同じ入力Vに接続されている。すなわち、INV3(362)の入力端子は、INV1(350)の第1の入力端子220および第2の入力端子221に接続されている。また、INV4(364)の入力端子は、INV1(回路350)の第1の入力端子220および第2の入力端子221に接続されている。
【0127】
INV3(362)のSET3の第1のゲート容量297a、第2のゲート容量297b、SET4の第1のゲート容量307a、および第2のゲート容量307bの容量値は概同じであり、INV4(364)のSET5の第1のゲート容量327a、第2のゲート容量327b、SET6の第1のゲート容量337a、および第2のゲート容量337bの容量値は概同じである。INV1(350)のSEST1の第1のゲート容量207a、第2のゲート容量207b、SEST2の第1のゲート容量217a、および第2のゲート容量217bの容量値は概同じである。
【0128】
よって、第1の入力端子310および第2の入力端子311からINV3(362)へのアナログ入力の重み付け、および第1の入力端子340および第2の入力端子341からINV4(364)へのアナログ入力の重み付けは、の第1の入力端子220および第2の入力端子221からINV1(350)へのアナログ入力の重み付けと概同じである。
【0129】
ここで、容量値が概同じ、あるいは重み付けが概同じとは、実施例4に係る論理回路が、SESTの磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、全2入力対称関数機能を不揮発的に再構成することができる範囲のことである。
【0130】
これにより、実施例2と同じように、INV1(350)、INV3(362)、INV4(364)への“0”、“0.5”、“1”のアナログ入力を実現している。INV3(362)は、論理しきい値が0.5以下であるから、入力Vinが“0”、“0.5”、“1”に対し、それぞれ、“1”、“0”、“0”を出力VInv3-outする。一方、INV4(364)は、論理しきい値が0.5以上であるから、入力Vinが“0”、“0.5”、“1”に対し、それぞれ、“1”、“1”、“0”を出力VInv4-outする。
【0131】
以下、実施例4に係る論理回路の動作につき説明する。まず、図23を参照に、Vが“0”、Vが“0”の場合を説明する。INV3(362)部は図22と、INV4(364)部は図21と同じである。Vinは“0”であり、SEST1(200)がオン、SEST2(210)がオフとなる。INV4(364)の出力VInv4-outは“1”のため、SEST3(230)はオフする。一方、INV3(362)の出力VInv3-outは“1”のため、SEST4(240)はオンする。よって、図23の矢印のように、第1の電源端子228からSEST1(200)、INV1(350)の出力端子222、SEST4(240)を経由しグランドに電流が流れる。このとき、SEST1(200)とSEST4(240)の抵抗値によって、実施例4に係る論理回路の出力Voutが変わる。
【0132】
SEST1(200)の抵抗値がSEST4(240)の抵抗値より大きい場合、端子252の出力Vはほとんど“0”、Voutは“1”となる。一方、SEST1(200)の抵抗値がSEST4(240)の抵抗値より小さい場合、端子252の出力Vはほとんど“1”、Voutは“0”となる。SEST1(200)およびSEST4(240)におけるトンネル接合の抵抗値をRsest4-p<Rsest1-p<Rsest1-ap<Rsest4-apと設計しておけば、SEST4(240)の磁化配置を変えることにより、出力を再構成できる。SEST4(240)の磁化配置が平行配置(P)のときVoutが“1”、反平行配置(AP)のときVoutが“0”となる。
【0133】
次に、図24を参照に、Vが“1”、Vが“1”の場合を説明する。INV3(362)部は図22と、INV4(364)部は図21と同じである。Vinは“1”であり、SEST1(200)がオフ、SEST2(210)がオンとなる。INV4(364)の出力VInv4-outは“0”のため、SEST3(230)はオンする。一方、INV3(362)の出力VInv3-outは“0”のため、SEST4(240)はオフする。よって、図24の矢印のように、第3の電源端子258からSEST3(230)、INV1(350)の出力端子222、SEST2(210)を経由してグランドに電流が流れる。このとき、SEST2(210)とSEST3(230)の抵抗値によって、実施例4に係る論理回路の出力Voutが変わる。
【0134】
SEST2(210)の抵抗値がSEST3(230)の抵抗値より大きい場合、端子252の出力Vはほとんど“1”、Voutは“0”となる。一方、SEST2(210)の抵抗値がSEST3(230)の抵抗値より小さい場合、端子252の出力Vはほとんど“0”、Voutは“1”となる。SEST2(210)およびSEST3(230)におけるトンネル接合の抵抗値をRsest3-p<Rsest2-p<Rsest2-ap<Rsest3-apと設計しておけば、SEST3(230)の磁化配置を変えることにより、出力を再構成できる。SEST3(230)の磁化配置が平行配置(P)のときVoutが“0”、反平行配置(AP)のときVoutが“1”となる。
【0135】
次に、図25を参照に、Vが“0”、Vが“1”またはVが“1”、Vが“0”の場合を説明する。INV3(362)部は図22と、INV4(364)部は図21と同じである。Vinは“0.5”であり、SEST1(200)、SEST2(210)ともオンとなる。INV4(364)の論理しきい値は0.5より大きいため、出力VInv4-outは“1”となり、SEST3(230)はオフする。一方、INV3(362)の論理しきい値が0.5より小さいため、出力VInv3-outは“0”となり、SEST4(240)はオフする。よって、図25の矢印のように、第1の電源端子228からSEST1(200)、SEST2(210)を経由してグランドに電流が流れる。このとき、SEST1(200)とSEST2(210)の抵抗値によって、実施例4に係る論理回路の出力Voutが変わる。
【0136】
SEST1(200)の抵抗値がSEST2(210)の抵抗値より大きい場合、端子252の出力Vはほとんど“0”、Voutは“1”となる。一方、SEST1(200)の抵抗値がSEST2(210)の抵抗値より小さい場合、端子242の出力Vはほとんど“1”、Voutは“0”となる。SEST1(200)およびSEST2(210)におけるトンネル接合の抵抗値をRsest1-p=Rsest2-p<Rsest1-ap=Rsest2apと設計しておけば、SEST1(200)とSEST2(210)の磁化配置を変えることにより、出力を再構成できる。SEST1(200)の磁化配置が平行配置(P)かつSEST2(210)の磁化配置が反平行配置(AP)のときVoutが“0”。SEST1(200)の磁化配置が反平行配置(AP)かつSEST2(210)の磁化配置が平行配置(P)のときVoutが“1”となる。
【0137】
以上の実施例4に係る論理回路の真理表を表5に示す。実施例4の出力Voutのシミュレーションを行った。シミュレーションに用いた各抵抗値、容量値、電圧値を図26、図27、図28に示す。図26のAは図27のAに、図26のBは図28のBに接続している。シミュレーションした結果を図29に示す。図29は、第1の入力端子220の入力Vと第2の入力端子221の入力Vが、“0”または“1”のときの、各機能(OR、ALL1、XOR、NAND、AND、XNOR、ALL0、NOR)のINV2(360)の出力端子282の出力Voutを示している。低レベルを“0”、高レベルを“1”で規格化し、OR、ALL1、XOR、NAND、AND、XNOR、ALL0、NORそれぞれの、下線が“0”、上線が“1”を示している。
【表5】
JP0004574674B2_000006t.gif

【0138】
SEST1(200)、SEST2(210)、SEST3(230)およびSEST4(240)の磁化配置を平行配置(P)と反平行配置(AP)に変更することにより、すなわち、磁化方向を変更可能な強磁性体の磁化の方向を変えることにより、全2入力対称関数(OR,ALL1、XOR,NAND,AND,XNOR,ALL0,NOR)機能を不揮発的に再構成可能な論理回路を実現することができる。さらに、実施例3のように、第1の入力端子と第2の入力端子から第1のインバータ回路、第3にインバータ回路、第4のインバータ回路へのアナログ入力の重み付けをかえることにより、2入力非対称関数を不揮発的に再構成することもできる。
【0139】
表5より、INV2(360)を経ないINV1(350)の出力端子222の出力Vによっても、全2入力対称関数の機能を再構成可能である。しかし、より“0”、“1”に近い出力を得るためには、実施例4のように、INV2(360)を付加した方が好ましい。
【0140】
以上のように、実施例4においては、磁化方向を変更可能な強磁性体の磁化の方向を変えることにより、全2入力対称関数機能を不揮発的に再構成可能な論理回路を実現することができる。さらに、トランジスタにSESTを使用しているため、制御する電荷量が小さい。これにより、ゲートと島の間の小さいゲート容量を組み合わせることによりにアナログ入力が可能になる。よって、従来技術3のように、トランジスタの100倍以上の面積が必要となるようなフローティングゲートを用いる必要がない。これにより、実施例4においては、従来技術4と比べ非常に小さな回路面積で、同じ機能を実現することができる。さらに、SESTは、トランジスタ自体の消費電力が小さく、トランジスタの面積も小さい。これらより、全2入力対称関数機能を不揮発的に再構成可能であり、回路面積が小さく、かつ消費電力の小さな論理回路を提供することができる。
【実施例5】
【0141】
実施例5は図9(a)から図9(f)を用い説明したSESTである。図30(a)から図30(f)を用い、実施例5に係るSESTの製造方法につき、再度詳細に説明する。酸化マグネシュウム(MgO)基板70上に例えばMBE法を用い、ソース72として膜厚が20nmの鉄(Fe)膜、トンネル接合74として膜厚が2.5nmの酸化マグネシュウム(MgO)膜、島76として膜厚が5nmの鉄(Fe)膜、トンネル接合78として膜厚が2.5nmの酸化マグネシュウム(MgO)膜、ドレイン80として膜厚が50nm鉄(Fe)膜のヘテロ構造の積層膜を積層する(図30(a))。電子線露光およびイオンミリング法により、所定領域以外の積層膜をソース72までイオンミリング法を用いエッチングし、50nm×100nmのピラー構造を形成する(図30(b))。ゲート容量を形成するための絶縁膜82として、プラズマCVD法を用い膜厚が10nmの窒化シリコン膜を形成する。窒化シリコン膜を等方的に成膜することにより、ピラーの横にも10nmの窒化シリコン膜を成膜する(図30(c))。ゲート84として、蒸着法を用い膜厚が20nmのアルミニュウム(Al)膜を形成する(図30(d))。アルミニュウム膜は斜め方向から蒸着する。プラズマCVD法を用い膜厚が40nmの窒化シリコン膜86を形成し、所定領域にコンタクトホールを形成する(図30(e))。配線層88を蒸着法を用いアルミニュウム(Al)膜で形成する(図30(f))。
【0142】
以上のように、MBE法、プラズマCVD法および蒸着法を用い各膜を形成することにより、膜厚を正確に制御し成膜することができる。特に、MBE法では1原子層(約0.2~0.3nm)程度の膜厚を制御することができる。このため、島76およびトンネル接合74および78の膜厚を1原子層程度の厚さで制御することができる。また、プラズマCVD法においても1nm程度の膜厚を制御することができる。このため、絶縁膜82の膜厚を1nm程度の厚さで制御することができる。ソース72、島76およびドレイン80として用いられる材料は強磁性体であれば良く、例えば、鉄やコバルト(Co)等の単体金属、鉄コバルト(FeCo)等の合金、砒化マンガン(MnAs)砒化クロム(CrAs)等の化合物金属、GaMnAs、FeSi等の強磁性半導体を用いることができる。トンネル接合74および78として用いられる材料は絶縁材料であれば良く、例えば、MgO等の酸化物、GaAsやAlAs等の化合物半導体を用いることができる。
【0143】
次に、図31(a)から図32(c)を用い、実施例5に係るSESTの島76の磁化方向をスピン注入により変更する方法(スピン注入磁化反転法)について説明する。図31(a)から図32(c)は、ソース72、トンネル接合74、島76、トンネル接合78およびドレイン80を模式化した図である。電子90の矢印は電子(キャリア)の磁気モーメントの向き(つまり電子のスピン偏極による磁気モーメントの方向)を示し、大きい矢印はソース72、島76およびドレイン80の磁化方向を示している。ドレイン80はソース72に比べ膜厚を厚くするかスピン偏極率が大きく設定されている。
【0144】
まず、図31(a)から図31(c)を用い、磁化方向を反平行配置から平行配置に変更する方法について説明する。図31(a)のように、ソース72およびドレイン80の磁化方向は右向きであり、島76の磁化方向を左向きである。このため、ソース72およびドレイン80中の電子スピンによる磁気モーメントは右向きであり、島76中の電子スピンによる磁気モーメントは左向きである。ここで図30(b)に示すように、破線矢印95の方向に、ドレイン80からソース72に電子を流す。ドレイン80は膜厚が厚いかスピン偏極率が大きいため、ドレイン80を通過する電子は、ほとんど右向きのスピン磁気モーメントをもつ。このため、右向きのスピン磁気モーメントをもつ電子が、矢印91のようにトンネル接合78をトンネルし島76に注入される。一方、島76の左向きのスピン磁気モーメントをもつ電子はソース72を通過して流出する。このとき、ソース72は膜厚が薄いかスピン偏極率が小さいため、図32(b)で説明するドレイン80の場合と異なり、左向きのスピン磁気モーメントをもつ電子がソース72に反射され難い。図31(c)に示すように、島76中の右向きのスピン磁気モーメントをもつ電子が増加すると、島の磁化方向がスピン偏極した電子の磁気モーメントを受けて、右向きに変化する。このようにして、島76の磁化方向を平行配置から反平行配置に変更することができる。
【0145】
次に、図32(a)から図32(c)を用い、磁化方向を平行配置から反平行配置に変更する方法について説明する。図32(a)のように、島76の磁化方向はソース72およびドレイン80と同じ右向きである。このため、島76中の電子は右向きのスピン磁気モーメントをもつ。図32(b)のように、破線矢印96の方向に、ソース72からドレイン80に電子を流す。ソース72を通過する電子は右向きのスピン磁気モーメントをもつ電子が多い。しかし、ソース72は膜厚が薄いかスピン偏極率が小さいため、左向きにスピン偏極した電子も含まれる。矢印92のように、ソース72から注入された電子のうち右向きのスピン磁気モーメントをもつ電子はトンネル接合78をトンネルしドレイン80に至る。しかし、矢印93のように、左向きのスピン磁気モーメントをもつ電子はドレイン80の磁化により反射され、島76に戻り島76に蓄積される。図32(c)に示すように、このようにして島76中に左向きのスピン磁気モーメントをもつ電子が増加すると、島の磁化方向がスピン偏極した電子の磁気モーメントにより左向きに変化する。このようにして、磁化方向を平行配置から反平行配置に変更することができる。
【0146】
図8(a)から図8(c)を参照に説明した配線58と60にパルス電流を印加する方法を用いた場合、島52が小さいほど保磁力が増大するため、磁化を反転させるため配線58および60に流す電流(すなわち閾値電流)が大きくなる。一方、図31(a)から図32(c)を用い説明したスピン注入磁化反転法では、磁化を反転させるための閾値電流は島76の体積に依存する。よって、島76が小さいほど閾値電流は小さくなる。よって、スピン注入磁化反転法は、集積化に適している。例えば、厚さ2nmで60nm×180nmの楕円形のコバルトからなる島の場合、この島の保磁力は150Oeである。図8(a)から図8(c)の配線58および60を用いこの島の磁化を反転させる場合、配線58および60が島から600nmのところに配置されたとすると、閾値電流は計算によると45mAである。一方、この島を作製しスピン磁化反転法を用いた場合の閾値電流を測定したところ約4mAであった。このように、スピン磁化反転法を用いることにより、磁化反転の閾値電流が小さくなり、磁化方向の変更のための消費電力を抑制することができる。さらに、配線58および60が不要であり、回路構成が簡単となる。
【0147】
図33は実施例5の変形例に係るSESTの断面図である。実施例5の図30(f)に対し、ドレイン80aとソース72aが逆に配置されている。その他の構成は実施例5の図30(f)と同じであり、同じ部材は同じ符号を付し説明を省略する。このように、ドレイン80aを基板70側に、ソース72aを表面側に配置しても良い。
【0148】
実施例5に係るSESTは、基板70と、基板70上に設けられたソース72と、ソース72上に設けられ、ソース72との間にトンネル接合74を有する島76と、島76上に設けられ、島76との間にトンネル接合78を有するドレイン80を有する。島76の横部に設けられ、島76との間の空間である絶縁膜82により、島76と容量結合しているゲート84を有する。そして、ソース72、ドレイン80および島76の少なくとも1つが磁化方向の変更可能な強磁性体を含むことにより、単電子スピントランジスタとして機能する。このように、ソース72、トンネル接合74、島76、トンネル接合78およびドレイン80を縦方向に積層することにより、各層の膜厚を正確に制御することができる。これにより、トランジスタの設計の自由度が増し、所望の特性を得ることが容易となる。また、縦方向にトランジスタを形成するため、トランジスタの面積を縮小し集積度を上げることができる。なお、実施例5の変形例のように、基板70上に設けられたドレイン80aと、ドレイン80a上に設けられ、ドレイン80aとの間にトンネル接合74を有する島76と、島76上に設けられ、島76との間にトンネル接合78を有するソース72aを有する構成であってもよい。
【0149】
また、実施例5のように、ソース72およびドレイン80が、同じ方向に磁化した強磁性体を含み、島76が、磁化方向を変更可能な強磁性体を含む構成とする。これにより、図31(a)から図32(c)を用い説明したようにスピン注入磁化反転法により、島76の磁化方向を変更することができる。図7を参照し説明したSESTにおいては、トンネル接合の厚さ(図7における島52とソース54との距離および島52とドレイン56との距離に相当)および島52の体積は、図6の上層レジスト44の開口寸法や蒸着の角度等により定まる。このためトンネル接合の厚さの制御が難しく、トンネル接合の抵抗値がばらついてしまう。また、島52の体積がばらついてしまう。よって、図7のSESTにスピン注入磁化反転法を適用しようとすると、閾値電流がばらついてしまう。一方、実施例5に係るSESTによれば、トンネル接合74および島56の膜厚を精度良く形成することができる。よって、閾値電流のばらつきを小さくすることができる。このように、実施例5に係るSESTは、スピン注入磁化反転法を適用した際の閾値電流のばらつきを抑制することができる。
【0150】
さらに、島76の磁化方向の変更は、ドレイン80から島76にキャリア(電子)を注入することにより行うことができる。このように、スピン注入磁化反転法を用いることにより、前述のように、島76の磁化方向の変更のための消費電力を削減することができる。
【0151】
さらに、ドレイン80はソース72より膜厚が厚いまたはドレイン80のスピン偏極率をソース72より高いため、図31(a)から図31(c)のように、ドレイン80からソース72に電子を流した場合、島76の磁化方向を反平行配置から平行配置に変更することができる。また、図32(a)から図32(c)のように、ソース72からドレイン80に電子を流した場合、島76の磁化方向を平行配置から反平行配置に変更することができる。
【0152】
なお、図31(a)から図32(c)の説明においては、キャリアとして電子を例に説明したがホールを用いても良い。また、ドレイン80をソース72に対し、膜厚が厚いまたはスピン偏極率が大きい場合について説明したが、ソース72をドレイン80に対し膜厚が厚いまたはスピン偏極率が大きい場合であっても良い。
【実施例6】
【0153】
実施例6は、島にキャリア誘起強磁性半導体を用いたSESTの例である。キャリア誘起強磁性半導体とは、半導体中のキャリアによって磁化が誘起される半導体である。キャリア誘起強磁性半導体の磁化はキャリア密度が増加すると強くなり、キャリア密度が減少すると弱くなる。キャリア誘起強磁性半導体としては、例えばGaMnAsやInMaAsがある。図34(a)および図34(b)を参照に、実施例6に係るSESTは、島76aがキャリア誘起磁性半導体で構成されている。その他の構成は実施例5と同じであり同じ構成は同じ符号を付し、説明を省略する。図34(a)を参照に、右側のゲート84aを接地し、左側のゲート84bを負の電圧を印加するかフローティングにする。このとき、島76a中のホール密度は多く島76aは強磁性となる。一方、図34(b)を参照に、右側のゲート84aは接地したままで、左側のゲート84bに正の電圧を印加する。島76a内に生じた電界に起因し、島76a内のホール密度が減少する。このため、島76aの磁化が弱くなる。このように、島76aの磁化が弱くした状態でスピン注入磁化反転法を用いることにより、磁化方向の変更のための閾値電流を、例えば2桁以上小さくすることができる。
【0154】
実施例6によれば、島76aはキャリア誘起強磁性半導体膜である。これにより、島76aに加わる電界により島76a内のキャリア密度を変化させ、島76aの磁化の強度を変化させることができる。また、ゲート84aおよび84bが島76aの両側に設けられている。そして、島76aの磁化方向の変更を、ゲート84aおよび84b間に電圧を印加し、ドレイン72から島76aにキャリア(ホール)を注入することにより行う。また、ゲート84aおよび84b間に印加される電圧は島76aのキャリアを減少させる電圧である。このように、島76aのキャリア密度を減少させ、島76aの磁化の強度を小さくし島76aの磁化方向を変更する。これにより、実施例5の磁化方向の変更に比べ、島76aの磁化方向の変更のための消費電力をさらに削減することができる。
【0155】
なお、実施例6において、島76aを構成するキャリア誘起強磁性半導体は、ホール密度によって磁化が誘起される半導体の例であったが、電子密度によって磁化が誘起される半導体を用いても良い。
【0156】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図面
【図1】
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【図2】
1
【図3】
2
【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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【図32】
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【図33】
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【図34】
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