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明細書 :フィルタ及びフィルタの構成方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第4989575号 (P4989575)
公開番号 特開2010-021959 (P2010-021959A)
登録日 平成24年5月11日(2012.5.11)
発行日 平成24年8月1日(2012.8.1)
公開日 平成22年1月28日(2010.1.28)
発明の名称または考案の名称 フィルタ及びフィルタの構成方法
国際特許分類 H03H  17/06        (2006.01)
FI H03H 17/06 671Z
H03H 17/06 633J
H03H 17/06 641Z
請求項の数または発明の数 11
全頁数 23
出願番号 特願2008-183043 (P2008-183043)
出願日 平成20年7月14日(2008.7.14)
審査請求日 平成20年7月14日(2008.7.14)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】寅市 和男
【氏名】諸岡 泰男
個別代理人の代理人 【識別番号】100107010、【弁理士】、【氏名又は名称】橋爪 健
審査官 【審査官】白井 孝治
調査した分野 H03H17/00~17/08
特許請求の範囲 【請求項1】
入力信号と予め定められた係数とを乗算する第0~第N-1の乗算器と、
前記第0~第N-2の乗算器のそれぞれに接続した第0~第N-2の加算器と、
信号を1サンプル遅延させる第1~第N-1の遅延素子であって、前記第1~第N-2の遅延素子は前記第1~第N-2の加算器の出力を入力し、前記第N-1の遅延素子は前記第N-1の乗算器出力を入力とし、各前記加算器は接続される前記乗算器の出力と前段の前記遅延素子の出力を加算して次段の前記遅延素子の入力信号を生成する、前記第1~第N-1の遅延素子と
を備え、
前記第0の加算器の出力を入力信号のフィルタ信号として出力する構成とし、
サンプリング周波数ω、通過域周波数ωと、阻止周波数ωとから決まるタイムスケーリング係数で、有限台の区分的多項式で構成されるフルーエンシ標本化函数を時間分割し、その時間分割した標本点における函数の値を前記第0~第N-1の乗算器のフィルタ係数C(k=-M~M)として構成し、
前記第0~第N-1の乗算器のフィルタ係数Cを次式のように定めることにより伝達関数H(z)のフィルタ特性を有するフィルタ。
【数1】
JP0004989575B2_000029t.gif
ここに、
【数2】
JP0004989575B2_000030t.gif

【請求項2】
前記タイムスケーリング係数は、ω/(ω+ω)で表されることを特徴とする請求項1に記載のフィルタ。

【請求項3】
設計仕様となる理想アナログフィルタ特性H(jω)として次式の台形特性を与えたことを特徴とする請求項1又は2に記載のフィルタ。

【数3】
JP0004989575B2_000031t.gif
【数4】
JP0004989575B2_000032t.gif

【請求項4】
前記フルーエンシ標本化函数は、次式で与えられることを特徴とする請求項1乃至3のいずれかに記載のフィルタ。
【数5】
JP0004989575B2_000033t.gif

【請求項5】
記フルーエンシ標本化函数を区間[-2、2]の有限区間の函数とし、前記フルーエンシ標本化函数の前記標本点における函数の値は、t=-2で0、t=-3/2で-1/16、t=-1/2で9/16、t=0で1、t=1/2で9/16、t=3/2で-1/16、t=2で0 であることを特徴とする請求項4に記載のフィルタ。

【請求項6】
入力信号をMサンプル遅延する遅延回路と、
前記遅延回路からの出力信号を入力信号とし、入力信号と予め定められた係数とを乗算する第0~第N-1の乗算器と、
前記第0~第N-2の乗算器のそれぞれに接続した第0~第N-2の加算器と、
該第1~第N-2の加算器の出力を1サンプル遅延させる第1~第N-2の遅延素子と、前記第N-1の乗算器の出力を1サンプル遅延させる第N-1の遅延素子であって、前記第0~第N-2の加算器は接続される前記乗算器の出力と前段の前記遅延素子の出力を加算して次段の前記遅延素子の入力信号を生成する、前記第1~第N-1の遅延素子と
を備え、
前記第0の加算器の出力を入力信号のフィルタ信号として出力する構成とし、
サンプリング周波数ω、通過域周波数ωと、阻止周波数ωとから決まるタイムスケーリング係数で、有限台の区分的多項式で構成されるフルーエンシ標本化函数を時間分割し、その時間分割した標本点における函数の値を前記第0~第N-1の乗算器のフィルタ係数C(k=-M~M)として構成し、
前記第0~第N-1のフィルタ係数を下記式における前記フィルタ係数C(k=-M~M)のように定めることにより伝達関数H(z)のフィルタ特性を有するフィルタ。

【数6】
JP0004989575B2_000034t.gif

ここに、
【数7】
JP0004989575B2_000035t.gif

【請求項7】
入力信号をMサンプル遅延する遅延回路と、
前記遅延回路からの出力信号を入力し、それぞれ順次1サンプルずつ遅延して一連の遅延サンプル値を得るための第1~第N-1の遅延素子と、
前記遅延回路からの出力信号及び前記第1~第N-1の遅延素子の各出力信号と予め定められたフィルタ係数とをそれぞれ乗算する第0~第N-1(ここで、N=2M+1)の乗算器と、
前記第0~第N-1の乗算器からの出力信号を全て加算する加算器と
を備え、
サンプリング周波数ω、通過域周波数ωと、阻止周波数ωとから決まるタイムスケーリング係数で、有限台の区分的多項式で構成されるフルーエンシ標本化函数を時間分割し、その時間分割した標本点における函数の値を前記第0~第N-1の乗算器のフィルタ係数C(k=-M~M)として構成し、
前記第0~第N-1のフィルタ係数を下記式における前記フィルタ係数C(k=-M~M)のように定めることにより伝達関数H(z)のフィルタ特性を有するフィルタ。
【数8】
JP0004989575B2_000036t.gif
ここに、
【数9】
JP0004989575B2_000037t.gif

【請求項8】
入力信号と予め定められた係数とを乗算する第0~第N-1の乗算器と、
前記第0~第N-2の乗算器のそれぞれに接続した第0~第N-2の加算器と、
該第1~第N-2の加算器の出力を1サンプル遅延させる第1~第N-2の遅延素子と、前記第N-1の乗算器の出力を1サンプル遅延させる第N-1の遅延素子であって、前記第0~第N-2の加算器は接続される前記乗算器の出力と前段の前記遅延素子の出力を加算して次段の前記遅延素子の入力信号を生成する、前記第1~第N-1の遅延素子と
を備え、
前記第0の加算器の出力を入力信号のフィルタ信号として出力する構成としたフィルタの構成方法であって、
サンプリング周波数ω、通過域周波数ωと、阻止周波数ωとから決まるタイムスケーリング係数で、有限台の区分的多項式で構成されるフルーエンシ標本化函数を時間分割し、その時間分割した標本点における函数の値を前記第0~第N-1の乗算器のフィルタ係数C(k=-M~M)として構成し、
前記第0~第N-1の乗算器のフィルタ係数Cを次式のように定めることにより伝達関数H(z)のフィルタ特性を有するフィルタの構成方法。
【数10】
JP0004989575B2_000038t.gif
ここに、
【数11】
JP0004989575B2_000039t.gif

【請求項9】
前記タイムスケーリング係数は、ω/(ω+ω)で表されることを特徴とする請求項8に記載のフィルタの構成方法。
【請求項10】
設計仕様となる理想アナログフィルタ特性H(jω)として次式の台形特性を与えたことを特徴とする請求項8又は9に記載のフィルタの構成方法。
【数12】
JP0004989575B2_000040t.gif
【数13】
JP0004989575B2_000041t.gif

【請求項11】
前記フルーエンシ標本化函数は、2次のC-typeであり、次式で与えられることを特徴とする請求項8乃至10のいずれかに記載のフィルタの構成方法。
【数14】
JP0004989575B2_000042t.gif
発明の詳細な説明 【技術分野】
【0001】
本発明は、フィルタ及びフィルタの構成方法に係り、特に、信号のノイズ除去及び特定周波数帯の信号のみを通過させる、区分多項式函数の区間内分割値によるFIR(Finite Impulse Response:有限インパルス応答)フィルタ、FIRフィルタの構成方法に関する。
【背景技術】
【0002】
従来技術として、例えば、非特許文献1には、低折返しマルチレベルFIRフィルタのための非最大間引きフィルタバンクの設計と実装について開示されている。
また、非特許文献2には、低折返し雑音で所望周波数特性を実現するフィルタバンクが開示されている。
さらに、非特許文献3には、完全再構成非最大間引きコサイン変調フィルタバンクの一実現法が開示されている。
その他にも、特許文献1には、サンプリングに使用するクロックの周期の1/2単位よりも細かな単位で遅延時間を設定できるようにしたFIRフィルタが開示されている。
また、特許文献2には、実数値を持つ信号に対する最大間引きフィルタバンクと、その特別の場合であるコサイン変調フィルタバンクを効率的に実現することができるフィルタバンク及びフィルタリング方法が開示されている。
【0003】

【非特許文献1】河野、高沢他 「低折返しマルチレベルFIRフィルタのための非最大間引きフィルタバンクの設計と実装」 計測自動制御学会東北支部 第229回研究集会(2006.6.9) 資料番号 229-8 p1-11
【非特許文献2】高沢、阿部他 「低折返し雑音で所望周波数特性を実現するフィルタバンク」 計測自動制御学会東北支部 第215回研究集会(2004.5.27) 資料番号 215-7 p1-10
【非特許文献3】伊丹、渡部他 「完全再構成非最大間引きコサイン変調フィルタバンクの一実現法」 電子情報通信学会論文誌 A Vol.J83-A No.9 pp.1037-1046 2000年9月
【特許文献1】特開2006-20191号公報
【特許文献2】特開2001-102931号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
従来技術では、急峻な減衰特性を持つ高性能フィルタを構成する場合、膨大な入力タップ数、遅延回路及び乗算器を必要とし、所定の特性を持つフィルタ出力が安定するまで長大な経過時間を要していた。
さらに、近年、音、映像などのマルチメディアが音響信号圧縮(MP3)や映像信号圧縮(MPEG)等の形式で配信されているが、情報の洪水や、ジャギー等の発生による品質劣化が課題となっている。また、圧縮処理において、周波数領域での帯域分離が行われるが、過大な乗算器や遅延素子が必要となっている。
また、その他にも、従来のREMEZフィルタはSINC函数(無限区間の函数)を基本函数としているため、実際の回路では有限区間に打ち切る必要があるので、ノイズの発生原因となる可能性があることが分かっている。
【0005】
本発明は、以上の点に鑑み、入力タップ数、遅延回路及び乗算器が少なく、所望の特性を確実に得ることができる、周波数分離性の優れた狭帯域FIRフィルタ等のフィルタ及びフィルタの構成方法を提供することを目的の一つとする。
本発明はまた、ノイズ除去特性に優れた低コストなFIRフィルタ等のフィルタ及びフィルタの構成方法を提供することを目的の一つとする。
また、本発明は、ジャギー等を発生させない信号処理に適切なFIRフィルタ等のフィルタ及びフィルタの構成方法を提供することを目的の一つとする。
なお、FIRフィルタは、例えば、アンプ等の音響装置、動画、静止画処理のための画像装置、携帯電話等の通信装置、制御装置、コンピュータ、PC等の様々な各種装置に用いることができる。
本発明では、例えば、インパルス応答関数を有限区間で定義される[c]ψ(t)の区分多項式で与えていることにより、切り捨て誤差、折り返し歪み等の課題がなくなり、遮断特性の良いフィルタを構成することを目的の一つとする。

【課題を解決するための手段】
【0006】
本発明の第1の解決手段によると、
入力信号と予め定められた係数とを乗算する第0~第N-1の乗算器と、
前記第0~第N-2の乗算器のそれぞれに接続した第0~第N-2の加算器と、
信号を1サンプル遅延させる第1~第N-1の遅延素子であって、前記第1~第N-2の遅延素子は前記第1~第N-2の加算器の出力を入力し、前記第N-1の遅延素子は前記第N-1の乗算器出力を入力とし、各前記加算器は接続される前記乗算器の出力と前段の前記遅延素子の出力を加算して次段の前記遅延素子の入力信号を生成する、前記第1~第N-1の遅延素子と
を備え、
前記第0の加算器の出力を入力信号のフィルタ信号として出力する構成とし、
サンプリング周波数ω、通過域周波数ωと、阻止周波数ωとから決まるタイムスケーリング係数で、有限台の区分的多項式で構成されるフルーエンシ標本化函数を時間分割し、その時間分割した標本点における函数の値を前記第0~第N-1の乗算器のフィルタ係数C(k=-M~M)として構成し、
前記第0~第N-1の乗算器のフィルタ係数Cを次式のように定めることにより伝達関数H(z)のフィルタ特性を有するフィルタが提供される。
【数1】
JP0004989575B2_000002t.gif
ここに、
【数2】
JP0004989575B2_000003t.gif

【0007】
本発明の第2の解決手段によると、
入力信号と予め定められた係数とを乗算する第0~第N-1の乗算器と、
前記第0~第N-2の乗算器のそれぞれに接続した第0~第N-2の加算器と、
該第1~第N-2の加算器の出力を1サンプル遅延させる第1~第N-2の遅延素子と、前記第N-1の乗算器の出力を1サンプル遅延させる第N-1の遅延素子であって、前記第0~第N-2の加算器は接続される前記乗算器の出力と前段の前記遅延素子の出力を加算して次段の前記遅延素子の入力信号を生成する、前記第1~第N-1の遅延素子と
を備え、
前記第0の加算器の出力を入力信号のフィルタ信号として出力する構成としたフィルタの構成方法であって、
サンプリング周波数ω、通過域周波数ωと、阻止周波数ωとから決まるタイムスケーリング係数で、有限台の区分的多項式で構成されるフルーエンシ標本化函数を時間分割し、その時間分割した標本点における函数の値を前記第0~第N-1の乗算器のフィルタ係数C(k=-M~M)として構成し、
前記第0~第N-1の乗算器のフィルタ係数Cを次式のように定めることにより伝達関数H(z)のフィルタ特性を有するフィルタの構成方法が提供される。
【数3】
JP0004989575B2_000004t.gif
ここに、
【数4】
JP0004989575B2_000005t.gif

【発明の効果】
【0008】
本発明によると、入力タップ数、遅延回路及び乗算器が少なく、所望の特性を確実に得ることができる、周波数分離性の優れた狭帯域FIRフィルタ等のフィルタ及びフィルタの構成方法を提供することができる。
また、本発明によると、ノイズ除去特性に優れた低コストなFIRフィルタ等のフィルタ及びフィルタの構成方法を提供することができる。
そして、本発明によると、ジャギー等を発生させない信号処理に適切なFIRフィルタ等のフィルタ及びフィルタの構成方法を提供することができる。
本発明では、例えば、インパルス応答関数を有限区間で定義される[c]ψ(t)の区分多項式で与えていることにより、切り捨て誤差、折り返し歪み等の課題がなくなり、遮断特性の良いフィルタが構成できる。

【発明を実施するための最良の形態】
【0009】
1.非再帰形ディジタルフィルタの伝達函数

一般に非再帰形ディジタルフィルタは、インパルス応答が有限個のパルスで表されるので、有限インパルス応答FIR(Finite Impulse Responce)形とも呼ばれる。

図1は、非再帰型ディジタルフィルタの構成図である。
このフィルタは、遅延素子1-1~1-Nと、乗算器2-0~2-Nと、加算器3を備える。
このフィルタの伝達函数を求めてみると、図より以下の関係式が成立する。

【数5】
JP0004989575B2_000006t.gif
:入力
:出力
~a:フィルタ係数(タップ係数)

ここで1クロックの各遅延素子1-1~1-Nの伝達函数をz-1で表すことができる。
このとき、xk-1=z-1が成立し、次のように書き改めることが可能である。
Y(z)=aX(z)+a-1X(z)+a-2X(z)+・・・+a-NX(z)
=(a+a-1+a-2+・・・+a-N)X(z)
すなわち、
Y(z)=A(z)X(z)
ここで、伝達函数A(z)は、次のように表せる。
A(z)=a+a-1+a-2+・・・+a-N
以下に、上式の導出についての証明の詳細をz変換で説明する。
[証明]

【数6】
JP0004989575B2_000007t.gif
(∵ p<0 のとき x=0 より)

このように、非再帰形フィルタの伝達函数は、zの多項式で表すことができる。なお、フィルタ係数aが有界な値をもつ限り、このフィルタは安定に動作し、出力の振幅値が発散するようなことはない。
【0010】
2.フルーエンシ(Fluency)函数のフィルタへの適用

(1)フルーエンシ函数による基本フィルタ
まず、図2に、フルーエンシ函数のひとつであるC-type Fluency DA函数とその周波数特性の図を示す。
上図のように一般に、C-type Fluency DA函数は次式で表され、2次の区分的多項式で表される(ローカルサポート)。

【数7】
JP0004989575B2_000008t.gif

また、下図のように、周波数特性は次式となり、線形位相、及び最大平坦特性を示す。

【数8】
JP0004989575B2_000009t.gif

【0011】
図3に、C-type Fluency DA函数のフィルタへの適用についての説明図を示す。
図中●印は、C-type Fluency DA函数の標本点(特異点)を示す。有限台のインパルス応答波形として、図に示すC-type Fluency DA函数と呼ばれる函数ψ(t)が与えられた時、フィルタの遅延時間をサンプリング時間幅の1/2として、●印の縦軸の値aをフィルタ係数(タップ係数)h,h,h,・・・,hに与えれば、最も低次のインパルス応答波形が再生される。このフィルタ係数aを持つフィルタを基本ローパスフィルタLとする。
図示 C-type Fluency DA函数ψでは基本ローパスフィルタは次のように表される。

【数9】
JP0004989575B2_000010t.gif

図示の函数は、サンプリング時間間隔hで規格化した区間[-2、2]で、次式で表した例である。

【数10】
JP0004989575B2_000011t.gif
上式は、以下の区分多項式で近似することができる。

【数11】
JP0004989575B2_000012t.gif

これより、フィルタ係数は次のように与えられる。
=-1/16
=0
=9/16
=1
=9/16
=0
=-1/16
【0012】
また、図4に、基本ローパスフィルタの周波数特性図を示す。
図示のような、周波数特性は、次のように表される。

【数12】
JP0004989575B2_000013t.gif

【0013】
つぎに、図5に、基本ハイパスフィルタの特性図を示す。
一般に上述のローパスフィルタLが決まれば、次式のようにハイパスフィルタHが求まる。

【数13】
JP0004989575B2_000014t.gif
=(-1):基本ローパスフィルタの各標本点の係数の符号を交互に反転

【0014】
また、図6に、基本ハイパスフィルタの周波数特性図を示す。
図示のような、周波数特性は次のようになる。

【数14】
JP0004989575B2_000015t.gif

以上のようなFluency DA函数を使う意義は、例えば、ローカルサポートのためフィルタ係数を有限個の範囲で取り扱うことができ、また、偶函数(線形位相)であるため、線形位相を実現することができることである。さらに、最大平坦特性により、通過域におけるリップルの課題を解消できることも挙げられる。
【0015】
3.FIRフィルタの設計について

(1)構成例
本実施の形態における区分多項式函数の区間内分割値によるFIRフィルタでは、所定周波数特性からフーリエ係数を求めその係数函数をフルーエンシ函数に置換えC-type函数のタイムスケーリングした値を係数とする。

図7に、FIRフィルタの構成図を示す。
このFIRフィルタは、各フィルタ係数b~bN-1のN個の乗算器と、1サンプル分遅延するN-1個の遅延素子と、N-1個の加算器を備える。
入力信号をX(k)、フィルタ係数(タップ係数)をb、タップ数をNで表すと、N-1個の遅延素子z-1を用いて、伝達関数H(z)は次式となる。

【数15】
JP0004989575B2_000016t.gif

【0016】
(2)基本式
上式の伝達関数H(z)において、N=2M+1、l=k+Mと置き(周波数シフト)、下記式に変換する。

【数16】
JP0004989575B2_000017t.gif

上記H(z)の式はzの正のべき数を含むためフィルタとして実現不可となるが、両辺にz-Mを乗じることにより、フィルタとして実現可能となる。したがって、以下a~cのようにH(z)の設計を考える。
a.(1)式が所定の周波数特性となるように係数Cを求める。
b.(1)式において z=ejωT と置き、次式が成立するように係数Cを求める。

【数17】
JP0004989575B2_000018t.gif

ここでH(jω)は設計仕様となるフィルタ特性で、方形特性、台形特性で与える。

c.(2)式の設計を次のように行う。
【0017】
図8に、設計仕様となるフィルタ特性の説明図を示す。
理想アナログフィルタ特性H(jω)として図示の台形特性を考える。
すなわち

【数18】
JP0004989575B2_000019t.gif

上式をフーリエ級数展開あるいは離散フーリエ級数展開でその係数を求めCとすればよいが、周波数範囲σを決定する必要がある。
信号のサンプリング周波数をf(ω=2πf)とするとき、ナイキストの定理から、フィルタ周波数範囲は[0、f/2]とすることができる。このことから、周波数範囲は最大[-f/4、f/4]、角周波数ω[-ω/4、ω/4]で考えればよい。
したがって、
σ=ω/4
ω=2σ/(N-1)=ωs/2(N-1)
となる。
以上からタップ数N(=2M+1)を未知数として、フーリエ展開可能となる。
【0018】
フーリエ係数は下記式で求められる。
【数19】
JP0004989575B2_000020t.gif

したがって、ω<σとして計算すると、次のようになる。

【数20】
JP0004989575B2_000021t.gif

上記ω=ωのときの関係は、ω≠ωのときの式で、ω→ωの極限値として含まれる。

よって、フィルタの周波数応答は、

【数21】
JP0004989575B2_000022t.gif
但しMは未知数のままである。
【0019】
(3)フルーエンシ函数化
上述の「(2)基本式」の結果導かれた基本式である。下記式で示すフィルタにおいて、

【数22】
JP0004989575B2_000023t.gif

上式におけるSINC函数[S]ψ(t)

【数23】
JP0004989575B2_000024t.gif

をフルーエンシ函数と呼ばれる下記区分多項式[c]ψ(t)に置き換える。

【数24】
JP0004989575B2_000025t.gif

ここで
t/τ=x、yと置き

【数25】
JP0004989575B2_000026t.gif
とする。これは時間tに対して(ω+ω)/ω倍のタイムスケーリングを行っていることに等しい。
すなわち離散間隔「1」に対して、長さ「1」は(ω+ω)/ω倍され、xはk={ω/(ω+ω)}t(t=1)毎に離散値を与えることを表し、yはk={ω/(ω-ω)}t毎に離散間隔を与えることを表している。しかし、xとyは同一式の中の変数であるため、同一の離散間隔kとする必要がある。
【0020】
ここで、ω/(ω+ω)<ω/(ω-ω)であることから、k<kとなり、離散間隔はkで与えることになる。
したがって、元の離散間隔「1」を「k」の離散間隔に変換する。
ここで、xの範囲は[-2、2]であることから、kの最大値、すなわちMは次式で与えられる。

【数26】
JP0004989575B2_000027t.gif

したがって、この式を用いて、タップ数Nは、N=2M+1より、サンプリング周波数ω、遮断周波数ω、阻止周波数ωより決定できる。

以上のことから、C-typeフルーエンシ函数を適用したFIRフィルタの係数C及び基本フィルタH、及び、伝達函数H(z)のフィルタは、下記式で表される。

【数27】
JP0004989575B2_000028t.gif

上記関係で、帯域フィルタ等のフィルタが構成される。
【0021】
4.フィルタ構成

図9に、本実施の形態のフィルタの構成図を示す。
このフィルタは、各フィルタ係数C-M、C-M+1、・・・、CのN(=2M+1)個の乗算器1(-M)、1(-M+1)、・・・、1(M)と、1サンプル分遅延するN-1(=2M)個の遅延素子2(-M+1)、2(-M+2)、・・・、2(M)と、N-1(=2M)個の加算器3(-M+1)、3(-M+2)、・・・、3(M)と、Mサンプル分遅延する遅延回路4を備える。
図示の回路図は、上述の式で表されたフィルタの構成図を示す例である。このような構成において、各乗算器のフィルタ係数(タップ係数)をCと設定することで、伝達関数H(z)のフィルタが実施される。

図10に、フィルタ特性図を示す。
【0022】
図11に、本実施の形態のフィルタの他の構成図を示す。
このフィルタは、各フィルタ係数C-M、C-M+1、・・・、CのN(=2M+1)個の乗算器11(-M)、11(-M+1)、・・・、11(M)と、1サンプル分遅延するN-1(=2M)個の遅延素子12(-M+1)、12(-M+2)、・・・、12(M)と、加算器13と、Mサンプル分遅延する遅延回路14を備える。
図示の回路図は、同様に、上述の式で表されたフィルタの他の構成図を示す例である。このような構成においても、同様に、各乗算器のフィルタ係数(タップ係数)をCと設定することで、伝達関数H(z)のフィルタが実施される。

【産業上の利用可能性】
【0023】
上述には、主に、3次のC-type Fluency関数について説明したが、Fluency関数としてはこれに限らず、区分的m次多項式を用いることができ、また、C-typeに限らずE-type(波形調整パラメータ付き補間関数)等のFluency関数を用いてもよい。
本発明は、音響技術、映像技術、画像技術、伝送技術、通信技術、アナログデジタル変換・デジタルアナログ変換技術、圧縮・解凍技術、暗号・解読(解凍)技術、フィルタ技術等、様々な技術に適用することができる。
【図面の簡単な説明】
【0024】
【図1】非再帰型ディジタルフィルタの構成図である。
【図2】フルーエンシ函数のひとつであるC-type Fluency DA函数とその周波数特性の図を示す。
【図3】C-type Fluency DA函数のフィルタへの適用についての説明図を示す。
【図4】基本ローパスフィルタの周波数特性図を示す。
【図5】基本ハイパスフィルタの特性図を示す。
【図6】基本ハイパスフィルタの周波数特性図を示す。
【図7】FIRフィルタの構成図を示す。
【図8】設計仕様となるフィルタ特性の説明図を示す。
【図9】本実施の形態のフィルタの構成図を示す。
【図10】フィルタ特性図を示す。
【図11】本実施の形態のフィルタの他の構成図を示す。
【符号の説明】
【0025】
1-1~1-N 遅延素子
2-0~2-N 乗算器
3 加算器
11-1~11-M 遅延素子
12-0~12-M 乗算器
13 加算器
1(-M)、1(-M+1)、・・・、1(M) 乗算器
2(-M+1)、2(-M+2)、・・・、2(M) 遅延素子
3(-M+1)、3(-M+2)、・・・、3(M) 加算器
4 遅延回路
11(-M)、11(-M+1)、・・・、11(M) 乗算器
12(-M+1)、12(-M+2)、・・・、12(M) 遅延素子
13 加算器
14 遅延回路
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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