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明細書 :電子回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5248446号 (P5248446)
公開番号 特開2011-040678 (P2011-040678A)
登録日 平成25年4月19日(2013.4.19)
発行日 平成25年7月31日(2013.7.31)
公開日 平成23年2月24日(2011.2.24)
発明の名称または考案の名称 電子回路
国際特許分類 H01L  29/82        (2006.01)
H03K  19/18        (2006.01)
H01L  21/8246      (2006.01)
H01L  27/105       (2006.01)
FI H01L 29/82 Z
H03K 19/18
H01L 27/10 447
請求項の数または発明の数 11
全頁数 14
出願番号 特願2009-189207 (P2009-189207)
出願日 平成21年8月18日(2009.8.18)
審査請求日 平成24年7月9日(2012.7.9)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】好田 誠
【氏名】新田 淳作
個別代理人の代理人 【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
【識別番号】100137615、【弁理士】、【氏名又は名称】横山 照夫
審査官 【審査官】長谷川 直也
参考文献・文献 特開2008-066596(JP,A)
国際公開第2004/086625(WO,A1)
特開2008-166689(JP,A)
S. Faniel,InGaAs/InAIAs長方形ループスピン干渉計におけるRashba、Dresselhausスピン軌道相互作用,第69回応用物理学会学術講演会講演予稿集,日本,2008年 9月,第2分冊,p.668
John Schliemann, 外2名,Nonballistic Spin-Field-Effect Transistor,Physical Review Letters,米国,2003年 4月11日,Vol. 90, No. 14,p. 146801-1~146801-4
Munekazu Ohno and Kanji Yoh1,Datta-Das-type spin-field-effect transistor in the nonballistic regime,Physical Review B,米国,2008年 1月22日,Vol. 77,p. 045323-1~045323-7
調査した分野 H01L 21/8246、27/105、27/22、
29/00-29/38、29/66、29/82、
43/00-43/14
H03K 19/098-19/23
特許請求の範囲 【請求項1】
半導体からなるチャネルと、前記チャネルにスピン偏極した電子を注入し強磁性体を含むソースと、前記チャネルから前記スピン偏極した電子を受け強磁性体を含むドレインと、前記チャネルの電界を共通に変化させるゲートと、を各々備える複数のトランジスタを具備し、
前記複数のトランジスタの各々チャネルにおける電子の走行方向は、スピン軌道相互作用に起因する有効磁場に交差する方向であり、かつ前記ゲートに共通に印加されるゲート電圧が変化することにより前記複数のトランジスタの各チャネルにおける電子に加わる有効磁場の大きさの比が変化する方向である電子回路。
【請求項2】
半導体からなるチャネルと、前記チャネルにスピン偏極した電子を注入し強磁性体を含むソースと、前記チャネルから前記スピン偏極した電子を受け強磁性体を含むドレインと、前記チャネルの電界を共通に変化させるゲートと、を各々備える複数のトランジスタを具備し、
前記複数のトランジスタの各々チャネルにおける電子の走行方向は、スピン軌道相互作用に起因する有効磁場に交差する方向であり、
前記複数のトランジスタは、前記ソースである第1ソース、前記チャネルである第1チャネルおよび前記ドレインである第1ドレインを備える第1トランジスタと、前記ソースである第2ソース、前記チャネルである第2チャネルおよび前記ドレインである第2ドレインを備える第2トランジスタと、を含み、
前記ゲート電圧が第1レベルの場合、前記第1チャネルを走行する電子に加わる有効磁場は、前記第2チャネルを走行する電子に加わる有効磁場より大きく、前記ゲート電圧が第2レベルの場合、前記第1チャネルを走行する電子に加わる有効磁場は、前記第2チャネルを走行する電子に加わる有効磁場より小さい電子回路
【請求項3】
前記ゲート電圧が第1レベルの場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさおよび方向が同じであり、
前記ゲート電圧が第2レベルの場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じで、方向が反転する請求項2記載の電子回路。
【請求項4】
前記第1ソースと前記第1ドレインとの磁化の相対方向は、前記第1ソースから前記第1ドレインに至るコンダクタンスが、前記ゲート電圧が前記第1レベルの場合より前記ゲート電圧が前記第2レベルの場合が大きくなる方向であり、
前記第2ソースと前記第2ドレインとの磁化の相対方向は、前記第2ソースから前記第2ドレインに至るコンダクタンスが、前記ゲート電圧が前記第1レベルの場合より前記ゲート電圧が前記第2レベルの場合が小さくなる方向である請求項2または3記載の電子回路。
【請求項5】
前記第1ソースと前記第1ドレインとの磁化の相対方向、および前記第2ソースと前記第2ドレインとの磁化の相対方向の少なくとも一方は変更可能であることを特徴とする請求項2または3記載の電子回路。
【請求項6】
前記ゲート電圧が前記第1レベルの場合、前記第1チャネルにおいては電子のスピン方向が反転し、前記第2チャネルにおいては電子のスピン方向は同じであり、
前記ゲート電圧が前記第2レベルの場合、前記第1チャネルにおいては電子のスピン方向が同じであり、前記第2チャネルにおいては電子のスピン方向が反転する請求項2または3記載の電子回路。
【請求項7】
前記第1ソースと前記第1ドレインとの磁化方向は同じであり、前記第2ソースと前記第2ドレインとの磁化方向は同じ方向である請求項6記載の電子回路。
【請求項8】
前記第1ソースと前記第1ドレインとの磁化方向は反対の方向であり、前記第2ソースと前記第2ドレインとの磁化方向は反対の方向である請求項6記載の電子回路。
【請求項9】
前記第1ソースと前記第1ドレインとの磁化方向は、同じ方向または反対の方向に変更可能であり、前記第2ソースと前記第2ドレインとの磁化方向は、同じ方向または反対の方向に変更可能である請求項6記載の電子回路。
【請求項10】
前記第1および第2ソースは共通である、または前記第1および第2ドレインは共通である請求項2から9のいずれか一項記載の電子回路。
【請求項11】
前記第1および第2チャネルは、閃亜鉛鉱型結晶構造を有し、(001)面上に形成され、前記第1および第2チャネルにおける前記スピン偏極した電子の走行方向は、それぞれ[110]および[-110]方向である請求項2から10のいずれか一項記載の電子回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、電子回路に関し、特に、スピン軌道相互作用を用いた電子回路に関する。
【背景技術】
【0002】
スピンを用いたスピンエレクトロニクスはその実用化が期待されている。スピンエレクトロニクスの分野において、強磁性体の磁化方向によるメモリ機能を有する装置が開発されている。また、非特許文献1では、スピン軌道相互作用に起因する有効磁場を活用したスピン電界効果トランジスタが提案されている。
【先行技術文献】
【0003】

【非特許文献1】APPl. Phys. Lett. 56, 665 (1990)
【発明の概要】
【発明が解決しようとする課題】
【0004】
強磁性体を有する電子回路において、メモリ機能を有する電子回路またはメモリ素子と集積化可能な電子回路が求められている。本発明は、メモリ機能を有する電子回路またはメモリ素子と集積化可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明は、半導体からなるチャネルと、前記チャネルにスピン偏極した電子を注入し強磁性体を含むソースと、前記チャネルから前記スピン偏極した電子を受け強磁性体を含むドレインと、前記チャネルの電界を共通に変化させるゲートと、を各々備える複数のトランジスタを具備し、前記複数のトランジスタの各々チャネルにおける電子の走行方向は、スピン軌道相互作用に起因する有効磁場に交差する方向であり、かつ前記ゲートに共通に印加されるゲート電圧が変化することにより前記複数のトランジスタの各チャネルにおける電子に加わる有効磁場の大きさの比が変化する方向である電子回路である。本発明によれば、メモリ機能を有する電子回路またはメモリ素子と集積化可能な電子回路を提供することができる。
【0006】
本発明は、半導体からなるチャネルと、前記チャネルにスピン偏極した電子を注入し強磁性体を含むソースと、前記チャネルから前記スピン偏極した電子を受け強磁性体を含むドレインと、前記チャネルの電界を共通に変化させるゲートと、を各々備える複数のトランジスタを具備し、前記複数のトランジスタの各々チャネルにおける電子の走行方向は、スピン軌道相互作用に起因する有効磁場に交差する方向であり、前記複数のトランジスタは、前記ソースである第1ソース、前記チャネルである第1チャネルおよび前記ドレインである第1ドレインを備える第1トランジスタと、前記ソースである第2ソース、前記チャネルである第2チャネルおよび前記ドレインである第2ドレインを備える第2トランジスタと、を含み、前記ゲート電圧が第1レベルの場合、前記第1チャネルを走行する電子に加わる有効磁場は、前記第2チャネルを走行する電子に加わる有効磁場より大きく、前記ゲート電圧が第2レベルの場合、前記第1チャネルを走行する電子に加わる有効磁場は、前記第2チャネルを走行する電子に加わる有効磁場より小さい電子回路である。この構成によれば、ゲート電圧が第1レベルの場合、第1チャネルの電子の回転角度を第2チャネルの電子より大きくできる。また、ゲート電圧が第2レベルの場合、第1チャネルの電子の回転角度を第2チャネルの電子より小さくできる。
【0007】
上記構成において、前記ゲート電圧が第1レベルの場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさおよび方向が同じであり、前記ゲート電圧が第2レベルの場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じで、方向が反転する構成とすることができる。この構成によれば、第1レベルと第2レベルとで、第1チャネルと第2チャネルを走行する電子に加わる有効磁場の大きさを反転できる。
【0008】
上記構成において、前記第1ソースと前記第1ドレインとの磁化の相対方向は、前記第1ソースから前記第1ドレインに至るコンダクタンスが、前記ゲート電圧が前記第1レベルの場合より前記ゲート電圧が前記第2レベルの場合が大きくなる方向であり、前記第2ソースと前記第2ドレインとの磁化の相対方向は、前記第2ソースから前記第2ドレインに至るコンダクタンスが、前記ゲート電圧が前記第1レベルの場合より前記ゲート電圧が前記第2レベルの場合が小さくなる方向である構成とすることができる。
【0009】
上記構成において、前記第1ソースと前記第1ドレインとの磁化の相対方向、および前記第2ソースと前記第2ドレインとの磁化の相対方向の少なくとも一方は変更可能である構成とすることができる。この構成によれば、磁化の相対方向に依存し電子回路の論理を変更することができる。
【0010】
上記構成において、前記ゲート電圧が前記第1レベルの場合、前記第1チャネルにおいては電子のスピン方向が反転し、前記第2チャネルにおいては電子のスピン方向は同じであり、前記ゲートの電圧が前記第2レベルの場合、前記第1チャネルにおいては電子のスピン方向が同じであり、前記第2チャネルにおいては電子のスピン方向が反転する構成とすることができる。
【0011】
上記構成において、前記第1ソースと前記第1ドレインとの磁化方向は同じであり、前記第2ソースと前記第2ドレインとの磁化方向は同じ方向である構成とすることができる。この構成によれば、コンプリメンタリ回路を実現することができる。
【0012】
上記構成において、前記第1ソースと前記第1ドレインとの磁化方向は反対の方向であり、前記第2ソースと前記第2ドレインとの磁化方向は反対の方向である構成とすることができる。この構成によれば、コンプリメンタリ回路を実現できる。
【0013】
上記構成において、前記第1ソースと前記第1ドレインとの磁化方向は、同じ方向または反対の方向に変更可能であり、前記第2ソースと前記第2ドレインとの磁化方向は、同じ方向または反対の方向に変更可能である構成とすることができる。この構成によれば、コンプリメンタリ回路の出力を反転できる。

【0014】
上記構成において、前記第1および第2ソースは共通である、または前記第1および第2ドレインは共通である構成とすることができる。
【0015】
上記構成において、前記第1および第2チャネルは、閃亜鉛鉱型結晶構造を有し、(001)面上に形成され、前記第1および第2チャネルにおける前記スピン偏極した電子の走行方向は、それぞれ[110]および[-110]方向である構成とすることができる。
【発明の効果】
【0016】
本発明によれば、メモリ機能を有する電子回路またはメモリ素子と集積化可能な電子回路を提供することができる。
【図面の簡単な説明】
【0017】
【図1】図1は、実施例1に係る電子回路の上面図である。
【図2】図2(a)および図2(b)はそれぞれ図1のA-A断面図およびB-B断面図である。
【図3】図3は、実施例1に係る電子回路の回路図である。
【図4】図4(a)および図4(b)は、(001)平面k空間内の電子に及ぼす有効磁場の大きさと方向を示した図である。
【図5】図5(a)は、有効磁場の大きさを示す図であり、図5(b)は、ゲート電圧VgがV1またはV2の場合の第1出力端子Vout1および第2出力端子Vout2のレベルを示した図である。
【図6】図6(a)から図6(d)は、各トランジスタを示す模式図である。
【図7】図7は、第1および第2トランジスタの断面図である。
【図8】図8は、ゲート電圧VgがV1またはV2の場合の第1出力端子Vout1および第2出力端子Vout2のレベルを示した図である。
【図9】図9は、実施例2に係る半導体積層構造を示す図である。
【図10】図10は、実施例2に係る半導体積層構造のバンドエネルギ(E-E)および規格化した電子の波動関数の規格化した大きさ|Ψ|を距離に対しシミュレーションした結果を示した図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施例を、図面を参照に説明する。
【実施例1】
【0019】
図1は、実施例1に係る電子回路の上面図である。(001)面半導体基板に、トランジスタ30aおよび30bが形成されている。第1トランジスタ30aは第1ソース20a、第1ドレイン22aおよび第1ゲート24aを備え、第2トランジスタ30bは第2ソース20b、第2ドレイン22bおよび第2ゲート24bを備えている。第1トランジスタ30aの第1チャネルにおける電子の走行方向は[110]方向であり、第2トランジスタ30bの第2チャネルにおける電子の走行方向は[-110]方向である。第1ゲート24aおよび第2ゲート24bは、それぞれ第1チャネルおよび第2チャネルの[001]方向に設けられている。第1ソース20aおよび第2ソース20bは共通して設けられている。第1ソース20aおよび第2ソース20bを共通とすることにより、面積を削減できる。また、第1ドレイン22aおよび第2ドレイン22bを共通としても面積を削減できる。当然のことながら、第1ソース20aと第2ソース20bとは分離して設けられてもよい。
【実施例1】
【0020】
図2(a)および図2(b)はそれぞれ図1のA-A断面図およびB-B断面図である。第1トランジスタ30aと第2トランジスタ30bとの構造は同じであるため、図2(a)および図2(b)では、トランジスタ30として説明する。図2(a)および図2(b)のように、基板10上に障壁層12、井戸層14および障壁層16が順に形成されている。井戸層14に接するようにソース20およびドレイン22が形成されている。障壁層16上には金属からなるゲート24が形成されている。井戸層14のバンドギャップを障壁層12および16より小さくすることにより、電子をチャネル18付近に閉じ込めることができる。井戸層14付近がチャネル18として機能する。
【実施例1】
【0021】
ソース20は強磁性体を含むことにより、スピン偏極した電子をチャネルに注入することができる。ドレイン22はチャネル18からスピン偏極した電子を受ける。ドレイン22は強磁性体を含んでいる。このため、チャネル18から受けたスピンの向きがドレイン22の磁化方向と同じ場合、ソース20からドレイン22に至るコンダクタンスは大きくなる。一方、チャネル18から受けたスピンの向きがドレイン22の磁化方向と反対の場合、ソース20からドレイン22に至るコンダクタンスは小さくなる。実施例1では、ソース20とドレイン22の磁化方向は同じ方向である。ゲート24に電圧を印加することにより、井戸層14内(つまりチャネル18内)の電界を変化させることができる。ゲート24による電界は縦方向([001]方向)に勾配を有する。これにより、井戸層14内のスピン軌道相互作用に起因した有効磁場の大きさおよび向きを変化させることができる。
【実施例1】
【0022】
基板10としては、例えば(001)面を主面とするInP基板を用いることができる。障壁層12および16としては、例えばInAl1-XAs層を用いることができる。Inの組成比Xを0.52とすることにより、障壁層12および16をInPに格子整合させることができる。井戸層14としては、例えばInGa1-XAs層を用いることができる。Inの組成比Xを0.53とすることにより、井戸層14をInPに格子整合させることができる。
【実施例1】
【0023】
図3は、実施例1に係る電子回路の回路図である。第1トランジスタ30aと第2トランジスタ30bのソースは共通に電源(接地側)に接続されている。第1トランジスタ30aと第2トランジスタ30bのゲートには共通にゲート電圧Vgが印加される。第1トランジスタ30aのドレインは第1出力端子Vout1に接続されている。第2トランジスタ30bのドレインは第2出力端子Vout2に接続されている。第1出力端子Vout1および第2出力端子Vout2は、それぞれ第1抵抗R1および第2抵抗R2を介し電源(電源供給側)に接続される。第1抵抗R1および第2抵抗R2は、それぞれ第1トランジスタ30aおよび第2トランジスタ30bのコンダクタンスが大きい場合より小さいコンダクタンスを有する。また、第1抵抗R1および第2抵抗R2は、それぞれ第1トランジスタ30aおよび第2トランジスタ30bのコンダクタンスが小さい場合より大きいコンダクタンスを有する。
【実施例1】
【0024】
次に、実施例1の動作原理について説明する。半導体におけるスピン軌道相互作用は電子スピンに対し有効磁場として作用する。有効磁場は、電子が走行することにより受ける磁場である。例えば、閃亜鉛鉱型結晶構造を有する化合物半導体にはラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との2種類が存在している。以下では、ラシュバスピン軌道相互作用の強さを表すパラメータをαとし、ドレッセルハウススピン軌道相互作用の強さを表すパラメータをβとする。ドレッセルハウススピン軌道相互作用の強さβは、電子が走行する方向によって定まり、電界によらず一定である。ラシュバスピン軌道相互作用の強さαは、電界により可変である。
【実施例1】
【0025】
図4(a)および図4(b)は、(001)平面k空間内の電子に及ぼす有効磁場の大きさと方向を示した図である。点線矢印は[110]方向と[-110]方向を示している。k空間の原点を中心とする円上の電子は、それぞれ対応する方向に同じ速度で走行している電子を示している。例えば、[110]方向上の点は、[110]方向に走行している電子に対応している。実矢印は、円上に示された電子に働く有効磁場の方向と磁場の大きさを示している。図4(a)は、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じとき、すなわちα=βのときを示す図である。図4(b)は、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じで方向が図4(a)とは反転しているとき、すなわち-α=βのときを示す図である。
【実施例1】
【0026】
図4(a)および図4(b)のように、α=βおよび-α=βのとき、有効磁場は一軸配向となる。図4(a)のように、α=βのとき、[110]方向に走行する電子には垂直方向に有効磁場が働く。このときの有効磁場の大きさをAとする。一方、[-110]方向に走行する電子に働く有効磁場は0である。図4(b)のように、-α=βのとき、[-110]方向に走行する電子には垂直方向に有効磁場が働く。このときの有効磁場の大きさは、α=βのときと同じAである。一方、[110]方向に走行する電子に働く有効磁場は0である。スピン偏極した電子に有効磁場が印加されると、電子のスピンは歳差運動し、スピンの方向が回転する。
【実施例1】
【0027】
図5(a)は、第1トランジスタ30aおよび第2トランジスタ30bのゲート電圧を第1レベルV1および第2レベルV2にしたときのα、[110]および[-110]方向に走行する電子に印加される有効磁場の大きさを示す図である。ここで、[110]および[-110]は、それぞれ第1トランジスタ30aの第1チャネルおよび第2トランジスタ30bの第2チャネルを走行する電子に対応する。ゲート電圧Vg=V1のときα=βとなり、Vg=V2のとき-α=βとなるように、第1レベルV1および第2レベルV2を設定する。例えば、第1レベルV1をローレベル、第2レベルV2をハイレベルとする。ゲート電圧Vgが第1レベルV1のとき、[110]方向の電子には大きさAの有効磁場が加わり、[-110]方向の電子には有効磁場は加わらない。一方、ゲート電圧Vgが第2レベルV2のとき、[110]方向の電子には有効磁場は加わらず、[-110]方向の電子には大きさAの有効磁場が加わる。
【実施例1】
【0028】
図5(b)は、ゲート電圧VgがV1またはV2のときの、[110]方向電子が第1チャネルを走行した際のスピンの回転角度および第1出力端子Vout1の出力、[-110]方向電子が第2チャネルを走行した際のスピンの回転角度および第2出力端子Vout2の出力を示している。
【実施例1】
【0029】
図6(a)から図6(d)は、各トランジスタを示す模式図である。図6(a)は、ゲート電圧Vg=V1のときの第1トランジスタ30aの模式図である。図6(b)は、ゲート電圧Vg=V1のときの第2トランジスタ30bの模式図である。図6(c)は、ゲート電圧Vg=V2のときの第1トランジスタ30aの模式図である。図6(d)は、ゲート電圧Vg=V2のときの第2トランジスタ30bの模式図である。第1トランジスタ30aの第1ソース20aおよび第1ドレイン22a並びに第2トランジスタ30bの第2ソース20bおよび第2ドレイン22bの磁化方向(実矢印の方向)は上方向である。
【実施例1】
【0030】
図5(b)および図6(a)のように、第1トランジスタ30aにおいて、ゲート電圧Vg=V1のとき、第1ソース20aから第1チャネル18aに注入される電子は、上方向にスピン偏極している。第1ソース20aに対し第1ドレイン22aに電圧を印加することにより、電子は第1ソース20aから第1ドレイン22aの方向に走行する。上方向にスピン偏極した電子が第1チャネル18aを走行すると、大きさAの有効磁場を受けスピン方向が回転する。第1チャネル18aの長さを、電子のスピン方向が反転するように設定しておく。第1ドレイン22aに到達する電子のスピンの方向は180°(π)回転し、下向きとなる。第1ドレイン22aの磁化方向と第1ドレイン22aに到達する電子のスピンの方向とは反平行である。このため、第1トランジスタ30aのコンダクタンスは小さくなる。第1トランジスタ30aのコンダクタンスが第1抵抗R1のコンダクタンスより小さくなることにより、第1出力端子Vout1にはハイレベルが出力される。
【実施例1】
【0031】
図5(b)および図6(b)のように、第2トランジスタ30bにおいて、ゲート電圧Vg=V1のとき、上方向にスピン偏極した電子が第2チャネル18bを走行しても有効磁場は0である、電子のスピン方向は回転しない。第2ドレイン22bに到達する電子のスピンの方向は、上向きである。第2ドレイン22bの磁化方向と第2ドレイン22bに到達する電子のスピンの方向とは平行である。このため、第2トランジスタ30bのコンダクタンスは大きくなる。第2トランジスタ30bのコンダクタンスが第2抵抗R2のコンダクタンスより大きくなることにより、第2出力端子Vout2にはローレベルが出力される。
【実施例1】
【0032】
図5(b)および図6(c)のように、第1トランジスタ30aにおいて、ゲート電圧Vg=V2のとき、第1チャネル18aを走行する電子に加わる有効磁場は0である。このため、第1ドレイン22aの磁化方向と第1ドレイン22aに到達する電子のスピンの方向とは平行であり、第1トランジスタ30aのコンダクタンスは大きくなる。第1トランジスタ30aのコンダクタンスが第1抵抗R1のコンダクタンスより大きくなることにより、よって、第1出力端子Vout1にはローレベルが出力される。
【実施例1】
【0033】
図5(b)および図6(d)のように、第2トランジスタ30bにおいて、ゲート電圧Vg=V2のとき、上方向にスピン偏極した電子が第2チャネル18bを走行すると、大きさAの有効磁場を受けスピン方向が回転する。第2チャネル18bの長さを、電子のスピン方向が反転するように設定しておく。第2ドレイン22bに到達する電子のスピンの方向は180°(π)回転し、下向きとなる。第2ドレイン22bの磁化方向と第2ドレイン22bに到達する電子のスピンの方向とは反平行であり、第2トランジスタ30bのコンダクタンスは小さくなる。第2トランジスタ30bのコンダクタンスが第2抵抗R2のコンダクタンスより小さくなることにより、、第2出力端子Vout2にはハイレベルが出力される。
【実施例1】
【0034】
以上のように、ゲート電圧VgがV1のとき、第1出力端子Vout1には、ハイレベル、第2出力端子Vout2にはローレベルが出力される。また、ゲート電圧VgがV2のとき、第1出力端子Vout1には、ローレベル、第2出力端子Vout2にはハイレベルが出力される。このように、コンプリメンタリ回路が実現できる。
【実施例1】
【0035】
図7は、ドレイン22の磁化方向とソース20の磁化方向とを反転させたときの第1および第2トランジスタ30aおよび30bの断面図である。図7のように、第1および第2トランジスタ30aおよび30bともに、ソース20の磁化方向は上向きのまま、ドレイン22の磁化方向を下向きとする。
【実施例1】
【0036】
図8は、ゲート電圧VgがV1またはV2の場合の第1出力端子Vout1および第2出力端子Vout2のレベルを示した図である。図8のように、ゲート電圧VgがV1のとき、第1出力端子Vout1には、ローレベル、第2出力端子Vout2にはハイレベルが出力される。また、ゲート電圧VgがV2のとき、第1出力端子Vout1には、ハイレベル、第2出力端子Vout2にはローレベルが出力される。このように第1および第2トランジスタ30aおよび30bのドレイン22の磁化方向を反転させることにより、コンプリメンタリ回路の出力を反転させることができる。なお、第1および第2トランジスタ30aおよび30bのドレイン22の磁化方向は反転させず、ソース20の磁化方向を反転させても同様の結果となる。
【実施例1】
【0037】
以上のように、実施例1によれば、コンプリメンタリ回路を実現できる。このような回路を組み合わせてロジック回路とすることができる。さらに、ソース20およびドレイン22の少なくとも一方の磁化方向を変更することにより、例えば、コンプリメンタリ回路の出力を反転できる。このように、メモリ機能を同時に有することもできる。また、ソース20およびドレイン22が強磁性体を含むため、強磁性体の磁化方向によるメモリ機能を有する素子との集積化も可能となる。
【実施例1】
【0038】
実施例1では、トランジスタ30が2つの場合を例に説明したが、トランジスタ30は3以上の複数でもよい。複数のトランジスタ30の各々チャネル18における電子の走行方向を、スピン軌道相互作用に起因する有効磁場に交差する方向とする。好ましくは、複数のトランジスタ30の各々チャネル18における電子の走行方向を、スピン軌道相互作用に起因する有効磁場に直交する方向とする。加えて、各々チャネル18における電子の走行方向を、ゲート24に共通に印加されるゲート電圧により複数のトランジスタ30の各チャネル18における電子に加わる有効磁場の大きさが相対的に変化する方向とする。ゲート電圧のレベルを所定の値に設定することにより、様々な機能を有する電子回路を実現することができる。例えば、実施例1のように、コンプリメンタリ回路を実現することができる。
【実施例1】
【0039】
例えば、第1チャネル18aの電子に加わる有効磁場の大きさと、第2チャネル18bの電子に加わる有効磁場の大きさとは、ゲート電圧Vgにより相対的に変化する。これにより、第1チャネル18aを走行した電子と第2チャネル18bを走行した電子とでスピンの回転角度を異ならせることができる。そして、ゲート電圧に依存し、第1チャネル18aまたは第2チャネル18bを走行した電子のスピンの回転角度を変化させることができる。
【実施例1】
【0040】
例えば、図5(a)のように、ゲート電圧Vgが第1レベルV1の場合、第1チャネル18aを走行する電子に加わる有効磁場を、第2チャネル18bを走行する電子に加わる有効磁場より大きくする。また、ゲート電圧Vgが第2レベルV2の場合、第1チャネル18aを走行する電子に加わる有効磁場を、第2チャネル18bを走行する電子に加わる有効磁場より小さくする。これにより、例えば図5(b)のように、ゲート電圧Vgが第1レベルV1の場合、第1チャネル18aの電子の回転角度を第2チャネル18bの電子より大きくできる。また、ゲート電圧Vgが第2レベルV2の場合、第1チャネル18aの電子の回転角度を第2チャネル18bの電子より小さくできる。
【実施例1】
【0041】
例えば、図4(a)のように、ゲート電圧Vgが第1レベルV1の場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じ(α=β)とする。また、図4(b)のように、ゲート電圧Vgが第2レベルV2の場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じで、方向がゲート電圧が第1レベルの場合とは反転する(-α=β)とする。これにより、図5(a)のように、第1レベルV1と第2レベルV2とで、第1チャネル18aと第2チャネル18bを走行する電子に加わる有効磁場の大きさを反転できる。
【実施例1】
【0042】
第1ソース20aと第1ドレイン22aとの磁化の相対方向、および第2ソース20bと第2ドレイン22bとの磁化の相対方向の少なくとも一方を変更可能とする。これにより、図5(b)および図8のように、磁化の相対方向に依存し電子回路の論理を変更することができる。なお、ソース20とドレイン22との磁化の相対方向の変更は以下のように行う。ソース20に含まれる強磁性体の保磁力とドレイン22に含まれる強磁性体の保磁力を異ならせる。ソース20またはドレイン22の近傍に磁界を生じさせる配線を設ける。配線に電流を印加することにより磁界が発生する。これにより、保磁力の小さなソース20およびドレイン22の他方は磁化方向が変更される。一方、保磁力の大きな方の磁化方向は変更されない。これにより、ソース20とドレイン22との磁化の相対方向を変更できる。磁化の相対方向を変更する方法としては、スピン注入磁化反転法を用いることもできる。
【実施例1】
【0043】
図6(a)から図6(d)のように、ゲート電圧Vgが第1レベルV1の場合、第1チャネル18aにおいては電子のスピン方向が反転し、第2チャネル18bにおいては電子のスピン方向は同じである。また、ゲート電圧Vgが第2レベルV2の場合、第1チャネル18aにおいては電子のスピン方向が同じであり、第2チャネル18bにおいては電子のスピン方向が反転する。図2(a)のように、第1ソース20aと第1ドレイン22aとの磁化方向は同じとし、第2ソース20bと第2ドレイン22bとの磁化方向も同じとする。これにより、図5(b)のように、コンプリメンタリ回路が実現できる。
【実施例1】
【0044】
さらに、図7のように、第1ソース20aと第1ドレイン22aとの磁化方向は反転し、第2ソース20bと第2ドレイン22bとの磁化方向は反転させる。これにより、図8のように、コンプリメンタリ回路が実現できる。
【実施例1】
【0045】
さらに、第1ソース20aと第1ドレイン22aとの磁化方向は、同じ方向または反転方向に変更可能であり、第2ソース20bと第2ドレイン22bとの磁化方向は、同じ方向または反転方向に変更可能であるとする。これにより、図5(b)および図8のように、コンプリメンタリ回路の出力を反転できる。
【実施例1】
【0046】
実施例1では、上記のようにソース20とドレイン22の磁化の相対方向が同じ方向の場合と反対方向の場合を例に説明した磁化方向はこれに限られない。第1ソース20aと第1ドレイン22aとの磁化の相対方向は、第1ソース20aから第1ドレイン22aに至るコンダクタンスが、ゲート電圧Vgが第1レベルV1の場合よりゲート電圧Vgが第2レベルV2の場合の方が大きくなるような方向でもよい。また、第2ソース20bと第2ドレイン22bとの磁化の相対方向は、第2ソース20bから第2ドレイン22bに至るコンダクタンスが、ゲート電圧Vgが第1レベルV1の場合よりゲート電圧Vgが第2レベルV2の場合の方が小さくなるような方向であればよい。この条件を満たすように、電子の回転角度φおよび磁化の相対方向を設定すればよい。例えば、図5(b)において、回転角度φがπ/2となるようにチャネルの長さを設定した場合、ソース20とドレイン22の磁化の相対角度を90°とすることができる。
【実施例2】
【0047】
実施例2は、障壁層12および16と井戸層14の構造を変えた例である。図9は、実施例2に係る半導体積層構造を示す図である。基板10から順に、バッファ層38、障壁層12、第1半導体層32、第2半導体層34、第3半導体層36および障壁層16が積層されている。第1半導体層32から第3半導体層36が井戸層14に対応する。基板10は半絶縁性InP基板であり、(001)面を主面としている。バッファ層38は、膜厚が200nmでアンドープのIn0.52Al0.48As層と、電子濃度が4×1018cm-3で膜厚が6nmのIn0.52Al0.48As層である。障壁層12は、膜厚が15nmでアンドープのIn0.52Al0.48As層である。第1半導体層32は膜厚が5nmでアンドープの(In0.53Ga0.47As)0.41(InP)0.59層である。第2半導体層34は、膜厚が10nmでアンドープのIn0.53Al0.47As層である。第3半導体層36は、膜厚が3nmでアンドープの(In0.52Al0.48As)0.3(In0.53Ga0.47As)0.7層である。障壁層16は、膜厚が25nmでアンドープのIn0.52Al0.48As層である。In0.53Al0.47As層およびIn0.53Ga0.47As層は、InPと格子整合するため、実施例2の半導体積層構造は、格子歪の少ない構造となる。
【実施例2】
【0048】
図10は、実施例2に係る半導体積層構造のバンドエネルギ(E-E)および規格化した電子の波動関数の規格化した大きさ|Ψ|を距離に対しシミュレーションした結果を示した図である。なおEはフェルミエネルギである。Ecは伝導帯の底のエネルギ、Evhはヘビーホールの価電子帯のトップのエネルギ、Evsはスピンスプリットした価電子帯のトップのエネルギを示している。電子の波動関数が第1半導体層32と第2半導体層34との界面I1付近にピークを有している。ラシュバスピン軌道相互作用に起因した有効磁場は、価電子帯の電界変化の大きいところ大きくなる。よって、図10の第2半導体層34の電界が大きく変化する領域F1および第1半導体層32と第2半導体層34との界面I1において、ラシュバスピン軌道相互作用に起因した有効磁場が大きくなる。電子に有効磁場を働かせるためには、有効磁場の大きい領域における電子密度を大きくすることが好ましい。
【実施例2】
【0049】
実施例2によれば、第1半導体層32と第2半導体層34との界面I1の伝導帯の不連続エネルギΔEc1を界面I1の価電子帯の不連続エネルギΔEv1より小さくする。これにより、界面I1におけるスピン軌道相互作用に起因した有効磁場を大きくすることができ、かつ界面I1における電子分布を大きくすることができる。
【実施例2】
【0050】
また、第2半導体層34と第3半導体層36との界面I2の伝導帯の不連続エネルギΔEc2をΔEc1より大きくする。界面I2の価電子帯の不連続エネルギΔEv2をΔEv1より小さくする。ΔEc2がΔEc1より大きいことにより、界面I1の電子分布を大きくすることができる。ΔEv2がΔEv1より小さいことにより、界面I2におけるスピン軌道相互作用に起因した有効磁場を弱くすることができる。界面I2に生じるスピン軌道相互作用は界面I1の生じるスピン軌道相互作用と反対となる。このため、界面I2におけるスピン軌道相互作用に起因した有効磁場を弱くすることにより、全体としてのスピン軌道相互作用を大きくすることができる。
【実施例2】
【0051】
ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用とを用いるため、実施例1および2のように、第1および第2チャネル18aおよび18bは、閃亜鉛鉱型結晶構造を有することが好ましい。特に、III-V族化合物半導体であることが好ましい。例えば、第1および第2チャネル18aおよび18bとしてGaAs、InAs、AlAs、GaP、InP、AlP、GaSb、InSb、AlSb、GaN、InNおよびAlNを用いることができる。また、これらの混晶を用いることができる。また、チャネル18として、II-IV族化合物半導体を用いることもできる。
【実施例2】
【0052】
図4のように、第1および第2チャネル18aおよび18bは、(001)面上に形成され、第1および第2チャネル18aおよび18bにおける電子の走行方向は、それぞれ[110]および[-110]方向であることが好ましい。なお、(001)面は、この面と等価な(100)面、(010)面を含む。また、[110]方向は、この方向と等価な[-1-10]方向、[011]方向、[0-1-1]方向、[101]方向および[-10-1]方向を含む。[-110]方向は、この方向と等価な[1-10]方向、[0-11]方向、[01-1]方向、[-101]方向および[10-1]方向を含む。
【実施例2】
【0053】
ソース20およびドレイン22は、例えばFePt等の強磁性体を含む。強磁性体は、単元素金属でもよく合金でもよい。また、ソース20およびドレイン22は、単層の強磁性体層でもよく、複数の強磁性体層でもよい。さらに、強磁性体は強磁性半導体でもよい。
【実施例2】
【0054】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0055】
18 チャネル
18a 第1チャネル
18b 第2チャネル
20 ソース
20a 第1ソース
20b 第2ソース
22 ドレイン
22a 第1ドレイン
22b 第2ドレイン
24 ゲート
24a 第1ゲート
24b 第2ゲート
30 トランジスタ
30a 第1トランジスタ
30b 第2トランジスタ
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9