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明細書 :スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5397902号 (P5397902)
登録日 平成25年11月1日(2013.11.1)
発行日 平成26年1月22日(2014.1.22)
発明の名称または考案の名称 スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス
国際特許分類 H01L  29/82        (2006.01)
H01L  21/8246      (2006.01)
H01L  27/105       (2006.01)
H01L  43/08        (2006.01)
FI H01L 29/82 Z
H01L 27/10 447
H01L 43/08 Z
請求項の数または発明の数 13
全頁数 22
出願番号 特願2009-509018 (P2009-509018)
出願日 平成20年3月14日(2008.3.14)
国際出願番号 PCT/JP2008/054733
国際公開番号 WO2008/123023
国際公開日 平成20年10月16日(2008.10.16)
優先権出願番号 2007068371
2007283363
優先日 平成19年3月16日(2007.3.16)
平成19年10月31日(2007.10.31)
優先権主張国 日本国(JP)
日本国(JP)
審査請求日 平成23年3月14日(2011.3.14)
特許権者または実用新案権者 【識別番号】504157024
【氏名又は名称】国立大学法人東北大学
発明者または考案者 【氏名】安藤 和也
【氏名】針井 一哉
【氏名】捧 耕平
【氏名】齊藤 英治
個別代理人の代理人 【識別番号】100105337、【弁理士】、【氏名又は名称】眞鍋 潔
審査官 【審査官】佐久 聖子
参考文献・文献 特開2006-032570(JP,A)
特開平11-271412(JP,A)
特開平09-214016(JP,A)
調査した分野 B82B 1/00- 3/00
H01L 21/8246、27/105、27/22、29/82、
43/00-43/14

JSTPlus/JSTchina/JST7580(JDreamIII)
Scopus
特許請求の範囲 【請求項1】
スピンの向きが特定の方向にある部材或いはスピンまたは磁気モーメントが特定の歳差運動状態にある部材に前記スピンの方向或いは歳差運動の状態を変化させる方向にスピン流を注入してスピン緩和時間を制御するスピン緩和変動方法。
【請求項2】
上記スピン流を、フリー層の磁化方向を電流注入、スピン注入、或いは、外部磁場のいずれかによって制御する磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層に注入することによって、スピン緩和時間を制御する請求項1記載のスピン緩和変動方法。
【請求項3】
上記スピン流を、固体量子コンピュータを構成する量子ビットに注入することによって、スピン緩和時間を制御する請求項1記載のスピン緩和変動方法。
【請求項4】
磁気モーメントが歳差運動している磁性部材にスピン流を注入してスピン緩和時間を変化させるスピン緩和変動方法を利用し、前記磁性部材に部材固有の強磁性共鳴周波数近傍のマイクロ波を印加して前記スピン緩和の変化を検出することによって前記スピン流を検出するスピン流検出方法。
【請求項5】
前記マイクロ波の印加を、上記磁性部材の磁化方向に平行な方向に延在するマイクロストリップ線にマイクロ波帯の電流を流すことによって行う請求項4記載のスピン流検出方法。
【請求項6】
フリー層の磁化方向を外部磁場で制御する磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層に接するようにスピン注入電極を設けた請求項1に記載のスピン緩和現象を利用したスピントロニクスデバイス。
【請求項7】
フリー層の磁化方向をスピン注入で制御する磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層に接するようにスピン注入電極を設けた請求項1に記載のスピン緩和現象を利用したスピントロニクスデバイス。
【請求項8】
上記フリー層に純スピン流を注入するスピン注入電極を、金属-絶縁体転移が生ずる寸前の短平均自由行程領域の材料で構成する請求項6または7に記載のスピン緩和現象を利用したスピントロニクスデバイス。
【請求項9】
フリー層に純スピン流を注入するスピン注入電極を非晶質層で構成する請求項6または7に記載のスピン緩和現象を利用したスピントロニクスデバイス。
【請求項10】
上記スピン注入電極が、Pt、Au、Pd、或いは、f軌道を有する元素のいずれかからなる請求項8記載のスピン緩和現象を利用したスピントロニクスデバイス。
【請求項11】
磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層の近傍に、前記フリー層の長手方向に平行な方向に延在するマイクロストリップ線を設けた請求項1に記載のスピン緩和現象を利用したスピントロニクスデバイス。
【請求項12】
固体量子コンピュータを構成する量子ビットに接するようにスピン注入電極を設けた請求項1に記載のスピン緩和現象を利用したスピントロニクスデバイス。
【請求項13】
情報をスピン流として伝送するスピン流伝送配線の一部に接するように、前記スピン流伝送配線の延在方向と直交方向が長手方向となる磁性体からなるスピン流検出部を設けるとともに、前記スピン流検出部の長手方向に延在するマイクロストリップ線を設けた請求項1に記載のスピン緩和現象を利用したスピントロニクスデバイス。
発明の詳細な説明 【技術分野】
【0001】
本発明は、スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイスに関するものであり、特に、従来の固有の値で不変であったスピン緩和時間をスピン流を注入することによって制御するための構成に特徴のあるスピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイスに関するものである。
【背景技術】
【0002】
現在の半導体装置等のエクトロニクス分野においては、電子の有する電荷の自由度を利用しているが、電子は電荷以外にスピンという自由度を有している。
近年、このスピンの自由度を利用したスピントロニクスが次世代の情報技術の担い手として注目を集めている。
【0003】
このスピントロニクスでは電子の電荷とスピンの自由度を同時に利用することによって、従来にない機能や特性を得ることを目指している。
【0004】
この様なスピントロニクスの初期的デバイスとしてはGMR(巨大磁気抵抗)素子が挙げられ、GMR素子を流れるセンス電流の担い手となる電子のスピン、即ち、アップスピンかダウンスピンかにより、フリー層の磁化方向とピンド層の磁化方向との違いの影響を受けて変化する現象を利用したものである。
【0005】
近年このようなGMR素子やTMR(トンネル磁気抵抗)素子をメモリセルとしたMRAM(磁気ランダムアクセスメモリ)において、従来、配線層に電流を流すことによって発生した磁界によりフリー層の磁化方向を制御していたものを、GMR素子或いはTMR素子に直接電流を流して電流の担い手となる電子のスピンによりフリー層の磁化方向を制御するスピンRAMが提案されている(例えば、特許文献1或いは特許文献2参照)。
【0006】
また、スピントロニクスの別の形態としては、量子コンピュータが挙げられ、この量子コンピュータにおいては、原子、イオン、或いは、分子の有するスピンを利用して量子ビット(Qubit)とするものである(例えば、特許文献3或いは非特許文献1参照)。
【0007】
さらに、現在の情報処理装置における情報の伝達は電子流によって行われているが、電子流はジュール熱を伴う。
このジュール熱の発生は情報処理単位の高集積度化に伴い消費電力の増加として問題となるため、電子流に代えてスピン流による情報の伝達が検討されている。
【0008】
これは、固体中における伝導電子の電子流が時間的に非可逆過程であるのに対して、スピン流は可逆過程であり、エネルギーの散逸が殆どないために消費電力の増大に繋がらないことを利用するものである。
即ち、伝導電子の運動は時間をマイナス方向に反転させれば逆向きになるが、スピン流は伝導電子の運動によるものではあるが、スピン自体の運動量と、スピン角運動量とを有しているため、時間をマイナス方向に反転させた場合に、運動量とスピン角運動量の双方が反転して相殺するため、全体としては反転せずに可逆過程となる。
【0009】
このようなスピントロニクスにおいては、スピン緩和という概念が非常に重要になる。 例えば、スピンRAMにおいては、フリー層における磁気モーメントの緩和時間、即ち、フリー層に含まれる個々の電子のスピン緩和時間により書込速度が規定されることになり、書込容易性のためにはスピン緩和が小さい方が望ましく、一方、速く書込状態とするためにはスピン緩和が大きい方が望ましくなる。
【0010】
また、量子コンピュータにおいては、スピン緩和が情報保持時間を決定するため、スピン緩和は重要になる。
即ち、量子コンピュータが機能するためには、その演算時間が系のデコヒーレンス時間、即ち、スピン緩和時間より短いことが前提となる。
【0011】
このような、スピン緩和はスピン或いは磁気モーメントの運動の減衰を意味するものである。
即ち、スピン或いは磁気モーメントの運動は、磁場方向を回転軸とする歳差運動であり、磁気モーメントの基本方程式に減衰項を加えた下記に示すLandau-Lifshitz-Gilbert(LLG)方程式で表される。
vM/dt=-γ vM×Heff +(α/Ma vM×(d vM/dt)
但し、Ma は磁化の大きさ、Heff は有効磁場、αはGilbertの緩和定数である。
なお、ここでは、明細書作成の都合上、ベクトル記号の表記に、「 vM」或いは「 vH」を用いる。
【0012】
このLLG方程式における右辺の第2項が減衰を表し、これがスピン或いは磁気モーメントの角運動量及びエネルギーの散逸、スピン流の発生を表し、このスピン流による散逸によって所定の緩和時間の後にスピン或いは磁気モーメントは外部磁場 VHの方向に整列することになり、このようなスピン流が発生する現象はスピンポンピングとして知られている。
【0013】
また、スピンの作用による現象としては、スピンホール効果(spin-Hall effect)が知られており、試料中に電流を流すと、電流方向に垂直な向きに電荷の流を伴わない純スピン流が発生し、スピン流方向の試料端にスピン偏極が生ずる(例えば、非特許文献2参照)。
【0014】
また、本発明者は、逆に、試料中に純スピン流を注入すると、純スピン流の方向と垂直方向に電流が流れることを見いだしており、この逆スピンホール効果を利用することによって、試料端に電位差が発生するので、この電位差を検出すことによって、純スピン流の流れの有無の検出が可能になる(例えば、非特許文献3参照)。

【特許文献1】特開2002-305337号公報
【特許文献2】特開2007-059879号公報
【特許文献3】特開2004-102330号公報
【非特許文献1】http://www.s-graphics.co.jp/nanoelectronics/news/hpmolcom/2.htm
【非特許文献2】Science,Vol.301,p.1348,2003
【非特許文献3】Applied Physics Letters Vol.88,p.182509,2006
【発明の開示】
【発明が解決しようとする課題】
【0015】
しかし、従来のスピントロニクスにおいてはスピン緩和時間が非常に重要であるにも拘わらず、このスピン緩和時間を制御或いは変動させる手段が存在せず、スピン緩和時間は個々の部材に固有のスピン緩和時間で規定されてしまうという問題がある。
【0016】
例えば、従来のスピンRAMにおいては、上述のように書込速度を規定する磁化反転速度は、スピン緩和に支配されるため、書込初期においてはスピン緩和が小さいことが望ましく、書込後期においてはスピン緩和が大きいことが望まれる。しかし、スピン緩和時間がフリー層の素材によって規定されるため、スピン緩和が大きい素材を選択した場合には、書込み速度は速くなるものの、書込自体が困難になる。一方、スピン緩和が小さい素材を選択した場合には、書込は容易になるものの、書込み速度が遅くなるという問題がある。
【0017】
また、量子コンピュータにおいても、演算時間の上限を規定するデコヒーレンス時間を延ばす手段が存在しないという問題があり、量子コンピュータの実現へのネックになっている。
【0018】
さらに、スピン流を情報伝達媒体として用いた場合には、このスピン流を検出する手段が必要になるが、このスピン流を簡単な微小構造により検出する適当な手段・構成がないというのが現状である。
【0019】
したがって、本発明は、スピン流の注入によりスピン緩和を変動させるとともに、純スピン注入効率を高めることを目的とする。
【課題を解決するための手段】
【0020】
ここで図1を参照して、本発明における課題を解決するための手段を説明する。
図1参照
上記課題を解決するために、本発明は、スピン緩和変動方法であって、スピンの向きが特定の方向にある部材或いはスピンまたは磁気モーメントが特定の歳差運動状態にある部材1に前記スピンの方向或いは歳差運動の状態を変化させる方向にスピン流4を注入してスピン緩和時間を制御する。
【0021】
即ち、本発明は、上述のスピン緩和過程におけるスピン或いは磁気モーメント2の角運動量及びエネルギーの散逸に伴うスピン流4の発生現象を逆に利用して、スピン流4を注入することによって、特定のスピン状態にある部材1のスピン緩和時間を制御することができることを新規に見い出したものである。
【0022】
このように、スピン流4によりスピン緩和時間の制御が可能になることによって、各種のスピントロニクスデバイス或いはスピントロニクスシステムの高速化、高機能化、或いは、低消費電力化が可能になる。
【0023】
例えば、スピン流4を、フリー層の磁化方向を電流注入で制御する磁気抵抗効果型ランダム・アクセス・メモリ(スピンRAM)を構成するフリー層にスピンホール効果を利用して注入することによって、スピン緩和時間を短くすることができる。
【0024】
或いは、スピン流4を、フリー層の磁化方向をスピン注入で制御する新規な磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層にスピンホール効果を利用して注入することによって、スピン緩和時間を短くすることができる。
【0025】
或いは、スピン流4を、フリー層の磁化方向を外部磁場で制御する磁気抵抗効果型ランダム・アクセス・メモリ(MRAM)を構成するフリー層にスピンホール効果を利用して注入することによって、スピン緩和時間を制御することができる。
【0026】
また、スピン流4を、固体量子コンピュータを構成する量子ビットにスピンホール効果を利用して注入することによって、スピン緩和時間を制御することができ、それによって、演算に必要なデコヒーレンス時間を長くすることができる。
【0027】
或いは、磁気モーメント2が歳差運動している磁性部材にスピンホール効果を利用してスピン流4を注入してスピン緩和時間を変化させるスピン緩和変動方法を利用し、磁性部材に部材固有の強磁性共鳴周波数近傍のマイクロ波を印加してスピン緩和時間の変化を検出することによってスピン流4を検出することができる。
それによって、スピン流4を情報伝達手段として用いた場合の信号検出機構を構築することができる。
【0028】
この場合、マイクロ波の印加方法としては、磁性部材の磁化方向に平行な方向に延在するマイクロストリップ線にマイクロ波帯の電流5を流すことによって行うことが最も現実的である。
【0029】
また、スピントロニクスデバイスとしては、フリー層の磁化方向を外部磁場で制御する磁気抵抗効果型ランダム・アクセス・メモリ(MRAM)を構成するフリー層に接するようにスピン注入電極3を設けた構成とすることができる。
【0030】
或いは、フリー層の磁化方向をスピン注入で制御する磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層に接するようにスピン注入電極3を設けることによって、新規な原理による磁気抵抗効果型ランダム・アクセス・メモリを構成することができる。
【0031】
なお、フリー層の磁化方向を外部磁場で制御する場合も純スピン注入で制御する場合にも、フリー層に純スピン流4を注入するスピン注入電極3を金属-絶縁体転移が生ずる寸前の短平均自由行程領域の材料とした構成とすることができる。
【0032】
このように、スピン注入電極3を、金属-絶縁体転移が生ずる寸前の短平均自由行程領域、好適には平均自由行程が平均原子間距離の2~5倍の材料で構成することによって、スピン流変換効率を高めることができる。それによって、純スピン流の注入効率を大幅に向上することができるので、素子の熱破壊を防止することができるとともに、消費電力を低減することができる。
なお、平均自由行程が平均原子間距離の2倍未満の場合には絶縁体に近づき、一方、平均自由行程が平均原子間距離の5倍を超えると多結晶に近づきスピン流変換効率が低下する。
【0033】
或いは、フリー層に純スピン流を注入するスピン注入電極3を非晶質層とした構成とすることができる。
スピン注入電極3を構成する金属-絶縁体転移が生ずる寸前の短平均自由行程領域の材料としては、結晶性が低い場合には微結晶材料も該当するが、典型的には非晶質材料となる。
【0034】
このようなスピン注入電極3としては、Pt、Au、Pd、或いは、その他のf軌道を有する元素のいずれかからなることが望ましい。
Pt、Au、或いは、その他のf軌道を有する元素、或いは、Pd等のスピン軌道相互作用の大きな元素を用いることによって、スピンホール効果を大きくすることでき、それによって、純スピン流の注入効果を高めることができる。
【0035】
或いは、磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層の近傍に、フリー層の長手方向に平行な方向に延在するマイクロストリップ線を設けても良く、マイクロストリップ線にマイクロ波帯の電流5を流すことによって発生する磁界により強磁性共鳴を生起することができる。
【0036】
さらには、固体量子コンピュータを構成する量子ビットに接するようにスピン注入電極3を設けても良く、それによって、量子ビットにスピン流4を注入することによって、デコヒーレンス時間を長くすることができる。
なお、これらのスピン注入電極3としては、スピン軌道相互作用の大きなPt或いはPdで構成することが望ましい。
【発明の効果】
【0037】
本発明によれば、スピン流を注入して強磁性共鳴を生起したり、或いは、強磁性共鳴している状態におけるスピン緩和時間を制御することができるので、新規な構成のスピントロニクスデバイスやスピントロニクスシステムの構築が可能になる。
【0038】
特に、本発明の原理を磁気メモリ装置に適用することによって、スピン緩和時間を短くすることができるので、高速磁気メモリ装置の実現が可能になる。
【0039】
また、スピン注入電極の構成を考慮することで、フリー層に純スピン流を高効率で注入することができ、それによって、磁化方向或いはスピン緩和時間を制御するためにスピン注入電極に流す電流を小さくすることができるので、低消費電力化た高密度化が可能になる。
【図面の簡単な説明】
【0040】
【図1】本発明の原理的構成の説明図である。
【図2】強磁性共鳴FMR信号のピーク間線幅の電流強度依存性の説明図である。
【図3】電流の向きによるピーク間線幅の差の電流の絶対強度依存性の説明図である。
【図4】電流方向が磁場方向と平行な場合の磁化Mとスピンの向きσの関係の説明図である。
【図5】電流方向が磁場方向と垂直な場合の磁化Mとスピンの向きσの関係の説明図である。
【図6】本発明の実施の形態のスピンRAMのメモリセルを構成する磁気抵抗効果素子近傍の概略的斜視図である。
【図7】純スピン流注入原理の説明図である。
【図8】本発明の実施例1の改良型スピンRAMを構成するメモリセルの概念的断面図である。
【図9】本発明の実施例1の改良型スピンRAMの書込方法の説明図である。
【図10】本発明の実施例2の磁界書込型MRAMを構成するメモリセルの概念的断面図である。
【図11】本発明の実施例3の磁界書込型MRAMを構成するメモリセルの概略的構成図である。
【図12】本発明の実施例4の純スピン流書込型MRAMを構成するメモリセルの概念的断面図である。
【図13】本発明の実施例5の純スピン流書込型MRAMを構成するメモリセルの概略的構成図である。
【図14】本発明の実施例5の純スピン流書込型MRAMの書込方法の説明図である。
【図15】本発明の実施例6の量子演算装置の概念的構成図である。
【図16】本発明の実施例7のスピン流検出部の概念的構成図である。

【発明を実施するための最良の形態】
【0041】
本発明は、特定のスピン状態にある部材にスピン流を注入してスピン緩和時間を制御するものであり、例えば、歳差運動している磁気モーメント或いはスピンに、スピン緩和を促進する方向のスピンを有するスピン流を注入して、スピン緩和時間を短くしたり、或いは、スピン緩和を抑制する方向のスピンを有するスピン流を注入して、スピン緩和時間を長くしたりするものである。
【0042】
図2参照
図2は、厚さが10nmのPt層上に厚さが10nmのNi81Fe19層を堆積させた試料に対して、所定の方向に100kHzで2mTの強度の変調磁場Hを印加した状態でPt層に電流Iを流した場合の強磁性共鳴FMRを測定し、そのピーク幅をプロットしたものであり、図2においては、電流方向が磁場方向と垂直な場合(θ=90°)を示しており、挿入図は電流方向が磁場方向と平行な場合(θ=0°)を示している。
図から明らかなように、FMR信号のピーク間線幅は、電流ととともに広くなっており、このピーク間線幅は磁化Mの歳差運動の緩和と対応するので、さらに詳細に検討する。 なお、ここでは、磁性体としては、実験を容易に行うために、結晶磁気異方性の現れない組成であるNi81Fe19を用いている。
【0043】
図3参照
図3は、電流の向きによるピーク間線幅の差の電流の絶対強度依存性の説明図であり、図に示すように、電流方向が磁場方向と平行な場合(θ=0°)には電流の向きによる差はほとんどなく、電流の方向に対して対称性を示している。
【0044】
一方、電流方向が磁場方向と垂直な場合(θ=90°)には、電流方向に対して非対称性を示している。
この非対称性は、一方の電流方向の場合にはスピンポンピング現象によってNi81Fe19層から流れ出すスピン流を打ち消すように、スピンホール効果によってPt層からNi81Fe19層にスピン流が注入され、他方の電流方向の場合にはスピンポンピング現象によってNi81Fe19層から流れ出すスピン流を大きくするように、スピンホール効果によってPt層からNi81Fe19層にスピン流が注入されたためと考えられる。
【0045】
図4参照
図4は、電流方向が磁場方向と平行な場合(θ=0°)の磁化Mとスピンの向きσの関係の説明図であり、スピン流js は電流jc に対して垂直になるとともに、スピンの向きσはスピン流js 及び電流jc に対して垂直になり、スピンの向きσは磁化Mと垂直になる。
磁化Mの方向は、平均として磁場Hの方向に向く。
【0046】
この場合、スピンの向きσと磁化Mとの関係は電流jc の向きを反転させても同等の状態であるので、FMR信号の変化は電流jc の向きを反転させても変わらないことを表しており、上記の図3の電流方向が磁場方向と平行な場合(θ=0°)の対称性の結果と整合する。
【0047】
図5参照
図5は、電流方向が磁場方向と垂直な場合(θ=90°)の磁化Mとスピンの向きσの関係の説明図であり、この場合もスピン流js は電流jc に対して垂直になり、スピンの向きσはスピン流js 及び電流jc に対して垂直になる。
【0048】
しかし、この場合、スピンの向きσは磁化Mと平行になり、電流jc の向きを反転させた場合には、平行と反平行の関係になる。
この時、FMR信号の変化は電流jc の向きに依存すると考えられ、上記の図3の電流方向が磁場方向と垂直な場合(θ=90°)の非対称性の結果と整合する。
【0049】
このような非対称性はスピンの向きσ、したがって、電流の方向によってスピンの緩和定数を制御できることを示しており、したがって、Pt層でスピンホール効果によって生成された純スピン流がNi81Fe19層に注入されることによって、磁気モーメントのスピン摩擦を制御できることになる。
【0050】
このような、スピンホール効果によるスピンの緩和定数を制御の利用は、特に、磁気メモリ装置において実用的となり、書込初期においては、スピン緩和を抑制する方向のスピンを有するスピン流を注入することによって、書込を容易にする。一方、書込終期においては、スピン緩和を促進する方向の逆向きのスピンを有するスピン流を注入することによって緩和時間を短くすることによって、書込時間を短縮することができる。
【0051】
但し、スピンホール効果による純スピン流の発生効率が低いために、したがって、スピンRAMに適用した場合には、スピン流の注入効率が低いために、スピン注入電極に大きな電流を流す必要がある。
そうすると、スピン注入電極における消費電力が問題となり、それが、高集積度化の妨げとなる。
【0052】
そこで、MRAMを構成するフリー層に純スピン流を高効率で注入してフリー層の磁化方向或いは歳差運動している磁気モーメント或いはスピンのスピン緩和時間を短くする際に流す電流を少なくして消費電力を低減する。
【0053】
図6参照
図6は、本発明の実施の形態のスピンRAMのメモリセルを構成する磁気抵抗効果素子近傍の概略的斜視図であり、下部電極11上にフリー層13、MgO或いはAl-O等のトンネル絶縁膜14、ピンド層15、及び、反強磁性層16からなるTMR要素12を設け、反強磁性層16に接するようにビット線17を設け、一方、フリー層13に接するようにPt或いはAu等からなるスピン注入電極18を設け、このスピン注入電極18に対して接続配線19,20を設けたものである。
この場合、スピン注入電極18の長手方向がTMR要素12の長手方向と直交する方向に配置する。
【0054】
図7参照
図7は、純スピン流注入原理の説明図であり、このスピン注入電極18に対して電流Jc を流すと、電流Jc に垂直な向きに電荷の流れを伴わない純スピン流Js が発生してフリー層13に注入される。
この時、純スピン流Js におけるスピンの向きσs は電流Jc 及び純スピン流Js の双方に対して直交する向きとなり、フリー層13の磁化方向Mを変換するように作用する。
【0055】
本発明の実施の形態においては、スピン注入電極18を金属-絶縁体転移が生ずる寸前の短平均自由行程領域、好適には平均自由行程が平均原子間距離の2~5倍の材料で構成したものであり、典型的にはアモルファス材料で構成する。
なお、平均原子間距離は密度で評価し、また、平均自由行程は残留抵抗で評価する。
【0056】
このように、スピン注入電極18をアモルファス材料とするためには、スピン注入電極18を構成する導電体をスパッタ法で成膜する際に、基板温度を50℃以下にした状態で、例えば、室温(25℃)で、成膜速度を例えば、0.1Å/分以上で成膜する。
また、このようなスピン注入電極18のスパッタ工程においては、Cu等が不純物として混入してスピン注入電極18における電子平均自由行程をさらに短くすることになる。
【0057】
このように成膜したスピン注入電極について、スピン流変換効率θSHE を測定すると、 アモルファスPt:θSHE (α-Pt)~0.11
アモルファスAu:θSHE (α-Au)~0.132
であった。
一方、多結晶Pt或いは多結晶Alのスピン流変換効率θSHE は、
多結晶Pt:θSHE (p-Pt)~0.0037
多結晶Al:θSHE (p-Al)~0.0001
であり、スピン注入電極をアモルファス化することによって、スピン流変換効率を大幅に向上することに成功した。
【0058】
なお、上記の図3の電流の向きによるピーク間線幅の差の電流の絶対値依存性のグラフからスピン流変換効率θSHE を求めることができる。
再び図3参照
W(Jc )はスピン注入電極18に電流Jc を流した場合のFMR(強磁性共鳴)信号のピーク間線幅であり、W(-Jc )はスピン注入電極18に先程と逆向き方向に電流Jc を流した場合のFMR(強磁性共鳴)信号のピーク間線幅である。
【0059】
このW(Jc )はスピン注入した時の緩和αSHE と比例関係にあるので、W(Jc )-W(-Jc )のグラフから緩和αSHE の変化ΔαSHE を求めることができる。
このΔαSHE は、γを磁気回転比、js SHをスピン流密度、ωをスピンの歳差運動の角振動数、Ms を飽和磁化、dF を強磁性体の膜厚とすると、
ΔαSHE =γjs SH/(ωMs F ) ・・・(1)
で表される。
なお、スピン流密度js SHは、ηをスピン注入効率(変換されたスピン流が強磁性体に注入される効率)、hをプランク常数、eを電気素量、AN をスピン注入される部分の強磁性体の面積とすると、
s SH=ηθSHE 〔h/(2πe)〕×Jc /AN ・・・(2)
で表される。
【0060】
したがって、W(Jc )-W(-Jc )のグラフから緩和αSHE の変化ΔαSHE が求まると、(1)式からスピン流密度js SHが求まり、スピン流密度js SHが求まると、スピン注入電極18に流す電流Jc は既知であるので、(2)式からスピン流変換効率θSHE が求まる。
なお、この場合のスピン流変換効率θSHE は、σSHE をスピン流のスピンホール伝導度、σc をイオン注入電極を流れる電子の電気伝導度とすると、
θSHE =σSHE /σc
で定義され、スピン注入電極18において電流がスピン流に変換される効率を表す。
【0061】
このようなアモルファス化によるスピン流変換効率の増加は、アモルファス化することによって、電子の平均自由行程が減少して、スピン軌道散乱効率、主に、skew散乱効率が増加することによると考えられる。
このようなスピン流変換効率の高い材料としては、Pt,Au、その他のf軌道を有する元素、或いは、Pd等のスピン軌道相互作用の大きな元素が好適となる。
【0062】
また、他の構成としては、磁気モーメントが歳差運動している磁性部材にスピンホール効果によってスピン流を注入して磁気モーメントを揺さぶって歳差運動の状態を変化させた状態で、磁性部材に部材固有の共鳴周波数近傍のマイクロ波を印加してその反射を検出することよって、スピン流の注入の有無を検出し、スピン流を情報伝達手段として用いた場合の信号検出機構とする。
なお、逆スピンホール効果を利用して、磁性部材の両端に発生する電位差を検出することによってスピン流の注入の有無を検出するように構成しても良い。
【実施例1】
【0063】
ここで、図8及び図9を参照して、本発明の実施例1の改良型スピンRAMを説明する。
図8参照
図8は、本発明の実施例1の改良型スピンRAMを構成するメモリセルの概念的断面図であり、構成自体は、従来のスピンRAMと全く同様である。
図に示すように、p型シリコン基板31を選択酸化することによって素子分離酸化膜32を形成したのち、素子形成領域にゲート絶縁膜33を介してワード線34となるWSiからなるゲート電極を形成する。ついで、このゲート電極をマスクとしてAs等のイオンを注入することによってn+ 型ドレイン領域35及びn+ 型ソース領域36を形成する。 なお、図8においては、概念的構成を示すものであるので、技術思想と直接の関連のないサイドウォールやエクステンション領域等の詳細な構成は説明を省略する。
【0064】
次いで、TEOS(Tetra-Ethyl-Ortho-Silicate)-NSG膜からなる厚い第1層間絶縁膜37を形成したのち、n+ 型ドレイン領域35及びn+ 型ソース領域36に達するコンタクトホールを形成する。次いで、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ38,39を形成する。
【0065】
次いで、例えば、全面にTiN/Al/TiNを堆積させたのちパターニングすることによって、接続導体40及びn+ 型ソース領域36に接続する接地線41を形成する。
次いで、再び、TEOS-NSG膜からなる厚い第2層間絶縁膜42を形成したのち、接続導体40に達するコンタクトホールを形成し、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ43を形成する。
【0066】
次いで、再び、全面にTiN/Al/TiNを堆積させたのちパターニングすることによって下部電極44を形成する。次いで、再び、TEOS-NSG膜からなる薄い第3層間絶縁膜45を堆積させたのち、下部電極34が露出するまでCMP(化学機械研磨)して平坦化する。
【0067】
次いで、例えば、マスクスパッタ法を用いて、非磁性導電層で分離された2つの磁性体層を有する3層構造のフリー層46、厚さが、例えば、1nmのAl2 3 からなるトンネル絶縁層47、及び、非磁性導電層で分離された2つの磁性体層を有する3層構造のピンド層48を順次堆積させることによって磁気記憶部49を形成する。
【0068】
次いで、再び、TEOS-NSG膜からなる第4層間絶縁膜50を堆積させたのち、ピンド層48が露出するまでCMPによって平坦化する。
次いで、全面に、TiN/Al/TiN構造の多層導電層を堆積させたのち、ワード線34となるゲート電極と直交する方向に延在するようにパターニングしてビット線51を形成することによって、本発明の実施例1の改良型スピンRAMの基本構造が完成する。
【0069】
図9参照
図9は、本発明の実施例1の改良型スピンRAMの書込方法の説明図であり、まず、情報を書き込む際に、第1の方向、例えばピンド層48側から書込電流を流すことによって“0”を書き込んだのち、フリー層46における磁気モーメントの歳差運動が収束する前に、フリー層46側から逆方向の弱い電流を流してスピン緩和を促進する。
【0070】
一方、“1”を書き込む場合には、フリー層46側から書込電流を流したのち、フリー層46における磁気モーメントの歳差運動が収束する前に、ピンド層48側から逆方向の弱い電流を流してスピン緩和を促進する。
【0071】
このように、本発明の実施例1においては、スピンRAMに情報を書き込む際に、書込終期にスピン緩和を促進する方向に微小電流を流しているので、書込速度を従来のスピンRAMより速くすることが可能になる。
【実施例2】
【0072】
次に、図10を参照して、本発明の実施例2の磁界書込型MRAMを説明する。
図10参照
図10は、本発明の実施例2の磁界書込型MRAMを構成するメモリセルの概念的断面図であり、構成自体は、従来のMRAMにスピン注入電極を設けるものである。
図に示すように、上述の実施例1と同様に、p型シリコン基板31を選択酸化することによって素子分離酸化膜32を形成したのち、素子形成領域にゲート絶縁膜33を介してセンス線52となるWSiからなるゲート電極を形成する。次いで、このゲート電極をマスクとしてAs等のイオンを注入することによってn+ 型ドレイン領域35及びn+ 型ソース領域36を形成する。
【0073】
次いで、TEOS-NSG膜からなる厚い第1層間絶縁膜37を形成したのち、n+ 型ドレイン領域35及びn+ 型ソース領域36に達するコンタクトホールを形成する。次いで、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ38,39を形成する。
【0074】
次いで、例えば、全面にTiN/Al/TiNを堆積させたのちパターニングすることによって、接続導体40及びn+ 型ソース領域36に接続する接地線41を形成する。
次いで、再び、TEOS-NSG膜からなる厚い第2層間絶縁膜42を形成したのち、接続導体40に達するコンタクトホールを形成し、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ43を形成する。
【0075】
次いで、再び、全面にTiN/Al/TiNを堆積させたのちパターニングすることによって、接続導体53とセンス線52に平行な書込み用ワード線54を形成する。
次いで、再び、TEOS-NSG膜からなる厚い第3層間絶縁膜55を堆積したのち、接続導体53に達するコンタクトホールを形成し、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ56を形成する。
【0076】
次いで、全面にPtを堆積させたのちパターニングすることによって下部電極57とセンス線52に平行なスピン注入電極58を形成する。次いで、再び、TEOS-NSG膜からなる薄い第4層間絶縁膜59を堆積させたのち、下部電極57が露出するまでCMPにより平坦化する。
【0077】
次いで、厚さが、例えば、5nmのNiFeからなるフリー層60、厚さが、例えば、1nmのAl2 3 からなるトンネル絶縁層61、厚さが、例えば、2nmのCoFeからなるピンド層62、及び、厚さが、例えば、15nmのIrMnからなる反強磁性層63を順次堆積させることによって、磁気記憶部64を形成する。
この時、磁気記憶部64の形状の長手方向がスピン注入電極58の延在方向と垂直になるように形成する。
【0078】
次いで、再び、TEOS-NSG膜からなる第5層間絶縁膜65を堆積させたのち、反強磁性層63が露出するまでCMPによって平坦化する。
次いで、全面に、TiN/Al/TiN構造の多層導電層を堆積させたのち、センス線52となるゲート電極と直交する方向に延在するようにパターニングしてビット線51を形成することによって、本発明の実施例2の磁気書込型MRAMの基本構造が完成する。
【0079】
この本発明の実施例2の磁界書込型MRAMに情報を書き込む場合には、書込み用ワード線54及びビット線51に電流を流し、その合成磁界によりフリー層60に情報を磁気的に書き込む。
この時、書込初期においてスピン注入電極58にスピン緩和を減少させる方向に微小電流を流すことによって、フリー層59にスピン流を注入して情報を書込を容易にする。一方、書込終期においては、フリー層60における磁気モーメントの歳差運動が収束する前に、スピン注入電極58に逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
【0080】
このように、本発明の実施例2においては、磁気書込型のMRAMに情報を書き込む際に、書込初期にスピン緩和を抑制する方向のスピンを注入し、書込終期にはスピン緩和を促進する方向のスピンを注入しているので、書込速度を従来のMRAMより速くすることが可能になる。
【実施例3】
【0081】
次に、図11を参照して、本発明の実施例3の磁界書込型MRAMを説明するが、この実施例3は上記の実施例2の磁界書込型MRAMにおける純スピン注入効率を高めたものである。
図11参照
図11は、本発明の実施例3の磁界書込型MRAMを構成するメモリセルの概略的構成図であり、構成自体は、実施例1のMRAMに書込用ワード線を設けたものである。
なお、図11(a)は概略的断面図であり、図11(b)は配線の状況を示す概略的平面図である。
図に示すように、p型シリコン基板31を選択酸化することによって素子分離酸化膜32を形成したのち、素子形成領域にゲート絶縁膜331 ,332 を介してセンス線521 及び注入用配線522 となるWSiからなるゲート電極を形成し、このゲート電極をマスクとしてAs等のイオンを注入することによってn+ 型ドレイン領域351 ,352 及びn+ 型ソース領域361 ,362 を形成して一対のMOSFETを構成する。
【0082】
次いで、TEOS-NSG膜からなる厚い第1層間絶縁膜37を形成したのち、n+ 型ドレイン領域351 ,352 及びn+ 型ソース領域361 ,362 に達するコンタクトホールを形成する。次いで、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ381 ,382 ,391 ,392 を形成する。
【0083】
次いで、例えば、全面にTiN/Al/TiNを堆積させたのちパターニングすることによって、接続導体401 ,402 及びn+ 型ソース領域361 ,362 に接続する接地線411 ,412 を形成する。次いで、再び、TEOS-NSG膜からなる厚い第2層間絶縁膜42を形成したのち、接続導体401 ,402 に達するコンタクトホールを形成し、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ431 ,432 を形成する。
【0084】
次いで、再び、全面にTiN/Al/TiNを堆積させたのちパターニングすることによって、接続導体621 ,622 とセンス線521 に平行な書込用ワード線54を形成する。次いで、再び、TEOS-NSG膜からなる厚い第3層間絶縁膜50を堆積したのち、接続導体621 ,622 に達するコンタクトホールを形成し、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ551 ,552 を形成する。
【0085】
次いで、全面にPtを堆積させたのちパターニングすることによって下部電極66とセンス線521 に平行なスピン注入電極67をそれぞれWプラグ551 ,552 に接続するように形成する。次いで、再び、TEOS-NSG膜からなる薄い第4層間絶縁膜59を堆積させたのち、下部電極66及びスピン注入電極67が露出するまでCMPにより平坦化する。
【0086】
このスピン注入電極67の形成工程において、スピン注入電極67をアモルファスPtで構成するために、基板温度を50℃以下にした状態で、例えば、室温(25℃)で、成膜速度を例えば、0.1Å/分以上で成膜する。
【0087】
次いで、厚さが、例えば、5nmのNiFeからなるフリー層68、厚さが、例えば、1nmのMgOからなるトンネル絶縁層69、厚さが、例えば、2nmのCoFeからなるピンド層70、及び、厚さが、例えば、15nmのIrMnからなる反強磁性層71を順次堆積させることによって、磁気記憶部72を形成する。
この時、磁気記憶部72の形状の長手方向がスピン注入電極67の延在方向と垂直になるように形成する。
【0088】
次いで、再び、TEOS-NSG膜からなる第5層間絶縁膜65を堆積させたのち、反強磁性層71及びスピン注入電極67の他端に達する接続用凹部を形成する。次いで、この凹部をTi/TiNを介してWで埋め込むことによって接続導体73及びWプラグ74を形成する。
【0089】
次いで、全面に、TiN/Al/TiN構造の多層導電層を堆積させたのち、センス線521 となるゲート電極と直交する方向に延在するようにパターニングして接続導体73に接続するビット線75とWプラグ74に接続する注入用配線76を形成することによって、本発明の実施例3の磁界書込型MRAMの基本構造が完成する。
【0090】
この本発明の実施例3の磁界書込型MRAMに情報を書き込む場合には、書込用ワード線54及びビット線75に電流を流し、その合成磁界によりフリー層68に情報を磁気的に書き込む。
この時、書込初期においてスピン注入電極67にスピン緩和を減少させる方向に微小電流を流すことによって、フリー層68にスピン流を注入して情報を書込を容易にする。一方、書込終期においては、フリー層68における磁気モーメントの歳差運動が収束する前に、スピン注入電極67に逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
【0091】
このように、本発明の実施例3においては、磁界書込型MRAMに情報を書き込む際に、書込初期にはスピン緩和を抑制する方向の純スピン流を注入し、書込終期にはスピン緩和を促進する方向の純スピン流を注入しているが、純スピン流の注入効率を大幅に高めているので、スピン注入電極に流す電流は小さくて済み、したがって、低消費電力化が可能になる。
【実施例4】
【0092】
ここで、図12を参照して、本発明の実施例4の純スピン流書込型MRAMを説明する。
図12参照
図12は、本発明の実施例4の純スピン流書込型MRAMを構成するメモリセルの概念的断面図であり、構成自体は、従来のMRAMの書込用ワード線の代わりにスピン注入電極を設けたものである。
図に示すように、上述の実施例1と同様に、p型シリコン基板31を選択酸化することによって素子分離酸化膜32を形成したのち、素子形成領域にゲート絶縁膜33を介してワード線34となるWSiからなるゲート電極を形成する。次いで、このゲート電極をマスクとしてAs等のイオンを注入することによってn+ 型ドレイン領域35及びn+ 型ソース領域36を形成する。
【0093】
次いで、TEOS-NSG膜からなる厚い第1層間絶縁膜37を形成したのち、n+ 型ドレイン領域35及びn+ 型ソース領域36に達するコンタクトホールを形成する。次いで、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ38,39を形成する。
【0094】
次いで、例えば、全面にTiN/Al/TiNを堆積させたのちパターニングすることによって、接続導体40及びn+ 型ソース領域36に接続する接地線41を形成する。次いで、再び、TEOS-NSG膜からなる厚い第2層間絶縁膜42を形成したのち、接続導体40に達するコンタクトホールを形成し、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ43を形成する。
【0095】
次いで、全面にPtを堆積させたのちパターニングすることによって下部電極57とワード線34に平行なスピン注入電極58を形成する。次いで、再び、TEOS-NSG膜からなる薄い第3層間絶縁膜45を堆積させたのち、下部電極57が露出するまでCMPにより平坦化する。
【0096】
次いで、厚さが、例えば、5nmのNiFeからなるフリー層60、厚さが、例えば、1nmのAl2 3 からなるトンネル絶縁層61、厚さが、例えば、2nmのCoFeからなるピンド層62、及び、厚さが、例えば、15nmのIrMnからなる反強磁性層63を順次堆積させることによって、磁気記憶部64を形成する。
この時、磁気記憶部64の形状の長手方向がスピン注入電極58の延在方向と垂直になるように形成する。
【0097】
次いで、再び、TEOS-NSG膜からなる第4層間絶縁膜50を堆積させたのち、反強磁性層63が露出するまでCMPによって平坦化する。
次いで、全面に、TiN/Al/TiN構造の多層導電層を堆積させたのち、ワード線34となるゲート電極と直交する方向に延在するようにパターニングしてビット線51を形成することによって、本発明の実施例4の純スピン書込型MRAMの基本構造が完成する。
【0098】
この本発明の実施例4の純スピン書込型MRAMに情報を書き込む場合には、書込初期においてスピン注入電極58に書込電流を流すことによって、フリー層60にスピン流を注入して情報の書込を行う。一方、書込終期においては、フリー層60における磁気モーメントの歳差運動が収束する前に、スピン注入電極58に書込電流と逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
【0099】
このように、本発明の実施例4においては、書込をスピン注入電極58からのスピン注入により行っているので、従来の磁気書込型のMRAMより書込速度を高めることができるとともに、従来のスピンRAMに比べて磁気記憶部の構成を簡単にすることができる。
【実施例5】
【0100】
次に、図13及び図14を参照して、本発明の実施例5の純スピン流書込型MRAMを説明するが、この実施例5は上述の実施例4の純スピン流書込型MRAMにおける純スピン注入効率を高めたものである。
図13参照
図13は、本発明の実施例5の純スピン流書込型MRAMを構成するメモリセルの概略的構成図であり、図13(a)は概略的断面図であり、図13(b)は、配線の状況を示す概略的平面図である。
図に示すように、p型シリコン基板31を選択酸化することによって素子分離酸化膜32を形成したのち、素子形成領域にゲート絶縁膜331 ,332 を介してワード線341 及び書込用配線342 となるWSiからなるゲート電極を形成する。このゲート電極をマスクとしてAs等のイオンを注入することによってn+ 型ドレイン領域351 ,352 及びn+ 型ソース領域361 ,362 を形成して一対のMOSFETを構成する。
なお、図13においては、概念的構成を示すものであるので、技術思想と直接の関連のないサイドウォールやエクステンション領域等の詳細な構成は説明を省略する。
【0101】
次いで、TEOS-NSG膜からなる厚い第1層間絶縁膜37を形成したのち、n+ 型ドレイン領域351 ,352 及びn+ 型ソース領域361 ,362 に達するコンタクトホールを形成する。次いで、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ381 ,382 ,391 ,392 を形成する。
【0102】
次いで、例えば、全面にTiN/Al/TiNを堆積させたのちパターニングすることによって、接続導体401 ,402 及びn+ 型ソース領域361 ,362 に接続する接地線411 ,412 を形成する。次いで、再び、TEOS-NSG膜からなる厚い第2層間絶縁膜42を形成したのち、接続導体401 ,402 に達するコンタクトホールを形成し、このコンタクトホールをTi/TiNを介してWで埋め込むことによってWプラグ431 ,432 を形成する。
【0103】
次いで、全面にPtを堆積させたのちパターニングすることによって下部電極66とワード線341 に平行なスピン注入電極67をそれぞれWプラグ431 ,432 に接続するように形成する。次いで、再び、TEOS-NSG膜からなる薄い第3層間絶縁膜45を堆積させたのち、下部電極66及びスピン注入電極67が露出するまでCMPにより平坦化する。
【0104】
このスピン注入電極67の形成工程において、上述のように、スピン注入電極67をアモルファスPtで構成するために、基板温度を50℃以下にした状態で、例えば、室温(25℃)で、成膜速度を例えば、0.1Å/分以上で成膜する。
【0105】
次いで、厚さが、例えば、5nmのNiFeからなるフリー層68、厚さが、例えば、1nmのMgOからなるトンネル絶縁層69、厚さが、例えば、2nmのCoFeからなるピンド層70、及び、厚さが、例えば、15nmのIrMnからなる反強磁性層71を順次堆積させることによって、磁気記憶部72を形成する。
この時、磁気記憶部72の形状の長手方向がスピン注入電極67の延在方向と垂直になるように形成する。
【0106】
次いで、再び、TEOS-NSG膜からなる第5層間絶縁膜50を堆積させたのち、反強磁性層71及びスピン注入電極67の他端に達する接続用凹部を形成する。次いで、この凹部をTi/TiNを介してWで埋め込むことによって接続導体73及びWプラグ74を形成する。
【0107】
次いで、全面に、TiN/Al/TiN構造の多層導電層を堆積させたのち、センス線521 となるゲート電極と直交する方向に延在するようにパターニングして接続導体73に接続するビット線75とWプラグ74に接続する注入用配線76を形成することによって、本発明の実施例5の純スピン流書込型MRAMの基本構造が完成する。
【0108】
図14参照
図14は、本発明の実施例5の純スピン流書込型MRAMの書込方法の説明図であり、この本発明の実施例5の純スピン流書込型MRAMに情報を書き込む場合には、書込初期においてスピン注入電極67に書込電流を流すことによって、フリー層68にスピン流を注入して情報の書込を行う。一方、書込終期においては、フリー層68における磁気モーメントの歳差運動が収束する前に、スピン注入電極67に書込電流と逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
【0109】
即ち、まず、情報を書き込む際に、第1の方向、例えばピンド層70側から書込電流を流すことによって“0”を書き込んだのち、フリー層68における磁気モーメントの歳差運動が収束する前に、フリー層68側から逆方向の弱い電流を流してスピン緩和を促進する。
【0110】
一方、“1”を書き込む場合には、フリー層68側から書込電流を流したのち、フリー層68における磁気モーメントの歳差運動が収束する前に、ピンド層70側から逆方向の弱い電流を流してスピン緩和を促進する。
【0111】
このように、本発明の実施例5においては、スピン注入電極をアモルファスPtで構成しているので、純スピン流変換効率が大幅に改善される。また、それによって、磁化反転時間を短くすることができるとともに、書き込みに必要な電流を大幅に小さくすることができるので、低消費電力化が可能になる。
【実施例6】
【0112】
ここで、図15を参照して、本発明の実施例6の量子演算装置を説明する。
図15参照
図15は、本発明の実施例6の量子演算装置の概念的構成図であり、上述の特許文献3の量子演算素子に接するようにスピン注入電極を設けたものである。
図に示すように、核スピンが零以外の値を有する原子、例えば、窒素(14N)やリン(31P)等の内包原子83を内包した複数個の内包フラーレン82を収容したカーボンナノチューブ81をPtからなるスピン注入電極84と接するようにように配置したものである。
【0113】
この場合の量子演算原理は、上述の特許文献3に記載されている通りであり、磁界印加用のコイルから内包原子83に磁界Hを印加するともに、交流磁場印加手段により交流磁界を印加することによって内包原子83において核磁気共鳴を生起させ、これにより内包原子83において核スピンが揃うことにより磁界が発生し、その磁界に基づいて発生する電流を電流検出手段により検出し、内包原子83の核スピンの方向により量子状態を区別するものである。
【0114】
この時、スピン注入電極84からスピン流を注入することによって、内包原子83の核スピンの歳差運動を長く維持することができ、それによって、デコヒーレンス時間を長くすることができるので、量子演算を行うことが容易になる。
【実施例7】
【0115】
ここで、図16を参照して、本発明の実施例7のスピン流検出方法を説明する。
図16参照
図16は、本発明の実施例7のスピン流検出部の概念的構成図であり、図16(a)が概念的斜視図であり、図16(b)はその概念的断面図であり、また、図16(c)はマイクロ波の印加状態の説明図である。
図に示すように、マイクロストリップ線92上に絶縁膜93を介してNiFe等の磁性材料からなるスピン流検出部94を設けるとともに、スピン流検出部94の長手方向と垂直方向に延在する例えば、Al或いはCuからなるスピン流信号線96を設けたものである。
【0116】
この場合、スピン流検出部94の磁化方向、即ち、磁気モーメント97の向きはその形状異方性によって、長手方向を向く。
この時、マイクロストリップ線92にスピン流検出部94の固有共鳴周波数の近傍のマイクロ波100、即ち、マイクロ波帯の高周波電流を流すことによって、高周波電流によって発生するマイクロ波帯で振動する磁界101がスピン流検出部94に印加されて、スピン流検出部94における磁気モーメント97が強磁性共鳴を起こして歳差運動することになる。
【0117】
この時、スピン流信号線96に信号、即ち、スピン流98が流れた場合には、スピン流98の影響によりスピン流検出部94における強磁性共鳴状態が変化して、マイクロストリップ線92に流れる電流が変動して反射が生ずるので、この反射を検出することによって、スピン流98の存在の有無が可能になる。
なお、図における符号99は、スピンの向きである。
【0118】
このように、スピン流の検出が可能になれば、電子流ではなく電流の伴わない純スピン流を情報伝達媒体として用いることができ、この純スピン流はジュール熱の発生を伴わないために情報伝達の必要な消費電力を大幅に低減することができる。
【0119】
以上、本発明の各実施例を説明したが、本発明は各実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施例においては、スピン注入電極としてPtを用いているが、Ptに限られるものではなく、どの様な導電体を用いても良いが、効率の点からは、PtやAuと同様にf軌道を有する元素が望ましいが、スピン軌道相互作用の大きなPdを用いても良い。
【0120】
また、上記の実施例2乃至5においては、フリー層をNiFeで構成し、ピンド層をCoFeで形成しているが、これらの材料に限られるものではなく、フリー層をCoFeで構成してピンド層をNiFeで構成しても良く、或いは、CoFeB等の他の強磁性体を用いても良いものであり、さらには、NiFe/CoFe等の積層構造を用いても良いものである。
【0121】
また、上記の実施例2乃至5においては、反強磁性層としてIrMnを用いているが、PdPtMn等の他の反強磁性体を用いても良いものである。
但し、PdPtMnを用いる場合には、下地にNiFe等の配向制御膜が必要になるので、フリー層とピンド層の上下関係は逆転することなる。
【0122】
さらには、反強磁性層の素材に拘わらず、フリー層とピンド層の上下関係を逆転しても良いものであるが、その場合には、書込み用ワード線やスピン注入電極の位置関係もフリー層側に設ける必要がある。
【0123】
また、上記の実施例2乃至5においては、ピンド層の磁化方向を固定するために反強磁性層を用いているが、反強磁性層は必ずしも必須ではない。例えば、ピンド層の保磁力をフリー層の保磁力よりもかなり大きくすることによって、反強磁性層を省略することが可能になる。
【0124】
また、上記の実施例1乃至5においては、磁気記憶部をトンネル磁気抵抗素子構造で構成しているが、トンネル磁気抵抗素子構造に限られるものではない。例えば、Al2 3 膜或いはMgO膜の代わりにCu等の非磁性導電体層を用いてCPP構造のスピンバルブ膜で構成しても良いものである。
【0125】
また、上記の実施例1乃至5においては、磁気記憶部を形成する際に、フリー層乃至反強磁性層を直接形成しているが、例えば、Ta等の下地膜を介してフリー層乃至反強磁性層を形成し、その上にTa等のキャップ層を設けても良いものである。
【0126】
また、上記の実施例2乃至5においては、製造工程を簡素化するために下部電極とスピン注入電極をPtによって同時に形成しているが、下部電極はスピン流変換効率の低い材料で構成しても良い。
【0127】
また、偏極スピン電流を注入するスピンRAMにおいて、書込み時に磁気抵抗効果素子の磁化困難方向にアシスト磁場を印加するためのアシスト線を設けることも提案されている(例えば、特開2007-123637号公報参照)。この場合にも、上記の実施例1のように、情報を書き込む際に、フリー層における磁気モーメントの歳差運動が収束する前に、スピン緩和を促進する方向の弱い電流を流すようにしても良い。
【0128】
また、上記の実施例6においては、量子ビットを内包原子の核スピンによって構成しているが、量子ビットはこのような構成に限られるものではない。例えば、上述の非特許文献1に示されているように分子のスピン状態を用いても良いものであり、いずれにしても固体を利用した量子演算装置であれば適用可能である。
【0129】
また、上記の実施例7においては、スピン流の有無をマイクロストリップ線を流れる電流の反射により検出しているが、磁性体にスピン流が注入された場合、上述の逆スピンホール効果によって磁性体の両端に電位差が発生するので、この電位差を検出することによって、スピン流の有無を検出するようにしても良いものである。
【産業上の利用可能性】
【0130】
本発明の活用例としては、MRAM、量子コンピュータ、或いは、スピン流を情報伝達媒体としたスピン流検出手段が典型的なものであるが、それ以外のスピン緩和現象を動作原理としている各種のスピントロニクスデバイスに適用されるものであり、また、各種のスピン流検出手段としても適用されるものである。
図面
【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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