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明細書 :適応フィルタ

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5570250号 (P5570250)
公開番号 特開2011-182349 (P2011-182349A)
登録日 平成26年7月4日(2014.7.4)
発行日 平成26年8月13日(2014.8.13)
公開日 平成23年9月15日(2011.9.15)
発明の名称または考案の名称 適応フィルタ
国際特許分類 H03H  21/00        (2006.01)
FI H03H 21/00
請求項の数または発明の数 8
全頁数 12
出願番号 特願2010-047322 (P2010-047322)
出願日 平成22年3月4日(2010.3.4)
新規性喪失の例外の表示 特許法第30条第1項適用 計測自動制御学会東北支部 45周年記念学術講演会 講演論文集 2009年9月7日発行
審査請求日 平成25年3月1日(2013.3.1)
特許権者または実用新案権者 【識別番号】306017014
【氏名又は名称】地方独立行政法人 岩手県工業技術センター
【識別番号】504165591
【氏名又は名称】国立大学法人岩手大学
発明者または考案者 【氏名】高橋 強
【氏名】恒川 佳隆
個別代理人の代理人 【識別番号】100117341、【弁理士】、【氏名又は名称】山崎 拓哉
審査官 【審査官】畑中 博幸
参考文献・文献 特開平04-227129(JP,A)
米国特許出願公開第2005/0201457(US,A1)
調査した分野 H03H 21/00
特許請求の範囲 【請求項1】
2の補数形式にて表現された入力信号s(k)を受けてアドレスベクトルを出力するアドレスベクトル生成部を有する入力レジスタと、
複数の部分積を格納すると共に前記アドレスベクトルで指定された部分積を出力する適応関数空間回路であって、前記複数の部分積のうちの直前のアドレスベクトルで指定された部分積と誤差信号に基づいて前記直前のアドレスベクトルで指定された部分積を更新する機能を有する適応関数空間回路と、
前記適応関数空間回路から出力された部分積をシフト加算してフィルタ出力y(k)として出力するシフト加算器と、
前記誤差信号を所望信号d(k)と前記フィルタ出力y(k)とから生成し前記適応関数空間回路に出力する誤差信号出力回路と
を備える適応フィルタであって、
前記誤差信号出力回路は、前記所望信号d(k)と前記フィルタ出力y(k)の差分である正誤差信号e(k)と当該正誤差信号e(k)の反転信号である負誤差信号-e(k)の二種類の前記誤差信号を生成して、前記適応関数空間回路に出力するものであり、
前記適応関数空間回路は、前記部分積のうちの直前のアドレスベクトルで指定された部分積である第1更新対象要素と前記正誤差信号e(k)に基づいて前記第1更新対象要素を更新すると共に、前記直前のアドレスベクトルとビット反転の関係にあるアドレスベクトルにて指定されうる第2更新対象要素と前記負誤差信号-e(k)に基づいて前記第2更新対象要素を更新する
適応フィルタ。
【請求項2】
請求項1記載の適応フィルタであって、
前記適応関数空間回路は、
前記アドレスベクトルを受けてアドレス信号を生成するアドレスデコーダと、
前記部分積の一部を夫々格納するための複数のラッチ素子と、
アドレス信号に従って、前記ラッチ素子に格納されているデータを選択的に出力する出力計算用出力側セレクタと、
前記第1更新対象要素に対する読み出し及び書き込みを可能とする第1更新動作用出力側セレクタ及び第1更新動作用入力側セレクタと
前記第2更新対象要素に対する読み出し及び書き込みを可能とする第2更新動作用出力側セレクタ及び第2更新動作用入力側セレクタと
を備えており、2以上の前記ラッチ素子に対して同時に読み出し/書き込み可能となるように構成されている
適応フィルタ。
【請求項3】
請求項2記載の適応フィルタであって、
前記入力レジスタは、前記入力信号s(k)を受けて、更新用アドレスベクトルを生成する更新用アドレスベクトル生成部を更に有しており、
前記適応関数空間回路は:
前記更新用アドレスベクトルを受けて更新アドレス信号を生成して、前記第1更新動作用出力側セレクタと前記第1更新動作用入力側セレクタとに出力する更新用アドレスデコーダと;
前記更新アドレス信号を反転して更新用出力側反転アドレス信号を生成して、前記第2更新動作用出力側セレクタに出力する出力側反転アドレス信号生成部と;
前記更新アドレス信号を反転して更新用入力側反転アドレス信号を生成して、前記第2更新動作用入力側セレクタに出力する入力側反転アドレス信号生成部と;
前記第1更新動作用出力側セレクタから読みだされた前記第1更新対象要素と前記正誤差信号e(k)とから更新値を算出して前記第1更新動作用入力側セレクタを介して前記第1更新対象要素の更新を行う第1更新回路と;
前記第2更新動作用出力側セレクタから読みだされた前記第2更新対象要素と前記負誤差信号-e(k)とから更新値を算出して前記第2更新動作用入力側セレクタを介して前記第2更新対象要素の更新を行う第2更新回路と;
を更に備えている、
適応フィルタ。
【請求項4】
請求項3記載の適応フィルタであって、
前記適応関数空間回路は、
前記第1更新動作用出力側セレクタから読みだされた前記第1更新対象要素をラッチし、ラッチ後の第1更新対象要素を前記第1更新回路に出力する第1要素ラッチと、
前記第2更新動作用出力側セレクタから読みだされた前記第2更新対象要素をラッチし、ラッチ後の第2更新対象要素を前記第2更新回路に出力する第2要素ラッチと、
前記更新用アドレスデコーダから前記更新アドレス信号を受けてラッチし、ラッチ後の更新アドレス信号を前記第1更新動作用入力側セレクタ及び前記入力側反転アドレス信号生成部に出力するアドレスラッチと
を更に備えており、
前記第1要素ラッチ、前記第2要素ラッチ及び前記アドレスラッチにより、前記フィルタ出力y(k)を算出するための出力計算処理と前記正誤差信号e(k)及び前記負誤差信号-e(k)に基づいた更新処理とを互いに分離して行えるようにした適応フィルタ。
【請求項5】
請求項3又は請求項4記載の適応フィルタであって、
前記アドレスベクトル生成部は、前記入力信号s(k)の最上位ビットのみを反転して得られる一部反転信号を最下位ビットから処理することにより前記アドレスベクトルを生成するものであり、
前記更新用アドレスベクトル生成部は、前記入力信号s(k)の最上位ビットのみを反転して得られる一部反転信号を当該最上位ビットから処理することにより前記更新用アドレスベクトルを生成するものである
適応フィルタ。
【請求項6】
請求項2乃至請求項5のいずれかに記載の適応フィルタであって、
前記適応関数空間回路は、複数の適応関数空間モジュールとバイナリツリー加算器とから構成されるものであり、
前記適応関数空間モジュールの夫々は、前記複数のラッチ素子と、前記出力計算用出力側セレクタと、前記第1更新動作用出力側セレクタ及び前記第1更新動作用入力側セレクタと、前記第2更新動作用出力側セレクタ及び前記第2更新動作用入力側セレクタとを備えており、
前記バイナリツリー加算器は、前記複数の適応関数空間モジュールの前記出力計算用出力側セレクタからの出力を受けて前記部分積を出力するものである
適応フィルタ。
【請求項7】
請求項1記載の適応フィルタであって、
前記入力レジスタは、前記入力信号s(k)を受けて、該入力信号s(k)の最上位ビットのみを反転して得られる信号から前記アドレスベクトルを生成する
適応フィルタ。
【請求項8】
2の補数形式にて表現された入力信号s(k)に対して、所望信号d(k)に基づいて適応的に変化させたフィルタ係数を乗算して得られるようなフィルタ出力y(k)を出力する適応フィルタであって複数の部分積を格納した適応関数空間を利用して分散演算することにより乗算することなく加算のみで前記フィルタ出力y(k)を出力する適応フィルタにおいて、
前記適応関数空間に格納されている前記複数の部分積のうち、直前の前記入力信号s(k)から生成されたアドレスベクトルで指定された部分積と当該アドレスベクトルとビット反転の関係にあるアドレスベクトルにて指定されうる部分積との2組の部分積と、所望信号d(k)とフィルタ出力y(k)との差分から得られる相補信号に基づいて前記2組の部分積を更新することにより、収束速度の向上が図られた適応フィルタ。
発明の詳細な説明 【技術分野】
【0001】
本発明は、分散演算処理に基づくことにより乗算器を用いずに構成された適応フィルタに関する。
【背景技術】
【0002】
この種の適応フィルタは、例えば、非特許文献1及び非特許文献2に開示されている。
【0003】
非特許文献1は、入力信号の表現形式を2の補数形式とすることで推定精度及び収束速度の大幅に改善された適応フィルタについて開示している。また、非特許文献1には、分散演算処理に用いられる複数の部分積から構成される適応関数空間を複数に分割することにより(マルチメモリブロック構造)、収束速度の更なる向上を図ると共に低消費電力化及び低ハードウェア量化を達成してなる適応フィルタについても開示している。
【0004】
非特許文献2は、2の補数形式表現の入力信号を処理する適応フィルタの適応関数空間に準奇対称性が成立することを見出し、その準奇対称性を利用して、前述の非特許文献1に開示された適応フィルタを改善してなるものである。ここで、準奇対称性とは、ビット反転の関係にあるアドレスで指定される部分積が互いに異符号であり且つ近似的に等しい絶対値を有することをいう。準奇対称性を利用すると、適応関数空間の領域を約半分にする一方で収束速度の向上を図ることができる。
【先行技術文献】
【0005】

【非特許文献1】恒川佳隆、高橋強、豊田真嗣、三浦守、「分散演算によるマルチプライヤレスLMS適応フィルタの高性能VLSIアーキテクチャ」、電子情報通信学会論文誌A、Vol.J82-A,No.10,pp.1518~1528,1999年10月
【非特許文献2】高橋強、恒川佳隆、豊田真嗣、三浦守、「ハーフメモリアルゴリズムに基づく分散演算形LMS適応フィルタの高性能アーキテクチャ」、電子情報通信学会論文誌A、Vol.J84-A,No.6,pp.777~787,2001年6月
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上述した準奇対称性を前述の非特許文献2とは若干異なるアプローチで利用することにより、非特許文献2の適応フィルタと比較して更に収束速度の向上を図ることのできる適応フィルタを提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明によれば、第1の適応フィルタとして、
2の補数形式にて表現された入力信号s(k)を受けてアドレスベクトルを出力するアドレスベクトル生成部を有する入力レジスタと、
複数の部分積を格納すると共に前記アドレスベクトルで指定された部分積を出力する適応関数空間回路であって、誤差信号に基づいて対応する部分積を更新する機能を有する適応関数空間回路と、
前記適応関数空間回路から出力された部分積をシフト加算してフィルタ出力y(k)として出力するシフト加算器と、
前記誤差信号を所望信号d(k)と前記フィルタ出力y(k)とから生成し前記適応関数空間回路に出力する誤差信号出力回路と
を備える適応フィルタであって、
前記誤差信号出力回路は、前記所望信号d(k)と前記フィルタ出力y(k)の差分である正誤差信号e(k)と当該正誤差信号e(k)の反転信号である負誤差信号-e(k)の二種類の前記誤差信号を生成して、前記適応関数空間回路に出力するものであり、
前記適応関数空間回路は、前記正誤差信号e(k)を受けて、前記部分積のうちの第1更新対象要素を更新すると共に、前記負誤差信号-e(k)を受けて、前記部分積のうち前記第1更新対象要素に対応するアドレスベクトルとビット反転の関係にあるアドレスベクトルにて指定されうる第2更新対象要素を更新する
適応フィルタが得られる。
【0008】
本発明によれば、第2の適応フィルタとして、第1の適応フィルタであって、
前記適応関数空間回路は、
前記アドレスベクトルを受けてアドレス信号を生成するアドレスデコーダと、
前記部分積の一部を夫々格納するための複数のラッチ素子と、
アドレス信号に従って、前記ラッチ素子に格納されているデータを選択的に出力する出力計算用出力側セレクタと、
前記第1更新対象要素に対する読み出し及び書き込みを可能とする第1更新動作用出力側セレクタ及び第1更新動作用入力側セレクタと
前記第2更新対象要素に対する読み出し及び書き込みを可能とする第2更新動作用出力側セレクタ及び第2更新動作用入力側セレクタと
を備えており、2以上の前記ラッチ素子に対して同時に読み出し/書き込み可能となるように構成されている
適応フィルタが得られる。
【0009】
本発明によれば、第3の適応フィルタとして、第2の適応フィルタであって、
前記入力レジスタは、前記入力信号s(k)を受けて、更新用アドレスベクトルを生成する更新用アドレスベクトル生成部を更に有しており、
前記適応関数空間回路は:
前記更新用アドレスベクトルを受けて更新アドレス信号を生成して、前記第1更新動作用出力側セレクタと前記第1更新動作用入力側セレクタとに出力する更新用アドレスデコーダと;
前記更新アドレス信号を反転して更新用出力側反転アドレス信号を生成して、前記第2更新動作用出力側セレクタに出力する出力側反転アドレス信号生成部と;
前記更新アドレス信号を反転して更新用入力側反転アドレス信号を生成して、前記第2更新動作用入力側セレクタに出力する入力側反転アドレス信号生成部と;
前記第1更新動作用出力側セレクタから読みだされた前記第1更新対象要素と前記正誤差信号e(k)とから更新値を算出して前記第1更新動作用入力側セレクタを介して前記第1更新対象要素の更新を行う第1更新回路と;
前記第2更新動作用出力側セレクタから読みだされた前記第2更新対象要素と前記負誤差信号-e(k)とから更新値を算出して前記第2更新動作用入力側セレクタを介して前記第2更新対象要素の更新を行う第2更新回路と;
を更に備えている、
適応フィルタが得られる。
【0010】
本発明によれば、第4の適応フィルタとして、第3の適応フィルタであって、
前記適応関数空間回路は、
前記第1更新動作用出力側セレクタから読みだされた前記第1更新対象要素をラッチし、ラッチ後の第1更新対象要素を前記第1更新回路に出力する第1要素ラッチと、
前記第2更新動作用出力側セレクタから読みだされた前記第2更新対象要素をラッチし、ラッチ後の第2更新対象要素を前記第2更新回路に出力する第2要素ラッチと、
前記更新用アドレスデコーダから前記更新アドレス信号を受けてラッチし、ラッチ後の更新アドレス信号を前記第1更新動作用入力側セレクタ及び前記入力側反転アドレス信号生成部に出力するアドレスラッチと
を更に備えており、
前記第1要素ラッチ、前記第2要素ラッチ及び前記アドレスラッチにより、前記フィルタ出力y(k)を算出するための出力計算処理と前記正誤差信号e(k)及び前記負誤差信号-e(k)に基づいた更新処理とを互いに分離して行えるようにした適応フィルタが得られる。
【0011】
本発明によれば、第5の適応フィルタとして、第3又は第4の適応フィルタであって、
前記アドレスベクトル生成部は、前記入力信号s(k)の最上位ビットのみを反転して得られる一部反転信号を最下位ビットから処理することにより前記アドレスベクトルを生成するものであり、
前記更新用アドレスベクトル生成部は、前記入力信号s(k)の最上位ビットのみを反転して得られる一部反転信号を当該最上位ビットから処理することにより前記更新用アドレスベクトルを生成するものである
適応フィルタが得られる。
【0012】
本発明によれば、第6の適応フィルタとして、第2乃至第5のいずれかの適応フィルタであって、
前記適応関数空間回路は、複数の適応関数空間モジュールとバイナリツリー加算器とから構成されるものであり、
前記適応関数空間モジュールの夫々は、前記複数のラッチ素子と、前記出力計算用出力側セレクタと、前記第1更新動作用出力側セレクタ及び前記第1更新動作用入力側セレクタと、前記第2更新動作用出力側セレクタ及び前記第2更新動作用入力側セレクタとを備えており、
前記バイナリツリー加算器は、前記複数の適応関数空間モジュールの前記出力計算用出力側セレクタからの出力を受けて前記部分積を出力するものである
適応フィルタが得られる。
【0013】
本発明によれば、第7の適応フィルタとして、第1の適応フィルタであって、
前記入力レジスタは、前記入力信号s(k)を受けて、該入力信号s(k)の最上位ビットのみを反転して得られる信号から前記アドレスベクトルを生成する
適応フィルタが得られる。
【0014】
本発明によれば、第8の適応フィルタとして、
2の補数形式にて表現された入力信号s(k)に対して、所望信号d(k)に基づいて適応的に変化させたフィルタ係数を乗算して得られるようなフィルタ出力y(k)を出力する適応フィルタであって部分積を格納した適応関数空間を利用して分散演算することにより乗算することなく加算のみで前記フィルタ出力y(k)を出力する適応フィルタにおいて、
所望信号d(k)とフィルタ出力y(k)との差分から得られる相補信号に基づいて適応関数空間に格納されている2組の要素であって対応するアドレスがビット反転の関係にある2組の要素を更新することにより、収束速度の向上が図られた適応フィルタが得られる。
【発明の効果】
【0015】
本発明によれば、従来の更新処理に用いられていた(正)誤差信号e(k)に加えてその反転信号である負誤差信号-e(k)を生成し、それらを用いて準奇対称の関係にある2組の要素(部分積)を更新することとしたため、収束速度の向上を図ることができる。
【図面の簡単な説明】
【0016】
【図1】本発明の実施の形態による適応フィルタの構成を示す図である。
【図2】図1の適応フィルタの具体的構成を示す図である。図示された適応フィルタにおいては、適応関数空間が複数に分割されている(マルチメモリブロック構造)。
【図3】図2の適応フィルタにおける入力レジスタの構成を示す図である。
【図4】図2の適応フィルタにおける適応関数空間モジュールの構成を示す図である。
【図5】図2の適応フィルタの動作タイミングチャートである。
【発明を実施するための形態】
【0017】
本発明の実施の形態による適応フィルタは、図1に示されるように、入力レジスタ100と、適応関数空間回路200と、シフト加算器500と、誤差信号出力回路600とを備えている。

【0018】
入力レジスタ100は、2の補数形式にて表現された入力信号s(k)を受けて、アドレスベクトルを出力するものである。

【0019】
適応関数空間回路200は、複数の部分積を要素として有する集合である適応関数空間を有している。ここで、N次のアドレスベクトルに対する部分積の総数は2個である。即ち、適応関数空間回路200には、基本的には、N次のアドレスベクトルに対して2個の部分積を有している(後述するように、要素(この場合、部分積)の総数は、適応関数空間を分割することにより、削減することができる:マルチメモリブロック構造)。この適応関数空間回路200は、概略、アドレスベクトルで指定された部分積をシフト加算器500に出力する。この出力された部分積は、シフト加算器500で順次シフト加算され、フィルタ出力y(k)として出力される。

【0020】
誤差信号出力回路600は、所望信号d(k)とフィルタ出力y(k)とから誤差信号を生成して適応関数空間回路200に出力するものである。

【0021】
特に、本実施の形態による誤差信号出力回路600は、所望信号d(k)とフィルタ出力y(k)の差分である正誤差信号e(k)と、その反転信号である負誤差信号-e(k)との二種類の記誤差信号を生成して、適応関数空間回路200に出力する。

【0022】
これに関連して、上述した適応関数空間回路200は、正誤差信号e(k)と負誤差信号-e(k)誤差信号に基づいて、対応する部分積を更新する機能が設けられている。詳しくは、適応関数空間回路200は、正誤差信号e(k)に従って部分積のうちの第1更新対象要素を更新すると共に、負誤差信号-e(k)に従って部分積のうちの第2更新対象要素を更新する。ここで、第1更新対象要素は、例えば、出力計算に用いられた部分積である。また、第2更新対象要素は、第1更新対象要素と準奇対称性の関係にある部分積である。即ち、第2更新対象要素は、第1更新対象要素に対応するアドレスベクトルとビット反転の関係にあるアドレスベクトルにて指定されうる部分積である。

【0023】
このように、本実施の形態においては、通常の更新処理に使用される誤差信号の相補信号である負誤差信号-e(k)を生成し、それを用いて、通常更新される部分積と準奇対称の関係にある部分積をも更新してしまうことから、収束速度の更なる向上を図ることができる。

【0024】
以下、上述した適応フィルタについて、図2乃至図5を参照して更に具体的に説明する。図2に示される適応フィルタにおいては、上述した準奇対称性を利用した2組の部分積の更新に加えて、マルチブロック構造化や、出力計算と更新処理の並列化、入力信号に対する前処理など、複数の更なる工夫が盛り込まれている。以下、これらについても併せて説明する。

【0025】
図2及び図3を参照すると、本実施の形態による入力レジスタ100は、入力信号s(k)を受けて出力計算用のアドレスベクトルを生成するアドレスベクトル生成部110と、入力信号s(k)を受けて更新用アドレスベクトルを生成する更新用アドレスベクトル生成部120とを有している。

【0026】
アドレスベクトル生成部110及び更新用アドレスベクトル生成部120は、いずれも複数のタップを有するシフトレジスタで構成されている。各タップの出力は、後述する適応関数空間回路200内の対応する適応関数空間モジュール(AFSM~AFSMM-1)300に出力される。ここで、入力信号s(k)が2の補数形式で表現されていることから、MSBに関する重みづけのみ他のビットの重みづけと符号が異なっている。そのため、通常は、MSBのアドレスベクトルに対応する要素を反転するといった例外処理をした後に、他のビットに関連する部分積とシフト加算している。ここで、準奇対称性を考慮すると、MSBのベクトルにより読みだした要素に対して負数をとったものは、MSBを反転して得られるベクトルにより読みだした要素と少なくとも近似している関係にある。本実施の形態においては、この関係を利用して、MSBのみインバータを介してシフトレジスタに入力することとし、部分積をシフト加算する際における例外処理を削減することとした。通常、例外処理を含めてサンプリングレートが決定されていることを考慮すれば明らかなように、本実施の形態によれば、サンプリングレートの向上を図ることができる。また、出力滞在時間を短縮することができる。

【0027】
更に、本実施の形態によるアドレスベクトル生成部110は、桁落ちを防ぐために通常通りLSBから処理するように構成されている一方、更新用アドレスベクトル生成部120は、MSBから処理するように構成されている。換言すると、本実施の形態においては、出力計算については重みの小さいアドレスベクトルから処理を始めるのに対して、更新処理については重みの大きいアドレスベクトルから処理を始めることとしている。これは、繰り返し試作確認等したところ、更新用アドレスベクトル生成部120の場合には、MSBから処理しないと収束速度が著しく劣ることになってしまうことが明らかになったためである。換言すると、本実施の形態による更新用アドレスベクトル生成部120によれば、例えば、出力計算用のアドレスベクトルをそのまま更新処理に利用した場合と比較して、収束速度の更なる向上を図ることができる。

【0028】
図2を参照すると、本実施の形態による適応関数空間回路200は、上述したように、適応関数空間を複数に分割してマルチメモリブロック構造化されたものであり(分割数はM)、M個の適応関数空間モジュール300と、その出力を加算して、部分積として出力するバイナリツリー加算器400とを備えている。ここで、バイナリツリー加算器400は、その名の通り、バイナリツリー状に加算器を多段接続してなるものである。

【0029】
本実施の形態のように、適応関数空間を複数に分割すると、例えば、2(Nは入力ベクトルの次数)個必要であった要素の数をM×2個(Rはアドレス線の数:後述するアドレスデコーダの入力数)に減らすことができ、それによって、各要素の更新確率を向上させて収束速度の更なる向上を図ることができる。

【0030】
詳しくは、各適応関数空間モジュール300は、図4に示されるように、アドレスデコーダ301と、更新用アドレスデコーダ303と、複数のラッチ素子305と、出力計算用出力側セレクタ307と、第1更新動作用出力側セレクタ309と、第2更新動作用出力側セレクタ311と、第1更新動作用入力側セレクタ313と、第2更新動作用入力側セレクタ315と、出力側反転アドレス信号生成部317と、アドレスラッチ319と、入力側反転アドレス信号生成部321と、第1要素ラッチ323と、第1更新回路325と、第2要素ラッチ327と、第2更新回路329とを備えている。

【0031】
アドレスデコーダ301は、アドレスベクトル生成部110からアドレスベクトルを受けて、アドレス信号を生成するものであり、一方、更新用アドレスデコーダ303は、更新用アドレスベクトル生成部120から更新用アドレスベクトルを受けて更新アドレス信号を生成するものである。アドレスデコーダ301から出力されたアドレス信号は、出力計算用出力側セレクタ307に入力され、対応するラッチ素子305に格納されている情報が読みだされ、バイナリツリー加算器400に出力される(図2参照)。一方、更新アドレス信号は、第1更新動作用出力側セレクタ309に入力されると共に出力側反転アドレス信号生成部317により反転されて第2更新動作用出力側セレクタ311に入力される。このようにして、更新処理用の要素として、準奇対称の関係にある(対応するアドレスがビット反転の関係にある)要素が読みだされる。具体的には、更新アドレス信号が第1更新動作用出力側セレクタ309に入力されることにより、第1更新対象要素が読みだされる一方、第2更新動作用出力側セレクタ311に更新アドレス信号の反転信号が入力されることにより、第1更新対象要素と準奇対称の関係にある第2更新対象要素が読みだされる。これらは、夫々、第1要素ラッチ323及び第2要素ラッチ237に保持される。

【0032】
ここで、更新用アドレスデコーダ303から出力された更新アドレス信号は、アドレスラッチ319にも保持されている。アドレスラッチ319に保持された更新アドレス信号は、第1更新動作用入力側セレクタ313に入力される一方、入力側反転アドレス信号生成部321により反転された後、第2更新動作用入力側セレクタ315に入力される。

【0033】
第1更新回路325は、第1要素ラッチ323に保持されている第1更新対象要素と正誤差信号e(k)とを用いて所定の更新式に従った更新値を算出する。この更新値は、第1更新動作用入力側セレクタ313により選択されたアドレスのラッチ素子305に対して書き込まれ、このようにして第1更新対象要素の更新が行われる。

【0034】
同様に、第2更新回路329は、第2要素ラッチ327に保持されている第2更新対象要素と負誤差信号-e(k)とを用いて所定の更新式に従った更新値を算出する。この更新値は、第2更新動作用入力側セレクタ315により選択されたアドレスのラッチ素子305に対して書き込まれ、このようにして第2更新対象要素の更新が行われる。

【0035】
ここで、本実施の形態においては、アドレスラッチ319、第1要素ラッチ323及び第2要素ラッチ327の3つのラッチを設けていることから、出力計算は現在指定されたアドレスに従って処理されているが、更新処理は直前に指定されたアドレスに従って且つ直前の出力結果から得られた誤差信号に基づいて行われている。即ち、本実施の形態によれば、出力計算と更新処理とを分離することができ、図5に示されるように、両者を並列して処理することができる。これにより、出力計算と更新処理とをシリアルに処理していた場合と比較して、サンプリングレートの劇的な向上を図ることができる。

【0036】
以上、本発明について具体的な構成を掲げて説明してきたが本発明はこれに限定されるものではない。例えば、上述した実施の形態においては、複数の要素に対して同時に書き込み・読み出しを可能とするため、複数のラッチ305と各種セレクタ(307,309,311,313,315)とで実質的な適応関数空間を構成していたが、例えば、従来の適応フィルタと同様の読み出し・書き込み能力で十分であれば、RAMなどで適応関数空間を構成することとしてもよい。
【符号の説明】
【0037】
100 入力レジスタ
110 アドレスベクトル生成部
120 更新用アドレスベクトル生成部
200 適応関数空間回路
300 適応関数空間モジュール
301 アドレスデコーダ
303 更新用アドレスデコーダ
305 ラッチ素子
307 出力計算用出力側セレクタ
309 第1更新動作用出力側セレクタ
311 第2更新動作用出力側セレクタ
313 第1更新動作用入力側セレクタ
315 第2更新動作用入力側セレクタ
317 出力側反転アドレス信号生成部
319 アドレスラッチ
321 入力側反転アドレス信号生成部
323 第1要素ラッチ
325 第1更新回路
327 第2要素ラッチ
329 第2更新回路
400 バイナリツリー加算器
500 シフト加算器
600 誤差信号出力回路
図面
【図1】
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【図2】
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【図3】
2
【図4】
3
【図5】
4