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明細書 :半導体装置の短絡保護装置

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5721137号 (P5721137)
公開番号 特開2012-244365 (P2012-244365A)
登録日 平成27年4月3日(2015.4.3)
発行日 平成27年5月20日(2015.5.20)
公開日 平成24年12月10日(2012.12.10)
発明の名称または考案の名称 半導体装置の短絡保護装置
国際特許分類 H03K  17/08        (2006.01)
H03K  17/687       (2006.01)
H02M   1/00        (2007.01)
H02M   7/48        (2007.01)
FI H03K 17/08 Z
H03K 17/687 Z
H02M 1/00 H
H02M 7/48 M
請求項の数または発明の数 3
全頁数 18
出願番号 特願2011-111884 (P2011-111884)
出願日 平成23年5月18日(2011.5.18)
審査請求日 平成26年4月16日(2014.4.16)
特許権者または実用新案権者 【識別番号】504174135
【氏名又は名称】国立大学法人九州工業大学
発明者または考案者 【氏名】大村 一郎
【氏名】湯淺 一史
【氏名】谷村 拓哉
【氏名】附田 正則
個別代理人の代理人 【識別番号】100099508、【弁理士】、【氏名又は名称】加藤 久
【識別番号】100093285、【弁理士】、【氏名又は名称】久保山 隆
審査官 【審査官】栗栖 正和
参考文献・文献 特開2003-188382(JP,A)
特開2004-064930(JP,A)
特開2001-014042(JP,A)
特開2009-225506(JP,A)
調査した分野 H03K 17/00-17/70
H02M 1/00
H02M 7/48
特許請求の範囲 【請求項1】
半導体素子の入力部の電荷に対応する電圧を検出する電荷検出手段と、前記半導体素子の定格動作時の入力部の電荷から負荷短絡が発生したかどうかを判断するための基準電圧を発生する基準電圧発生手段と、前記電荷検出手段で検出された電圧が前記半導体素子の定格動作時のゲート電荷に対応する電圧か、あるいは負荷短絡時のゲート電荷に対応する電圧かを判断する判断手段と、前記判断手段が負荷短絡を検出したときに前記半導体素子を動作停止する信号を出力する半導体素子駆動手段とを持つ半導体装置の短絡保護装置において、
前記基準電圧発生手段に、前記半導体素子の定格動作時における入力部の電荷から負荷短絡が発生したかどうかを判断するための基準電圧を記憶する記憶手段を設けたことを特徴とする半導体装置の短絡保護装置。
【請求項2】
前記電荷検出手段のアナログ出力をデジタル信号に変換するアナログ・デジタル変換手段を設け、前記基準電圧発生手段及び前記判断手段をデジタル化し、前記判断手段からのデジタル出力信号をアナログ信号に変換して前記半導体素子駆動手段に出力するデジタル・アナログ変換手段を有する請求項1記載の半導体装置の短絡保護装置。
【請求項3】
前記半導体素子駆動手段へのアナログ制御信号をデジタル信号に変換する第2アナログ・デジタル変換手段と、負荷短絡時における前記判断手段からのデジタル出力信号をトリガーとしてゲート駆動手段に出力する波形をデジタル的な減衰波形に変換する減衰波形形成手段と、前記第2アナログ・デジタル変換手段の出力と前記減衰波形形成手段の出力を、定格動作時と負荷短絡時とで選択して前記デジタル・アナログ変換手段に出力するマルチプレクサとをさらに有する請求項2記載の半導体装置の短絡保護装置。
発明の詳細な説明 【技術分野】
【0001】
本発明は、電力用半導体装置の短絡保護装置に関するものであって、特に、負荷短絡により生じる大電流から半導体素子を自動的かつ高速に保護し、故障しにくい電力用半導体装置を提供するための保護装置に関する。
【背景技術】
【0002】
電力用半導体素子、例えばIGBT(Insulated Gate Bipolar Transistor)は、主にインバータなど電力制御装置に広く使用されている。
IGBTに接続された負荷が短絡すると、IGBTチップ1cm2あたり1000A以上もの大きな電流が流れ、チップの温度が1μ秒で300Kほど、急激に上昇し、IGBTは破壊する。このような破壊を防ぐために高速な保護が必要となる。
【0003】
図18に従来の負荷短絡保護装置の例を示す。
従来の負荷短絡保護装置に使用されるIGBTでは、チップ上でIGBTの主エミッタからエミッタを分離した面積の小さいセンスエミッタが設けられている(例えば、特許文献1参照)。センスエミッタにはセンス抵抗RSを介して主エミッタと接続されており、センス抵抗RSでの電圧降下が制御回路に出力されている。
【0004】
従来の負荷短絡保護方法は、IGBTのエミッタ電流IEが流れる経路から1000分の1程度、センスエミッタに電流を取り出して、センス抵抗RSで電圧降下を検知する。IGBTが定格動作時には大電流は流れないので、センス抵抗RSでの電圧降下は小さくなり負荷短絡と判断しない。一方、負荷短絡時には、大きな電流がIGBTに流れ、その結果センスエミッタにも比例して大きな電流が流れ、センス抵抗RSでの電圧降下が増加する。そこで、制御回路により電圧降下の増加を検知し、負荷短絡と判断すると、IGBTのゲート電圧を減少させてIGBTに流れるエミッタ電流IEを減少させる。
【0005】
上述した従来の負荷短絡保護方法では、以下のような問題がある。
(1)エミッタ電流IEは、負荷短絡時に1cm2あたり1000A以上の大電流が流れるので、分流したセンスエミッタに流れる電流にノイズがのりやすく、ノイズによる誤動作を防ぐために制御回路が負荷短絡の判断を行うのに時間がかかる。すなわち、ノイズを除去するためにフィルタを通す必要があるが、フィルタによるノイズ除去に時間がかかる(時間遅れが生じる)ため、短絡保護の高速化が難しい。
(2)IGBTはチップの小型化、薄型化、大容量化が進められており、今後チップの熱容量が下がる一方でチップに流れる電流密度が増加する。それにつれて、負荷短絡時のチップの温度上昇の速度が速くなり、さらに高速な短絡保護が必要となるが、従来の保護方法では高速化が困難である。
【0006】
図19に、前述したIGBTが定格動作時、及び負荷短絡時におけるゲート電荷QGの変化を示す。図示する結果は、耐圧が600VのIGBTを用いて、コレクタ・エミッタ間電圧VCEが100Vの条件下で行われたものである。
【0007】
図示するように、パワー半導体(電力用半導体装置)、例えばIGBTに接続されている負荷が短絡を生じた際に、ゲート電荷QGが定格動作時より減少する。これはMOSゲート素子のミラー効果、及びネガティブゲートキャパシタンスによるものであり、負荷短絡時にゲート電荷QGが減少する特性はどのMOSゲート素子においても共通である。
【0008】
図20に負荷短絡保護装置の概略及びその動作条件の図を、図21に図20の負荷短絡保護装置の詳細を示す。
【0009】
図20(a)に示すように、この負荷短絡保護装置は、ゲート駆動手段51、電荷検出手段52、基準電圧発生手段53、判断手段54などの機能により構成される。
【0010】
図21に示すように、ゲート駆動手段51は、ゲート制御信号(PWM)形成手段55が発生したパルス信号の電圧や電流を増幅してIGBTのMOSゲートに伝達する手段であり、電圧増幅のためのアンプAMPと電流増幅のためのトランジスタTr1,Tr2からなるゲートドライブ回路で構成される手段である。
【0011】
電荷検出手段52は例えばトランジスタTr3~Tr6および抵抗R3~R6からなるカレントミラー回路、及びキャパシタCMと抵抗RQGを使用した積分回路により構成される手段である。カレントミラー回路は、IGBTのエミッタ電流IEが流れる経路と負荷短絡判断を行う制御回路とを分離する目的で、IGBTのゲートに流れる電流IGと、電荷検出手段に流れる電流IG*を等しく出力するために用いられる。
【0012】
電荷は電流の時間積分により求められることから、IGBTのゲート電荷QGは電荷検出手段52に流れる電流IG*を測定することで求められる。IGBTのゲート電荷QGの変化を検知するために、キャパシタCMに蓄積される電荷がゲート電荷QGと等しいことを用いて、電流IG*をゲート電荷電圧VQGに変換し、ゲート電荷QGの変化を検知する。
【0013】
基準電圧発生手段53は、IGBTの特性を考慮して、定格動作時及び負荷短絡時それぞれのゲート電荷電圧VQGの間の値で、誤作動を生じない程度で高速に負荷短絡の判断をするための基準電圧VREFを発生する手段である。
【0014】
判断手段54はゲート電荷電圧VQGと基準電圧VREFとの大小を比較して負荷短絡の判断を行う手段である。
【0015】
定格動作時には、図20(b)に示すように基準電圧VREFよりもゲート電荷電圧VQGが大きくなっており、保護信号を出力しない状態にしておく。
【0016】
負荷短絡時には、図20(c)に示すようにゲート電荷QGの減少に伴いゲート電荷電圧VQGも減少して、基準電圧VREFよりもゲート電荷電圧VQGが小さくなる。ゲート電荷電圧VQGと基準電圧VREFの大小が逆転すると、判断手段54が負荷短絡状態であると判断して保護信号を出力する。保護信号が出力されると、ゲート駆動手段51へのON信号が遮断され、IGBTへの入力がOFF信号となることでIGBTをターンオフさせ、エミッタ電流IEを遮断する。
このような保護方法は既に公知であり、例えば特許文献2に開示されている。
【先行技術文献】
【0017】

【特許文献1】特開2001-211059号公報
【特許文献2】特開2003-188382号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
上述したように、特許文献2において開示された短絡保護装置を用いると、ゲート電荷QGの変化の検知を行うので、保護速度はセンスIGBTを用いた保護よりも速くなる。その一方で基準電圧VREFなどのパラメータ(抵抗やコンデンサ等の値や、利用するトランジスタなどの大きさや特性)の変更に手間がかかる、多機能を持たせようとすると回路の規模が大きくなる、温度の変化により部品の性能が変化し、負荷短絡状態かどうかの判断条件に影響が出る、などの問題が生じる。また、利用するIGBTの設計や耐圧、電流容量などの違いにより、回路のパラメータの設計を変える必要があり、煩雑さが増し量産に向いていない。
【0019】
そこで本発明は、これらの実情を考慮してなされたもので、半導体素子、特にIGBTの特性の違いや温度変化があっても、最適なパラメータを自動的に設定することのできる半導体装置の短絡保護装置を提供することを目的とする。
【課題を解決するための手段】
【0020】
前記課題を解決するため、本発明の第1の構成は、半導体素子の入力部の電荷に対応する電圧を検出する電荷検出手段と、前記半導体素子の定格動作時における入力部の電荷から負荷短絡を判断する基準電圧を発生する基準電圧発生手段と、前記電荷検出手段で検出された電圧が前記半導体素子の定格動作時のゲート電荷に対応する電圧か、あるいは負荷短絡時のゲート電荷に対応する電圧かを判断する判断手段と、前記判断手段が負荷短絡を検出したときに前記半導体素子を動作停止する信号を出力する半導体素子駆動手段とを持つ半導体装置の短絡保護装置において、前記基準電圧発生手段に、前記半導体素子の動作中の定格動作時における入力部の電荷から負荷短絡を判断する基準電圧を記憶する基準電圧記憶手段を設けたことを特徴とする。
【0021】
また、本発明の第2の構成は、第1の構成において、前記電荷検出手段のアナログ出力をデジタル信号に変換するアナログ・デジタル変換手段を設け、前記基準電圧発生手段及び前記判断手段をデジタル化し、前記判断手段からのデジタル出力信号をアナログ信号に変換して前記半導体素子駆動手段に出力するデジタル・アナログ変換手段を有することを特徴とする。
【0022】
本発明の第3の構成は、第2の構成において、前記半導体素子駆動手段へのゲート制御信号をデジタル信号に変換する第2アナログ・デジタル変換手段と、負荷短絡時における前記判断手段からのデジタル出力信号をトリガーとして、ゲート駆動手段に出力する波形をデジタル的な減衰波形に変換する減衰波形形成手段と、前記第2アナログ・デジタル変換手段の出力と前記減衰波形形成手段の出力を、定格動作時と負荷短絡時とで選択して前記デジタル・アナログ変換手段に出力するマルチプレクサとをさらに有することを特徴とする。
【発明の効果】
【0023】
本発明によれば、基準電圧発生手段に、半導体素子の定格動作時における入力部の電荷から負荷短絡を判断する基準電圧を記憶する基準電圧記憶手段を設けたことにより、半導体素子(IGBT)の特性の違いや温度変化があっても、最適なパラメータを自動的に設定することができる。また、判断部分にデジタル処理を用いることで、高速化が可能となる。
【図面の簡単な説明】
【0024】
【図1】本発明の半導体装置の短絡保護装置の基本的構成を示すブロック図および波形図である。
【図2】図1に示すブロックにおける定格状態の動作波形図である。
【図3】図1に示すブロックにおける負荷短絡状態の動作波形図である。
【図4】短絡保護までにかかる時間のタイムチャートである。
【図5】本発明の実施の形態に係るデジタル回路を用いた短絡保護装置の概略及び動作条件の説明図である。
【図6】本発明の実施の形態におけるANDの論理素子の概要、及び信号合成の概要を示す説明図である。
【図7】本発明の実施の形態における信号合成の機能をデジタル回路に組み込んだ短絡保護装置の概要を示すブロック図である。
【図8】本発明の実施の形態に係る複数の手段を1つの半導体チップ上に載せた短絡保護装置の説明図である。
【図9】本発明の実施の形態に係る複数の手段を1つの半導体チップ上に載せた短絡保護装置の説明図である。
【図10】本発明の実施の形態に係る複数の手段を1つの半導体チップ上に載せた短絡保護装置の説明図である。
【図11】本発明の実施の形態に係る複数の手段を1つの半導体チップ上に載せた短絡保護装置の説明図である。
【図12】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図13】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図14】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図15】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図16】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図17】本発明の実施の形態に係る短絡保護装置の動作を示すフローチャートである。
【図18】従来のセンスIGBTを用いた短絡保護装置の説明図である。
【図19】従来の短絡保護装置におけるゲート電圧とゲート電荷の関係図である。
【図20】従来のアナログ回路を用いた短絡保護装置の回路図と動作条件を示す図である。
【図21】従来のアナログ回路を用いた短絡保護装置の回路図である。
【発明を実施するための形態】
【0025】
本発明は負荷短絡時にIGBTのゲート電荷QGが定格動作時よりも減少することに基づいてなされている。即ち、本発明の要点はIGBTのゲート電荷QGの変化を検知することにより、従来の保護方法よりも高速化することにある。

【0026】
図1に、デジタル回路を用いて実際に実験を行った第1の実施の形態に係る負荷短絡保護装置の概略及びその動作条件を示す。本例では、電力用半導体素子としてIGBTを用いた例を示している。

【0027】
この負荷短絡保護装置1は、ゲート駆動回路2、ゲート電荷測定回路3、A/Dコンバータ4、デジタルフィルタ5、ピーク検出器6、コンパレータ7、パルス発生器8、ゲートオフ電圧9、ゲートコントローラ10、D/Aコンバータ11から構成される。

【0028】
ゲート駆動回路2は、図21に記載された従来例と同様にゲート制御信号(PWM)形成手段が発生したパルス信号の電圧や電流を増幅してIGBTのMOSゲートに伝達する回路である。この回路は、電圧増幅のためのアンプと電流増幅のためのゲートドライブ回路で構成される回路である。

【0029】
ゲート電荷測定回路3は、図21の回路と同様に、負荷短絡時に1000A以上の値に達するエミッタ電流IEが流れる経路と負荷短絡判断を行う制御回路とを分離する目的で、ゲート電荷を検出する回路をゲート駆動回路2に組み込む機能を有する。すなわちIGBTのゲートに流れる電流IGと、電荷検出手段に流れる電流IG*を等しく出力する回路として、カレントミラー回路、及びキャパシタと抵抗を使用した積分回路により構成される。ゲート電荷を検出する回路はこの回路以外にも考えられ、この回路方式に限定するものではない。たとえば、半導体回路上に磁気的に電流をセンスする部品を集積化する回路や、ゲートを電荷で駆動し、電荷をデジタル的に制御できる回路などは、その例である。

【0030】
A/Dコンバータ4はゲート電荷電圧VQGのデジタル信号化を行う。本実施の形態では、A/Dコンバータ4を60MHzで動作させた。
理由として、前述したようにIGBTに流す電流の高密度化により、IGBTの保護に必要とされる速度が高速化されており、1μ秒以下での保護が必要とされている。この値から保護に必要な速度として1MHz以上と算出されるが、実際に保護をかけるとすると、A/D変換で必要なクロック数などを考えるとこの値の10倍の10MHz以上が必要とされる。
上記の理由から、第1の実施の形態では、十分な負荷短絡保護の速度を得るために60MHzでA/Dコンバータ4を動作させた。

【0031】
デジタル化された信号をデジタル回路(FPGA(Field-Programmable Gate Array)などを使用)に入力して負荷短絡保護のための信号処理を行う。第1の実施の形態では、デジタル回路は、32MHzで動作させた。
理由として、上記のA/Dコンバータ4のパラメータを決定する理由と同様に、十分な速度(10MHz以上)でのプログラム処理能力が必要とされるからである。

【0032】
デジタルフィルタ5は、デジタル化された入力信号のノイズを除去し、信号のバラツキを減少させてプログラムの誤動作を防ぐことにより高信頼性を実現する。本実施の形態では150kHz以上の周波数のノイズ除去を行った。

【0033】
デジタルフィルタ5の種類として、移動平均の各要素に重み付けのパラメータを追加したFIR(Finite Impulse Response)フィルタ、あるいはフィードバックを取り入れて希望するフィルタ特性を得るIIR(Infinite Impulse Response)フィルタが挙げられる。IIRフィルタは構成が複雑であるが、デジタル回路の使用するゲート数が少ない。一方で、FIRフィルタは構成が簡易であるが、デジタル回路の使用するゲート数が多い。

【0034】
第1の実施の形態では、通常、デジタル回路のゲート数は十分に多く(40万ゲート)、設計に必要な係数の数が少なく、設計に要する時間も短縮できるためフィルタの構成が簡易なFIRフィルタ(1万ゲート)を用いた。

【0035】
ピーク検出器6を用いて、デジタルフィルタ5から出力される定格動作時のゲート電荷電圧VQGの波形のハイレベルで安定した電圧VPEAKを検出する。検出した値から負荷短絡が生じたかどうかを判断するための基準電圧VREFを生成して記憶する。

【0036】
基準電圧VREFの生成の方法は、図1(b)に示すように、検出したゲート電荷電圧VQGの波形のハイレベルで安定した電圧VPEAKからある一定の値を自動的に引いて生成する。この差し引く値は、ノイズによる誤動作をせず、一方で負荷短絡時には確実に短絡判断ができる値に設定されている。

【0037】
たとえば、ミラー電荷(ゲート閾値電圧付近でゲート電荷量が大きく変化する電荷値の変化値)の電荷量の変化に相当する値以下とすると、定格動作波形からの設定が容易でありながら、確実に変化をよみとり短絡検出が可能である。とくに電荷量の変化に相当する値の3分の1から3分の2の間であれば、誤動作も少ない。その一方でフィルタの性能の向上やノイズ成分の除去で、差し引き値を小さくすることで、高速化が可能となる。
たとえば、パワーIC上のIGBTで、ゲート駆動回路2とIGBTを同じチップ上に作成する場合は、この値を小さくでき、高速な保護が可能となる。

【0038】
以上のようなVREFの設定は、負荷短絡ではない定格動作状態で設定が行うことが可能であれば、実際にインバータ装置に保護回路を取り込んでから、定格動作をさせた状態で短絡判断用のVREFを記憶することができるため、同じ保護回路でどのようなIGBTでも対応できるようになる。

【0039】
また、将来メンテナンスなどでIGBTが新しいタイプのものと交換されても、保護回路やゲート駆動回路の変更無く、特性の異なるIGBTの保護が可能になる。また、IGBTの温度が変化することでゲート電荷の特性が変化することも考えられるが、温度が変化した場合にはパラメータの再設定をすることや、温度センサーからのデータを元に、VREFを再構成するなどの方法も可能となる。

【0040】
インバータシステム出荷前の試運転で、ゲート電荷の波形を分析するプログラムを組んでおけば、たとえば、IGBTに流れる電流や印加電圧の条件、温度などとゲート電荷特性の変化を記憶し、短絡検出の精度を向上させるとともに誤動作を防ぐことができる。また定期的にVREFの再設定を行うことで、IGBTの経年変化によるゲート電荷やゲート閾値の特性変化が起こっても高精度に短絡検出ができるようになる。

【0041】
REFを、ミラー電荷の階段状の角(図19参照、この図で11V、20nCに現れるA部の角)の値に相当する電圧以下とすることが望ましい。この場合、何らかの原因でゲート電圧が所望の値まで上昇しなかった場合でも誤動作を防ぐことができる。

【0042】
またVREFをVGEの関数としてメモリに記憶しておけば、さらに確実で誤動作の少ない設定が可能である。具体的には、VGEが高いところではVREFを高く設定し、VGEが低いところではVREFを低く設定することで、誤動作が少なく、確実で高速な保護が可能である。定格動作の場合ゲート電圧やゲート電荷に比較的低い周波数のノイズが乗っても、VGEが高めに振れた場合はQGが高くなり、VGEが低めに振れた場合はVQGが低くなるからである。

【0043】
基準電圧VREFは一度生成されると、メモリ(Flashメモリ、不揮発メモリ)を用いることで、その値を記憶するようにしている。また、大容量のメモリを用いることで、定格動作時のゲート電荷QGの波形を記憶して、基準電圧VREFを波形として記憶し、生成することもできる。

【0044】
デジタル的に構成されたコンパレータ7を用いて、ゲート電荷電圧VQGと基準電圧VREFを比較する。ゲート電荷電圧VQGが基準電圧VREFを下回った際に負荷短絡状態と判断し、ゲートコントローラ10へ保護信号を出力する(図1(c)参照)。

【0045】
ゲートコントローラ10は、定格動作時には、パルス発生器8からのTTLパルスを直接出力する。この実施の形態ではパルス発生器8から出力されるTTLパルスは、実際の実用的な装置ではPWM(Pulse Width Modulation)信号に相当する。負荷短絡時には、パルス発生器8からのTTLパルスを遮断し、記憶されているゲートオフ電圧9(この場合0Vに対応するデジタル信号)を出力する。

【0046】
D/Aコンバータ11は、パルス発生器8からの信号のアナログ信号化処理を行う。第1の実施の形態では、D/Aコンバータ11は125MHzで動作させた。
この理由として、実際にIGBTは通常5~20kHzのスイッチング周波数で動作させ、IGBTのターンオン時間は通常500n秒以下となる。十分な時間分解能を得るために10倍以上の20MHz以上で変換を行う必要がある。高性能なIGBTを用いるとターンオン時間は100n秒程度になるので、100MHz以上で変換を行う必要があるためであり、第1の実施の形態では十分な時間分解能を得るために125MHzでD/Aコンバータ11を動作させた。

【0047】
IGBTが定格動作時には、パルス発生器8からの信号はゲートコントローラ10をそのまま通過し、D/Aコンバータ11でアナログ信号に変換されて、ゲート駆動回路2に入力することによりIGBTを駆動させる。

【0048】
負荷短絡時には、パルス発生器8からのON信号をゲートコントローラ10で遮断し、ゲート駆動回路2への入力がOFF信号となる。それによりIGBTがターンオフされ、IGBTに流れる主電流を遮断する。

【0049】
図2に定格状態の動作を示す。
図示するように、定格動作時には、ゲート電荷電圧VQGは減少しない。パルス発生器8から出力された信号は、ゲートコントローラ10を通過し、D/Aコンバータ11でアナログ信号に変換されて、ゲート駆動回路2に入力されることで、IGBTを駆動させる。

【0050】
図3に負荷短絡状態の動作を示す。
図示するように、負荷短絡時には、ゲート電荷電圧VQGが定格動作時に比べ減少する。その減少をデジタル回路内のコンパレータ7により検知して負荷短絡と判断し、ゲートコントローラ10に信号を出力する。ゲートコントローラ10に信号が入力されるとパルス発生器8からのON信号を遮断し、D/Aコンバータ11への入力がOFF信号となる。それにより、ゲート駆動回路2への入力がOFF信号となり、IGBTをターンオフさせて主電流を遮断する。

【0051】
図4に負荷短絡保護までにかかる時間を示す。
図示するように、負荷短絡が生じてからIGBTをターンオフさせて主電流を遮断するまでに、2μ秒かかっている。

【0052】
負荷短絡が生じてから主電流を遮断するまでの時間の約半分はプログラムの誤動作を防ぐための不感時間である。デジタルフィルタ5の性能の向上や不感時間を減少させて、かつゲート電荷電圧VQGの上昇途中でリアルタイムに負荷短絡を検知することができれば、短絡保護時間を1μ秒以下にまで早くすることが可能となる。

【0053】
図5に第2の実施の形態による、デジタル回路を用いた負荷短絡保護装置の概略及び動作条件を示す。
図5(a)に示すように、この負荷短絡保護装置20は、ゲート駆動手段21、電荷検出手段22、アナログ・デジタル変換手段23、フィルタ24、基準電圧検出手段25、記憶手段26、判断手段27、ゲート制御信号形成手段28、信号合成29などの機能により構成される。

【0054】
ゲート駆動手段21は従来例と同様に、ゲート制御信号(PWM)形成手段28が発生したパルス信号の電圧や電流を増幅してIGBTのMOSゲートに伝達する手段である。この手段は、電圧増幅のためのアンプと電流増幅のためのゲートドライブ回路で構成される手段である。

【0055】
電荷検出手段22は従来例と同様に、カレントミラー回路、及び積分回路により構成される手段である。

【0056】
アナログ・デジタル変換手段23は、ゲート電荷電圧VQGのデジタル信号化を行う手段である。
デジタル化された信号をデジタル回路(FPGAなどを使用)に入力して負荷短絡保護のための信号処理を行う。

【0057】
フィルタ24は、入力されたデジタル化された信号のノイズを除去して、信号のバラツキを減少させて、プログラムの誤動作を防ぎ高信頼性を実現する。
基準電圧検出手段25は、フィルタ24から出力される定格動作時のゲート電荷電圧VQGの波形のハイレベルで安定した電圧VPEAKを検出し、この検出した値から負荷短絡状態となったかどうかを判断するための基準電圧VREFを生成する手段である。

【0058】
記憶手段26は、基準電圧VREF記憶する手段である。
基準電圧VREFは一度生成されると、メモリ(Flashメモリ、不揮発メモリ)を用いることで、その値を記憶するようにしている。また、大容量のメモリを用いることで、定格動作時のゲート電荷QGの波形を記憶して、基準電圧VREFを波形として記憶し、生成することもできる。

【0059】
判断手段27は、図5(b)に示すように、ゲート電荷電圧VQGと基準電圧VREFを比較し、ゲート電荷電圧VQGが基準電圧VREFを下回った際に負荷短絡状態と判断する手段である。

【0060】
信号合成29では論理回路を用いて入力される信号の処理を行う。
IGBTが定格動作時には、判断手段27から出力される信号とゲート制御信号(PWM)形成手段28から出力されるPWM信号とを論理回路で合成し、ゲート駆動手段21に信号が入力されることでIGBTを駆動させる。

【0061】
一方で、負荷短絡時には、前述した判断手段27から出力されるON信号を遮断することで、ゲート駆動手段21への入力信号がOFF信号となる。それにより、IGBTをターンオフさせて主電流を遮断する。

【0062】
例えば、図6(a)に示すように、ANDの論理素子を用いて信号合成を行う。AND素子による論理演算の内容を図6(b)に示す。

【0063】
定格動作時には、図6(c)に示すように、判断手段27からHighの信号を出力させておく。信号合成後の信号は、ゲート制御信号(PWM)形成手段28から出力される信号と同じになる。その信号がゲート駆動手段21に入力することでIGBTを駆動させる。

【0064】
負荷短絡時には、図6(d)に示すように、判断手段27からLowの信号を出力させておく。信号合成後の信号は、ゲート制御信号(PWM)形成手段28から出力される信号に関わらず、Low信号が出力される。それによりゲート駆動手段21にはOFF信号が入力され、IGBTをターンオフさせ、主電流を遮断する。

【0065】
図7に、保護信号とゲート制御信号(PWM)形成手段からの出力との合成を行う信号合成の機能を、デジタル回路に組み込んだ短絡保護装置の概要を示す。
図示するように、信号合成をデジタル回路で行うことにより、外部からのノイズの影響を受けにくくすることができる。

【0066】
図8に、デジタル回路とアナログ・デジタル変換手段23、及びデジタル回路を1つの半導体チップ上にのせた短絡保護装置の概要を示す。
図示するように、1つの半導体チップにまとめると、配線長を短くすることが可能となり、ノイズの影響を減らすことができる。かつ、回路規模の縮小及びコストの削減も実現できる。

【0067】
図9に、デジタル回路とゲート駆動手段21、及び電荷検出手段22を1つの半導体チップ上にのせた短絡保護装置の概要を示す。
図示するように、1つの半導体チップにまとめると、IGBTに数百A以上流す際は、ゲート駆動手段21にディスクリートの素子を使用しなければIGBTを駆動することができない。家電製品などに使用されている数A~10A程度しか流さないIGBTはゲート容量が小さいので、ICチップによる駆動が可能となり、半導体チップ上にのせることで部品点数の減少が実現できる。

【0068】
図10に、デジタル回路とIGBT、及びゲート制御信号(PWM)形成手段28を1つの半導体チップ上にのせた短絡保護装置の概要を示す。
図示するように、1つの半導体チップにまとめると、ゲート制御(PWM)形成手段28、及びIGBTの基板をまとめることで、図9の負荷短絡保護装置と比較して、部品点数の減少が実現できる。

【0069】
図11に、ゲート制御信号(PWM)形成手段28をデジタル回路に組み込み、そのデジタル回路とIGBTを1つの半導体チップ上にのせた短絡保護装置の概要を示す。
図示するように、ゲート制御信号(PWM)形成手段28をデジタル化することにより、ゲート制御信号(PWM)の制御の簡易化を実現する。

【0070】
図12に、実用的な短絡保護装置の概要を示す。
図示するように、基本的な構造は図6と同様であるが、アナログ・デジタル変換・変調手段32、マルチプレクサ33、減衰波形形成手段31、デジタル・アナログ変換手段34などが機能として追加される。

【0071】
アナログ・デジタル変換・変調手段32は、ゲート制御信号(PWM)形成手段28から入力された信号をアナログ・デジタル変換しその信号のbit数を、減衰波形形成手段31が出力する信号のbit数に合わせる手段である。

【0072】
マルチプレクサ33は、定格動作時には、選択端子への入力を無入力としておき、アナログ・デジタル変換・変調手段32からの信号を出力する。負荷短絡時には、コンパレータ30から選択端子に信号が入力され、減衰波形形成手段31からの波形を出力させる。

【0073】
負荷短絡が発生した際にIGBTを急速にターンオフさせると、寄生インダクタによる電圧跳ね上がりが起こり破壊の原因となるため、減衰波形形成手段31によりIGBTのゲートへ減衰波形を入力し、よりゆっくりターンオフすることが望ましい。このため、事前に設定している減衰波形発生用のルックアップテーブル参照や、ダウンカウンタ、関数(たとえば指数関数)を用いた減衰波形発生手段あるいはそれらの組み合わせを用いてデジタル的に減衰波形を発生させ緩やかにターンオフさせることが望ましい。

【0074】
図示するように、破線で囲われた手段や機能は、図7から図11までの信号合成に対応させることができる。

【0075】
図13(a)は、図12のブロック図における基準電圧検出手段25の代わりに積分手段35を設けたものであり、図13(b)に示すように、フィルタ24でノイズ除去されたIGBTのゲート電荷に対応する電圧VQGを積分していく。負荷短絡時には積分した値が定格動作時と比較して減少するので、コンパレータ30で定格動作時積分電圧VNCと負荷短絡時積分電圧VSCを比較、検知する構成としている。

【0076】
図14(a)は図12のブロック図における基準電圧検出手段25の代わりに微分手段36を設けたものである。図14(b)に示すように、この微分手段36は、フィルタ24でノイズ除去されたIGBTのゲート電荷に対応する電圧VQGを微分する。負荷短絡時には微分した値が定格動作時と比較して減少するので、コンパレータ30で定格動作微分電圧と負荷短絡時微分電圧を比較、検知する構成としている。

【0077】
図15(a)は、図12のブロック図における基準電圧検出手段25の代わりに列挙手段37を設けたものであり、図15(b)に示すように、フィルタ24でノイズ除去されたIGBTのゲート電荷に対応する電圧VQGがハイレベルで安定するまでの時間が負荷短絡時には短くなるので、コンパレータ30により定格動作時の電圧VQGがハイレベルで安定するまでの時間tNCと負荷短絡時の電圧VQGがハイレベルで安定するまでの時間tSCを比較、検知する構成としている。

【0078】
図16(a)は図12のブロック図における基準電圧検出手段25の代わりに減算手段38を設けたものであり、図16(b)に示すように、フィルタ24でノイズ除去されたIGBTのゲート電荷に対応する電圧VQGは定格動作時に比べ負荷短絡時には減少するのでその値の差Vdifを測定し、この値が大きくなった際に負荷短絡と判断する構成としている。

【0079】
図17(a)は、図12に示す実施の形態における動作を示すフローチャートである。ステップS100において、電荷検出手段22を用いてIGBTのゲート電荷電圧VQGを検出する。ステップS110では、記憶手段26に基準電圧VREFを記憶済みかどうかの判断を行い、まだ記憶していない場合にはステップS120で、VQGのハイレベルで安定した値VPEAKを記憶する。ステップS130でVREFの値を生成し、ステップS100に戻る。

【0080】
ステップS110で既に基準電圧VREFを記憶済みの場合はステップS140に進む。ステップS140では、VREFの変更の必要があるかどうかを判断する。具体的には、ステップS142の半導体チップの温度Tの変化、ステップS144の閾値VTHの変化、ステップS146の電源電圧VDCの変化、ステップS148のゲート電荷電圧VQGの変化を考慮して、変更がある時は、ステップS150でプログラム内のVREFを再生成し、ステップS100に戻る。

【0081】
ステップS140でVREFの変更がない場合はステップS160に進み、VREFとVQGの大小を比較する。検出したVQGがVREFよりも大きいときはステップS170によりコンパレータ30から保護信号の出力はない。VQGがVREFよりも小さいときはステップS180に進み、コンパレータ30が保護信号を出力する。ついでステップS190により減衰波形形成手段31が減衰波形を出力し、ステップS200でIGBTをターンオフする。

【0082】
以上のように、本発明の実施の形態によれば、定格動作状態のゲート電荷に対応する電圧のハイレベルで安定した値を記憶して基準電圧に変換するので、IGBTの保護に必要な回路パラメータの変更や設定、検出が自動的に容易に行え、特性の異なるIGBTを用いても自動的に対応できる。また、IGBTの温度による特性の変化や、経年変化による特性の変化も対応でき、多機能化にも容易に実現できる。
【産業上の利用可能性】
【0083】
本発明は、IGBTの特性の違いや温度変化があっても、最適なパラメータを自動的に設定することのできる半導体装置の短絡保護装置として、インバータ等の電力制御装置の分野に好適に利用することができる。
【符号の説明】
【0084】
1 負荷短絡保護装置
2 ゲート駆動回路
3 ゲート電荷測定回路
4 A/Dコンバータ
5 デジタルフィルタ
6 ピーク検出器
7 コンパレータ
8 パルス発生器
9 ゲートオフ電圧
10 ゲートコントローラ
11 D/Aコンバータ
20 負荷短絡保護装置
21 ゲート駆動手段
22 電荷検出手段
23 アナログ・デジタル変換手段
24 フィルタ
25 基準電圧検出手段
26 記憶手段
27 判断手段
28 ゲート制御信号形成手段
29 信号合成
30 コンパレータ
31 短絡発生時のゲート電圧減衰波形形成手段
32 アナログ・デジタル変換・変調手段
33 マルチプレクサ
34 デジタル・アナログ変換手段
35 積分手段
36 微分手段
37 列挙手段
38 減算手段
G IGBTのゲート電荷
QG ゲート電荷電圧
CE コレクタ・エミッタ間電圧
GE ゲート・エミッタ間電圧
G IGBTのゲートに流れる電流
G* 電荷検出手段に流れる電流
REF 基準電圧
peak 定格動作時のゲート電荷電圧VQGのハイレベルで安定した値
P デジタル回路からの出力
High ハイレベル(“1”)信号
Low ローレベル(“0”)信号
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
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【図18】
17
【図19】
18
【図20】
19
【図21】
20