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明細書 :半導体集積回路装置及びその製造方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5366270号 (P5366270)
登録日 平成25年9月20日(2013.9.20)
発行日 平成25年12月11日(2013.12.11)
発明の名称または考案の名称 半導体集積回路装置及びその製造方法
国際特許分類 H01L  21/3205      (2006.01)
H01L  21/768       (2006.01)
H01L  23/532       (2006.01)
H01L  21/28        (2006.01)
H01L  21/288       (2006.01)
B82Y  10/00        (2011.01)
FI H01L 21/88 M
H01L 21/28 301R
H01L 21/288 E
H01L 21/28 B
B82Y 10/00
請求項の数または発明の数 4
全頁数 19
出願番号 特願2010-541378 (P2010-541378)
出願日 平成21年12月3日(2009.12.3)
国際出願番号 PCT/JP2009/070637
国際公開番号 WO2010/064732
国際公開日 平成22年6月10日(2010.6.10)
優先権出願番号 2008309890
優先日 平成20年12月4日(2008.12.4)
優先権主張国 日本国(JP)
審査請求日 平成23年5月25日(2011.5.25)
特許権者または実用新案権者 【識別番号】504203572
【氏名又は名称】国立大学法人茨城大学
発明者または考案者 【氏名】篠嶋 妥
【氏名】大貫 仁
【氏名】田代 優
【氏名】クウ キュウ ピン
個別代理人の代理人 【識別番号】100074631、【弁理士】、【氏名又は名称】高田 幸彦
審査官 【審査官】安田 雅彦
参考文献・文献 特開2001-007039(JP,A)
特開平10-032203(JP,A)
特開平06-077221(JP,A)
国際公開第2007/100125(WO,A1)
特開2008-270250(JP,A)
特開2003-068741(JP,A)
特許請求の範囲 【請求項1】
回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成され銅配線を備えた半導体集積回路装置において、
前記銅配線の平均結晶粒径が336nm以上であって、前記銅配線の平均結晶粒径をdavとし、最大結晶粒径dmaxと最小結晶粒径dminとの差を結晶粒径幅Δdとしたとき、Δd/davで表される前記銅配線の粒径分布幅が1.2から0.3の範囲にあることを特徴とする半導体集積回路装置。
【請求項2】
回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成され銅配線を備えた半導体集積回路装置の製造方法であって、前記銅配線をその底部と上面との間に30~55K/μmの温度勾配を有した状態で、1.3~6.3K/secの昇温速度で250~400℃のアニール温度まで昇温し、前記アニール温度で1~60分保持した後、常温まで降温するアニール処理工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項3】
前記半導体基体のトレンチ内に前記銅配線の配線層をメッキ法によって堆積させる工程と、前記の銅配線層を堆積させた半導体基体を常温雰囲気中に導入して1.3~4K/secの昇温速度で250~400℃のアニール温度まで昇温後、前記アニール温度において1~10分保持し、その後常温まで降温するアニール処理工程を有することを特徴とする請求項2に記載の半導体集積回路装置の製造方法。
【請求項4】
前記昇温を、ランプ処理及び/又はレーザ照射によって行うことを特徴とする請求項2又は3に記載の半導体集積回路装置の製造方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は半導体集積回路装置、特に高耐久性を有する銅配線を備える半導体集積回路装置及びその製造方法に関する。
【背景技術】
【0002】
半導体集積回路装置はムーアの法則で言われている3年で集積度が4倍になるというハイスピードで高集積度化が進められている。この集積度向上のための目安になっているのが国際半導体技術ロードマップ(International Technology Roadmap for Semiconductor)で、2005年版(ITRS 2005 Edition)のMPU(Micro Processing Unit)の配線を例に挙げると、集積度を向上するために配線幅の目標値が2005年は90nm、2007年は68nm、2010年は45nm、2013年は32nmとなっており、高速動作を確保するために抵抗率の目標値は夫々3.07μΩcm、3.43μΩcm、4.08μΩcm、4.83μΩcmとなっている。
【0003】
半導体集積回路装置の配線材料としては、これまで安価で比較的抵抗率の低いアルミニウムまたはアルミニウム合金が広く使用されてきたが、集積度が向上する(配線幅が狭くなる)に従って抵抗率がアルミニウムの半分程度で許容電流がアルミニウムより2桁以上大きい銅または銅合金がアルミニウムに代わって使用される傾向にある。一方、半導体集積回路装置の配線には低抵抗率の他に高信頼性即ちエレクトロマイグレーション耐性が高いことが要求される。銅配線のエレクトロマイグレーション耐性を向上するために、低エネルギイオン(10~120eV)を照射しながら銅膜を形成し、180℃以上の温度で熱処理することにより、線幅(1μm以下)の10倍以上の粒径を有する銅配線を得る(特許文献1)、銅配線形成後に昇温速度20℃/分以下で300~500℃の範囲で加熱し、昇温後その温度で5~2000秒間保持するアニールを施して粒径を0.9μmから2.0μmに成長させる(特許文献2)、電解めっきの中期から後期にかけて電流密度を3mAから20mAに高くして銅膜形成速度を高くすることによって配線の中部及び上部の粒径を下部より大きくする(特許文献3)、等の方法が提案されている。
【0004】
また、銅の微細な配線形成方法としては、ダマシン法と呼ばれている方法が周知である。このダマシン法においては、少なくとも配線を埋め込むための溝を形成する溝加工方法、金属拡散防止層、金属シード層、金属配線層及び研磨停止膜を形成するための成膜工程、フォトリソグラフィー工程、エッチング工程、研磨工程等が必要である。前記の金属配線層を形成するための成膜方法としては、スパッタリング法等のPVD(PHYSICAL VAPOR DEPOSITION)法、電解又は無電解メッキ法、又は有機金属材料を用いたCVD(CHEMICAL VAPOR DEPOSITION)法等の様々な手法が用いられている(特許文献2、特許文献3、特許文献4、特許文献5、特許文献6、特許文献7)。そして、特許文献2、4~7には、銅配線層の低抵抗率化と耐エレクトロマイグレーションを向上させるために、銅配線層の平均結晶粒径(グレインサイズ)を大きくすることが有効であることが開示されている。さらに、特許文献5には、スパッタリング法による銅配線の形成において、耐酸化性を向上させるために銅結晶の最緻密面である(111)面の含有率を多くした半導体装置及びグレインサイズを制御した半導体装置が開示されている。また、特許文献6には、金属の配向性を良くすることによって半導体素子の耐エレクトロマイグレーションを向上できることが開示されている。
【先行技術文献】
【0005】

【特許文献1】特開平05-315327号公報
【特許文献2】特開平11-186261号公報
【特許文献3】特開2008-198933号公報
【特許文献4】特開2008-270250号公報
【特許文献5】特開平6-275617号公報
【特許文献6】特開平9-306912号公報
【特許文献7】特開2006-24754号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献1及び特許文献2に開示された技術は、線幅1μm(1000nm)又は0.5μm(500nm)の銅配線を対象にしたものであり、結晶粒径が線幅の影響を多大に受けることからこれら技術が70nm以下の線幅の配線にそのまま適用できるものではないのである。特に、特許文献2には、急激な加熱によるボイド発生を抑制するために、300℃以下の温度の熱処理室に導入した後、20℃/分以下の昇温速度で基板を昇温する方法が記載されているが、特許文献2に開示の技術は、ボイド抑制に対して効果はあるものの、銅の結晶成長の観点から、銅の結晶粒径の粗大化と結晶粒径の制御には有効な方法でないことが分かった。特許文献3はエレクトロマイグレーション耐性の向上を図るために、銅配線の他の金属膜と隣接する例えば上面付近の結晶粒径を小さくして高抵抗化するものである。この技術では銅配線の低抵抗化が実現できないこと及びエレクトロマイグレーション耐性の向上効果が少ない。
【0007】
また、特許文献4~7には、銅の結晶粒径を大きくするために、種々の方法が記載されているが、製造条件の制御が難しく、また、装置上の大きさの点で制約があるため、微細銅配線を有する半導体装置の量産化と高信頼性化を両立させることが困難であった。特許文献4に開示された技術は、市販されていないような高純度のメッキ浴と銅電極を用いる必要があり、又、銅の結晶粒径を所望の大きさに安定的に制御するためには、アニール時間が長くなる等の問題がある。
【0008】
特許文献5及び特許文献6に開示された技術は、スパッタリング法及びCVD法による製造方法であるために、装置の大きさに限界があると共に、製造条件について精密な制御が必要である。特許文献7に記載の無電解メッキ法による銅配線の形成方法では、400℃以上のアニール処理温度が採用されており、低コストで量産を行うためには加熱温度の低温化や加熱時間の短縮化が望まれている。
【0009】
本発明者らは配線幅が70nm以下になっても高信頼性を有する半導体集積回路装置を実現するためには更なるエレクトロマイグレーション耐性の向上と低抵抗化が必要であることを認識した。さらに、エレクトロマイグレーション耐性の向上と低抵抗化を実現した半導体集積装置の量産化のための製造方法として、従来よりも低温、かつ短時間で処理できる方法を確立する必要がある。
【0010】
本発明の1つの目的は、エレクトロマイグレーション耐性の向上と低抵抗化を図った銅配線を実現し、それを使用した半導体集積回路装置を提供することにある。
【0011】
本発明の別の目的は、高エレクトロマイグレーション耐性と低抵抗を有する銅配線を実現する半導体集積回路装置を安価に量産化できるための製造方法を提供することにある。
【課題を解決するための手段】
【0012】
上記目的を達成する本発明半導体集積回路装置の特徴とするところは、回路素子が形成された半導体基体と、半導体基体の主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成され銅配線を備え、銅配線の配線幅が70nm以下で、配線表面における平均結晶粒径を通常法におけるアニール処理(水素ガス中で20℃から300℃まで昇温速度0.156K/secで加熱し、300℃で30分保持する処理)によって得られた銅配線の平均結晶粒径の1.15倍以上にした点にある。これによって、エレクトロマイグレーション耐性が高くかつ低抵抗の線幅70nm以下の銅配線を実現できる。配線幅は20nmまでエレクトロマイグレーション耐性を向上できることを確認したが、それ以下においてもエレクトロマイグレーション耐性の向上を図ることができるものと推測する。
【0013】
更に、平均結晶粒径を通常法のアニール処理で得られた値の1.15倍以上にすることに加えて、前記平均結晶粒径をdav、最大結晶粒径dmaxと最結晶粒径dminとの差を結晶粒径幅Δdとしたとき、Δd/davで表される銅配線の粒径分布幅を1.2以下、好ましくは1.2~0.3にすることにより、エレクトロマイグレーション耐性を飛躍的に向上できる。更に、前記銅配線の表面において、結晶配向面(111)の占める割合が、通常法におけるアニール処理(水素ガス中で20℃から300℃~500℃の内の所定の温度まで昇温速度0.156K/secで加熱し、前記所定の温度で30分保持する処理)によって得られた銅配線の結晶配向面(111)の占める割合の1.1倍以上にすることにより、最緻密結晶配向面の比率が上がり安定した銅金属組織が得られるため、低抵抗化とエレクトロマイグレーション耐性の向上が再現性良く、かつ安定的に実現できる。
【0014】
また、本発明半導体集積半導体回路装置は、銅配線の配線層が、銅層を半導体基体にメッキ法によって堆積させた後、前記の半導体基体を200℃以下の温度の雰囲気中に導入して1K/sec以上の昇温速度で200~500℃、より好ましくは250~400℃の内の所定温度まで昇温後、前記の所定温度において1~60分間の内の所定時間で保持して加熱するアニール処理によって得られるものであり、このようにして得られた前記の銅配線の配線表面における平均結晶粒径が、水素ガス中で20℃から300℃まで昇温速度が0.156K/secで加熱し、300℃で30分保持する処理によって得られた銅配線の平均結晶粒径の1.15倍以上であることを特徴とする。さらに、前記のΔd/davで表される銅配線の結晶分布幅を1.2以下、及び銅配線の結晶配向面(111)の占める割合を、水素ガス中で20℃から300℃~500℃の内の所定の温度まで昇温速度0.156K/secで加熱し、前記所定の温度で30分保持する処理によって得られた銅配線の結晶配向面(111)の占める割合の1.1倍以上にすることにより、配線の低抵抗化とエレクトロマイグレーション耐性の飛躍的な向上を図ることができる。
【0015】
上記目的を達成する本発明半導体集積回路装置の製造方法の特徴とするところは、回路素子が形成された半導体基体と、半導体基体の主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成され銅配線を備えた半導体集積回路装置の製造方法であって、銅配線を昇温速度1K/sec以上で所定温度(500℃以下、より好ましくは400℃以下)まで加熱し、加熱直後所定温度で所定時間保持(恒温保持)するアニール処理工程を有する点にある。これによって、配線幅が70nm以下の銅配線において、配線表面における平均結晶粒径を通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の1.15倍以上に大きくすることができる。また、昇温速度の上限を10K/secとすることにより銅配線の剥離や半導体集積回路装置の性能劣化を少なくすることが可能となる。尚、平均結晶粒径は大きければ大きいほど好ましいことから、通常法におけるアニール処理によって得られた銅配線の平均結晶粒径に対する倍率に上限値は存在しない。
【0016】
また、上記目的を達成する本発明半導体集積回路装置の製造方法は、前記の銅配線の配線層をメッキ法によって堆積させた後、前記の半導体基体を200℃以下の温度の雰囲気中に導入して1K/sec以上の昇温速度で200~500℃、より好ましくは250~400℃の内の所定温度まで昇温後、前記の所定温度において1~60分間の範囲に設定された所定時間で保持して加熱することを特徴とする。前記の昇温速度は、銅配線の剥離や半導体集積回路装置の性能劣化を少なくするために、上限を10K/secとすることを特徴とする。
【0017】
上記目的を達成する本発明半導体集積回路装置の製造方法の別の特徴とするところは、回路素子が形成された半導体基体と、半導体基体の主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成され銅配線を備えた半導体集積回路装置の製造方法であって、銅配線をその底部と上面との間に30~55K/μmの温度勾配を有して所定温度まで加熱し、所定温度で所定時間保持するアニール処理工程を有する点にある。これによって、線幅70nm以下の銅配線において平均結晶粒径を通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の1.15倍以上に大きくすることが可能になる。
【0018】
上記目的を達成する本発明半導体集積回路装置の製造方法の更に別の特徴とするところは、回路素子が形成された半導体基体と、半導体基体の主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成され銅配線を備えた半導体集積回路装置の製造方法であって、前記の銅配線の配線層をメッキ法によって堆積させた後、前記の半導体基体を200℃以下の雰囲気中に導入して銅配線をその底部と上面との間に30~55K/μmの温度勾配を有する状態で、昇温速度が1~10K/secで200~500℃、より好ましくは250~400℃の内の所定温度まで加熱し、前記所定温度において1~60分間の内の所定時間で保持するアニール処理工程を有する点にある。この方法によって、線幅70nm以下の銅配線において平均結晶粒径を通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の1.15倍以上に大きくすることが可能になる。
【0019】
上記目的を達成する本発明半導体集積回路装置の製造方法の更に別の特徴とするところは、前記1K/sec以上の昇温速度で行う加熱処理が、ランプ処理及び/又はレーザー照射、さらに具体的には赤外線ランプによるランプ照射によって行う点である。
【発明の効果】
【0020】
本発明によれば、平均結晶粒径が通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の1.15倍以上に大きい線幅70nm以下の銅配線を実現でき、エレクトロマイグレーション耐性が高く低抵抗で高信頼・長寿命の半導体集積回路装置を提供することができる。さらに、高信頼・長寿命の半導体集積回路装置の製造を容易にすることができる。これによって、国際半導体技術ロードマップに沿う半導体集積回路装置用配線の実現及びその安定的な量産化を低コストで可能にする。
【図面の簡単な説明】
【0021】
図1は本発明の一実施例として示した半導体集積回路装置の概略断面図である。
図2は本発明の銅配線と従来の銅配線の平均結晶粒径を比較して示す表面EBSP像である。
図3は銅配線の熱処理シミュレーションに使用する多結晶モデルの概略図である。
図4は銅配線をアニール処理する時の昇温速度と結晶粒径比との関係を示す特性曲線図である。
図5は銅配線をアニール処理する時の処理条件と結晶状態の変化を説明する概略工程図である。
図6は70nmの銅配線幅における配線表面の平均結晶粒径比と抵抗値との関係を示す特性曲線図である。
図7は熱処理シミュレーションで使用する計算領域内の温度分布を説明する概略図である。
図8は熱処理シミュレーションで使用する配線内部の模式図である。
図9は銅配線をアニール処理する時の配線内温度勾配と粒径分布幅の関係を示す特性曲線図である。
図10は本発明半導体集積回路装置の製造方法の一実施例を説明するための概略工程図である。
【発明を実施するための形態】
【0022】
本発明の最良の実施形態は、銅配線のアニール処理を、銅配線に底(下)面側と上面側に上面側が底(下)面側より高温になる30~55K/μmの温度勾配を有し、かつ1~10K/secの昇温速度で加熱し、加熱直後の温度で恒温保持する工程を採用した半導体集積回路装置の製造方法である。より具体的には、銅配線の配線層をメッキ法によって堆積させた後、前記の半導体基体を200℃以下の雰囲気中に導入して銅配線をその底部と上面との間に30~55K/μmの温度勾配を有する状態で、昇温速度が1~10K/secで200~500℃、より好ましくは250~400℃の内の所定温度まで加熱し、前記所定温度において1~60分間の内の所定時間で保持するアニール処理工程を採用した半導体回路装置の製造方法である。

【0023】
以下、本発明半導体集積回路装置及びその製造方法の好ましい実施形態を図面を用いて詳細に説明する。
【実施例1】
【0024】
図1は本発明を適用した半導体集積回路装置の概略断面図で、実際の半導体集積回路装置は配線層が8層、9層、それ以上になっているが、説明を簡略化するために2層配線構造を例示している。図において、1は一方の主表面1aに隣接して多数個の回路素子(図示せず)が形成された半導体基体、2は半導体基体1の一方の主表面1a上に形成された例えばシリコン酸化物層からなる第1絶縁層、2aは第1絶縁層2に形成されたスルーホール、3はスルーホール2a内に形成された例えばタングステンからなるプラグ、3aはスルーホール2aとプラグ3との間に形成された例えばTiN(窒化チタン)からなるバリア層、4は第1絶縁層2及びプラグ3上に例えば窒化シリコン層41を介して形成された例えばシリコン酸化物層42からなる第2絶縁層、4aは第2絶縁層4に形成された第1トレンチ、5は第1トレンチ4a内に形成された第1銅配線、5aは第1トレンチ4aと第1銅配線5との間に形成された例えばTaN(窒化タンタル)/Ta(タンタル)からなるバリア層、6は第2絶縁層4及び第1銅配線5上に例えば窒化シリコン層61を介して例えばシリコン酸化物層62、窒化シリコン層63、シリコン酸化物層64を順次積層して形成した第3絶縁層、6aは第2絶縁層6に形成された断面T字形を有する第2トレンチ、7は第2トレンチ6a内に形成された第2銅配線、7aは第2トレンチ6aと第2銅配線7の間に形成された例えばTa/TaN/Taからなるバリア層である。第1銅配線5及び/又は第2銅配線7の平均結晶粒径が通常法(水素ガス中で20℃から300℃まで昇温速度0.156K/secで加熱し、300℃で30分保持する処理)におけるアニール処理によって得られた銅配線の平均結晶粒径の1.15倍以上になっている。
【実施例1】
【0025】
銅配線の平均結晶粒径を通常法におけるアニール処理によって得られた銅配線の平均結晶粒径の1.15倍以上にする理由を説明する。半導体集積回路装置に使用する銅配線は、トレンチに例えば無電解めっきにより形成した後、歪みの除去、バリア層との密着性を向上及び結晶粒径を拡大する目的でアニール処理が施される。現在実施されているアニール処理の昇温速度は特許文献2に開示されている20℃/分(0.333K/sec)という数値は例外で、通常法では0.156K/sec程度である。この昇温速度を1K/sec以上に設定することにより、平均結晶粒径を大きくできることを実験で確認した。実験で使用したアニール法は次の通りである。通常法では水素ガス流中での抵抗加熱により、20℃から300℃まで昇温速度0.156K/secで加熱し、加熱後300℃で30分間保持した。急速加熱法では真空中での赤外線加熱により、20℃から300℃まで昇温速度1.3K/sec及び6.3K/secで加熱し、加熱後300℃で5分間保持した。銅べた膜層を用いて得られた実験結果を表1及び図2に示す。
【実施例1】
【0026】
図2aは通常法のアニール処理をした銅配線表面のEBSP(lectron ackcattering attern:電子後方散乱パターン)像、図2bは昇温速度1.3K/secの急速加熱法でアニール処理をした銅配線表面のEBSP像である。通常のアニール処理では、図2a中に矢印に示したように微細な結晶粒が多数残存している。これに対して、急速昇温法によるアニール処理では相当数の微細結晶粒が消失していることが図2bより確認できる。これにより、表1に示すように急速昇温法によるアニール処理の方が平均粒径が増大していることがわかる。表1及び図2に示す結果は、銅べた膜層を用いて得られた結果であるが、トレンチ内に銅配線を形成した場合、平均粒径はべた膜に比べて微細になるが、通常法に比べて急速加熱法を用いると平均粒径が大きくなるという傾向は変わらないことが確認された(後に示す図6を参照)。
【実施例1】
【0027】
【表1】
JP0005366270B2_000002t.gif
【実施例1】
【0028】
表1の実験結果を補完するために、熱処理シミュレーションを行なった。シミュレーション手法としては、メゾスケールの材料組織の時間発展の解析に有効なフェーズフィールド法を採用し、多結晶体に対するモデルとしてKobayashi-Warrenらのフェーズフィールドφと結晶方位場θを用いたモデルを使用した(A.Warren,R.Kobayashi,A.E.Lobkovsky and W.C.Carter:Acta Mater.51(2003)6035-6058)。このモデルでは,フェーズフィールドφは結晶度を表し、結晶方位場θは結晶の回転方位角(ラジアン)を表す。フェーズフィールドの値φ=0は結晶ではないことを、φ=1は完全結晶を示す。実際には完全結晶という状態が現れることはなく、φ=0.5~0.7が結晶粒内の値、φ=0.2~0.4が結晶粒界の値として現れるのが一般的である。図3に計算したフェーズフィールドφの一例を示す、この図は半導体集積回路装置の配線の横断面に相当し、縦1.32μm、横4.41μmの大きさである。結晶粒界は結晶度の低い領域として白い線で表され、白線で囲まれた領域として一つの結晶粒となる。結晶粒の面積を求め、その値が仮想的な完全円形の結晶粒の面積と等しいとおくことにより、円形結晶粒の半径rを求め、2rを結晶粒径と定義する。全結晶粒の粒径の平均値を平均結晶粒径と称す。
【実施例1】
【0029】
図4は実験によって得られた昇温速度と結晶粒径比との関係及びシミュレーション手法によって得られた昇温速度と結晶粒径比との関係を同一座標に表示したもので、▲が実験値を、□がシミュレーション値をそれぞれ示す。結晶粒径比とは、通常法のアニール処理で得られた平均結晶粒径doと急速加熱法によりアニール処理で得られた平均結晶粒径dの比d/doをいう。この図から実験値とシミュレーション値が近似しており、シミュレーション手法が妥当であることが理解され、次のことが判る。昇温速度が1K/sec以下では昇温速度の変化に対する結晶粒径比の変化が大きくなっており、結晶粒径比の制御が不安定になることが判る。昇温速度が1K/secから10K/secまでの間は結晶粒径比が1.15以上と大きくかつ昇温速度の変化に対する結晶粒径比の変化が小さいことから、平均結晶粒径の大きい結晶粒を有する銅配線を安定して得られることがわかる。10K/sec以上になるとシリコン基体に発生する歪が大きくなり、銅配線の剥離や半導体集積回路装置の性能劣化の原因が増加することから好ましくない。従って、アニール処理時の昇温速度は1K/sec~10K/secが好ましい。
【実施例1】
【0030】
図4に示すように、昇温速度1K/sec以上で急速加熱すると何故平均結晶粒径が大きくなるのかについて図5を用いて説明する。アニール処理をする前の結晶の状態(初期状態)は同じ微細な状態でアニール処理を開始した場合、昇温処理によって低昇温速度で加熱した方が高昇温速度で加熱したものに比較して多少結晶粒が粗大化され、その後に続く恒温保持処理によって高昇温速度で加熱した方が低昇温速度で加熱したものに比較して結晶粒が粗大化される。低昇温速度(0.156K/sec)で加熱すると、結晶粒同士の融合が進行するものの、低昇温速度のため低温での加熱時間が長くなるため、粒間の異方性が比較的大きい粒同士も融合しはじめ、粒間の方位差が比較的大きな粒界は消滅してしまう。また、粒成長により粒界面積も減少し、昇温終了段階での界面エネルギーは低い状態にある。このため、高い温度で恒温保持を行なっても結晶粒は余り粗大化しない。
【実施例1】
【0031】
高昇温速度(1.3K/sec)で加熱すると、昇温段階で近傍の方位差の小さい結晶粒同士は融合するが、方位差が比較的大きな粒界は残存し、結晶粒界の界面エネルギーが比較的高い状態のまま、ある程度の大きさまで結晶粒が成長する。結晶粒が比較的大きく界面エネルギーが高い状態で恒温保持が行なわれるため、粒の融合に消費される界面エネルギーの割合が少なく効率よく結晶粒の粗大化が行なわれるものと考えられる。よって、結晶粒の粗大化のためには、粒成長に必要な界面エネルギーが損なわれず、かつ昇温段階である程度の結晶粒の融合が進行する程度の昇温速度での加熱が有効であると考えられる。
【実施例1】
【0032】
図6は、70nmの銅配線幅における配線表面における平均結晶粒径と、通常法における水素ガス中で昇温速度0.156K/secの抵抗加熱による通常法のアニール処理によって得られた銅配線の平均結晶粒径との比(粒径比d/d)と銅配線抵抗値の関係を示す図である。この図から、粒径比d/dが1.15を境にして1.15未満になると抵抗値が急激に増加し、1.15以上になると抵抗値が低くなり、3.0μΩ・cmの低い値で安定していることが分かる。この抵抗値は、国際半導体技術ロードマップ2005年板に開示されている配線幅68nm、45nm、32nmの時の抵抗値の目標値3.43μΩ・cm、4.08μΩ・cm、4.83μΩ・cmを大幅に下回った値を実現できるものである。本発明は抵抗値が安定する粒径比d/dが1.15以上の銅配線を使用することを特徴とする。図6に示すデータはチャンネル幅70nmについての測定値を元に作成したものであるが、チャンネル幅が50nm、30nmになった場合、抵抗値は70nmの場合よりもやや大きくなり、図6の特性曲線と低抗値が高い方向に平行移動した特性を示す。そして、いずれの特性においても、特性曲線の抵抗値減少域から抵抗値安定域に移る変曲点は、粒径比が1.15近辺にあることが確認された。
【実施例1】
【0033】
また、図6に示す70nmの配線幅を有する半導体集積回路装置は、銅配線層にボイドの発生は観測されず、半導体集積回路装置としての50%不良にいたる時間が上記の通常法(昇温速度が1K/sec未満のもの)の場合より長くなり、優れた信頼性を有することが確認された。このように、本発明の半導体集積回路装置は、エレクトロマイグレーション耐性にも優れることが分かった。なお、本発明の半導体集積回路装置において銅配線層にボイドが発生しなかった理由は、電界メッキ法において、メッキ浴成分とメッキ製造条件等について当業者が技術常識で行える程度の最適化を行ったためであると考えられる。本発明において、昇温速度が10K/secまでの条件では、半導体集積回路装置の特性と信頼性に影響を与える程度のボイドの発生は見られない。しかし、昇温速度が10K/secを超えると、メッキ方法やアニール条件の最適化を行っても、銅配線の剥離が起こり易くなると共に、半導体集積回路装置の性能劣化に悪影響を与えるボイド等の発生が無視できなくなる。
【実施例2】
【0034】
急速加熱法として、真空中での赤外線加熱により、20℃から400℃まで昇温速度1.3K/secで加熱し、加熱後同じ雰囲気中400℃で1分間保持する方法を採用すること以外は、実施例1と同じ方法で銅べた膜を作製した。この銅べた膜層について、銅結晶の結晶配向面(111)の比率を通常法で得られた銅べた膜の場合と対比した。通常法のアニール条件は、銅べた膜を電界メッキ法で堆積した後、水素ガス流中での加熱抵抗により、20℃から400℃まで昇温速度0.156K/secで加熱し、加熱後400℃に設定された雰囲気に放置して30分間アニール処理したものである。本発明の急速加熱法で得られた銅べた膜層は、結晶配向面(111)の比率が86%であるのに対して、上記の通常法で得られた銅べた膜層の場合は73%であり、両者の比は1.18倍であった。
【実施例2】
【0035】
また、昇温後に行う高温でのアニール温度を、上記の400℃に代えて500℃に設定する以外は、同じ条件で銅べた膜を作製し、その銅べた膜層について、本発明の急速過熱法と通常法との間で、銅結晶の結晶配向面(111)の比率を対比した。本発明の急速加熱法で得られた銅べた膜層は、結晶配向面(111)の比率が89%であるのに対して、通常法で得られた銅べた膜層の場合は80%であり、両者の比は1.11倍であった。さらに、昇温後に行う高温でのアニール温度を、上記の400℃に代えて300℃に設定する以外は、同じ条件で作製した銅べた膜層についても、通常法で得られた銅べた膜層と銅結晶の結晶配向面(111)の比率を対比した結果、両者の比は1.18倍以上となった。高温でのアニール温度が300℃の場合は、急速加熱法と通常法との間で対比した銅結晶の結晶配向面(111)の比率の倍率が、400℃又は500℃の場合よりもやや大きくなる傾向にあった。これは、高温でのアニール温度が銅結晶の結晶配向面(111)の成長に何らかの影響を与えるためと考えられる。
【実施例2】
【0036】
このように、本発明は、銅結晶の結晶配向面(111)の比率が、通常法の場合と比べて1.1倍以上であり、最緻密銅結晶の形成比率が高くなることから、配線の低抵抗化とエレクトロマイグレーション耐性の飛躍的な向上を図ることができる。
【実施例2】
【0037】
上記の実施例1~2では、急速加熱法の条件として、真空中での赤外線加熱により、20℃から300℃又は400℃まで昇温速度1.3K/sec及び/又は6.3K/secで加熱し、加熱後300℃5分間、又は400℃1分間で保持してアニール処理する方法を採用しているが、本発明はこの条件に限定されない。前記の昇温速度は1K/sec~10K/secの範囲で所定の条件を実現できれば、昇温時の加熱方法としては、通常の高温槽や高温プレート等を用いる方法や赤外線ランプや赤外線レーザー照射による方法を採用することができる。この中で、本発明は、昇温速度を精密に制御するために、加熱の際に局所的な部分を選んで加熱することができるランプ照射及び/又はレーザー照射を用いるのが好ましく、温度制御のしやすさと加熱装置の経済性の両者を考慮すると、赤外線ランプによるランプ照射が好適である。また、昇温時の加熱は、真空中だけではなく、水素、アルゴン、窒素の何れかから選ばれた雰囲気中においても行うことができる。本発明は、銅配線層の結晶成長を行う際に、酸素の混入が無く、かつ、昇温速度を制御し易い雰囲気を形成できる方法を採用することができる。本発明において、昇温を開始する温度は室温に限られず、後の工程で行う高温でのアニール処理時の温度よりも低い温度であれば、本願発明の目的を実現することができる。
【実施例2】
【0038】
本発明は、昇温速度を1K/sec以上に設定することにより、後の工程で行う高温でのアニール処理時の温度を低温化できると共に、放置時間の短縮化を図ることができる点に特徴を有する。しかし、銅配線層の結晶粒径を粗大化し、結晶粒径幅を制御するための温度としては、銅結晶成長の観点から、加熱温度は所定の温度以上に設定する必要がある。さらに、前記のアニール時間を短縮するためには、加熱温度は高温である方が好ましい。そのため、本発明は、後の工程で行う高温でのアニール温度を200~500℃、さらに、半導体集積回路装置の製造を容易にするという本願発明の目的を実現するために、好ましくは250~400℃の内の所定の温度に設定する。
【実施例2】
【0039】
また、本発明で採用する高温でのアニール放置時間は、1分間と短い時間でも本発明の目的を達成することができるため、半導体集積回路装置の高温処理時に発生し易いダメージを低減できる。本発明では、高温でのアニール放置時間は、銅結晶成長の制御と半導体集積回路装置のダメージ低減の点から、1~60分間の内の所定時間を設定することができる。すなわち、本発明のアニール処理工程は、銅配線層を堆積した半導体基体を200℃以下に設定された雰囲気中に導入してから、1K/sec以上、より好ましくは1~10K/secの内の所定の昇温速度で200~500℃、より好ましくは250~400℃の内の所定温度まで昇温後、前記の所定温度で1~60分間の内の所定時間で保持して加熱する工程である。
【実施例2】
【0040】
高昇温速度でアニール処理をする急速加熱法は、銅配線がnmレベルの厚さであっても下(底)面側と上面側との間に温度差が存在し、必然的に温度勾配付きアニール処理になる。従来の低昇温速度でアニール処理をする通常法では、昇温速度が遅いため銅配線の下(底)面側と上面側との間に温度差がなく、温度勾配の無いアニール処理になる。この2種類のアニール処理法で得られる銅配線の上下方向の粒径分布幅を比較すると、表2に示すように温度勾配を付けたアニール処理の方が粒径分布幅を狭くすることができることが判る。表2は、70nmの銅配線幅を用いて測定した結果である。ここで温度差ΔTは1次元熱伝導モデルによる推算値であり、最大粒径dmax、最小粒径dmin、粒径幅Δd、平均粒径dav、粒径分布幅Δd/davは以下に示すシミュレーションと類似の方法により個々の粒径の値から評価した。また、表2に示す急速加熱は、昇温速度が1.7K/secである場合に相当し、この昇温速度を採用することによって温度差ΔTと温度勾配dT/dを表2に示すような値に制御できる。
【実施例2】
【0041】
【表2】
JP0005366270B2_000003t.gif
【実施例2】
【0042】
表2に示す結果より、粒径分布幅を狭めて均一な大きさの結晶粒を得るためには、銅配線の上面と下面の間で温度勾配を付加した加熱処理が有効であることが判る。
【実施例2】
【0043】
銅配線の上面と下面の間の温度勾配をどの範囲にすると結晶粒径の均一化に有効であるかを熱処理シミュレーションで確認した。計算パラメータは銅のものとし、図に示すように計算領域の上部と下部で異なる温度を設定し、その間の温度分布が直線になるように計算領域内部の温度分布を決定する。このように温度分布を決定した領域で666sec間恒温保持の計算機シミュレーションを行なった。得られたシミュレーション結果に関しては、図8のように配線内部の領域を四つに分割して、夫々の領域ごとに結晶分布を解析した。表2における最大粒径dmaxは、図8における第四層の平均粒径を示し、最小粒径dminは第一層の平均粒径を示す。また、平均粒径davは配線全体領域の平均値を示す。第四層は高温側であるため平均粒径が4層のうちで最大になり、第一層は低温側であるから平均粒径が4層のうちで最小になる。粒径幅Δdはdmax-dminと定義する。この粒径幅Δdを全体領域の平均粒径davで除算した値Δd/davを粒径分布幅と定義する。
尚、図8では銅配線を上面と下面の間で4分割してシミュレーションをおこなったが、分割数はこれに限定されることなく、3分割でも5分割でもよい。
【実施例2】
【0044】
図9に表2に示す粒径分布幅の実測値とシミュレーション値を用いて銅配線の上面と下面の間の温度勾配と粒径分布幅の関係を同一座標に示したもので、▲が実験値を、□がシミュレーション値をそれぞれ示す。図から実測値とシミュレーション値が近似しており、シミュレーション手法が妥当であることが理解され、次のことが判る。銅配線の上面と下面の間に30~55(K/μm)の温度勾配を与えることにより、平均粒径のばらつきの指標である粒径分布幅の数値を1.2以下に抑制できることが理解できる。銅配線の上面と下面の間に温度勾配を付けると、上面から下面に向かって粒界エネルギー分布に差が生じる。このエネルギー差を駆動力にして、粒成長が温度勾配のない場合よりも活発になる。しかしながら、温度勾配を大きくし過ぎると、下面の温度が粒成長を阻害するほど低くなってしまい、かえって粒径分布幅が大きくなる。従って、30~55(K/μm)の温度勾配が結晶粒径分布の均一化に有効である。
【実施例3】
【0045】
図10は本発明半導体集積回路装置の製造方法を説明するための概略工程図で、図1と同一部材には同一符号を付し繰り返し説明を避けた。また、半導体集積回路装置の製造方法のうち、本発明に直接関係するデユアルダマシンプロセスを用いて銅配線を形成する工程を示した。
【実施例3】
【0046】
まず、一方の主表面11に隣接して多数の回路素子(図示せず)が形成された半導体基体1を準備し、半導体基体1の一方の主表面1aの上方に窒化シリコン層41及びシリコン酸化物層42からなる第1絶縁層4をCVD(Chemical Vapor Deposition)法により堆積する。次に、配線を形成する予定の領域のシリコン酸化物層42をエッチングにより除去し、これによって露出した窒化シリコン層41を更にエッチングすることにより第1トレンチ4aを形成する。このトレンチは幅が70nm以下、50~300nmの範囲から通電容量によって選択される深さを有している。窒化シリコン層41はシリコン酸化物層42をエッチングするときのストッパーとして利用される(図10a)。
【実施例3】
【0047】
次に、第1トレンチ4a内を含むシリコン酸化物層42上に、例えばTaN/Ta積層体からなるバリア層5aをスパッタ法またはCVD法により数nmから10nm程度の厚さ堆積する。このバリア層5a上に銅配線5を形成する。その方法は、まずスパッタ法によってバリア層5a上に極薄い銅シード層(図示せず)を形成し、銅シード層上に硫酸銅めっき浴、アノードに銅電極を用いて電解めっき法により第1トレンチ4aの深さを超える厚さの銅めっき層を形成し、その後水素、アルゴン、窒素から選ばれた雰囲気中で室温から400℃まで赤外線ランプにより昇温速度1.3K/secで加熱し、400℃で10分間恒温保持するアニールプロセスで処理した(図10b)。
【実施例3】
【0048】
次いで、CMP(Chemical Mechanical Polishing)により第1トレンチ4a部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層42上の銅層及びバリア層5aを除去して第1トレンチ4a内にのみ第1銅配線5となる銅層及びバリア層5aを残す(図10c)。
【実施例3】
【0049】
次に、シリコン酸化物層42及び第1銅配線5上に窒化シリコン層61、シリコン酸物層62、窒化シリコン層63及びシリコン酸化物層64を順次CVD法により堆積する。ここで、窒化シリコン層63は断面T字形を有する第2トレンチ6aの上辺部を形成する際のエッチングストッパーとして、また、窒化シリコン層61は第1銅配線5との接続を図るためのコンタクトホール(T字形の脚部)を形成する際のエッチングストッパーとして機能する(図10d)。トレンチの上辺部の幅は70nm以下、40~300nmの範囲から通電容量によって選択される深さを有している。
【実施例3】
【0050】
次いで、第1銅配線5のコンタクト領域上のシリコン酸化物層64、窒化シリコン層63及びシリコン酸化物層62をエッチングにより除去し、更にエッチングによって露出した窒化シリコン層61をエッチングすることによりコンタクトホール(第2トレンチ6aのT字形の脚部)を形成する。
【実施例3】
【0051】
次に、コンタクトホール内を含むシリコン酸化物層64上に反射防止膜もしくはレジスト膜(図示せず)を形成する。更に、第2銅配線7を形成する予定領域を開口したレジスト膜をマスクにして反射防止膜もしくはレジスト膜、シリコン酸化物層64をエッチングする。続いて、このエッチングにより露出した窒化シリコン層63をエッチングすると共にコンタクトホール内の反射防止膜もしくはレジスト膜を除去することにより第2トレンチ6aが形成される(図10e)。
【実施例3】
【0052】
次いで、第2トレンチ6a内を含むシリコン酸化物層64上に例えばTa/TaN/Ta積層体からなるバリア層7aをスパッタ法またはCVD法により数nmから10nm程度の厚さ堆積する。
【実施例3】
【0053】
次に、バリア層7a上に薄い銅膜をスパッタ法により形成し、この銅膜をシード層にして第1銅配線の場合と同様の方法により第2トレンチ6aを含むバリア層7a上全面に第2トレンチ6aの深さを超える厚さの銅層を形成し、その後水素、アルゴン、窒素から選ばれた雰囲気中で室温から400℃まで赤外線ランプにより昇温速度1.3K/secで加熱し、400℃で10分間恒温保持するアニールプロセスで処理した(図10f)。
【実施例3】
【0054】
しかる後、CMPにより第2トレンチ6a部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層64上の銅層及びバリア層7aを除去して、第2トレンチ6a内にのみ第2銅配線7となる銅層及びバリア層7aを残し、2層構造の銅配線が完成する。(図10g)。
【実施例3】
【0055】
この実施例では2層構造の銅配線の製造方法を説明したが、3層以上の配線構造にする場合には、第2銅配線を形成した工程を繰り返すことで実現できる。この場合、銅配線のアニール処理は銅配線の形成の都度行うか、全銅配線を形成後に一括して行なうことが考えられる。半導体集積回路装置の配線は第1層及び第2層の線幅が狭く、上層に行くに従って線幅が広くなっており、本発明は線幅の狭い配線のエレクトロマイグレーション耐性の向上及び低抵抗化を目的としていることから、線幅の狭い銅配線については形成の都度アニール処理を行い、線幅の広い銅配線については銅配線を形成後一括してアニール処理をするのが好ましい。ここで言う線幅の広い狭いは70nm以下が狭い、70nmを超えるものが広いとする。
【実施例3】
【0056】
本発明の実施形態においては、バリア層5a、7aとしてTa膜とTaN膜の組合せを使用したが、これに限定されず他の金属とその金属の窒化物との組合せが使用できる。金属としては、Ti(チタン)、W(タングステン)、Nb(ニオブ)、Cr(クロム)、Mo(モリブデン)などが挙げられる。
産業上の利用可能性
【実施例3】
【0057】
本発明を半導体ウエハに半導体集積回路装置を形成する場合を例に挙げて説明したが、絶縁基板上に半導体層を形成し、その半導体層に回路素子を形成する半導体集積回路装置においても適用できるものである。
【符号の説明】
【0058】
1…半導体基板、2…第1絶縁層、3…プラグ、4…第2絶縁層、4a…第1トレンチ、41…窒化シリコン層、42…シリコン酸化物層、5…第1銅配線、5a…バリア層、6…第3絶縁層、6a…トレンチ、61…窒化シリコン層、62…シリコン酸化物層、63…窒化シリコン層、64…シリコン酸化物層、7…第2銅配線、7a…バリア層。
図面
【図1】
0
【図4】
1
【図6】
2
【図7】
3
【図8】
4
【図9】
5
【図10(a)】
6
【図10(b)】
7
【図10(c)】
8
【図10(d)】
9
【図10(e)】
10
【図10(f)】
11
【図10(g)】
12
【図2】
13
【図3】
14
【図5】
15