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明細書 :半導体素子及び固体撮像装置

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5688756号 (P5688756)
登録日 平成27年2月6日(2015.2.6)
発行日 平成27年3月25日(2015.3.25)
発明の名称または考案の名称 半導体素子及び固体撮像装置
国際特許分類 H01L  27/146       (2006.01)
H04N   5/374       (2011.01)
FI H01L 27/14 A
H04N 5/335 740
請求項の数または発明の数 8
全頁数 29
出願番号 特願2010-544171 (P2010-544171)
出願日 平成21年12月25日(2009.12.25)
国際出願番号 PCT/JP2009/071647
国際公開番号 WO2010/074252
国際公開日 平成22年7月1日(2010.7.1)
優先権出願番号 2008330572
優先日 平成20年12月25日(2008.12.25)
優先権主張国 日本国(JP)
審査請求日 平成24年12月18日(2012.12.18)
特許権者または実用新案権者 【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
発明者または考案者 【氏名】川人 祥二
個別代理人の代理人 【識別番号】100083806、【弁理士】、【氏名又は名称】三好 秀和
【識別番号】100108914、【弁理士】、【氏名又は名称】鈴木 壯兵衞
審査官 【審査官】樫本 剛
参考文献・文献 特開2008-103647(JP,A)
特開2008-252814(JP,A)
特開2001-326341(JP,A)
特開平06-097406(JP,A)
調査した分野 H01L 27/146
H04N 5/374
特許請求の範囲 【請求項1】
第1導電型の半導体領域と、
前記半導体領域とフォトダイオードを構成するように、前記半導体領域の上部の一部に埋め込まれた第2導電型の受光用表面埋込領域と、
前記半導体領域の上部の一部に前記受光用表面埋込領域に連続して埋め込まれ、前記フォトダイオードが生成した電荷を移動させる場の方向を深さ方向として、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深い第2導電型の電荷蓄積領域と、
前記電荷蓄積領域が蓄積した前記電荷を読み出す電荷読み出し領域と、
前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域から前記電荷を排出する排出ドレイン領域と、
前記受光用表面埋込領域と前記排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位の制御のみで、前記受光用表面埋込領域から前記排出ドレイン領域方向への前記電荷の排出と、前記受光用表面埋込領域から前記電荷蓄積領域方向への前記電荷の転送とを変調する第1の電位制御手段と、
前記電荷蓄積領域と前記電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記電荷蓄積領域から前記電荷読み出し領域へ前記電荷を転送する第2の電位制御手段
とを備え
前記第1の電位制御手段が前記受光用表面埋込領域から前記電荷蓄積領域に至る電荷転送経路を挟むような平面パターンで配置されていることを特徴とする半導体素子。
【請求項2】
前記電荷蓄積領域が前記受光用表面埋込領域よりも5~1000倍高不純物密度であることを特徴とする請求項1に記載の半導体素子。
【請求項3】
前記受光用表面埋込領域の少なくとも一部が、複数のストライプ状の平面パターンをなすことを特徴とする請求項1又は2に記載の半導体素子。
【請求項4】
前記電荷蓄積領域の下方に、第1導電型で前記半導体領域よりも高不純物密度のキャリアブロック層を更に備えることを特徴とする請求項1~3のいずれか1項に記載の半導体素子。
【請求項5】
第1導電型の半導体領域と、
前記半導体領域とフォトダイオードを構成するように、前記半導体領域の上部の一部に埋め込まれた第2導電型の受光用表面埋込領域と、
前記半導体領域の上部の一部に前記受光用表面埋込領域に連続して埋め込まれ、前記フォトダイオードが生成した電荷を移動させる場の方向を深さ方向として、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深い第2導電型の電荷蓄積領域と、
前記電荷蓄積領域が蓄積した前記電荷を読み出す電荷読み出し領域と、
前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域から前記電荷を排出する排出ドレイン領域と、
前記受光用表面埋込領域と前記排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位の制御のみで、前記受光用表面埋込領域から前記排出ドレイン領域方向への前記電荷の排出と、前記受光用表面埋込領域から前記電荷蓄積領域方向への前記電荷の転送とを変調する第1の電位制御手段と、
前記電荷蓄積領域と前記電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記電荷蓄積領域から前記電荷読み出し領域へ前記電荷を転送する第2の電位制御手段
とを備え
前記第1の電位制御手段が前記受光用表面埋込領域から前記電荷蓄積領域に至る電荷転送経路を挟むような平面パターンで配置されている画素を複数配列したことを特徴とする固体撮像装置。
【請求項6】
前記電荷蓄積領域が前記受光用表面埋込領域よりも5~1000倍高不純物密度であることを特徴とする請求項に記載の固体撮像装置。
【請求項7】
前記受光用表面埋込領域の少なくとも一部が、複数のストライプ状の平面パターンをなすことを特徴とする請求項5又は6に記載の固体撮像装置。
【請求項8】
前記電荷蓄積領域の下方に、第1導電型で前記半導体領域よりも高不純物密度のキャリアブロック層を更に備えることを特徴とする請求項5~7のいずれか1項に記載の固体撮像装置
発明の詳細な説明 【技術分野】
【0001】
本発明は、光が生成した電子の検出を時間領域で変調する機能をもった半導体素子、及びこの半導体素子を1次元又は2次元に周期的に配列した固体撮像装置に関する。
【背景技術】
【0002】
1994年に発表された「強度変調された照射野の検出及び復調のための装置(特許文献1参照。)」等の画素内に光で発生した電子の検出を時間領域で変調する機能をもったセンサ要素は、「ロックインピクセル」とも呼ばれる。
【0003】
例えば、CMOS製造技術を用いて共通の半導体基板上に、ピクセル光検知ディテクタ、専用の電子回路及び対応する処理回路を形成した3次元画像化システムが提案されている(特許文献2参照。)。特許文献2の実施例においては、各ディテクタは、システムによって放射された光パルスが物体の点から反射され、そしてフォーカスされてピクセルディテクタによって検出される飛行時間(TOF)を用いるものであり、TOFデータに比例するクロックパルス数を積算する対応する高速カウンタを有している。TOFデータは、放射された光パルスを反射する物体上の点までの距離についての直接のディジタル的な尺度を与える。特許文献2の他の実施例では、カウンタ及び高速クロック回路の代わりに電荷蓄積器及び電子シャッタ(S1)が各ピクセルディテクタに設けられる。各ピクセルディテクタは電荷を蓄積し、その総量が往復のTOFの直接的な尺度を与える。
【先行技術文献】
【0004】

【特許文献1】特表平10-508736号公報
【特許文献2】特表2003-510561号公報
【発明の概要】
【0005】
(発明が解決しようとする課題)
しかしながら、従来のロックインピクセルを用いたイメージセンサは、いずれもMOSトランジスタのゲート構造を介して、電荷を1つ以上の電荷蓄積領域に転送する動作を、変調された光と同期して検出するものである。このため、従来のロックインピクセルを用いたイメージセンサは構造が複雑であり、又MOSトランジスタのゲート構造を介した転送の場合、シリコン(Si)とシリコン酸化膜(SiO2)の界面のトラップに電子が捕獲され、転送遅れが生じるという問題も発生する。
【0006】
上記課題を鑑み、本発明は、画素の構造が簡単で高解像度化が可能であり、高速転送が可能で時間分解能が向上した固体撮像装置(ロックインイメージセンサ)及びこの固体撮像装置のセンサ要素(画素)として用いることの可能な半導体素子を提供することを目的とする。
【0007】
(課題を解決するための手段)
上記目的を達成するために、本発明の第1の態様は、第1導電型の半導体領域と、半導体領域の上部の一部に埋め込まれ、光を入射する第2導電型の受光用表面埋込領域と、半導体領域の上部の一部に受光用表面埋込領域に連続して埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深い第2導電型の電荷蓄積領域と、電荷蓄積領域が蓄積した電荷を読み出す電荷読み出し領域と、半導体領域の上部の一部に埋め込まれ、受光用表面埋込領域から電荷を排出する排出ドレイン領域と、受光用表面埋込領域と排出ドレイン領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から排出ドレイン領域へ電荷を排出する第1の電位制御手段と、電荷蓄積領域と電荷読み出し領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域へ電荷を転送する第2の電位制御手段とを備える半導体素子であることを要旨とする。
【0008】
本発明の第2の態様は、第1導電型の半導体領域と、半導体領域の上部の一部に埋め込まれ、光を入射する第2導電型の受光用表面埋込領域と、半導体領域の上部の一部に受光用表面埋込領域に連続して埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深い第2導電型の電荷蓄積領域と、電荷蓄積領域が蓄積した電荷を読み出す電荷読み出し領域と、半導体領域の上部の一部に埋め込まれ、受光用表面埋込領域から電荷を排出する排出ドレイン領域と、受光用表面埋込領域と排出ドレイン領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から排出ドレイン領域へ電荷を排出する第1の電位制御手段と、電荷蓄積領域と電荷読み出し領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域へ電荷を転送する第2の電位制御手段とを備える画素を、複数配列した固体撮像装置であることを要旨とする。
【0009】
(発明の効果)
本発明によれば、画素の構造が簡単で高解像度化が可能であり、高速転送が可能で時間分解能が向上した固体撮像装置(ロックインイメージセンサ)及びこの固体撮像装置のセンサ要素(画素)として用いることの可能な半導体素子を提供することができる。
【図面の簡単な説明】
【0010】
【図1】図1は、本発明の第1の実施の形態に係る固体撮像装置(2次元イメージセンサ)の半導体チップ上のレイアウトを説明する模式的平面図である。
【図2】図2は、本発明の第1の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。
【図3】図3(a)は、図2のIII-III方向から見た模式的な断面図である。図3(b)は、下方向を電位の正方向として示した、電荷(電子)の電荷蓄積領域への転送の様子を説明するポテンシャル図である(以下、本発明の図面の説明において、ポテンシャル図の電位の正方向はすべて下方向として説明する。)。図3(c)は、電荷の排出ドレイン領域への排出の様子を説明するポテンシャル図である。
【図4】図4は、排出ゲート電極に制御信号を与えた場合のポテンシャル図であり、破線は制御信号として高い電圧を与えた場合、実線は制御信号として低い電圧を与えた場合のポテンシャル図である。
【図5】図5は、本発明の第1の実施の形態の変形例に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。
【図6】図6(a)は、図5のVI-VI方向から見た模式的な断面図であり、図6(b)は、図6(a)の断面図において、第2の排出ドレイン領域、受光用表面埋込領域、第1の排出ドレイン領域を水平面で切った断面に沿ったポテンシャル図であり、受光用表面埋込領域から電荷蓄積領域に向かう電荷転送経路を垂直に切った伝導帯端のポテンシャル形状である。
【図7】図7(a)は、本発明の第1の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図であり、pウェルが形成された段階を示す。図7(b)は、図7(a)の工程の段階に続く、第1の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。図7(c)は、図7(b)の工程の段階に続く、第1の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。
【図8】図8(a)は、図7(c)の工程の段階に続く、第1の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。図8(b)は、図8(a)の工程の段階に続く、第1の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。図8(c)は、図8(b)の工程の段階に続く、第1の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。
【図9】図9は、第1の実施の形態に係る固体撮像装置の読み出し方法を、排出ゲート電極に印加する制御信号TXDの繰り返し周期を基礎として、説明するタイミングチャートである。
【図10】図10は、第1の実施の形態に係る固体撮像装置の読み出し方法を、1フレームについて説明するタイミングチャートである。
【図11】図11は、第1の実施の形態に係る固体撮像装置を用いて、蛍光の寿命を測定する場合のタイミング図である。
【図12】図12は、本発明の第2の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の模式的な断面図である。
【図13】図13は、光源としてのLED照明を背景光に対して相対的に増強させる場合のタイミング図である。
【図14】図14は、本発明のその他の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。
【発明を実施するための形態】
【0011】
次に、図面を参照して、本発明の第1及び第2の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0012】
又、以下に示す第1及び第2の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。

【0013】
(第1の実施の形態)
本発明の第1の実施の形態に係る固体撮像装置(2次元イメージセンサ)は、図1に示すように、画素アレイ部1と周辺回路部(2,3,4,5,6)とを同一の半導体チップ上に集積化している。画素アレイ部には、2次元マトリクス状に多数の画素Xij(i=1~m;j=1~n:m,nはそれぞれ整数である。)が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部の下辺部には、画素行X11~X1m;……;Xi1~Xim;……;X(n-2)1~X(n-2)m;X(n-1)1~X(n-1)m;Xn1~Xnm方向に沿って水平走査回路(シフトレジスタ)2が設けられ、画素アレイ部の左辺部には画素列X11,……,Xi1,……,X(n-2)1,X(n-1)1,Xn1;X12,……,Xi2,……,X(n-2)2,X(n-1)2,Xn2;X13,……,Xi3,……,X(n-2)3,X(n-1)3,Xn3;……;X1j,……,Xij,……,X(n-2)j,X(n-1)j,Xnj;……;X1m,……,Xim,……,X(n-2)m,X(n-1)m,Xnm方向に沿って垂直走査回路(シフトレジスタ)3が設けられている。垂直走査回路(シフトレジスタ)3及び水平走査回路(シフトレジスタ)2には、タイミング発生回路4が接続されている。

【0014】
タイミング発生回路4、水平走査回路2及び垂直走査回路3によって画素アレイ部内の画素Xijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第1の実施の形態に係る固体撮像装置では、画素アレイ部を各画素行X11~X1m;……;Xi1~Xim;……;X(n-2)1~X(n-2)m;X(n-1)1~X(n-1)m;Xn1~Xnm単位で垂直方向に走査することにより、各画素行X11~X1m;……;Xi1~Xim;……;X(n-2)1~X(n-2)m;X(n-1)1~X(n-1)m;Xn1~Xnmの画素信号を各画素列X11,……,Xi1,……,X(n-2)1,X(n-1)1,Xn1;X12,……,Xi2,……,X(n-2)2,X(n-1)2,Xn2;X13,……,Xi3,……,X(n-2)3,X(n-1)3,Xn3;……;X1j,……,Xij,……,X(n-2)j,X(n-1)j,Xnj;……;X1m,……,Xim,……,X(n-2)m,X(n-1)m,Xnm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。

【0015】
第1の実施の形態に係る固体撮像装置のそれぞれの画素X11~X1m;……;Xi1~Xim;……;X(n-2)1~X(n-2)m;X(n-1)1~X(n-1)m;Xn1~Xnm内の画素回路として機能する半導体素子の平面構造の一例を、図2に、対応する断面図を図3(a)に示す。

【0016】
図3(a)は、図2に示した半導体素子のIII-III方向から見た断面構造であり、先に図3(a)を説明する。図3(a)に示すように、半導体素子は、第1導電型(p型)の半導体領域21と、半導体領域21とフォトダイオードを構成するように、半導体領域21の上部の一部に埋め込まれ、光を入射する第2導電型(n型)の受光用表面埋込領域(受光カソード領域)23と、半導体領域21の上部の一部に受光用表面埋込領域(受光カソード領域)23と隣接(連続)して埋め込まれ、フォトダイオードが生成した電荷を移動させる場の方向を深さ方向として、受光用表面埋込領域(受光カソード領域)23よりもポテンシャル井戸(電子井戸)の深さが深く(図3(b)及び図3(c)参照。)、受光用表面埋込領域(受光カソード領域)23が生成した電荷を蓄積する第2導電型(n+型)の電荷蓄積領域24と、電荷蓄積領域24が蓄積した電荷を受け入れる第2導電型(n+型)の電荷読み出し領域27と、受光用表面埋込領域(受光カソード領域)23が生成した電子を排出する第2導電型(n+型)の排出ドレイン領域25とを備える。電子はポテンシャルの高い方向に向かって移動し、正孔はポテンシャルの低い方向に向かって移動する。よって、本明細書において、「信号電荷を移動させる場の方向」とは、電子に対しては電気力線とは反対の方向を意味し、正孔に対しては電気力線の方向を意味する。

【0017】
図2に一点鎖線で示したように、電荷読み出し領域27と排出ドレイン領域25とを囲むように、半導体領域21より高不純物密度の第1導電型のウェル(pウェル)22が形成されている。図3(a)では「第1導電型の半導体領域」としては、第1導電型の半導体領域21を用いる場合を例示しているが、半導体領域21の代わりに、第1導電型の半導体基板上に形成した半導体基板よりも低不純物密度の第1導電型のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第1導電型の半導体からなる半導体領域21として採用しても良く、第2導電型(n型)の半導体基板上に、第1導電型(p型)のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第1導電型の半導体からなる半導体領域21として採用しても良い。第2導電型(n型)の半導体基板上に、pn接合を形成するように、第1導電型(p型)のエピタキシャル成長層を形成すれば、長い波長の場合光が、第2導電型の半導体基板深くまで浸入するが、第2導電型の半導体基板で発生した光によるキャリアは、pn接合のビルトインポテンシャルによる電位障壁のため第1導電型のエピタキシャル成長層まで入って来られないので、第2導電型の半導体基板深くで発生したキャリアを積極的に捨てることができる。これによって、深い位置で発生したキャリアが拡散で戻ってきて、隣の画素に漏れ込むのを防ぐことが可能になる。これは特に、RGBのカラーフィルタが搭載された単板カラーのイメージセンサの場合に、色の混合を起こさないようにできる効果を奏する。

【0018】
受光用表面埋込領域(受光カソード領域)23と、受光用表面埋込領域(受光カソード領域)23の直下の半導体領域(アノード領域)21とで第1の埋め込みフォトダイオード(以下において、単に「フォトダイオード」という。)D1を構成している。電荷蓄積領域(カソード領域)24と、電荷蓄積領域24の直下の半導体領域(アノード領域)21とで第2の埋め込みフォトダイオード(以下において「電荷蓄積ダイオード」という。)D2を構成している。

【0019】
受光用表面埋込領域23の上から電荷蓄積領域24の上に渡り、p+型ピニング層26が配置されている。p+型ピニング層26は、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。

【0020】
+型ピニング層26上の半導体領域21の上、及び受光用表面埋込領域23と電荷読み出し領域27との間の半導体領域21の上にはゲート絶縁膜30が形成されている。ゲート絶縁膜30としては、シリコン酸化膜(SiO2膜)が好適であるが、シリコン酸化膜(SiO2膜)以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ(MISトランジスタ)の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜(SiO2膜)/シリコン窒化膜(Si34膜)/シリコン酸化膜(SiO2膜)の3層積層膜からなるONO膜でも良い。更には、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)のいずれか1つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜30として使用可能である。

【0021】
ゲート絶縁膜30上には、電荷蓄積領域24と電荷読み出し領域27との間に形成される転送チャネルの電位を制御して、電荷蓄積領域24から電荷読み出し領域27へ電荷を転送する読み出しゲート電極32と、受光用表面埋込領域23と排出ドレイン領域25との間に形成される排出チャネルの電位を制御して、受光用表面埋込領域23から、受光用表面埋込領域23が生成した電子を排出ドレイン領域25へ電荷を転送する排出ゲート電極31が配置されている。ゲート絶縁膜30上には、読み出しゲート電極32と排出ゲート電極31とを含んで層間絶縁膜36が形成されている。ゲート絶縁膜30とゲート絶縁膜30上の排出ゲート電極31とで、受光用表面埋込領域23と排出ドレイン領域25との間の半導体領域21の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域23から排出ドレイン領域25へ電荷を排出する第1の電位制御手段(31,30)を構成している。又、ゲート絶縁膜30とゲート絶縁膜30上の読み出しゲート電極32とで、排出ゲート電極31と電荷蓄積領域24と電荷読み出し領域との間の半導体領域21の上部に形成されるチャネルの電位を制御して、電荷蓄積領域24から電荷読み出し領域へ電荷を転送する第2の電位制御手段(32,30)を構成している。

【0022】
図3(b)及び図3(c)は、図3(a)の断面図において、受光用表面埋込領域23、電荷蓄積領域24、電荷読み出し領域27を水平面で切った断面におけるポテンシャル図であり、電荷(電子)を黒丸で示している。図3(a)に対応して、図3(b)及び図3(c)の中央の左側に受光用表面埋込領域23の伝導帯端のポテンシャル井戸(第1のポテンシャル井戸)PW1を示す。更に、第1のポテンシャル井戸PW1の右側に、電荷蓄積領域24の伝導帯端のポテンシャル井戸(第2のポテンシャル井戸)PW2を示す。更に、第2のポテンシャル井戸PW2の右側に、電荷読み出し領域27のポテンシャル井戸を右上がりのハッチングで示す。第2のポテンシャル井戸PW2と、電荷読み出し領域27のポテンシャル井戸との間の電位障壁は、読み出しゲート電極32直下の半導体領域21の伝導帯端のポテンシャル分布に相当する。一方、第1のポテンシャル井戸PW1の左側に、排出ドレイン領域25のポテンシャル井戸を右上がりのハッチングで示す。第1のポテンシャル井戸PW1と、排出ドレイン領域25のポテンシャル井戸との間の電位障壁は、排出ゲート電極31直下の半導体領域21の伝導帯端のポテンシャル分布に相当する。第1の実施の形態に係る固体撮像装置の説明では、第1導電型をp型、第2導電型をn型として、転送、蓄積等の処理をされる電荷が電子である場合を例示的に説明している。このため、図3(b)、図3(c)に示すポテンシャル図において、図の下方向(深さ方向)が、電位(ポテンシャル)の正方向として表現しており、下方向がフォトダイオードが生成した電荷を移動させる場の方向である。したがって、第1導電型をn型、第2導電型をp型として、電気的な極性を反対とする場合においては、処理される電荷が正孔となるが、正孔に対しては、半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状等は、図の下方向(深さ方向)を、電位の負方向として表現される。しかし、電荷が正孔の場合も、ポテンシャル(電位)的には逆となるが、図3(b)、図3(c)の下方向がフォトダイオードが生成した電荷(正孔)を移動させる場の方向である。

【0023】
図3(b)及び図3(c)に示すように、受光用表面埋込領域23と電荷蓄積領域24との間にポテンシャルバリヤを設けないようにして、受光用表面埋込領域23の完全空乏化したときの第1のポテンシャル井戸PW1の深さが、電荷蓄積領域24の完全空乏化したときの第2のポテンシャル井戸PW2の深さよりも階段状(ステップ状)に浅くなるようにするためには、例えば、受光用表面埋込領域23の不純物密度よりも電荷蓄積領域24の不純物密度が階段状に高くなるように、それぞれの不純物密度を選ば良い。受光用表面埋込領域23の不純物密度よりも電荷蓄積領域24の不純物密度を階段状に高く設定する方法は、公知の種々の方法が採用可能である。但し、図2に示した平面パターンにおけるマスク位置のずれによるポテンシャルバリヤが発生しないようにするためには、図2に示すように、電荷蓄積領域24には、深い第2のポテンシャル井戸PW2を形成するようにn型の不純物が2回イオン注入され(不純物密度n1と不純物密度n2)、浅い第1のポテンシャル井戸PW1を形成したい領域には1回のみイオン注入される(不純物密度n1のみ)ようにすれば良い。即ち、図2の平面図において受光用表面埋込領域23と電荷蓄積領域24との両方を含む広い領域への不純物密度n1を実現するためのイオン注入のマスクと、電荷蓄積領域24のみからなる狭い領域への不純物密度n2のイオン注入のマスクを用意し、マスク合わせにより選択的に1回のみイオン注入される領域と選択的に2回イオン注入される領域を形成して階段状の不純物密度分布を実現すれば良い。

【0024】
図3(a)の断面図では、受光用表面埋込領域23及び電荷蓄積領域24の上に配置された矩形のp+型ピニング層26が、図2の平面図では受光用表面埋込領域23の上方から下方に渡って、受光用表面埋込領域23の両側にはみ出して配置され、同様に、電荷蓄積領域24の上方から下方に渡って、電荷蓄積領域24の両側にはみ出して配置されている。即ち、p+型ピニング層26の平面パターンは、図2において受光用表面埋込領域23及び電荷蓄積領域24が占める領域と、その両側にはみ出した領域を含む十字型の領域である。図2の平面図に示すように、受光用表面埋込領域23の上端の一部、左端及び下端の一部を囲むように、排出ゲート電極31がΩ型をなすように直角に屈折して延伸している。そして、排出ゲート電極31の外側にコの字形状の排出ドレイン領域25が排出ゲート電極31の一部を囲むように形成されている。排出ドレイン領域25と排出ゲート電極31とは、図示を省略した表面配線により互いに接続されている。受光用表面埋込領域23の上にはp+型ピニング層26が形成されているので、半導体領域21の最上層に着目すれば、p+型ピニング層26とコの字形状の排出ドレイン領域25の間にΩ型の排出ゲート電極31がΩ型に屈折して延伸していることになる。更に、p+型ピニング層26とn+型電荷読み出し領域27との間には読み出しゲート電極32が延伸している。

【0025】
図2の平面図に示すように、受光用表面埋込領域23、電荷蓄積領域24、電荷読み出し領域27及び排出ドレイン領域25を囲むように、一点鎖線で示した領域の外側に第1導電型のウェル(pウェル)22が形成されている。一点鎖線の更に外側のピニング層26を囲む太い実線は、素子分離領域との境界を示す。即ち、ピニング層26を囲む太い実線の外側が、LOCOS(Local oxidation of silicon)法やSTI(Shallow Trench Isolation:浅溝型素子分離)法に用いられるゲート絶縁膜よりも厚い素子分離絶縁膜35(図3(a)参照。)の領域である。読み出しゲート電極32及び排出ゲート電極31はその両端がY方向にそれぞれ延伸し、図2に示すように、ピニング層26を囲む太い実線の外側の素子分離絶縁膜35の上まで配線されている。

【0026】
例えば、排出ドレイン領域25に接続された排出ゲート電極31に制御信号TXDとして高い電圧(正の電圧)を与えると、図3(c)に示すような受光用表面埋込領域23から排出ドレイン領域25の方に向かう空乏化電位の傾きが発生する。図3(c)に示すような傾きのポテンシャル分布に起因する電界によって、受光用表面埋込領域23で発生した殆どの電子は排出ドレイン領域25に排出される。

【0027】
一方、排出ゲート電極31に制御信号TXDとして低い電圧(0V、又は-1V程度の負電圧)を与えると、図3(b)に示すように、受光用表面埋込領域23と排出ドレイン領域25との間に電子に対する電位障壁が形成され、受光用表面埋込領域23から電荷蓄積領域24の方に向かう空乏化電位の傾きが発生する。よって、受光用表面埋込領域23から排出ドレイン領域25には電子は排出が止まり、図3(b)に示すようなポテンシャル分布に起因する電界によって、受光用表面埋込領域23で発生した殆どの電子(電荷)が、電荷蓄積領域24に転送される。

【0028】
以上のように、受光用表面埋込領域23と電荷蓄積領域24との間に特別なゲート構造を設けることなく、排出ゲート電極31の電位制御だけで、光による発生電子の電荷蓄積領域24への蓄積を変調することができる。又、排出ゲート電極31に制御信号TXDとして低い電圧を与えたときには、受光用表面埋込領域23から電荷蓄積領域24の方に向かう空乏化電位の傾きが形成されているので、受光用表面埋込領域23から電荷蓄積領域24にすべての電荷を転送する完全転送が実現できる。この完全転送により、残像を防止でき、残電荷によるランダムノイズの発生を防止できる。

【0029】
このように、第1の実施の形態に係る固体撮像装置によれば、発生した光電子を排出する排出ゲート電極31の電位制御だけで、電荷蓄積領域24への転送を制御することができるので、画素の構造が簡単化され、高解像度化が可能になる。又、受光用表面埋込領域23から電荷蓄積領域24に至る電荷転送経路にゲート構造やスイッチがないため、ゲート電極下を電子が通過するときのシリコン/酸化膜界面(Si-SiO2界面)での電子のトラップがなく、高速転送が可能となるため、時間分解能が向上する。更に、受光用表面埋込領域23と電荷蓄積領域24が1つの埋め込みフォトダイオード構造となっているため、暗電流ノイズ、転送ノイズ等のノイズの抑制の点からも有利となる。

【0030】
図4は、破線で示した排出ゲート電極31に制御信号TXDとして高い電圧(2V)を与えた場合と、実線で示した排出ゲート電極31に制御信号TXDとして低い電圧(-1V)を加えた場合に、図3(a)の断面図の水平方向の最大電位をシミュレーションによって求めてプロットしたものである。このように、排出ゲート電極31に印加する制御信号TXDによって、受光用表面埋込領域23での電位傾斜の方向を制御できることが分かる。

【0031】
一方、読み出しゲート電極32は、転送チャネルの電位をゲート絶縁膜30を介して静電的に制御する。例えば、読み出しゲート電極32に制御信号TXとして低い電圧(0V、又は負電圧)を与えると、電荷蓄積領域24と電荷読み出し領域27との間に電子に対する電位障壁が形成され、電荷蓄積領域24から電荷読み出し領域27へ電荷は転送されない。一方、読み出しゲート電極32に制御信号TXとして高い電圧(正の電圧)を与えると、電荷蓄積領域24と電荷読み出し領域27との間の電位障壁の高さが減少、若しくは消滅し、電荷蓄積領域24から電荷読み出し領域27へ電荷が転送される。

【0032】
図3(a)に示すように、電荷読み出し領域27には、読み出し用バッファアンプを構成する信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極が接続されている。信号読み出しトランジスタ(増幅トランジスタ)TAijのドレイン電極は電源VDDに接続され、ソース電極は画素選択用のスイッチングトランジスタTSijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタTSijのソース電極は、垂直信号線Bjに接続され、ゲート電極には水平ラインの選択用制御信号S(i)が垂直走査回路3から与えられる。選択用制御信号S(i)をハイ(H)レベルにすることにより、スイッチングトランジスタTSijが導通し、信号読み出しトランジスタ(増幅トランジスタ)TAijで増幅された電荷読み出し領域27の電位に対応する電流が垂直信号線Bjに流れる。更に、電荷読み出し領域27には、読み出し用バッファアンプを構成するリセットトランジスタTRijのソース電極が接続されている。リセットトランジスタTRijのドレイン電極は電源VDDに接続され、ゲート電極にはリセット信号R(i)が与えられる。リセット信号R(i)をハイ(H)レベルにして、電荷読み出し領域27に蓄積された電荷を吐き出し、電荷読み出し領域27をリセットする。

【0033】
半導体領域21は、不純物密度5×1012cm-3程度以上、5×1016cm-3程度以下程度が好ましい。受光用表面埋込領域23の不純物密度は、1×1017cm-3程度以上、8×1018cm-3程度以下、好ましくは2×1017cm-3程度以上、1×1018cm-3程度以下、代表的には、例えば8×1017cm-3程度の比較的空乏化が容易な値が採用可能であり、その厚さは0.1~3μm程度、好ましくは0.5~1.5μm程度とすることが可能である。一方、電荷蓄積領域24の不純物密度は、1×1019cm-3程度以上、1×1021cm-3程度以下、好ましくは2×1019cm-3程度以上、5×1020cm-3程度以下、代表的には、例えば3×1019cm-3程度の値が採用可能であり、その厚さは0.1~3μm程度、好ましくは0.5~1.5μm程度とすることが可能である。電荷蓄積領域24の不純物密度は、受光用表面埋込領域23の不純物密度の5~1000倍、好ましくは10~300倍程度に設定しておけば良い。

【0034】
ゲート絶縁膜30を熱酸化膜で形成する場合は、熱酸化膜の厚さは、150nm程度以上、1000nm程度以下、好ましくは200nm程度以上、400nm程度以下とすれば良い。ゲート絶縁膜30を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率εr(1MHzでεr=3.8)で換算した等価な厚さとすれば良い。例えば、比誘電率εr=4.4であるCVD酸化膜を用いるのであれば上記厚さを4.4/3.8=1.16倍した厚さを、比誘電率εr=7であるシリコン窒化物(Si34)膜を用いるのであれば上記厚さを7/3.8=1.84倍した厚さを採用すれば良い。但し、標準的なCMOS技術で形成される酸化膜(SiO2膜)を用いるのが好ましく、CMOS技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。

【0035】
図3(a)に示すように、遮光膜41の開口部42は、光電荷の発生が、フォトダイオードD1を構成している受光用表面埋込領域23の直下の半導体領域21で生じるように選択的に設けられている。図3(a)では、ゲート絶縁膜30のみを示しているが、遮光膜41は、図示を省略した多層配線構造をなす複数の層間絶縁膜の内のいずれかの上部に設けられたアルミニウム(Al)等の金属薄膜で構成すれば良い。

【0036】
(第1の実施の形態の変形例)
図5に示すように、第1の実施の形態の変形例に係る固体撮像装置は、固体撮像装置のそれぞれの画素として機能する半導体素子が、光を入射する第2導電型(n型)の受光用表面埋込領域23と、受光用表面埋込領域23と一部重複して埋め込まれ、受光用表面埋込領域23よりもポテンシャル井戸(電子井戸)の深さが深く(図3(b)及び図3(c)参照。)、受光用表面埋込領域23が生成した電荷を蓄積する第2導電型(n+型)の電荷蓄積領域24と、電荷蓄積領域24が蓄積した電荷を受け入れる第2導電型(n+型)の電荷読み出し領域27と、受光用表面埋込領域23が生成した電子を排出する第2導電型(n+型)の第1の排出ドレイン領域25a及び第2の排出ドレイン領域25bとを備える。受光用表面埋込領域23は、二股フォークの形状にパターニングされている。

【0037】
受光用表面埋込領域23と電荷蓄積領域24との間にポテンシャルバリヤを設けないような、受光用表面埋込領域23の完全空乏化したときの第1のポテンシャル井戸PW1の深さが、電荷蓄積領域24の完全空乏化したときの第2のポテンシャル井戸PW2の深さよりも階段状(ステップ状)に浅くなるようなポテンシャルプロファイルにするためには、既に説明したとおり、それぞれの不純物密度を選べば良い。図5に示した平面パターンにおけるマスク位置のずれによるポテンシャルバリヤが発生しないようにするためには、図5に示すように、電荷蓄積領域24には、深い第2のポテンシャル井戸PW2を形成するようにn型の不純物が2回イオン注入され(不純物密度n1と不純物密度n2)、浅い第1のポテンシャル井戸PW1を形成したい領域には1回のみイオン注入される(不純物密度n1のみ)ようにすれば良い。

【0038】
図2に示すように受光用表面埋込領域23の電荷転送方向に垂直となる方向に測った幅が電荷蓄積領域24が広いか、ほぼ同様なパターンを用いている場合には、第2のポテンシャル井戸PW2を第1のポテンシャル井戸PW1より深くするためには、不純物密度の制御等が必要になる。第1の実施の形態の変形例に係る固体撮像装置では、それぞれの画素X11~X1m;X21~X2m;・・・・・;Xn1~Xnm内の半導体素子の平面構造として、図5に示すように、二股フォークの形状にパターニングすることにより、二股フォークの部分の受光用表面埋込領域23aは容易に空乏化する。即ち、二股フォークの部分に着目すれば、第1のポテンシャル井戸PW1の底(空乏化したときの電位)を実効的に第2のポテンシャル井戸PW2の底よりも高くすることができる。即ち、受光用表面埋込領域23の一部を縞状(ストライプ状)のパターンにすれば、幅の狭い縞状(ストライプ状)のパターンの部分が容易に空乏化するので、第1のポテンシャル井戸PW1の底(空乏化したときの電位)を実効的に第2のポテンシャル井戸PW2の底よりも高くすることができる。

【0039】
したがって、受光用表面埋込領域23の形状は、二股フォークの形状だけでなく、三股フォークの形状でも、4本以上の歯を有する櫛形の形状でも構わない。電荷蓄積領域24と受光用表面埋込領域23とを異なる不純物密度にする代わりに、受光用表面埋込領域23の平面パターンの少なくとも一部を細くすることにより、細くした部分の受光用表面埋込領域23は容易に空乏化するので、この場合は、受光用表面埋込領域23と電荷蓄積領域24との不純物密度は同一でも構わない。受光用表面埋込領域23よりも電荷蓄積領域24の不純物密度を高くした場合は、受光用表面埋込領域23の一部となる縞状(ストライプ状)のパターンの部分のポテンシャル井戸の底が一番浅くなるので、第1のポテンシャル井戸PW1の底が2つのレベルを有することになる。したがって、受光用表面埋込領域23から電荷蓄積領域24に至る電荷転送経路に沿って、ポテンシャル井戸の底に2段のステップが生じることとなる。

【0040】
図6(a)に、図5のVI-VI方向から見た断面図を示すように、受光用表面埋込領域23、及びこの受光用表面埋込領域23を両側から挟む位置に配置された第1の排出ドレイン領域25a及び第2の排出ドレイン領域25bは、第1導電型(p型)の半導体領域21の表面の一部に埋め込まれている。受光用表面埋込領域23の上には、p+型ピニング層26が配置され、p+型ピニング層26の上、p+型ピニング層26と第1の排出ドレイン領域25aの間の半導体領域21の上、及び、p+型ピニング層26と第2の排出ドレイン領域25bの間の半導体領域21の上にはゲート絶縁膜(図示省略。)が形成されている(p+型ピニング層26は、受光用表面埋込領域23と同様に二股フォークの形状となっていても、二股部分が連続したパターンとなっていても構わない。)。ゲート絶縁膜上には、受光用表面埋込領域23が生成した電子を第1の排出ドレイン領域25a及び第2の排出ドレイン領域25bへそれぞれ排出する第1の排出ゲート電極31a及び第2の排出ゲート電極31bが配置されている。第1の排出ドレイン領域25aと第1の排出ゲート電極31aとは、図示を省略した表面配線により互いに接続され、第2の排出ドレイン領域25bと第2の排出ゲート電極31bとは、図示を省略した表面配線により互いに接続されている。図示を省略しているが、図3(a)に示したのと同様に、ゲート絶縁膜上には、第1の排出ゲート電極31a及び第2の排出ゲート電極31bを含んで層間絶縁膜が形成されている。

【0041】
受光用表面埋込領域23から電荷蓄積領域24に向かうX方向に沿った断面図の図示を省略しているが、図5から理解できるように、図3(a)に示したのと同様に、電荷蓄積領域24及び電荷読み出し領域27も半導体領域21の表面の一部に埋め込まれている。即ち、図5に示したとおり、受光用表面埋込領域23の上から電荷蓄積領域24の上に渡る領域の上にp+型ピニング層26が配置されている。そして、p+型ピニング層26の上、p+型ピニング層26と第1の排出ドレイン領域25aの間の半導体領域21の上、p+型ピニング層26と第2の排出ドレイン領域25bの間の半導体領域21の上及び受光用表面埋込領域23と電荷読み出し領域27との間の半導体領域21の上にはゲート絶縁膜が形成されている。

【0042】
図5に示すように、電荷蓄積領域24と電荷読み出し領域27との間には、電荷蓄積領域24から電荷読み出し領域27へ電荷を転送する読み出しゲート電極32が配置されている。読み出しゲート電極32は、ゲート絶縁膜(図示省略。)を介して、電荷蓄積領域24と電荷読み出し領域27との間に形成される転送チャネルの電位を制御して、電荷蓄積領域24から電荷読み出し領域27へ電荷を転送する。ゲート絶縁膜30とゲート絶縁膜30上の読み出しゲート電極32とで、排出ゲート電極31と電荷蓄積領域24と電荷読み出し領域との間の半導体領域21の上部に形成されるチャネルの電位を制御して、電荷蓄積領域24から電荷読み出し領域へ電荷を転送する第2の電位制御手段(32,30)を構成している。

【0043】
更に、受光用表面埋込領域23と第1の排出ドレイン領域25aの間には、Z型をなすように直角に折れ曲がった第1の排出ゲート電極31aが配置され、受光用表面埋込領域23と第2の排出ドレイン領域25bの間には、Z型をなすように直角に折れ曲がった第2の排出ゲート電極31bが配置されている。ゲート絶縁膜30と、ゲート絶縁膜30上の第1の排出ゲート電極31a及び第2の排出ゲート電極31bとで、受光用表面埋込領域23と第1の排出ドレイン領域25aの間の半導体領域21の上部及び受光用表面埋込領域23と第2の排出ドレイン領域25bの間の半導体領域21の上部に形成されるチャネルの電位をそれぞれ制御して、受光用表面埋込領域23から第1の排出ドレイン領域25a及び第2の排出ドレイン領域25bへそれぞれ電荷を排出する第1の電位制御手段(31a,31b,30)を構成している。図5において、第1の排出ゲート電極31a及び第2の排出ゲート電極31bとは平面パターンとしては空間的に独立した2つのパターンであるかのように表示されているが、電気的には互いに短絡されて同一の制御信号TXDが印加される単一の第1の電位制御手段(31a,31b,30)の一部として機能する。したがって、第1の排出ゲート電極31a及び第2の排出ゲート電極31bとは同一のポリシリコン膜で紙面の範囲外の箇所で接続されていても良く、層間絶縁膜を介して他の表面配線で接続されていても良い。

【0044】
第1の排出ゲート電極31aは、受光用表面埋込領域23と第1の排出ドレイン領域25aとの間に形成される排出チャネルの電位を制御して、受光用表面埋込領域23から、受光用表面埋込領域23が生成した電子を第1の排出ドレイン領域25aへ排出し、第2の排出ゲート電極31bは、受光用表面埋込領域23と第2の排出ドレイン領域25bとの間に形成される排出チャネルの電位を制御して、受光用表面埋込領域23から、受光用表面埋込領域23が生成した電子を第2の排出ドレイン領域25bへ排出する。第1の実施の形態の変形例に係る半導体素子においては、受光用表面埋込領域23から電荷蓄積領域24への電荷の転送の変調度と高めるため、図5に示すように、第1の排出ゲート電極31a及び第2の排出ゲート電極31bは、受光用表面埋込領域23から電荷蓄積領域24に至る電荷転送経路を両側から挟むようにして配置されている。

【0045】
図5の平面図に示すように、受光用表面埋込領域23、電荷蓄積領域24、電荷読み出し領域27及び第1の排出ドレイン領域25a及び第2の排出ドレイン領域25bを囲む一点鎖線が示されているが、一点鎖線で示した領域の外側に第1導電型のウェル(pウェル)が形成されている。一点鎖線の更に外側のピニング層26を囲む太い実線は、素子分離領域との境界を示す。即ち、ピニング層26を囲む太い実線の外側が、ゲート絶縁膜よりも厚い素子分離絶縁膜(図示省略。)の領域である。読み出しゲート電極32及び排出ゲート電極31はその両端がY方向にそれぞれ延伸し、図5に示すように、ピニング層26を囲む太い実線の外側の素子分離絶縁膜の上まで配線されている。

【0046】
図6(b)は、図6(a)の断面図において、第2の排出ドレイン領域25b、受光用表面埋込領域23、第1の排出ドレイン領域25aを水平面で切った断面におけるポテンシャル図である。図6(a)に対応して、図6(b)の中央に受光用表面埋込領域23の伝導帯端のポテンシャル形状を示す。即ち、図6(b)の中央は、受光用表面埋込領域23から電荷蓄積領域24に向かう電荷転送経路を垂直に切った受光用表面埋込領域23の伝導帯端のポテンシャル形状である。

【0047】
更に、中央の電荷転送経路の右側に、第1の排出ドレイン領域25aの伝導帯端のポテンシャル井戸を右上がりのハッチングで示す。一方、中央の電荷転送経路の左側に、第2の排出ドレイン領域25bの伝導帯端のポテンシャル井戸を右上がりのハッチングで示す。実線で示した中央の電荷転送経路と第1の排出ドレイン領域25aのポテンシャル井戸との間の電位障壁は、第1の排出ゲート電極31aの直下の半導体領域21の伝導帯端のポテンシャル分布に相当し、中央の電荷転送経路と第2の排出ドレイン領域25bのポテンシャル井戸との間の電位障壁は、第2の排出ゲート電極31bの直下の半導体領域21の伝導帯端のポテンシャル分布に相当する。

【0048】
図6(b)の破線で示すように、第1の排出ゲート電極31a及び第2の排出ゲート電極31bに高い電位(TXD=High)を与えて、電荷転送経路を中央が凸となる尾根形のポテンシャルにし、電子を山稜から両側の第1の排出ドレイン領域25a及び第2の排出ドレイン領域25bに落とし込む。一方、第1の排出ゲート電極31a及び第2の排出ゲート電極31bに低い電位(TXD=Low)を与えて、図6(b)の実線で示すように、中央の電荷転送経路と第1の排出ドレイン領域25aのポテンシャル井戸との間、及び、中央の電荷転送経路と第2の排出ドレイン領域25bのポテンシャル井戸との間にそれぞれ電位障壁を形成して、第1の排出ドレイン領域25a及び第2の排出ドレイン領域25bの間のポテンシャル形状を逆さのW型にする。即ち、第1の排出ゲート電極31a及び第2の排出ゲート電極31bに低い電位(TXD=Low)を与えたときには、電荷転送経路の中央部のポテンシャルが低い谷型(U型)のポテンシャル形状をなすことによってU型の溝に沿って、電子を受光用表面埋込領域23から電荷蓄積領域24に転送する。

【0049】
このように、図5及び図6に示す構造によれば、受光用表面埋込領域23と電荷蓄積領域24の間にゲート構造を設けなくても、第1の排出ゲート電極31a及び第2の排出ゲート電極31bに印加する電圧によりポテンシャル形状を変化させることにより、受光用表面埋込領域23から電荷蓄積領域24への電荷の転送を制御することができる。即ち、図5及び図6に示す第1の実施の形態の変形例に係る半導体素子においては、第1の排出ゲート電極31a及び第2の排出ゲート電極31bにより電荷に印加される電界の方向を変更するというよりも、電荷転送経路のポテンシャル分布(ポテンシャル形状)を静電誘導効果により制御して、第1の排出ゲート電極31a及び第2の排出ゲート電極31bによる電子の転送方向の変調を実現している。

【0050】
第1の実施の形態の変形例に係る固体撮像装置によれば、発生した光電子を排出する第1の排出ゲート電極31a及び第2の排出ゲート電極31bの電位制御だけで、電荷蓄積領域24への転送を制御することができるので、画素の構造が簡単化され、高解像度化が可能になる。又、受光用表面埋込領域23から電荷蓄積領域24に至る電荷転送経路にゲート構造やスイッチがないため、ゲート電極下を電子が通過するときのSi-SiO2界面での電子のトラップがなく、高速転送が可能となるため、時間分解能が向上する。更に、受光用表面埋込領域23と電荷蓄積領域24が1つの埋め込みフォトダイオード構造となっているため、暗電流ノイズ、転送ノイズ等のノイズの抑制の点からも有利となる。

【0051】
<半導体素子及び固体撮像装置の製造方法>
次に、図2及び図3に示した本発明の第1の実施の形態に係る半導体素子及び固体撮像装置の製造方法を、半導体素子(画素)に着目しながら、図7~図8を用いて説明する。尚、以下に述べる半導体素子及び固体撮像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。

【0052】
(a)先ず、30~0.65Ωcm程度(不純物密度4×1014cm-3程度以上、3×1016cm-3程度以下)の(100)面を主表面とするp型半導体基板を半導体領域21として用意する。このp型半導体領域21の主表面に150nm程度の熱酸化膜(SiO2膜)を形成後、フォトレジスト膜を塗布(スピンコート)し、これをフォトリソグラフィ技術によりパターニングしてpウェル形成領域を開口する。次に、pウェル形成領域に熱酸化膜を通して1012~1013cm-2程度のドーズ量でボロン(11+)をイオン注入する。次に、熱酸化膜のウェル形成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工程を終えてから、約1200℃でイオン注入されたボロンを熱拡散して、pウェル22を形成する(図7(a)参照。)。このとき周辺回路部及びそれぞれの画素Xijの内部に配置される読み出し用バッファアンプにも、同時にpウェル22が形成される。又、周辺回路部には、同様にしてnウェル(図示省略。)も形成される。更に、p型半導体領域21の主表面の熱酸化膜をすべて除去(剥離)してから、再び膜厚100nm程度のパッド酸化膜(SiO2膜)を半導体領域21の主表面に熱酸化法で形成する。その後、CVD法を用いて膜厚200nm程度の窒化膜(Si34膜)を成長させる。この窒化膜の上にフォトリソグラフィ技術によりパターニングされたフォトレジスト膜を形成し、これをマスクに反応性イオンエッチング(RIE)を行って、選択酸化(LOCOS)用の窒化膜のマスクを形成する。そして、LOCOS法を用いて窒化膜の開口部42に、厚さ150nm程度以上、1000nm程度以下、200nm程度以上、400nm程度以下のフィールド酸化膜(素子分離絶縁膜)35を形成する(図7(a)参照。)。

【0053】
(b)次に、図示を省略するが、窒化膜を除去してから、素子形成領域に膜厚が数10nmのダミー酸化膜を形成する。そして、フォトリソグラフィ技術により、周辺回路のpウェル22をフォトレジスト膜で被覆してからpMOSのゲートしきい値電圧制御(Vth制御)用の不純物をイオン注入する。次に、フォトレジスト膜を除去してからpウェル22以外の領域上に、フォトリソグラフィ技術により、フォトレジスト膜のパターンを形成し、続いて周辺回路及び読み出し用バッファアンプのpウェル22と同時に、pウェル22にnMOSのゲートしきい値電圧制御用の不純物をイオン注入する。その後、フォトレジスト膜を除去する。更に、Vth制御イオン注入イオン注入時の保護膜として使用されたダミー酸化膜を剥離する。

【0054】
(c)次に、半導体領域21の表面を熱酸化し、図7(a)に示すように酸化膜(SiO2膜)からなるゲート絶縁膜30を形成する。そして、図7(b)に示すように、ゲート絶縁膜30の全面の上にCVD法によりポリシリコン膜51を200~400nm程度堆積し、更に、フォトレジスト膜52をポリシリコン膜51上に塗布する。そして、図7(c)に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜52をマスクとして、RIE等によりポリシリコン膜51をエッチングすれば、排出ゲート電極31及び読み出しゲート電極32のパターンが形成される(図5及び図6に示す構造であれば、第1の排出ゲート電極31a及び第2の排出ゲート電極31bのパターンが形成される。)。その後、フォトレジスト膜52を除去する。

【0055】
(d)次に、半導体領域21の上にフォトレジスト膜53を塗布し、フォトリソグラフィ技術を用いて、受光用表面埋込領域と電荷蓄積領域との両方を含む領域を開口するように、フォトレジスト膜53に窓部を形成する。そして、図8(a)に示すようにフォトレジスト膜53、排出ゲート電極31及び読み出しゲート電極32をマスクとして、半導体領域21の表面の受光用表面埋込領域形成予定領域と電荷蓄積領域形成予定領域に対し、砒素(75As+)をドーズ量Φ1=1015cm-2のオーダーでイオン注入する。排出ゲート電極31及び読み出しゲート電極32に関しては、砒素(75As+)が自己整合的にイオン注入されるので、排出ゲート電極31及び読み出しゲート電極32にも砒素(75As+)がイオン注入される。同時に、周辺回路及び読み出し用バッファアンプのpウェル22にも同様に、ポリシリコンゲート電極をマスクとして、自己整合的に砒素(75As+)をイオン注入する。このとき、図示を省略した周辺回路のpウェル22等の上のポリシリコンゲート電極にも砒素(75As+)がイオン注入される。その後、フォトレジスト膜53を除去する。

【0056】
(e)次に、フォトリソグラフィ技術を用いて、半導体領域21の上にフォトレジスト膜54を塗布し、フォトリソグラフィ技術を用いて、電荷蓄積領域形成予定領域のみを開口するように、フォトレジスト膜54に窓部を形成する。そして、図8(b)に示すようにフォトレジスト膜54及び読み出しゲート電極32をマスクとして、半導体領域21に燐(31+)をドーズ量Φ2=8×1015~5×1016cm-2のオーダーでイオン注入する。読み出しゲート電極32に関しては、自己整合的に燐(31+)がイオン注入されるので、読み出しゲート電極32にも燐(31+)がイオン注入される。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプのpウェル22にも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、図示を省略した周辺回路のpウェル22等の上のポリシリコンゲート電極にも燐(31+)がイオン注入される。その後、フォトレジスト膜54を除去した後、半導体領域21を第1の活性化熱処理(アニール)すれば、n型の不純物が2回イオン注入された(不純物密度n1と不純物密度n2)電荷蓄積領域及び1回のみイオン注入された(不純物密度n1のみ)受光用表面埋込領域が形成される。

【0057】
(f)次に、フォトリソグラフィ技術を用いて、半導体領域21の上に他のフォトレジスト膜55を被覆する。そして、図8(c)に示すようにフォトレジスト膜55をマスクとして、半導体領域21にホウ素(11+)を3×1015~1×1016cm-2のオーダーでイオン注入する。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプのnウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、図示を省略した周辺回路のpウェル22等の上のポリシリコンゲート電極にもホウ素(11+)がイオン注入される。その後、フォトレジスト膜55を除去し、受光用表面埋込領域と電荷蓄積領域との両方を含む領域を被覆する新たなフォトレジスト膜のパターンを形成する。

【0058】
(g)そして、排出ゲート電極31及び読み出しゲート電極32をマスクとして、電荷読み出し領域形成予定領域と排出ドレイン領域形成予定領域に砒素(75As+)を自己整合的にイオン注入する。その後、新たなフォトレジスト膜を除去して、半導体領域21を第2の活性化熱処理すれば、半導体領域21には、図3(a)に示すように、n型の受光用表面埋込領域23、p+型ピニング層26、受光用表面埋込領域23より不純物密度が高いn+型の電荷蓄積領域24、p+型ピニング層26、n+型の排出ドレイン領域25及びn+型の電荷読み出し領域27が形成される。(図5及び図6に示す構造であれば、第1の排出ドレイン領域25a及び第2の排出ドレイン領域25bが形成される。)。同様に、図示を省略した周辺回路のpウェル22等にn型ソース/ドレイン領域が形成される。このとき、排出ゲート電極31及び読み出しゲート電極32に注入された燐(31+)、砒素(75As+)及びホウ素(11+)も活性化されるので、排出ゲート電極31及び読み出しゲート電極32が低抵抗化する。

【0059】
(h)次に、図8(c)に続く図の図示を省略するが、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシリコン膜間の絶縁のため、層間絶縁膜36を堆積させる(図3(a)参照。)。この層間絶縁膜36は、CVD法により堆積された膜厚0.5μm程度の酸化膜(CVD-SiO2)と、この酸化膜(CVD-SiO2)の上に、CVD法により堆積された膜厚0.5μm程度のPSG膜又はBPSG膜の2層構造から構成された複合膜等種々の誘電体膜が使用可能である。CVD法で堆積後、熱処理することにより、この複合膜の上層のBPSG膜は、リフローされて層間絶縁膜36の表面が平坦化される。この上部に、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜をマスクにして、RIE若しくはECRイオンエッチング等により層間絶縁膜36をエッチングし、金属配線層とトランジスタを接続するコンタクト孔を形成する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、スパッタリング法又は電子ビーム真空蒸着法等によりシリコン等を含有するアルミニウム合金膜(Al-Si,Al-Cu-Si)を形成する。この上に、フォトリソグラフィ技術を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、RIEにより、アルミニウム合金膜をパターニングするという一連の処理を順次繰り返し、排出ドレイン領域25と排出ゲート電極31とを互いに接続する表面配線、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層等を形成する。更に、金属配線層等の上に他の層間絶縁膜36を堆積させ、フォトリソグラフィ技術を用いて、各画素の半導体領域の直上に開口部42を有する金属膜を形成し、遮光膜41とする(図3(a)参照。)。そして、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚1μm程度のパッシベーション膜を遮光膜の上にCVD法により積層すれば、本発明の第1の実施の形態に係る固体撮像装置が完成する。パッシベーション膜にはPSG膜や窒化膜等が利用される。

【0060】
以上説明したように、本発明の第1の実施の形態に係る半導体素子及び固体撮像装置の製造方法によれば、受光用表面埋込領域23、p+型ピニング層26、電荷蓄積領域24、p+型ピニング層26及び電荷読み出し領域27の形成は、標準的なCMOSイメージセンサの製造工程に、図8(b)に示すようなイオン注入等の簡単な工程を追加するだけで実現できる。したがって、標準CMOSプロセスを基本としながら、2段転送による電子シャッタ機能を有し、空間解像度を得ることができる固体撮像装置を標準的なCMOSプロセスで実現可能となる。

【0061】
<固体撮像装置の動作:距離画像センサ>
図2及び図3に概略構成を示したロックインピクセルの応用はいくつか考えられるが、光の飛行時間を利用した距離センサ或いは、1次元、2次元アレイとした距離画像センサへの応用を以下に説明する。即ち、光源からパルス幅Toの繰り返しパルス信号として照射された光が、対象物で反射され、レンズを介して、図1に示した固体撮像装置(2次元イメージセンサ)のそれぞれの画素X11~X1m;X21~X2m;……;Xn1~Xnmに入射する。即ち、図3(a)に示したように、それぞれの画素X11~X1m;X21~X2m;……;Xn1~Xnmの遮光膜41の開口部42を介して、それぞれの画素X11~X1m;X21~X2m;……;Xn1~XnmのフォトダイオードD1に入射する。フォトダイオードD1は、遮光膜の開口部42を介して入射したパルス幅Toのパルス光を光信号として受光し、この光信号を電荷に変換する。この際、図9に示すタイミングのように、排出ゲート電極31に制御信号TXDとして高い電圧(正の電圧)を与えるタイミングと、受信したパルス幅Toの光パルスの関係として、図9(1),図9(2)及び図9(3)の3種類を用いる。

【0062】
既に説明したとおり、排出ゲート電極31に制御信号TXDとして高い電圧(正の電圧)を与えると、図3(c)に示すような傾きのポテンシャル分布に起因する電界によって、受光用表面埋込領域23で発生した殆どの電子は排出ドレイン領域25に排出される。一方、排出ゲート電極31に制御信号TXDとして低い電圧(0V、又は-1V程度の負電圧)を与えると、図3(b)に示すようなポテンシャル分布によって、受光用表面埋込領域23で発生した殆どの電子(電荷)が、電荷蓄積領域24に転送される。

【0063】
先ず、図9(1)のように、パルス幅Toの受信光パルスが排出ゲート電極31に印加する制御信号TXDの立ち上がりエッジに、光パルスの遅れ時間Td分、遅れてかかるようなタイミングで発光させた場合、光パルスによって受光用表面埋込領域23で発生し、
電荷蓄積領域24に蓄積される電荷Q1は、

1=Ip(To-Td)+QB+QSR …(1)

で与えられる。ここで、Ipは受信光パルスにより発生する光電流、QBは背景光による電荷、QSRは受信光パルスによって発生した電荷の内、応答速度が遅く、受光用表面埋込領域23中でオフセット電荷としてふるまう成分である。

【0064】
図9(2)では、計測対象とする測距範囲において、パルス幅Toの受信光パルスによる受光用表面埋込領域23で発生した電荷は、すべて電荷蓄積領域24に蓄積されるように光パルスのタイミングを設定しており、この場合に、蓄積される電荷Q2は、

2=Ipo+QB+QSR …(2)

と表される。

【0065】
図9(3)では、受信した光パルスにより受光用表面埋込領域23で発生した成分は、すべて排出ドレイン領域25に排出されるように光パルスのタイミングを設定している。この場合は、応答速度の遅いオフセット電荷の成分QSRと背景光による成分QBが電荷蓄積領域24に蓄積されるように取り込まれ、次式、

3=QB+QSR …(3)

で表される。式(3)から、式(1),式(2)に含まれる背景光による成分QBと電荷の成分の内、応答速度の遅いオフセット電荷の成分QSRをキャンセルすることにより、光パルスの遅れ時間Tdを求めることができることが分かる。即ち、光パルスの遅れ時間Tdは、次式、

d=To(Q2-Q1)/(Q2-Q3) …(4)

から求めることができるので、対象物までの距離Lは、光速cを用いて、

L=(c/2)Td=(c/2)To(Q2-Q1)/(Q2-Q3) …(5)

により求められる。

【0066】
実際には、図9で示した排出ゲート電極31に印加する制御信号TXDの繰り返し周期TSを1サイクルとして、多数回繰り返し、十分な電子数を電荷蓄積領域24に蓄積したのち、各画素の信号をイメージセンサの外部に読み出す。その一連の操作を図9の(1),(2),(3)に対して順次行い、読み出された各電荷量に比例した信号電圧或いは、その信号電圧に比例したディジタル値により、ディジタル領域での演算で、式(5)に相当する処理を行うことで距離が求められる。

【0067】
実際のイメージセンサの読み出しのタイミングの例を、図10に示す。図1に示した固体撮像装置(2次元イメージセンサ)では、図2及び図3(a)の排出ゲート電極31に、全画素共通の制御信号TXDを与え、同じタイミングで動作させる。或いは、例えば、行毎にタイミングの異なる信号を加え、読み出し動作と連動させて与えても良い。図10のように、「光照射」の期間で、排出ゲート電極31に制御信号TXDを繰り返し周期TSで、多数回繰り返し印加し、電荷の排出ドレイン領域25への排出と、電荷蓄積領域24への転送を繰り返し、十分な電子数を電荷蓄積領域24に蓄積する。その後、「読み出し」の期間で、図1に示した画素アレイ部1の各行の排出ゲート電極31に、垂直走査回路3から制御信号TX(1),…,TX(i),…,TX(n-2),TX(n-1),TX(n)を、図10に示すように、順に印加し、電荷蓄積領域24の信号電子を読み出す。信号をイメージセンサの外部に読み出す方法については、従来の埋め込みフォトダイオードを用いた電荷転送型のCMOSイメージセンサと違いはなく、詳細な説明は省略する。図10では、読み出し期間のおける、各行毎に与えるTX信号のタイミングだけを示している。

【0068】
第1の実施の形態に係る固体撮像装置によれば、変調された光信号と同期して電荷の検出を行う場合において、信号検出のための電荷転送経路が一種類であるため、例えばフォトダイオードからの複数の電荷蓄積領域24にゲート電極構造を介して、電荷を振り分ける従来の構造に比較して、画素毎に特性ばらつきを少なくした距離画像センサを実現することができる。

【0069】
<固体撮像装置の動作:蛍光強度及び蛍光の寿命測定>
次に、本発明の第1の実施の形態に係る固体撮影装置の応用例として、対象物の蛍光の寿命を画像化する方法を説明する。蛍光寿命の測定は、バイオイメージングにおいて有用であり、その計測が半導体デバイスと簡単な光源及び光学系で実現することができれば、蛍光の寿命測定の応用範囲を拡大することができる。

【0070】
図11は、排出ゲート電極31に制御信号TXDとして低い電圧(0V、又は-1V程度の負電圧)を印加する期間ΔTを短くし、そのパルスのタイミングTdを1フレーム毎に変化させることで蛍光の寿命を測定する場合のタイミング図を示している。期間ΔTの間以外は、排出ゲート電極31に制御信号TXDとして高い電圧を与えて、受光用表面埋込領域23の電荷を排出ドレイン領域25へ排出する。繰り返しパルスの励起光を照射したとき、励起光が照射された対象物からの蛍光は遅れて応答する。

【0071】
蛍光は指数関数的に減衰するため、蛍光の強度をPとすると、蛍光Pと時間Tとの関係は、τを蛍光の寿命、P0を蛍光の強度の初期値として、式(6)のように表すことができる:

P=P0 exp(-t/τ) …(6)

図11において、タイミングTd=t1から期間ΔTの間、制御信号TXDとして低い電圧を排出ゲート電極31に与えて、蛍光による電荷を電荷蓄積領域24に転送したとき、蛍光電荷の転送の遅れ時間を無視すれば、転送電荷Q1は、式(7)のように、時刻t1からt1+ΔTの期間の積分で与えられる:

【数1】
JP0005688756B2_000002t.gif
…(7)

この転送動作を何度も繰り返す。このとき、蛍光の寿命が変化せず、同じ蛍光を繰り返すとすれば、N回の繰り返しにより、その電荷はN倍になる。

【0072】
同様に、図11において、時刻t1とは異なるタイミングTd=t2から期間ΔTの間、制御信号TXDとして低い電圧を排出ゲート電極31に与えて、蛍光による電荷を電荷蓄積領域24に転送したとき、蛍光電荷の転送の遅れ時間を無視すれば、転送電荷Q2は、式(8)のように、時刻t2からt2+ΔTの期間の積分で与えられる:

【数2】
JP0005688756B2_000003t.gif
…(8)

式(7)及び式(8)から、蛍光の寿命τは以下の式(9)のように表すことができる:

τ=(t2-t1) / ln(Q1/Q2) …(9)

したがって、蛍光により発生した電荷を異なるタイミングで読み出すことにより、蛍光の寿命τを測定可能となる。尚、イメージセンサとしての全体的な読み出しの動作は、図10を用いて説明した動作と実質的に同様であるので、重複した説明を省略する。

【0073】
第1の実施の形態に係る固体撮像装置によれば、変調された光信号と同期して電荷の検出を行う場合において、信号検出のための電荷転送経路が一種類であるため、例えばフォトダイオードからの複数の電荷蓄積領域24にゲート電極構造を介して、電荷を振り分ける従来の構造に比較して画素毎に特性ばらつきを少なくして、蛍光の寿命を画像化することができる。

【0074】
図11に示したタイミング図は、蛍光寿命を測る場合だけでなく、蛍光の強度を測るものにも使える。蛍光の強度の測定は、単に時間的に窓をかけて、励起光の成分を捨てて(排出)、蛍光が発生しているときだけ、転送するようにすれば良い。その時間窓のタイミングは固定であるが、蛍光をできるだけ集めたいので、励起光のすぐ後で、開きはじめ、十分に減衰するまで時間窓を広く、即ちΔTを大きくする。

【0075】
よって、蛍光強度イメージングの場合は、時間窓ΔTを固定として、励起光による電荷を十分に排出したのちに、排出ゲートを閉じ、蛍光により発生した電荷のみを電荷蓄積部に転送する。従来、蛍光強度イメージングでは、励起光による成分と蛍光による成分の分離は、それらの波長が異なることを利用し、光の波長に対して選択する光学フィルタのみが用いられているが、励起光と蛍光の波長成分が一部重なりあうため、励起光が必ずしも十分に分離できない場合がある。本発明のように、時間窓による選択を併用することで、より分離性が高まり、より微弱な蛍光を検出することができる。
(第2の実施の形態)
例えば近赤外光など、使用する光の波長が長い場合、基板の深くで発生した電子が表面に拡散によって戻ってくる場合、その一部が、電荷蓄積領域24に取り込まれ、変調特性に影響を与える。これを軽減するための構造を、本発明の第2の実施の形態において説明する。本発明の第2の実施の形態に係る固体撮像装置(2次元イメージセンサ)の全体構成は、図1にしたブロック図と同一であるため、重複した説明を省略する。第2の実施の形態に係る固体撮像装置のそれぞれの画素X11~X1m;X21~X2m;……;Xn1~Xnm内の半導体素子の平面構造も、図2と同様であり、重複した説明を省略する。

【0076】
図12は、図2に示した半導体素子のIII-III方向から見た断面構造に対応する。図12に示すように、半導体素子は、第1導電型(p型)の半導体領域21と、半導体領域21とフォトダイオードを構成するように、半導体領域21の上部の一部に埋め込まれ、光を入射する第2導電型(n型)の受光用表面埋込領域(受光カソード領域)23と、半導体領域21の上部の一部に受光用表面埋込領域23と隣接(連続)して埋め込まれ、フォトダイオードが生成した電荷を移動させる場の方向を深さ方向として、受光用表面埋込領域23よりもポテンシャル井戸の深さが深く、受光用表面埋込領域23が生成した電荷を蓄積する第2導電型(n+型)の電荷蓄積領域24と、電荷蓄積領域24が蓄積した電荷を受け入れる第2導電型(n+型)の電荷読み出し領域27と、受光用表面埋込領域23が生成した電子を排出する第2導電型(n+型)の排出ドレイン領域25とを備える点では、第1の実施の形態に係る固体撮像装置と同様であるが、電荷蓄積領域24の下方に第1導電型(p+型)で半導体領域21よりも高不純物密度のキャリアブロック層19を備えている点が、図3(a)に示した半導体素子の断面構造と異なる。キャリアブロック層19の不純物密度は、例えば、1×1018cm-3程度以上、6×1020cm-3程度以下、好ましくは3×1018cm-3程度以上、2×1020cm-3程度以下、代表的には、例えば2×1019cm-3程度の値が採用可能であり、その厚さは0.1~1μm程度、好ましくは0.3~0.7μm程度とすることが可能である。

【0077】
図2に一点鎖線で示したのと同様に、第2の実施の形態に係る固体撮像装置のそれぞれの画素X11~X1m;X21~X2m;……;Xn1~Xnmを構成するの半導体素子は、電荷読み出し領域27と排出ドレイン領域25とを囲むように、半導体領域21より高不純物密度の第1導電型のウェル(pウェル)22が形成されている。図12に示した半導体領域21の代わりに、第1導電型の半導体基板上に形成した半導体基板よりも低不純物密度の第1導電型のシリコンエピタキシャル成長層を採用しても良い。受光用表面埋込領域23と、受光用表面埋込領域23の直下の半導体領域(アノード領域)21とで第1の埋め込みフォトダイオード(フォトダイオード)D1を構成し、電荷蓄積領域(カソード領域)24と、電荷蓄積領域24の直下の半導体領域(アノード領域)21とで第2の埋め込みフォトダイオード(電荷蓄積ダイオード)D2を構成している。

【0078】
受光用表面埋込領域23の上から電荷蓄積領域24の上に渡り、p+型ピニング層26が配置されている。p+型ピニング層26上の半導体領域21の上、及び受光用表面埋込領域23と電荷読み出し領域27との間の半導体領域21の上にはゲート絶縁膜30が形成されている。ゲート絶縁膜30上には、電荷蓄積領域24と電荷読み出し領域27との間に形成される転送チャネルの電位を制御して、電荷蓄積領域24から電荷読み出し領域27へ電荷を転送する読み出しゲート電極32と、受光用表面埋込領域23と排出ドレイン領域25との間に形成される排出チャネルの電位を制御して、受光用表面埋込領域23から、受光用表面埋込領域23が生成した電子を排出ドレイン領域25へ電荷を転送する排出ゲート電極31が配置されている。ゲート絶縁膜30とゲート絶縁膜30上の排出ゲート電極31とで、受光用表面埋込領域23と排出ドレイン領域25との間の半導体領域21の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域23から排出ドレイン領域25へ電荷を排出する第1の電位制御手段(31,30)を構成している。又、ゲート絶縁膜30とゲート絶縁膜30上の読み出しゲート電極32とで、排出ゲート電極31と電荷蓄積領域24と電荷読み出し領域との間の半導体領域21の上部に形成されるチャネルの電位を制御して、電荷蓄積領域24から電荷読み出し領域へ電荷を転送する第2の電位制御手段(32,30)を構成している。ゲート絶縁膜30上には、読み出しゲート電極32と排出ゲート電極31とを含んで層間絶縁膜36が形成されている。

【0079】
例えば、排出ドレイン領域25に接続された排出ゲート電極31に制御信号TXDとして高い電圧(正の電圧)を与えると、図3(c)に示したのと同様に、受光用表面埋込領域23から排出ドレイン領域25の方に向かう空乏化電位の傾きが発生し、受光用表面埋込領域23で発生した殆どの電子は排出ドレイン領域25に排出される。一方、排出ゲート電極31に制御信号TXDとして低い電圧(0V、又は-1V程度の負電圧)を与えると、図3(b)に示したのと同様に、受光用表面埋込領域23と排出ドレイン領域25との間に電子に対する電位障壁が形成され、受光用表面埋込領域23から排出ドレイン領域25には電子は排出が止まり、受光用表面埋込領域23で発生した殆どの電子(電荷)が、電荷蓄積領域24に転送される。

【0080】
以上のように、第2の実施の形態に係る固体撮像装置によれば、受光用表面埋込領域23と電荷蓄積領域24との間に特別なゲート構造を設けることなく、発生した光電子を排出する排出ゲート電極31の電位制御だけで、電荷蓄積領域24への転送を制御することができるので、画素の構造が簡単化され、高解像度化が可能になるが、第2の実施の形態に係る固体撮像装置の画素を構成する半導体素子が、図12に示すように、電荷蓄積領域24の深部に第1導電型(p型)のキャリアブロック層19を備えているので、使用する光の波長が長い場合において、半導体領域21の深くで発生した電子が表面に拡散によって戻ってくる場合、その一部が、電荷蓄積領域24に取り込まれるのをブロックすることができる。このため、例えば近赤外光など、使用する光の波長が長い場合であっても、本発明の第2の実施の形態に係る固体撮像装置によれば、排出ゲート電極31の電位制御による発生電子の電荷蓄積領域24への転送の変調特性に対する、半導体領域21の深くで発生した電子が表面に拡散によって戻ってくる影響を抑制することが可能である。

【0081】
その他の、例えば、受光用表面埋込領域23から電荷蓄積領域24に至る電荷転送経路にゲート構造やスイッチがないため、ゲート電極下を電子が通過するときのSi-SiO2界面での電子のトラップがなく、高速転送が可能となるため、時間分解能が向上する効果、受光用表面埋込領域23と電荷蓄積領域24が1つの埋め込みフォトダイオード構造となっているため、暗電流ノイズ、転送ノイズ等のノイズの抑制の点からも有利となるという効果、更に、変調された光信号と同期して電荷の検出を行う場合において、信号検出のための電荷転送経路が一種類であるため、例えばフォトダイオードからの複数の電荷蓄積領域24にゲート電極構造を介して、電荷を振り分ける従来の構造に比較して、画素毎に特性ばらつきを少なくすることができる等の効果は、第1の実施の形態に係る固体撮像装置と同様と実質的に同様であるので、重複した説明を省略する。

【0082】
(その他の実施の形態)
上記のように、本発明は第1及び第2の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

【0083】
例えば、本発明の第1又は第2の実施の形態で説明した構造を利用して、距離測定等に用いる光源としてのLED照明を、背景光に対して相対的に増強させることもできる。この場合、図13に示すように、LEDが発光しているタイミングに合わせて、排出ゲート電極31に制御信号TXDとして低い電圧を与え、LEDにより生成された電荷を電荷蓄積領域24に転送されるようにし、それ以外の期間では発生した電子が排出ドレイン領域25に排出されるようにする。この場合、LEDを繰り返し発光させたときの、発光のデューティ比を小さくして、直流発光の場合に比べて、最大許容駆動電流を大きくすることができるので、同じ発光強度を得るのに必要なLEDの数を減らすことができる。

【0084】
又、本発明の第1又は第2の実施の形態で説明した構造は、全画素同時電子シャッタとしても利用することができる。電子シャッタを開く場合のみ、排出ゲート電極31を低い電位として、光で発生した電子が電荷蓄積領域24に転送されるようにしておき、電子シャッタを閉じたい期間と信号の読み出しの期間では、排出ゲート電極31に高い電位を与えて、発生した光電子を排出ドレイン領域25に排出するようにしておく。この電子シャッタでは、その電荷の蓄積と信号の読み出しを独立した期間で行わなければならないが、機械的なシャッタを用いることなく、全画素で電荷蓄積期間をそろえることができるため、動きの速い被写体に対してもひずみなく撮像を行うことができる。

【0085】
又、図14に示すように、光を入射する第2導電型(n型)の受光用表面埋込領域23aの右側に、第2導電型(n+型)で受光用表面埋込領域23aよりもポテンシャル井戸(電子井戸)の深さが深い遷移領域23bを配置し、遷移領域23bの右側に、遷移領域23bと一部重複して第2導電型(n+型)で、遷移領域23bよりもポテンシャル井戸(電子井戸)の深さが深く(図3(b)及び図3(c)参照。)、受光用表面埋込領域23aが生成した電荷を遷移領域23bを経由して蓄積する電荷蓄積領域24を配置し、この電荷蓄積領域24の右斜め上方及び右斜め下方に、電荷蓄積領域24が蓄積した電荷を交互に分岐して読み出す第1読み出しゲート電極32a及び第2読み出しゲート電極32bを配置しても良い。図14に示す構造では、更に、第1読み出しゲート電極32aの右斜め上方には電荷蓄積領域24が蓄積した電荷を受け入れる第2導電型(n+型)の第1電荷読み出し領域27aが、第2読み出しゲート電極32bの右斜め下方には電荷蓄積領域24が蓄積した電荷を受け入れる第2導電型(n+型)の第2電荷読み出し領域27が配置されている。

【0086】
図14に示すように、受光用表面埋込領域23aと電荷蓄積領域24との間に遷移領域23bを設けることにより、受光用表面埋込領域23aから電荷蓄積領域24に向かう電荷転送路に、平面パターンにおけるマスク位置のずれによるポテンシャルバリヤができて、高速な転送ができなる不都合を解消できる。受光用表面埋込領域23aと電荷蓄積領域24との間にポテンシャルバリヤを設けないようにして、受光用表面埋込領域23aの完全空乏化したときの第1のポテンシャル井戸PW1の深さが、電荷蓄積領域24の完全空乏化したときの第2のポテンシャル井戸PW2の深さよりも階段状(ステップ状)に浅くなるようにするためには、例えば、受光用表面埋込領域23aの不純物密度よりも遷移領域23bの不純物密度が階段状に高くなるようにし、遷移領域23bの不純物密度よりも、電荷蓄積領域24の不純物密度が階段状に高くなるように、それぞれの不純物密度を選べば良い。受光用表面埋込領域23aの不純物密度よりも遷移領域23bの不純物密度が階段状に高くし、遷移領域23bの不純物密度よりも、電荷蓄積領域24の不純物密度が階段状に高く設定する方法は、公知の種々の方法が採用可能である。但し、図14に示した平面パターンにおけるマスク位置のずれによるポテンシャルバリヤが発生しないようにするためには、図14に示すように、電荷蓄積領域24には、深い第2のポテンシャル井戸PW2を形成するようにn型の不純物が3回イオン注入され(不純物密度n1と不純物密度n2と不純物密度n3)、遷移領域23bには、中間の深さのポテンシャル井戸を形成するようにn型の不純物が2回イオン注入され(不純物密度n1と不純物密度n2)、浅い第1のポテンシャル井戸PW1を形成したい領域には1回のみイオン注入される(不純物密度n1のみ)ようにすれば良い。

【0087】
図14に示す半導体素子においては、受光用表面埋込領域23aの上下方向に測った幅が、遷移領域23bより広くなる段差を有した形状にパターニングされ、受光用表面埋込領域23aと遷移領域23bの上下には、この段差部に沿って、受光用表面埋込領域23aが生成した電子を排出する第2導電型(n+型)の第1の排出ドレイン領域25a及び第2の排出ドレイン領域25bとを備える。そして、受光用表面埋込領域23a及び遷移領域23bと第1の排出ドレイン領域25aの間には、Z型をなすように直角に折れ曲がった第1の排出ゲート電極31aが配置され、受光用表面埋込領域23a及び遷移領域23bと第2の排出ドレイン領域25bの間には、Z型をなすように直角に折れ曲がった第2の排出ゲート電極31bが配置されている。第1の排出ゲート電極31aは、受光用表面埋込領域23aと第1の排出ドレイン領域25aとの間に形成される排出チャネルの電位を制御して、受光用表面埋込領域23aから、受光用表面埋込領域23aが生成した電子を上方の第1の排出ドレイン領域25aへ排出し、第2の排出ゲート電極31bは、受光用表面埋込領域23aと第2の排出ドレイン領域25bとの間に形成される排出チャネルの電位を制御して、受光用表面埋込領域23aから、受光用表面埋込領域23aが生成した電子を下方の第2の排出ドレイン領域25bへ排出する。

【0088】
図14に示すように、第1電荷読み出し領域27aには、読み出し用バッファアンプを構成する第1信号読み出しトランジスタTA1ijのゲート電極が接続されている。第1信号読み出しトランジスタTA1ijのドレイン電極は電源VDDに接続され、ソース電極は画素選択用の第1スイッチングトランジスタTS1ijのドレイン電極に接続されている。画素選択用の第1スイッチングトランジスタTS1ijのソース電極は、第1垂直信号線Bj1に接続され、ゲート電極には水平ラインの選択用制御信号S(i1)が垂直走査回路(図1参照。)から与えられる。選択用制御信号S(i1)をハイ(H)レベルにすることにより、第1スイッチングトランジスタTS1ijが導通し、第1信号読み出しトランジスタTA1ijで増幅された第1電荷読み出し領域27aの電位に対応する電流が第1垂直信号線Bj1に流れる。更に、第1電荷読み出し領域27aには、読み出し用バッファアンプを構成する第1リセットトランジスタTR1ijのソース電極が接続されている。第1リセットトランジスタTR1ijのドレイン電極は電源VDDに接続され、ゲート電極にはリセット信号R(i1)が与えられる。リセット信号R(i1)をハイ(H)レベルにして、第1電荷読み出し領域27aに蓄積された電荷を吐き出し、第1電荷読み出し領域27aをリセットする。一方、第2電荷読み出し領域27bには、読み出し用バッファアンプを構成する第2信号読み出しトランジスタTA2ijのゲート電極が接続されている。第2信号読み出しトランジスタTA2ijのドレイン電極は電源VDDに接続され、ソース電極は画素選択用の第2スイッチングトランジスタTS2ijのドレイン電極に接続されている。画素選択用の第2スイッチングトランジスタTS2ijのソース電極は、第2垂直信号線Bj2に接続され、ゲート電極には水平ラインの選択用制御信号S(i2)が垂直走査回路(図1参照。)から与えられる。選択用制御信号S(i2)をハイ(H)レベルにすることにより、第2スイッチングトランジスタTS2ijが導通し、第2信号読み出しトランジスタTA2ijで増幅された第2電荷読み出し領域27bの電位に対応する電流が第2垂直信号線Bj2に流れる。更に、第2電荷読み出し領域27bには、読み出し用バッファアンプを構成する第2リセットトランジスタTR1ijのソース電極が接続されている。第2リセットトランジスタTR1ijのドレイン電極は電源VDDに接続され、ゲート電極にはリセット信号R(i2)が与えられる。リセット信号R(i2)をハイ(H)レベルにして、第2電荷読み出し領域27bに蓄積された電荷を吐き出し、第2電荷読み出し領域27bをリセットする。

【0089】
図14に示す半導体素子においては、第1読み出しゲート電極32a及び第2読み出しゲート電極32bに読み出しパルス信号TXを交互に与えると、光信号により生成された電子は、右斜め上方の第1電荷読み出し領域27aと、右斜め下方の第2電荷読み出し領域27bに電荷蓄積領域24から転送される。つまり、図14に示す半導体素子による推定距離Lは、式(10)で示されるように、右斜め上方の第1電荷読み出し領域27aに電荷蓄積領域24から転送され蓄積された電荷Q1Sと、右斜め下方の第2電荷読み出し領域27bに電荷蓄積領域24から転送され、蓄積された電荷Q2Sとの配分比から与えられる:

L=(cT0P/2)(Q2S/(Q1S+Q2S)) …(10)

ここで、cは光速、T0Pは、パルス光のパルス幅である。

【0090】
又、既に述べた第1及び第2の実施の形態の説明では、第1導電型をp型、第2導電型をn型として説明するが、第1導電型がn型、第2導電型をp型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。このとき、例えば、図3(a)に示した受光用表面埋込領域23は「受光アノード領域」になるように、対応して適宜極性や対応する名称を反転(変更)させれば良い。第1及び第2の実施の形態の説明では、転送、蓄積等の処理がされる電荷を電子とし、ポテンシャル図において、図の下方向(深さ方向)が、電位(ポテンシャル)の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向(深さ方向)が、電位の負方向として表現される。

【0091】
第1及び第2の実施の形態の説明においては、2次元固体撮像装置(エリアセンサ)を例示的に説明したが、本発明の半導体素子は2次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図1に示した2次元マトリクスにおいて、j=m=1とした1次元固体撮像装置(ラインセンサ)の画素として複数の半導体素子を1次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。

【0092】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【0093】
本発明の半導体素子及びこの半導体素子を画素として用いた固体撮像装置は、画素の構造が簡単で高解像度化が可能であり、電荷の高速転送により高い時間分解能を有するので、TOF距離画像センサ、バイオイメージングの他、各種の計測を行う時間相関イメージセンサ等の種々の固体撮像装置の技術分野に利用可能である。
【符号の説明】
【0094】
1…画素アレイ部
2…水平走査回路
3…垂直走査回路
4…タイミング発生回路
19…キャリアブロック層
21…半導体領域
22…pウェル
23…受光用表面埋込領域
24…電荷蓄積領域
25…排出ドレイン領域
25a…第1の排出ドレイン領域
25b…第2の排出ドレイン領域
26…ピニング層
27…電荷読み出し領域
27a…第1電荷読み出し領域
27b…第2電荷読み出し領域
30…ゲート絶縁膜
31…排出ゲート電極
31a…第1の排出ゲート電極
31a…第1の排出ゲート電極
31b…第2の排出ゲート電極
32…読み出しゲート電極
32a…第1読み出しゲート電極
32b…第2読み出しゲート電極
35…素子分離絶縁膜
36…層間絶縁膜
41…遮光膜
42…開口部
51…ポリシリコン膜
52~55…フォトレジスト膜
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
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【図13】
12
【図14】
13