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明細書 :半導体積層構造およびこれを用いた半導体素子

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2014-003056 (P2014-003056A)
公開日 平成26年1月9日(2014.1.9)
発明の名称または考案の名称 半導体積層構造およびこれを用いた半導体素子
国際特許分類 H01L  21/205       (2006.01)
C23C  16/34        (2006.01)
FI H01L 21/205
C23C 16/34
請求項の数または発明の数 11
出願形態 OL
全頁数 9
出願番号 特願2012-135627 (P2012-135627)
出願日 平成24年6月15日(2012.6.15)
発明者または考案者 【氏名】江川 孝志
出願人 【識別番号】304021277
【氏名又は名称】国立大学法人 名古屋工業大学
審査請求 未請求
テーマコード 4K030
5F045
Fターム 4K030AA11
4K030AA13
4K030AA17
4K030AA18
4K030BA02
4K030BA08
4K030BA11
4K030BA38
4K030BB12
4K030CA04
4K030CA17
4K030FA10
4K030JA01
4K030LA14
5F045AA04
5F045AB14
5F045AB17
5F045AC08
5F045AC12
5F045AD12
5F045AD13
5F045AD14
5F045AD15
5F045AE25
5F045AF03
5F045BB11
5F045BB12
5F045BB13
5F045CA07
5F045CA11
5F045DA53
5F045DA54
5F045EE12
要約 【課題】Si等の基板上にバッファ層および歪超格子層を設け、さらにGaN系のデバイス層を設けた半導体積層構造の反りを低減する。
【解決手段】Si等の基板上にAlGa1-XNからなるバッファ層、AlGa1-XNからなる歪超格子層またはAlGa1-XNからなる組成傾斜層、さらにAlGa1-XNからなるデバイス層を順次設けた半導体積層構造であって、InGa1-YNからなる層を前記バッファ層、歪超格子層、組成傾斜層、デバイス層のいずれかの層内あるいは層間に設ける。より好ましくは当該歪超格子層または当該組成傾斜層と当該デバイス層との間にInGa1-YNからなる層を設ける。
【選択図】 図4
特許請求の範囲 【請求項1】
基板上にAlGa1-XNからなるバッファ層、AlGa1-XNからなる歪超格子層またはAlGa1-XNからなる組成傾斜層、さらにAlGa1-XNからなるデバイス層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記AlGa1-XNのいずれの層の熱膨張係数より小さく、InGa1-YNからなる層を前記バッファ層、歪超格子層、組成傾斜層、デバイス層のいずれかの層内あるいは層間に設けた半導体積層構造。
【請求項2】
前記バッファ層、歪超格子層、組成傾斜層、およびデバイス層の各々のヤング率よりも前記InGa1-YNからなる層が小さいヤング率を有する請求項1に記載の半導体積層構造。
【請求項3】
InGa1-YNからなる層を前記歪超格子層または前記組成傾斜層と前記デバイス層との間に設けた請求項1または2に記載の半導体積層構造。
【請求項4】
前記基板がSi基板である請求項1~3のいずれかに記載の半導体積層構造。
【請求項5】
前記InGa1-YNからなる層が、0.05≦Y≦0.20、層の厚みが5~50nmである請求項1~4のいずれかに記載の半導体積層構造。
【請求項6】
前記AlGa1-XNからなるバッファ層がX≧0.2の1層または2層からなり,厚みの合計が30~500nmである請求項1~5のいずれかに記載の半導体積層構造。
【請求項7】
前記AlGa1-XNからなる歪超格子層がAlN/GaN、AlGa1-XN(0<X<1)/AlN、AlGa1-XN(0<X<1)/GaNのいずれかの組み合わせを交互に繰り返した層であり、各層の厚みが1~30nmで合計積層数が200以下である請求項1~6のいずれかに記載の半導体積層構造。
【請求項8】
前記AlGa1-XNからなる組成傾斜層が膜成長方向に連続または不連続にX(0≦X≦1)が減少し、膜厚の合計が0.2~6.0μmである請求項1~6のいずれかに記載の半導体積層構造。
【請求項9】
前記AlGa1-XNからなるデバイス層が厚み0.5~7.0μmのGaNからなる層を含む請求項1~8のいずれかに半導体積層構造。
【請求項10】
請求項1~9のいずれかに記載の半導体積層構造を用いた半導体素子。
【請求項11】
前記半導体素子がHEMT素子である請求項10に記載の半導体素子。
発明の詳細な説明 【技術分野】
【0001】
本発明は、電界効果トランジスタ(FET)、発光ダイオード(LED)等の半導体素子に用いられる半導体積層構造であって、特に反りおよびクラックの発生を抑制した、結晶品質の優れたSi基板を用いた半導体積層構造およびこれを用いた半導体素子に関するものである。
【背景技術】
【0002】
窒化物半導体は、電界効果トランジスタ等の電子デバイス、あるいは、可視光領域から紫外光領域の短波長帯における受発光デバイスの活性材料として、近年盛んに研究開発が行われている。
【0003】
一般的に、前記窒化物半導体は、サファイア、SiC又はSi等からなる基板上に形成される。特に、Si単結晶基板(以下、「Si基板」という)は、大面積が低価格で入手でき、結晶性及び放熱性に優れ、さらに、へき開やエッチングが容易で、プロセス技術が成熟しているといった多くの利点を具えている。
【0004】
しかし、前記窒化物半導体とSi基板とでは、格子定数や熱膨張係数が大きく異なるため、Si基板上に窒化物半導体を成長させた場合、成長した窒化物半導体は、ウェーハとして反る、あるいはクラックやピット(点状欠陥)が発生するという問題があった。特に反りが大きいと、デバイス加工としてプロセスが困難となり、また素子として耐圧が低いなど大きな課題となっている。
【0005】
上記問題を解決するための手段としては、前記Si基板と窒化物半導体層との間にバッファ層を形成することで、反りあるいはクラックを抑制する技術が知られている。例えば、特許文献1では、Si基板の上に、窒化物半導体からなり、組成的に勾配を付けたAlGa1-XN等からなる転移層(バッファ層)を形成し、該転移層の上に窒化ガリウムを形成してなる半導体材料が開示されている。
【0006】
また、特許文献2では、Si基板上に、高Al含有層と、低Al含有層とを交互に複数層積層してなるAlN系超格子複合層を形成し、該AlN系超格子複合バッファ層上に窒化物半導体層を形成してなる窒化物半導体素子が開示されている。
【0007】
しかしながら、特許文献1及び2に記載の半導体材料では、いずれも前記窒化物半導体層に発生する反りあるいはクラックの抑制については十分でなかった。
【0008】
一方、特許文献3および4では、反りの少ない半導体積層基板を得るため、2インチ径で330μm厚のサファイア基板上に、30nm厚のGaNバッファ層を設けた後、GaN層とGaの一部をInで置換したInGaN層からなる中間層を設け、さらにAlGaN系の膜を20~30nmの厚みで形成した半導体積層構造の反りが10~25nmであることが開示されている。
【0009】
しかし、特許文献3および4で用いたサファイア基板のヤング率はSi基板のヤング率の2~3倍であり、相対的に反りが小さくなること、また、基板の径を2インチから4インチへと大きくすれば反りは4倍程度大きくなることが予想され、さらに歪緩和のための中間層上のAlGaNの膜厚が小さく、中間層の歪緩和効果が十分には確認されていない。
【先行技術文献】
【0010】

【特許文献1】特表2004-524250号公報
【特許文献2】特開2007-67077号公報
【特許文献3】特開2008-211246号公報
【特許文献4】特開2007-60140号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明の課題は、Si基板上にバッファ層および歪超格子層を設け、さらにGaN系のデバイス層を設けた半導体積層構造であって、反りを低減した半導体積層構造およびこれを用いた半導体素子を提供することにある。
【課題を解決するための手段】
【0012】
本発明者らは、前記半導体積層構造にInGa1-XNからなる層を挿入することにより、上記課題が解決しうることを見出した。すなわち、本発明によれば、以下の半導体積層構造およびこれを用いた半導体素子が提供される。
【0013】
[1] 基板上にAlGa1-XNからなるバッファ層、AlGa1-XNからなる歪超格子層またはAlGa1-XNからなる組成傾斜層、さらにAlGa1-XNからなるデバイス層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記AlGa1-XNのいずれの層の熱膨張係数より小さく、InGa1-YNからなる層を前記バッファ層、歪超格子層、組成傾斜層、デバイス層のいずれかの層内あるいは層間に設けた半導体積層構造。
【0014】
[2] 前記バッファ層、歪超格子層、組成傾斜層、およびデバイス層の各々のヤング率よりも前記InGa1-YNからなる層が小さいヤング率を有する、前記[1]に記載の半導体積層構造。
【0015】
[3] 前記InGa1-YNからなる層を前記歪超格子層または前記組成傾斜層と前記デバイス層との間に設けた前記[1]または[2]に記載の半導体積層構造。
【0016】
[4] 前記基板がSi基板である前記[1]~[3]のいずれかに記載の半導体積層構造。
【0017】
[5] 前記InGa1-YNからなる層が、0.05≦Y≦0.20、当該層の厚みが5~50nmである前記[1]~[4]のいずれかに記載の半導体積層構造。
【0018】
[6] 前記AlGa1-XNからなるバッファ層がX≧0.2の1層または2層からなり,厚みの合計が30~500nmである前記[1]~[5]のいずれかに記載の半導体積層構造。
【0019】
[7] 前記AlGa1-XNからなる歪超格子層がAlN/GaN、AlGa1-XN(0<X<1)/AlN、AlGa1-XN(0<X<1)/GaNのいずれかの組み合わせを交互に繰り返した層であり、各層の厚みが1~30nmで合計積層数が200以下である前記[1]~[6]のいずれかに記載の半導体積層構造。
【0020】
[8] 前記AlGa1-XNからなる組成傾斜層が膜成長方向に連続または不連続にX(0≦X≦1)が減少し、膜厚の合計が0.2~6.0μmである前記[1]~[6]のいずれかに記載の半導体積層構造。
【0021】
[9] 前記AlGa1-XNからなるデバイス層が厚み0.5~7.0μmのGaNからなる層を含む前記[1]~[8]のいずれかに記載の半導体積層構造。
【0022】
[10] 前記[1]~[9]のいずれかに記載の半導体積層構造を用いた半導体素子。
【0023】
[11] 前記半導体素子がHEMT素子である前記[10]に記載の半導体素子。
【図面の簡単な説明】
【0024】
【図1】本発明の半導体積層構造の概念図である。
【図2】本発明の半導体積層構造を有するウェーハの反り測定方向を示す図である。
【図3】本発明の半導体積層構造を有するウェーハの反り量を示す図である。
【図4】本発明の実施形態1の半導体積層構造の図である。
【図5】本発明の実施例5の反り量を示す図である。
【図6】本発明の実施例6の反り量を示す図である。
【発明を実施するための形態】
【0025】
以下、図面を参照しつつ本発明の実施の形態について説明する。本発明は、以下の実施形態に限定されるものではなく、発明の範囲を逸脱しない限りにおいて、変更、修正、改良を加え得るものである。

【0026】
図1は本発明の半導体積層構造の概念図である。なお、図示の都合上、図1における各層の厚みの比率は実際の比率を反映していない。

【0027】
図1に示す半導体積層構造1は、例示として、Si基板2の上に、バッファ層としてAlN層3およびAlGaN層4を形成し、次に歪超格子層5、さらにデバイス層としてGaN層6およびAlGa1-XN7を順次積層したものである。この半導体積層構造1は、基板上2に、バッファ層3・4、歪超格子層5およびデバイス層6・7を順次エピタキシャル成長させることにより形成されるので、当該半導体積層構造は半導体エピタキシャル基板と称する場合がある。

【0028】
本半導体積層構造に、たとえば、ソース電極、ゲート電極、およびドレイン電極を形成することにより、HEMT素子を形成することができる。

【0029】
基板は、その上に形成するバッファ層、歪超格子、デバイス層の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。例えば、基板としては、シリコン、ゲルマニウム、サファイア、炭化ケイ素、酸化物(ZnO、LiAlO,LiGaO,MgAl,(LaSr)(AlTa)O,NdGaO,MgOなど)、Si-Ge合金、周期律表の第3族-第5族化合物(GaAs,AlN,GaN,AlGaN、AlInN)、ホウ化物(ZrB2など)、などを用いることができる。ただし、室温~1200℃における前記基板の熱膨張係数が基板上に形成するAlGa1-XNからなる膜の熱膨張係数より小さいことが好ましく、なかでもSi基板が品質およびコストの点で好ましい。基板の厚みには特段の材質上の制限はないが、取り扱いの便宜上、数百μm~数mmの厚みのものが好適である。

【0030】
バッファ層は、その上に形成する歪超格子、デバイス層の組成や構造、あるいは各層の形成手法に応じて、様々な第3族窒化物半導体からなる単一層または複数層から形成される。本発明ではバッファ層はAlGa1-XNからなり、X≧0.2の1層または2層からなり,合計の厚みとして30~500nmが好ましい。例えばMOCVD法やMBE法などの公知の成膜手法にて形成され。歪や転位密度ができるだけ少ない構造とすることが好ましい。後に形成される膜の品質に影響するため、転位密度は1×1011/cm以下に形成することが好ましい。

【0031】
バッファ層の次に歪超格子層が形成される。歪超格子層はAlGa1-XNからなり、AlN/GaN、AlGa1-XN(0<X<1)/AlN、AlGa1-XN(0<X<1)/GaNのいずれかの組み合わせを交互に繰り返して形成された層であり、各層の厚みが1~30nmで合計積層数が200以下で形成される。歪超格子層も例えばMOCVD法やMBE法などの公知の成膜手法にて形成される。

【0032】
なお、歪超格子層の代わりに膜成長方向に連続または不連続に組成が変化する組成傾斜層でもよい。この場合、その組成はAlGa1-XN(0≦X≦1)において、膜成長方向にXが小さくなることが好ましく、また膜厚は0.2~6.0μmが好ましい。なお、組成傾斜層も例えばMOCVD法やMBE法などの公知の成膜手法にて形成される。

【0033】
前記歪格子層または組成傾斜層に引続きデバイス層を形成することが可能であるが、反りを低減するため、InGa1-YNからなる層をバッファ層、歪超格子層(または組成傾斜層)、デバイス層のいずれかの層内、あるいはそれらの層間に設けることが好ましい。この場合、歪超格子層あるいは組成傾斜層とデバイス層との間に挿入することが特に好ましく、さらに0.05≦Y≦0.20、層の厚みが5~50nmであることが好ましい。そして、InGa1-YNからなる層のヤング率が、バッファ層、歪超格子層、組成傾斜層、およびデバイス層の各々のヤング率よりも小さいことが反りを小さくするために好ましい。InGa1-YNからなる層も例えばMOCVD法やMBE法などの公知の成膜手法にて形成される。

【0034】
デバイス層もAlGa1-XNなる組成であり、例えば本発明の半導体積層構造をHEMT素子に利用する場合は、GaNからなるチャネル層とAlGa1-XN(0<X<1)からなるバリア層からなる。チャネル層の厚みは0.5~7.0μmであることが好ましく、バリア層は10~100nmであることが好ましい。チャネル層とバリア層の界面近傍に電子供給層が形成される。このデバイス層も例えばMOCVD法やMBE法などの公知の成膜手法にて形成される。
【実施例】
【0035】
(実施例1~4:InGaN層挿入位置変更、および比較例)
本実施例においては、上述の実施形態に係る半導体積層構造を作成してウェーハの反りを測定した。まず、4インチ径の厚み525μmの(111)面シリコン単結晶を用い、これを所定のMOCVD装置の反応菅内に設置した。MOCVD装置は、キャリアガスあるいは反応ガスとして、少なくともH、N、TMG(トリメチルガリウム)、TMA(トリメチルアルミニウム)、TMI(トリメチルインジウム)、およびNHが、反応管内に供給可能とされている。キャリアガスとして水素を流量20SLM及び窒素を流量10SLMで流しながら、反応管内の圧力を100Torrに保ちつつ、基板を1210℃まで昇温した後、10分間保持し、基板のサーマルクリーニングを実施した。
【実施例】
【0036】
その後、基板温度を1030℃に保ちつつ、TMAとそのキャリアガスである水素を供給するとともに、NHとそのキャリアガスである水素とを供給することにより、バッファ層として厚み100nmのAlN層を最初に形成した。供給反応ガスのモル比、すなわち、第5族ガス/第3族ガス(NH/TMA)の比は5600とし、反応管内の圧力は100Torrとした。
【実施例】
【0037】
その後基板温度を800℃に下げて、供給する反応ガスモル比(第5族ガス/第3族ガス)を10,000とし、厚み10nmのIn0.18Ga0.82Nなる層を形成した。そして基板温度を1130℃にし、供給する反応ガスモル比(第5族ガス/第3族ガス)を4,000にして厚み40nmのAl0.3Ga0.7Nを形成した。以上により、AlN層、In0.18Ga0.82N層、およびAl0.3Ga0.7Nからなるバッファ層を形成した。
【実施例】
【0038】
次に、基板温度を1130℃に維持したまま、歪超格子層を形成した。バッファ層同様に供給ガスとしてTMA、TMG、およびNHの供給量を調整して、AlNとAl0.26Ga0.74Nをそれぞれ5nm、20nmの厚みで交互に50層づつ、計100層形成した。
【実施例】
【0039】
さらに、基板温度を1130℃維持したまま、圧力を100Torr、供給する反応ガスモル比(第5族ガス/第3族ガス)が2800となるように供給して、チャネル層として厚さ1.0μmのGaN層を形成した。
【実施例】
【0040】
チャネル層としてのGaN層の形成後、基板温度を1130℃維持したまま、供給する反応ガスモル比(第5族ガス/第3族ガス)を歪超格子層と同じように供給して、Al0.26Ga0.74Nなるバリア層を形成した。以上により、半導体積層構造(実施例1)を得た。
【実施例】
【0041】
上記実施例1と同様に、厚さ10nmのIn0.18Ga0.82Nなる層を、Al0.3Ga0.7Nなるバッファ層と歪超格子層の間に挿入した半導体積層構造(実施例2)、歪超格子層とGaNチャネル層との間に挿入した半導体積層構造(実施例3)、およびGaNチャネル層を0.5μmづつ2分割し、その間に挿入した半導体積層構造(実施例4)、およびIn0.18Ga0.82N層が挿入されていない半導体積層構造(比較例)を試作した。なお、実施例2~4のIn0.18Ga0.82N層の形成条件は実施例1と同じである。実施例1~4および比較例の反りを図2および3に示すように測定した。その結果を表1に示す。
【実施例】
【0042】
【表1】
JP2014003056A_000003t.gif
【実施例】
【0043】
表1より、InGaN層が挿入されていない比較例より、挿入された実施例1~4の反り量が小さい。なかでも歪超格子層とGaNチャネル層との間に挿入した半導体積層構造(実施例3)の反り量が特に小さい。
【実施例】
【0044】
上記反り量が最も小さい実施例3と同じ位置にInGaN層を挿入した場合の、InGaNの組成と膜厚を変えて反り量を調査した。
【実施例】
【0045】
(実施例5:In0.18Ga0.82N)
In0.18Ga0.82N層の厚みを5~25nmとして反り量を調べた。その結果を図5に示す。In0.18Ga0.82N層の厚みが5~20nmでは反り量が小さく、厚み10nmで特に反り量が小さい
【実施例】
【0046】
(実施例6:In0.09Ga0.91N)
供給する反応ガスモル比(第5族ガス/第3族ガス)を15,000とし、In0.09Ga0.91N層の厚みを5~50nmとして反り量を調べた。その結果を図6に示す。In0.09Ga0.91N層の厚みが20~50nmでは反り量が小さく、厚み40nmで特に反り量が小さい
【実施例】
【0047】
以上の結果より、100nm未満のInGaN層を1層挿入して反り量が低減できることが分かった。InGaNはGaNあるいはAlNよりヤング率が小さいため、反り量が小さくなったものと推測する。
【産業上の利用可能性】
【0048】
電界効果トランジスタ(FET)、発光ダイオード(LED)等の半導体素子に用いられる。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5