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明細書 :不揮発性半導体記憶素子とその製造方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5578641号 (P5578641)
公開番号 特開2010-129990 (P2010-129990A)
登録日 平成26年7月18日(2014.7.18)
発行日 平成26年8月27日(2014.8.27)
公開日 平成22年6月10日(2010.6.10)
発明の名称または考案の名称 不揮発性半導体記憶素子とその製造方法
国際特許分類 H01L  21/336       (2006.01)
H01L  29/788       (2006.01)
H01L  29/792       (2006.01)
H01L  27/115       (2006.01)
H01L  21/8247      (2006.01)
FI H01L 29/78 371
H01L 27/10 434
請求項の数または発明の数 5
全頁数 13
出願番号 特願2008-306887 (P2008-306887)
出願日 平成20年12月1日(2008.12.1)
新規性喪失の例外の表示 特許法第30条第1項適用 American Institute of Physics、APPLIED PHYSICS LETTERS 92,223503(2008)、平成20年 6月 2日
審査請求日 平成23年11月14日(2011.11.14)
特許権者または実用新案権者 【識別番号】504136568
【氏名又は名称】国立大学法人広島大学
発明者または考案者 【氏名】中島 安理
個別代理人の代理人 【識別番号】100095407、【弁理士】、【氏名又は名称】木村 満
【識別番号】100138955、【弁理士】、【氏名又は名称】末次 渉
【識別番号】100151873、【弁理士】、【氏名又は名称】鶴 寛
【識別番号】100109449、【弁理士】、【氏名又は名称】毛受 隆典
審査官 【審査官】加藤 俊哉
参考文献・文献 特開2000-150680(JP,A)
特開平08-181295(JP,A)
特開昭63-274180(JP,A)
特開平06-326322(JP,A)
特開2002-319637(JP,A)
特開2007-142373(JP,A)
特開平06-125094(JP,A)
特開平03-141676(JP,A)
特開平11-111869(JP,A)
特開2008-186932(JP,A)
特開平08-125045(JP,A)
調査した分野 H01L 21/336
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
特許請求の範囲 【請求項1】
チャネル領域を介して配置されたソース領域とドレイン領域と、
少なくとも前記チャネル領域を覆って形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に、前記チャネル領域に対向し、互いに絶縁されており、前記ソース領域及び前記ドレイン領域上を避けてチャネル長方向に直列に並んで形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に形成され、前記第1のゲート絶縁膜と共に前記複数の浮遊ゲート電極を相互に絶縁すると共に他から絶縁する第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に、前記チャネル領域に対向して配置されたゲート電極と、
を備え、
前記複数の浮遊ゲート電極は、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成されている、
不揮発性半導体記憶素子。
【請求項2】
前記複数の浮遊ゲート電極は、前記チャネル上で、同一レベルに配置されており、
前記第1のゲート絶縁膜の表面は、平坦に形成されている、
ことを特徴とする請求項1に記載の不揮発性半導体記憶素子。
【請求項3】
前記チャネル領域から前記複数の浮遊ゲート電極への電子の注入および注入した電子の引き抜きを行い、前記複数の浮遊ゲート電極の電子の蓄積状態を揃える記憶制御手段を更に備えることを特徴とする請求項1又は2に記載の不揮発性半導体記憶素子。
【請求項4】
少なくとも3つの前記浮遊ゲート電極が、前記チャネル長方向に並んで形成されている、
請求項1乃至3のいずれか1項に記載の不揮発性半導体記憶素子。
【請求項5】
ソース領域、チャネル領域、及びドレイン領域の上に、第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜上に、導体層又は半導体層を形成する工程と、
前記導体層又は半導体層をパターニングすることにより、同一層レベルに配置され、それぞれチャネル領域に対向し且つ前記ソース領域及び前記ドレイン領域上を避けて配置され、チャネル長方向に直列に並び、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成された複数の浮遊ゲート電極を形成する工程と、
前記複数の浮遊ゲート電極をそれぞれを覆う第2のゲート絶縁膜を形成する工程と、
前記第2のゲート絶縁膜上に前記チャネル領域に対向するゲート電極を形成する工程と、
を備えることを特徴とする不揮発性半導体記憶素子の製造方法。
発明の詳細な説明 【技術分野】
【0001】
この発明は、フラッシュメモリ、EEPROM等の電気的に書き込み・消去可能な不揮発性半導体記憶素子とその製造方法に関する。
【背景技術】
【0002】
不揮発性の半導体記憶素子として、他から絶縁された浮遊ゲートを備えるEEPROM,フラッシュメモリなどが知られている。これらの半導体記憶素子は、浮遊ゲートに蓄積される電荷の量に応じて閾値が変化し、この閾値の変化により、データを記憶する。
【0003】
浮遊ゲートの電荷の注入および浮遊ゲートからの電荷の引き出しは、薄く形成されたトンネル絶縁膜を介して行われる。
【0004】
従来の半導体記憶素子では、初期欠陥、経年劣化等によりトンネル絶縁膜が劣化し、浮遊ゲートへの電荷の蓄積が困難となることがある。
【0005】
この問題を解決するため、特許文献1は、2つの浮遊ゲートを備える不揮発性半導体素子を開示する。
この不揮発性半導体素子は、一方の浮遊ゲートの蓄積電荷が失われても、他方の浮遊ゲートの蓄積電荷により、記憶データを保持できる。
【0006】

【特許文献1】特許第3264365号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
特許文献1に開示された構成では、チャネル長方向に並んで配置された2つの浮遊ゲートが、ソース・ドレイン領域につながる不純物拡散領域上まで引き回されて、薄いトンネル酸化膜を介して不純物拡散領域に対向している。このため、素子の構造が複雑で、製造歩留まりに影響を与えてしまう。且つ、素子全体の面積が大きくなってしまうため、高集積化に不適当である。また、浮遊ゲートに注入される電子に示すホットエレクトロンの割合が高く、電子の注入によるトンネル絶縁膜の劣化が激しく、素子欠陥が起こりやすい。
【0008】
この発明は、こうした実情に鑑みてなされたものであり、構造が簡単で、全体のサイズの縮小が可能であり、欠陥の起こりにくい不揮発性半導体記憶素子を提供することを目的とする。
【課題を解決するための手段】
【0009】
こうした目的を達成するため、本発明の不揮発性半導体記憶素子は、
チャネル領域を介して配置されたソース領域とドレイン領域と、
少なくとも前記チャネル領域を覆って形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に、前記チャネル領域に対向し、互いに絶縁されており、前記ソース領域及び前記ドレイン領域上を避けてチャネル長方向に直列に並んで形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に形成され、前記第1のゲート絶縁膜と共に前記複数の浮遊ゲート電極を相互に絶縁すると共に他から絶縁する第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に、前記チャネル領域に対向して配置されたゲート電極と、
を備え、
前記複数の浮遊ゲート電極は、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成されている。
【0011】
例えば、前記複数の浮遊ゲート電極は、前記チャネル上で、同一レベルに配置されており、前記第1のゲート絶縁膜の表面は、平坦に形成されている。
【0012】
例えば、前記チャネル領域から前記複数の浮遊ゲート電極への電子の注入および注入した電子の引き抜きを行い、前記複数の浮遊ゲート電極の電子の蓄積状態を揃える記憶制御手段を更に配置してもよい。
また、少なくとも3つの前記浮遊ゲート電極が、前記チャネル長方向に並んで形成されているようにしてもよい。
【0013】
また、本発明の不揮発性半導体記憶素子の製造方法は、
ソース領域、チャネル領域、及びドレイン領域の上に、第1のゲート絶縁膜を形成するソース領域、チャネル領域、及びドレイン領域の上に、第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜上に、導体層又は半導体層を形成する工程と、
前記導体層又は半導体層をパターニングすることにより、同一層レベルに配置され、それぞれチャネル領域に対向し且つ前記ソース領域及び前記ドレイン領域上を避けて配置され、チャネル長方向に直列に並び、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成された複数の浮遊ゲート電極を形成する工程と、
前記複数の浮遊ゲート電極をそれぞれを覆う第2のゲート絶縁膜を形成する工程と、
前記第2のゲート絶縁膜上に前記チャネル領域に対向するゲート電極を形成する工程と、
を備えることを特徴とする。

【発明の効果】
【0014】
本発明によれば、簡単な構成で、微小サイズで高集積化が可能で、欠陥が起こりにくい不揮発性半導体記憶素子を提供できる。
【発明を実施するための最良の形態】
【0015】
以下、この発明の実施の形態に係る不揮発性半導体記憶素子10について図1を参照して説明する。
ここで、図1(a)は不揮発性半導体記憶素子10の断面図、図1(b)は不揮発性半導体記憶素子10の主要部の平面配置図である。
図示するように、本実施形態の不揮発性半導体記憶素子10は、1ビット分のデータを記憶する不揮発性の半導体記憶素子であり、半導体基体11と、ソース領域12と、ドレイン領域13と、チャネル領域14と、第1のゲート絶縁膜15と、第1と第2の浮遊ゲート電極16と17と、第2のゲート絶縁膜18と、コントロールゲート19と、保護絶縁膜20とを備える。
【0016】
半導体基体11は、例えば、P型のシリコン単結晶基板、N型の単結晶基板内に形成されたP型ウエル領域、N型のシリコン単結晶基板上に形成されたP型エピタキシャル層などから構成される。
【0017】
ソース領域12は、半導体基体11の表面領域に、例えば、矩形状にN型不純物を拡散して形成されている。
ドレイン領域13は、半導体基体11の表面領域に、ソース領域12に対向して形成されたN型の領域である。
【0018】
チャネル領域14は、N型のソース領域12とN型のドレイン領域13との間のP型の領域から構成される。チャネル領域14の長さ(チャネル長)は、例えば、1nm~200μm、チャネル領域14の幅(チャネル幅)は、1nm~100μmに形成される。
【0019】
ソース領域12、ドレイン領域13、チャネル領域14は、LOCOS(LOCal Oxidation of Silicon)により素子分離される。
【0020】
第1のゲート絶縁膜15は、トンネル絶縁膜として機能し、シリコン酸化膜やシリコン窒化膜等の絶縁物から構成され、半導体基体11の上に配置されている。第1のゲート絶縁膜15は、例えば、2~5nm程度のほぼ均一な厚さと平坦な表面を有する。
【0021】
第1と第2の浮遊ゲート電極16と17は、ポリシリコンなどから構成され、チャネル領域14に対向して、チャネル長方向(ソース・ドレイン間方向)に並んで配置されており、同一の電子蓄積状態(電子を蓄積又は無蓄積)に制御される。第1と第2の浮遊ゲート電極16と17は、それぞれ、チャネル幅と等しいか、又は、より広く(すなわち、チャネル領域14の幅方向全域に渡って)形成されている。なお、第1と第2の浮遊ゲート電極16と17の幅は、物理的にチャネル幅よりも広く形成されるだけでなく、物理的にはチャネル幅と同等かより狭いが、第1と第2の浮遊ゲート電極16と17からの電界(電気力線)の広がりがチャネル幅よりも広くなる程度の幅に形成されてもよい。即ち、電気的に、チャネル幅よりも広く形成されてもよい。
【0022】
第1の浮遊ゲート電極16と第2の浮遊ゲート電極17とは、同一の層レベルに位置しており、ソース領域12とドレイン領域13上には延在していない。即ち、ソース領域12のエッジと第1の浮遊ゲート電極16との間には間隔ΔL1が配置され、ドレイン領域13のエッジと第2の浮遊ゲート電極17との間には間隔ΔL2が配置されている。
【0023】
第2のゲート絶縁膜18は、第1のゲート絶縁膜15の上に、18nm程度の厚さで、第1と第2の浮遊ゲート電極16,17を覆って形成され、第1と第2の浮遊ゲート電極16と17とを相互に絶縁すると共に他の部材からも絶縁している。
【0024】
コントロールゲート19は、ポリシリコン等から構成され、第2のゲート絶縁膜18の上に、チャネル領域14に対向し、且つ、第1と第2の浮遊ゲート電極16と17を覆って形成されている。
【0025】
保護絶縁膜20は、全体を覆って保護している。
【0026】
次に、上記構成の不揮発性半導体記憶素子10にデータ”0”を書き込む、すなわち、第1と第2の浮遊ゲート電極16と17に電子を注入する動作を説明する。
【0027】
まず、図2に示すように、コントロールゲート19に書込用高電圧VW、例えば、4(2~5)Vを印加した状態で、ドレイン領域13に正極性の電圧V(VW>>V)、例えば、1Vを印加し、ソース領域12に基準電圧Vr(VW>>V>>Vr)、例えば、グランド電圧を印加する。
【0028】
これにより、チャネル領域14に、ソース領域12からドレイン領域13に向かって電子が流れる。
さらに、コントロールゲート19に印加された書込用高電圧VWにより、チャネル領域14を流れる電子の一部(トンネル電流)が、トンネル効果により、第1のゲート絶縁膜15を介して第1と第2の浮遊ゲート電極16と17に注入され、第1と第2の浮遊ゲート電極16と17は共に電子が注入された状態になる。
【0029】
次に、不揮発性半導体記憶素子10の記憶データを消去する場合、すなわち、第1と第2の浮遊ゲート電極16と17に注入された電荷を引き抜く場合には、図3に示すように、コントロールゲート19に消去電圧VE(VW>0>VE)、例えば、-2~-3Vを印加し、ソース領域12およびドレイン領域13にグランド電圧を印加する。これにより、第1と第2の浮遊ゲート電極16と17とチャネル領域14との間に第1のゲート絶縁膜15を介してトンネル電流が流れ、第1と第2の浮遊ゲート電極16と17に蓄積されていた電子(負電荷)が放出され、第1と第2の浮遊ゲート電極16と17は共に電子が放出された状態になる。
【0030】
次に、不揮発性半導体記憶素子10の記憶データを読み出す場合には、図4に示すように、コントロールゲート19に読み出し電圧VR(VW>VR>VE)を印加し、ソース領域12にグランド電圧、ドレイン領域13に正極性の電圧Vを印加する。
【0031】
すると、第1と第2の浮遊ゲート電極16と17に電子(負電荷)が蓄積されている場合には、N型チャネルが生成されにくく、ソース領域12からドレイン領域13に流れる電子流は相対的に小さくなる。逆に、第1と第2の浮遊ゲート電極16と17に負電荷が蓄積されていない場合には、ソース領域12からドレイン領域13に流れる電子流は相対的に大きくなる。このため、この電子流の大きさの差、即ち、電流の差から、このメモリセルの記憶データが”1”か”0”かが判別できる。
【0032】
この点をより具体的に説明する。
第1と第2の浮遊ゲート電極16と17に電子が注入された状態と、注入されていない状態とで、コントロールゲート19の印加電圧Vgを0(接地)とした場合と、正極性の所定の電圧Vとした場合の、チャネル方向のポテンシャル分布を図5(a)~(d)に示す。なお、ソース領域12とドレイン領域13とに共に接地電圧を印加している。
【0033】
図5(a)、(c)に示すように、コントロールゲート19にVg=0vが印加されている状態では、ポテンシャル障壁が高く、ソース領域12とドレイン領域13との間に電圧Vを印加しても、チャネル領域14に電流は流れない。
【0034】
一方、図5(b)、(d)に示すように、コントロールゲート19にVg=VR(正電圧)が印加されている状態では、ポテンシャル障壁が低くなり、ソース領域12とドレイン領域13との間に印加された電圧Vに応じて、チャネル領域14に電流が流れる。
【0035】
しかし、第1と第2の浮遊ゲート電極16と17に電子が蓄積されているか否かにより、ポテンシャル障壁の高さが大きく異なり、ドレイン領域13からソース領域12に向かってチャネル領域14を流れる電流の量が大きく異なる。この電流の差により、電流が小さいときが”0”(電子の蓄積あり)、電流の大きいときが”1”(電子の蓄積無し)と判別することができる。
【0036】
ここで、第1のゲート絶縁膜15に欠陥が存在し、第1の浮遊ゲート電極16の蓄積電荷が漏出したとする。ただし、第2の浮遊ゲート電極17の蓄積電荷に漏出等は存在しないとする。この場合、チャネル領域のポテンシャルは、図5(e)、(f)に示すようになり、第1の浮遊ゲート電極16が存在する部分には、図5(c)、(d)に示す消去状態の不揮発性半導体記憶素子10と同様のポテンシャル分布が存在し、第2の浮遊ゲート電極17が存在する部分には、図5(a)、(b)に示す記憶状態の不揮発性半導体記憶素子10と同様のポテンシャル分布が存在する。すなわち、ソース領域12とドレイン領域13との間のチャネル領域14には、正常時と同様のポテンシャル障壁が存在する。このため、ソース領域12とドレイン領域13との間のチャネル領域には、第1と第2の浮遊ゲート電極16と17に電荷が蓄積されていない場合よりも、電流が流れにくい。このため、第1と第2の浮遊ゲート16と17に負電荷が注入されていること、すなわち、記憶データが”0”であることを判別することができる。
【0037】
従って、不揮発性半導体記憶素子10は、2つの浮遊ゲート電極16,17のうち1つの蓄積電荷が、絶縁破壊等により漏出しても、記憶データを保持することができる。
【0038】
また、特許文献1に記載の構成と異なり、素子構造が簡単であり、素子の微細化、高歩留化が可能である。また、第1と第2の浮遊ゲート電極16と17を、ソース領域12及びドレイン領域13とオーバーラップさせないので、第1と第2の浮遊ゲート電極16,17及び第1のゲート絶縁膜15に注入される電子に占めるホットエレクトロンの割合が低下する。従って、ホットエレクトロンによる欠陥の発生率を小さくすることが可能となる。
【0039】
次に、上記構成の不揮発性半導体記憶素子10の製造方法を説明する。
まず、半導体基体11にイオン打込などにより、ソース領域12とドレイン領域13とを形成する。
【0040】
次に、選択酸化等により、ソース領域12、ドレイン領域13、チャネル領域14を区画するLOCOS絶縁膜を形成する。
次に、熱酸化等により、図6(a)に示すように、2~5nm程度の均一な膜厚のシリコン酸化膜等の絶縁膜を形成する。この膜が第1のゲート絶縁膜15となる。
【0041】
次に、第1のゲート絶縁膜15の上に、CVD、蒸着等により、図6(b)に示すように、多結晶シリコン、アモルファスシリコン、アルミニウムなどの金属等から構成された半導体膜或いは導体膜101を形成する。
【0042】
図6(c)に示すように、半導体膜或いは導体膜101を、チャネル領域14上に位置し、且つ、ソース領域12及びドレイン領域13とオーバーラップしない形状にパターニングして、第1と第2の浮遊ゲート電極16と17を形成する。
【0043】
次に、図7(a)に示すように、CVD等により、全面に15~20nm程度の厚さのシリコン酸化膜等の絶縁膜を形成する。この絶縁膜が第2のゲート絶縁膜18となる。
【0044】
次に、第2のゲート絶縁膜18の上に、CVD、蒸着等により、図7(b)に示すように、多結晶シリコン、アモルファスシリコン、アルミニウムなどの金属等から構成された導体膜102を形成する。
【0045】
この導体膜102を、パターニングして、チャネル領域14に対向するコントロールゲート19を形成する。
続いて、絶縁膜を形成して、保護膜とする。
【0046】
不揮発性半導体記憶素子10を用いた不揮発性半導体記憶装置100の構成の一例を図8に示す。
図示するように、不揮発性半導体記憶素子10はm行×n列のマトリクス状に配置されている。
ワードラインWL(WL1~WLm)が同一行の不揮発性半導体記憶素子10のコントロールゲートに接続されている。
ビットラインBL(BL1~BLn)が同一列の不揮発性半導体記憶素子10のドレインに接続されている。
【0047】
電圧設定ラインSL(SL1~SLm)が、同一行の不揮発性半導体記憶素子10のソースに接続される。
各電圧設定ラインSL(SL1~SLm)は、電圧設定回路SV1~SVmに接続される。
各ビットラインBL(BL1~BLn)は、トランスファゲートTG(TG1~TGn)を介して、対応するセンスアンプSA1~SAnに接続される。
さらに、各ビットラインBL(BL1~BLn)は、書き込みゲートWG(WG1~WGn)を介して書き込み回路WCに接続される。
【0048】
このように構成された不揮発性半導体記憶装置100の動作を説明する。
まず、通常状態では、ライトイネーブル信号WEはローレベルにあり、書き込みゲートWG1~WGnは全てオフしている。書き込み回路WCもオフしている。電圧設定回路SV1~SVmは、全ての電圧設定ラインSL1~SLmをローレベル(グランドレベル)に設定する。これにより、不揮発性半導体記憶素子10のソース領域12はグランドレベルとなる。
【0049】
・書き込み動作
書き込み対象の行のワードラインWLが書き込み電圧VWに設定され、対応する行の不揮発性半導体記憶素子10のコントロールゲート19に書き込み用のゲート電圧Vg=VWを印加する。
ライトイネーブル信号WEをハイレベルとし、全ての書き込みトランスファゲートTGをオンする。”0”を書き込む不揮発性半導体記憶素子10に接続されたビットラインBLに接続されているトランスファゲートTGを選択的にオンする。書き込み回路WCは出力電圧を正極性の電圧Vとする。
書き込み対象の行の電圧設定回路SVの出力をグランドレベルとし、他はオープン状態とする。書き込み対象行の不揮発性半導体記憶素子10のソース領域12がグランドレベルに設定され、他はオープン状態に設定される。これにより、”0”を書き込む対象の不揮発性半導体記憶素子10には、図2に示す電圧が設定され、第1と第2の浮遊ゲート電極16と17に電子が注入される。
【0050】
・消去動作
消去対象の不揮発性半導体記憶素子10の行のワードラインWLが負(マイナス)電圧に設定され、対応する行の不揮発性半導体記憶素子10のコントロールゲート19に消去用のゲート電圧Vg<0を印加する。
ライトイネーブル信号WEをハイレベルとし、全ての書き込みトランスファゲートTGをオンする。消去対象(”1”を書き込む)の不揮発性半導体記憶素子10に接続されたビットラインBLに接続されているトランスファゲートTGを選択的にオンする(全てのトランスファゲートTGをオンしてもよい)。書き込み回路WCと電圧設定回路は出力電圧をレベルV+とする。
消去対象の行の電圧設定回路SVの出力電圧をV+とし、他をグランドレベルとする。
これにより、”1”を書き込む対象の不揮発性半導体記憶素子10には、図3に示す電圧が設定され、第1と第2の浮遊ゲート電極16と17から電子が引き抜かれる。
【0051】
・データ読み出し動作
データを読み出す場合、読み出し対象の不揮発性半導体記憶素子10に接続されているワードラインWLに選択電圧Vg=VRを印加し、他のワードラインには非選択電圧Vg=0を印加する。
また、読み出し対象の不揮発性半導体記憶素子10の行に設けられている電圧設定回路SVは、対応する電圧設定ラインSLにグランド電圧を印加し、対応する行の不揮発性半導体記憶素子10のソース領域12をグランドに落とす。他の電圧設定回路SVは、例えば、電圧設定ラインSLをオープン状態とする。
また、読み出し対象の不揮発性半導体記憶素子10に接続されたビットラインBLに接続されたトランスファゲートTGにハイレベルの読み出し信号Yを供給し、対応するトランスファゲートTGをオンする。
センスアンプSA1~SAnは、ビットラインBL1~BLnを所定電圧に設定する。各センスアンプSA1~SAnは、ビットラインBL1~BLnを流れる電流、すなわち、対応する不揮発性半導体記憶素子10を流れるチャネル電流を測定し、記憶データを判別する。
【0052】
以上説明したように、この実施の形態によれば、各不揮発性半導体記憶素子10の素子構造は単純な構成であり、製造および小型化が容易であると共に、歩留まりを高めることができる。
また、不揮発性半導体記憶素子10を大規模に集積化して不揮発性半導体記憶装置とすることも可能である。
【0053】
なお、上記実施の形態における構成、動作、数値などは一例であり、これらに限定されるものではない。
【0054】
例えば、ソース領域12及びドレイン領域13とチャネル領域14とを同一の幅としたが、図9に示すように、チャネル領域14をソース領域12やドレイン領域13よりも細く形成してもよい。この場合も、第1と第2の浮遊ゲート電極16と17は、チャネルの幅方向全体を物理的に或いは電気的に覆って形成されることが望ましい。
【0055】
また、ソース領域12及び/又はドレイン領域13がチャネル領域14との間に不純物拡散領域を備える場合には、第1と第2の浮遊ゲート電極16と17は、不純物拡散領域にも重ならない事が望ましい。
【0056】
また、上記実施の形態では、半導体基体11内にソース領域12、ドレイン領域13、チャネル領域14を形成したが、例えば、図10に示すように、絶縁体の基板32上にソース領域12、ドレイン領域13、チャネル領域14等を配置してもよい。即ち、SOI構造を採用してもよい。
【0057】
さらに、浮遊ゲート電極の数は2以上であれば任意であり、例えば、図10に示すように3つの浮遊ゲート電極16,17,31を配置するようにしてもよい。
【0058】
以上の説明においては、1つのメモリセルに1ビットのデータを格納する例を説明した。この発明はこれに限定されず、1つの不揮発性半導体記憶素子10に複数ビットのデータを格納するようにしてもよい。この場合、例えば、書き込み時に、コントロールゲート19に書き込み対象のデータの値に対応する大きさの電圧VWを印加し、第1と第2の浮遊ゲート電極16と17に書き込みデータに対応する量の電子を注入する。コントロールゲート19に書き込み電圧VWを印加する時間を制御して、第1と第2の浮遊ゲート電極16と17に注入する電子の量を制御しても良い。一方、読み出し時には、ソース領域12とドレイン領域13との間に所定の電圧Vを印加し、コントロールゲート19に読み出し電圧VRを印加する。このとき、チャネル領域14を流れる電流の量は、第1と第2の浮遊ゲート電極16と17に注入された電子の量に応じて変化する。そこで、チャネル領域14を流れる電流を測定し、測定した電流量をデータに変換する。
【産業上の利用可能性】
【0059】
本願発明は、フラッシュメモリ、EEPROM等の、電気的に書き込み、読み出し、消去、可能な不揮発性半導体素子に適用可能である。
【図面の簡単な説明】
【0060】
【図1】この発明の一実施形態に係る不揮発性半導体素子の構造を説明するための図であり、(a)は断面図、(b)は主要部の平面配置図である。
【図2】図1に示す不揮発性半導体素子への書き込み動作を説明するための図である。
【図3】図1に示す不揮発性半導体素子の消去動作を説明するための図である
【図4】図1に示す不揮発性半導体素子の読み出し動作を説明するための図である。
【図5】図1に示すメモリセルのチャネル領域上のポテンシャル分布を示す図であり、(a)は、浮遊ゲート電極16,17に電子が注入されており、コントロールゲートに接地電圧を印加したときのポテンシャル分布、(b)は、浮遊ゲート電極16,17に電子が注入されており、コントロールゲートに読み出し電圧Vを印加したときのポテンシャル分布、(c)は、浮遊ゲート電極16,17に電子が注入されておらず、コントロールゲートに接地電圧を印加したときのポテンシャル分布、(d)は、浮遊ゲート電極16,17に電子が注入されておらず、コントロールゲートに読み出し電圧Vを印加したときのポテンシャル分布、(e)は、浮遊ゲート電極16に電子が注入されておらず、浮遊ゲート電極17に電子が注入されており、コントロールゲートに接地電圧を印加したときのポテンシャル分布、(f)は、浮遊ゲート電極16に電子が注入されておらず、浮遊ゲート電極17に電子が注入されており、コントロールゲートに読み出し電圧Vを印加したときのポテンシャル分布、である。
【図6】(a)~(c)は、不揮発性半導体記憶装置の製造工程を説明するための断面図である。
【図7】(a)~(c)は、不揮発性半導体記憶装置の製造工程を説明するための断面図である。
【図8】図1に示す不揮発性半導体記憶素子を用いた不揮発性半導体記憶装置の構成例を示す図である。
【図9】不揮発性半導体記憶素子の他の構造を示す平面図である。
【図10】不揮発性半導体記憶素子の他の構造を示す断面図である。
【符号の説明】
【0061】
10 不揮発性半導体記憶素子
11 半導体基体
12 ソース領域
13 ドレイン領域
14 チャネル領域
15 第1のゲート絶縁膜
16 第1の浮遊ゲート電極
17 第2の浮遊ゲート電極
18 第2のゲート絶縁膜
19 コントロールゲート
20 保護絶縁膜
32 絶縁体
100 不揮発性半導体記憶装置
101 半導体膜或いは導体膜
102 導体膜
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
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【図8】
7
【図9】
8
【図10】
9