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明細書 :MOSトランジスタ集積回路およびMOSトランジスタ劣化度合模擬算出システム

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5854377号 (P5854377)
公開番号 特開2012-202722 (P2012-202722A)
登録日 平成27年12月18日(2015.12.18)
発行日 平成28年2月9日(2016.2.9)
公開日 平成24年10月22日(2012.10.22)
発明の名称または考案の名称 MOSトランジスタ集積回路およびMOSトランジスタ劣化度合模擬算出システム
国際特許分類 G01R  31/26        (2014.01)
H01L  21/822       (2006.01)
H01L  27/04        (2006.01)
H03K   3/354       (2006.01)
FI G01R 31/26 B
H01L 27/04 T
H03K 3/354 B
請求項の数または発明の数 1
全頁数 16
出願番号 特願2011-065061 (P2011-065061)
出願日 平成23年3月23日(2011.3.23)
審査請求日 平成26年1月7日(2014.1.7)
特許権者または実用新案権者 【識別番号】305027401
【氏名又は名称】公立大学法人首都大学東京
【識別番号】504174135
【氏名又は名称】国立大学法人九州工業大学
発明者または考案者 【氏名】三浦幸也
【氏名】佐藤康夫
個別代理人の代理人 【識別番号】100151688、【弁理士】、【氏名又は名称】今 智司
審査官 【審査官】荒井 誠
参考文献・文献 米国特許出願公開第2009/0189703(US,A1)
米国特許出願公開第2005/0086038(US,A1)
特開2003-332584(JP,A)
特開平05-157799(JP,A)
特開2010-087275(JP,A)
調査した分野 G01R 31/26
H01L 21/822-21/8249
H01L 27/04 -27/118
H03K 3/354
特許請求の範囲 【請求項1】
NMOSトランジスタのPBTI劣化とHC劣化は進行するものの、発振動作に関与しているPMOSトランジスタのNBTI劣化は進行しないよう構成した第1のリング発振器と、
PMOSトランジスタのNBTI劣化は進行するものの、発振動作に関与しているNMOSトランジスタのPBTI劣化とHC劣化は進行しないよう構成した第2のリング発振器とから成るMOSトランジスタ劣化度合模擬回路部を具えたMOSトランジスタ集積回路と、
前記第1のリング発振器から得た発振周期を基にNMOS劣化増加遅延時間を演算するNMOS劣化増加遅延時間演算回路と、
前記第2のリング発振器から得た発振周期を基にPMOS劣化増加遅延時間を演算するPMOS劣化増加遅延時間演算回路と、
前記NMOS劣化増加遅延時間と前記PMOS劣化増加遅延時間と前記MOSトランジスタ集積回路内の他のリング発振器から得た発振周期とを基に、該他のリング発振器の製造当初の発振周期を算出する当初発振周期演算回路とを有する模擬算出装置と
から構成されることを特徴とするMOSトランジスタ劣化度合模擬算出システム。
発明の詳細な説明 【技術分野】
【0001】
本発明は、集積されているリング発振器の特性の経年変化量を模擬算出し得るようにしたMOSトランジスタ集積回路、およびMOSトランジスタ劣化度合模擬算出システムに関するものである。
【背景技術】
【0002】
図6は、従来のMOSトランジスタ集積回路を示す図である。図6において、1はMOSトランジスタ集積回路、2はその中に集積されているリング発振器(RO1 )である。
MOSトランジスタを用いて構成されている回路では、MOSトランジスタの次のような劣化現象のため、次第に特性が変化する。
【0003】
PチャネルのMOSトランジスタをPMOSトランジスタ、NチャネルのMOSトランジスタをNMOSトランジスタと称することにするが、PMOSトランジスタではNBTI現象(Negative Bias Temperature Instability)による特性劣化がある。
NMOSトランジスタではPBTI現象(Positive Bias Temperature Instability)による特性劣化と、HC現象(Hot Carrier)による特性劣化とがある。
【0004】
NBTIは、PMOSトランジスタのゲート電極に基板電圧より負の電圧(該トランジスタを能動状態にすべきゲート電圧)が印加され、それが高温下で長く継続すると、PMOSトランジスタの閾値(の絶対値)が大きくなってしまう現象である。
PBTIは、NMOSトランジスタのゲート電極に基板電圧より正の電圧(該トランジスタを能動状態にすべきゲート電圧)が印加され、それが高温下で長く継続すると、NMOSトランジスタの閾値(の絶対値)が大きくなってしまう現象である。
これらNBTI,PBTI現象(閾値の絶対値の増加)は、ゲート酸化膜とシリコン基板との界面に、電荷が注入されることにより生じている。
(なお、NBTIやPBTIの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値(の絶対値)が増加するという現象を引き起こしていることに変わりはない。)
【0005】
閾値(の絶対値)が大になると、そのMOSトランジスタを構成要素として含んでいるゲート回路の伝播遅延時間tpdが、増加する。
ゲート回路への入力変化から出力の立上り変化(出力がロー(L)からハイ(H)への変化)までの伝播遅延時間を立上り伝播遅延時間tpLH とし、ゲート回路への入力変化から出力の立下り変化(出力がハイ(H)からロー(L)への変化)までの伝播遅延時間を立下り伝播遅延時間tpHL とすると、そのゲート回路の平均伝播遅延時間tpdは、以下のように定義できる。
平均伝播遅延時間tpd=(tpLH +tpHL )÷2
【0006】
なお、NBTIでは立上り伝播遅延時間tpLH の方が増加し、PBTIでは立下り伝播遅延時間tpHL の方が増加することが知られている。
特性劣化を考える場合、NMOSトランジスタには、配慮すべき現象としてPBTI劣化の他にHC現象(HCIと呼ばれる場合もある)による劣化がある。
HC現象は、ゲート電極に基板電圧より高い正の電圧(NMOSトランジスタを能動状態にすべきゲート電圧)が印加されてドレイン電流が流れているとき、Nチャネルのホットキャリア(電子)がゲート酸化膜に注入され、閾値(の絶対値)が増加する現象である。これも、NMOSトランジスタの立下り伝播遅延時間tpHL を増加させる原因となっている。(なお、HCの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値(の絶対値)が増加するという現象を引き起こしていることに変わりはない。)
なお、PMOSトランジスタにもHC現象が起こることが報告されており、PMOSトランジスタの立上り伝播遅延時間tpLH を増加させる。
【0007】
MOSトランジスタ集積回路1の使用年数が長くなると、前記した劣化現象(NBTI,PBTI,HC)によりゲート回路の伝播遅延時間tpdは増加し続ける。従って、奇数段のゲート回路を利用して発振出力を得るようにされているリング発振器2では、特性が次第に変化する。一般に、何年たっても特性が変化しないことも性能の良さの一要素であるが、性能を良くしようと思えば使用可能期間(寿命)は短くせざるを得ず、性能と寿命はトレードオフの関係にある。
【0008】
従って、MOSトランジスタ集積回路1が使用され始めてから何年位経過しているかを、またMOSトランジスタ集積回路1を構成するPMOSトランジスタまたはNMOSトランジスタの劣化の進行度合を、必要に応じて知ることが出来れば、使用して行く上での重要な情報となる。ところが、前記した劣化現象に関連する特許文献には、個々の劣化を少しでも軽減しようとするための提案は多いものの、経年変化はそのまま認め、それに対応するという種類の提案はあまりない。
【0009】
そのような提案に特表2008-503882号公報があるが、これは、前記のようなリング発振器2を有するMOSトランジスタ集積回路1につき、使用され始めてから経過した期間(年齢)を測定する提案がなされている。
即ち、MOSトランジスタ集積回路中に2つのリング発振器を作っておき、バイアスのかけ方を異ならせておく。一方のリング発振器にはNBTIが生ずるようなバイアスをかけておき、他方のリング発振器にはそれが生じないようなバイアスをかけておく。そして、経過期間(年齢)を調べる必要が生じた時に、両者の発する周波数を取り出して比較し、その差から経過期間を割り出すというものである。
【先行技術文献】
【0010】

【特許文献1】特開2005-217272号公報
【特許文献2】特開2005-251801号公報
【特許文献3】特開2006-073796号公報
【特許文献4】特表2008-503882号公報
【特許文献5】特開2009-277821号公報
【特許文献6】特開2010-016201号公報
【特許文献7】特開2010-219620号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
前記した従来の技術では、リング発振器を集積しているMOSトランジスタ集積回路が、使用され始めてからどの位の期間経過したか(年齢)を割り出すことは出来るものの、ゲート回路の伝播遅延時間tpdの劣化量という、経年変化に対応する上で最も重要な量を、具体的に求めることが出来るものではないという問題点があった。
本発明は、そのような問題点を解決するため、ゲート回路の伝播遅延時間tpdの劣化量を求めることが出来るMOSトランジスタ集積回路、およびMOSトランジスタ劣化度合模擬算出システムを提供することを課題とするものである。
また劣化度合(劣化量)はMOSトランジスタ集積回路の使用時の温度や電圧に依存するが、本発明ではMOSトランジスタ集積回路内に劣化度合を計測する回路を組み込むため、この問題点も解決できる。
【課題を解決するための手段】
【0012】
前記課題を解決するため、本発明では、NMOSトランジスタのPBTI劣化とHC劣化は進行するものの、発振動作に関与しているPMOSトランジスタのNBTI劣化は進行しないよう構成した第1のリング発振器と、PMOSトランジスタのNBTI劣化は進行するものの、発振動作に関与しているNMOSトランジスタのPBTI劣化とHC劣化は進行しないよう構成した第2のリング発振器とから成るMOSトランジスタ劣化度合模擬回路部を具えたMOSトランジスタ集積回路と、前記第1のリング発振器から得た発振周期を基にNMOS劣化増加遅延時間を演算するNMOS劣化増加遅延時間演算回路と、前記第2のリング発振器から得た発振周期を基にPMOS劣化増加遅延時間を演算するPMOS劣化増加遅延時間演算回路と、前記NMOS劣化増加遅延時間と前記PMOS劣化増加遅延時間と前記MOSトランジスタ集積回路内の他のリング発振器から得た発振周期とを基に、該他のリング発振器の製造当初の発振周期を算出する当初発振周期演算回路とを有する模擬算出装置とから構成されることを特徴とするMOSトランジスタ劣化度合模擬算出システムを提案する。
【0013】
また、本発明では、上記した如きMOSトランジスタ集積回路と、前記第1のリング発振器から得た発振周期を基にNMOS劣化増加遅延時間を演算するNMOS劣化増加遅延時間演算回路、および前記第2のリング発振器から得た発振周期を基にPMOS劣化増加遅延時間を演算するPMOS劣化増加遅延時間演算回路とを有する模擬算出装置とから構成されることを特徴とする、CMOS論理回路に適用されるMOSトランジスタ劣化度合模擬算出システムを提案する。
更に、上記模擬算出装置の構成を、前記NMOS劣化増加遅延時間と前記PMOS劣化増加遅延時間と前記MOSトランジスタ集積回路内の他のリング発振器から得た発振周期とを基に、該他のリング発振器の製造当初の発振周期を算出する当初発振周期演算回路を加えた構成としたことを特徴とするMOSトランジスタ劣化度合模擬算出システムを提案する。
なお、本発明では、前記第1のリング発振器、及び第2のリング発振器自体の構成については、本出願人が先に出願した特願2011-8850号に記載の、劣化耐性のある回路構成のリング発振器を利用することも出来る。
【発明の効果】
【0014】
本発明のMOSトランジスタ集積回路およびMOSトランジスタ劣化度合模擬算出システムによれば、リング発振器のゲート回路を構成しているPMOS,NMOSトランジスタの劣化による伝播遅延時間の増加量を、個別に算出することが出来る。更には、MOSトランジスタ集積回路内に集積されている他のリング発振器の製造当初(まだ劣化がない時点)での発振周期を、算出することが可能となる。リング発振器に限らず、通常のCMOS論理回路の製造当初の遅延時間も算出することが出来る。
【図面の簡単な説明】
【0015】
【図1】本発明の第1の実施形態を示す図
【図2】NMOS,PMOS両方のトランジスタの劣化が生ずるリング発振器
【図3】NAND回路の具体的構成例
【図4】NMOSトランジスタの劣化のみ生ずるリング発振器
【図5】PMOSトランジスタの劣化のみ生ずるリング発振器
【図6】従来のMOSトランジスタ集積回路を示す図
【発明を実施するための形態】
【0016】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
(第1の実施形態)
図1は、本発明のMOSトランジスタ劣化度合模擬算出システムの第1の実施形態を示す図である。符号は図6のものに対応し、2は劣化量を推定しようとする対象回路としてのリング発振器、3はMOSトランジスタ劣化度合模擬回路部、4,5は劣化量を算出するためのリング発振器、4GはNMOS劣化増加遅延時間演算回路、5GはPMOS劣化増加遅延時間演算回路、6は当初発振周期演算回路、7は模擬算出装置、40~42はMOSトランジスタ集積回路1側の端子、43~45は模擬算出装置7側の端子、100はMOSトランジスタ劣化度合模擬算出システムである。
MOSトランジスタ劣化度合模擬算出システム100は、大きく分けてMOSトランジスタ集積回路1と模擬算出装置7とで構成されている。なお、図示した例では、模擬算出装置7をMOSトランジスタ集積回路1の外部に設けているが、MOSトランジスタ集積回路1の中に作り込むことも可能である(その場合には、計算の仕組みをソフトウェアもしくはハードウェアで実現できる。)。

【0017】
MOSトランジスタ劣化度合模擬回路部3は、同じMOSトランジスタ集積回路1内に集積されている他の回路(例、リング発振器2)における、MOSトランジスタの劣化度合を推定(計算)するために設けられる。ここでは他の回路の例としてリング発振器を挙げて説明するが、それ以外の回路であっても劣化度合を推定(計算)することが可能である。
MOSトランジスタ劣化度合模擬回路部3は、リング発振器4,5で構成されている。模擬算出装置7は、NMOS劣化増加遅延時間演算回路4G,PMOS劣化増加遅延時間演算回路5G,当初発振周期演算回路6で構成されている。
リング発振器2は端子40,43を経て当初発振周期演算回路6と接続され、リング発振器4は端子41,44を経てNMOS劣化増加遅延時間演算回路4Gと接続され、リング発振器5は端子42,45を経てPMOS劣化増加遅延時間演算回路5Gと接続される。そして、NMOS劣化増加遅延時間演算回路4G,PMOS劣化増加遅延時間演算回路5Gは、当初発振周期演算回路6と接続される。

【0018】
リング発振器2は、従来からよく用いられている構成のリング発振器(RO1 )(PMOSトランジスタの劣化とNMOSトランジスタの劣化が、発振期間および非発振期間に各ゲート回路で交互に生ずるリング発振器)である。これには、MOSトランジスタの劣化対策が特に施されてはいない。リング発振器2の製造当初の発振周期T01は、ここでは不明であるとし、製造時からの劣化度合を模擬することにより、それを推定(計算)し得ることを以下で説明する。
MOSトランジスタ劣化度合模擬回路部3内に構成したリング発振器4,5は、このMOSトランジスタ集積回路1内に集積したMOSトランジスタの劣化を、模擬するためのものである。そのため、特有の劣化対策を施している。
即ち、リング発振器4は、非発振時にNMOSトランジスタにのみ劣化が生ずるように(PMOSトランジスタには生じないように)工夫したリング発振器(RO2 )であり、リング発振器5は、非発振時にPMOSトランジスタにのみ劣化が生ずるように(NMOSトランジスタには生じないように)工夫したリング発振器(RO3 )である。そして、リング発振器4,5の製造当初の発振周期T02,T03は、計測して把握しておく(既知)。
本発明は、MOSトランジスタ集積回路1内に、MOSトランジスタ劣化度合模擬回路部3を集積しておくことにより、実現される。

【0019】
NMOS劣化増加遅延時間演算回路4Gは、リング発振器4から取り出した発振周期T2 を基に、NMOSトランジスタの劣化による伝播遅延時間の増加分Δtpdn を算出する回路である。PMOS劣化増加遅延時間演算回路5Gは、リング発振器5から取り出した発振周期T3 を基に、PMOSトランジスタの劣化による伝播遅延時間の増加分Δtpdp
を算出する回路である。
なお、周知のように発振周期Tと発振周波数fとの間には、T=1/fの関係がある。従って、リング発振器4の発振周期T2 を得るという場合、その発振周波数f2 を計測し、1/f2 の計算をしてT2 を得ることが出来る。同様に、リング発振器5の発振周波数f3 を計測し、1/f3 の計算をして発振周期T3 を得ることが出来る。

【0020】
まず、リング発振器2,4,5の具体的構成例を示し、それらにおける劣化現象(NBTI,PBTI,HC)について説明する。次に、NMOS劣化増加遅延時間演算回路4G, PMOS劣化増加遅延時間演算回路5Gでの演算(伝播遅延時間の増加分Δtpdn ,Δtpdp の算出)、当初発振周期演算回路6での演算(リング発振器の製造当初(劣化のない時点)での発振周期T01の算出)について説明する。

【0021】
(リング発振器2…RO1
図2はMOSトランジスタの劣化に対する工夫がなされていない従来のリング発振器の例を示している。図2において、10は発振制御入力端子、11~15はNAND回路、16は配線、18は出力端子である。使用されているゲート回路は2入力NAND回路であり、全部で奇数個用いられている。各NAND回路の一方の入力端子Aは、前段のNAND回路の出力端子Cと接続するというようにして、全体としてリング状となるよう構成されている。
そして、NAND回路1の他方の入力端子Bは発振制御入力端子10と接続され、他のNAND回路12~15の入力端子Bは、それぞれ自分の入力端子Aに接続される。発振出力を取り出す出力端子18は、任意のNAND回路の出力端子Cに接続される。

【0022】
図中に記している論理値1,0は、このリング発振器が発振していない時の値である。即ち、発振制御入力端子10に、発振させない(非発振)との制御信号である論理値0が与えられている時の値である。
NAND回路11の入力端子Bに0が入力されていると、他方の入力端子Aへの入力が1でも0でも、出力端子Cの値は1となる。その後に続く各NAND回路(インバータ)12~15の出力は、各入力を反転した出力となるから、0,1,0,1と続き、最終の奇数段のNAND回路15の出力は1となる。NAND回路15の出力1はNAND回路11の入力端子Aに入力されるが、これが入力されてもNAND回路11の出力は1のままである。従って非発振時には、図中に記した値を保ったままの状態で安定している。

【0023】
発振させる時には、発振制御入力端子10に入力する発振制御信号を論理値1とする。すると、NAND回路11の入力端子A,Bの値は両方とも1となるから、NAND回路11の出力の値は0となる。その後に続く各NAND回路12~15の出力は各入力を反転した出力となるから、1,0,1,0と続き、最終の奇数段の出力は0となる。
その0がNAND回路11の入力端子Aに入力されると、他方の入力端子Bの値は1のままであるから、出力は1と変る。従って、それ以後の各段の出力は各入力を反転した出力となり、0,1,0,1と続き、最終の奇数段の出力は1と変る。

【0024】
つまり、発振状態にされると、論理信号が各段で反転しながら次々と伝播して行くが、ゲート回路は全部で奇数段であるので、リング状の段を1周して元へ戻った時の出力は、前回の反転出力となっている。従って、次の段以降のゲート回路の出力もまた次々と反転し、結局、発振状態にされている間中、各段の出力は1になったり0になったりするのを繰り返す。この出力が出力端子18より取り出され、クロック信号等として利用される。
1個のゲート回路において、入力された時から反転出力が出る時までの遅延時間は、そのゲート回路の伝播遅延時間と呼ばれる。その時間をtpdとすると、出力端子18からの発振出力が1→0あるいは0→1と反転するには、信号がゲート回路を次々と伝播してリング状の経路を1周して来る必要があるから、ゲート回路がn段(nは奇数)あれば、tpd×nの時間がかかる。これで半周期である。1周期Tはその2倍であるから、Tは次式で表される。
T=2×tpd×n

【0025】
MOSトランジスタが劣化して来て、伝播遅延時間tpdに増加分が生じて来た場合の発振周期は、上式のtpdの所に増加分を加えた伝播遅延時間を代入することにより算出される。その発振周期は発振周期T01より大なる値となる。つまり、劣化すると発振周期は増大する。

【0026】
図3はNAND回路の具体的構成例である。端子の符号は図2のものに対応し、PA ,PB はPMOSトランジスタ、NA ,NB はNMOSトランジスタである。PA ,PB が並列接続されたものとNA ,NB が直列接続されたものとが直列接続され、その接続点が出力端子Cに接続されている。PA ,PB 側の端部は電源+VDDに接続され、NA ,NB 側の端部はアースに接続されている。そして、PA ,NA のゲートは入力端子Aと接続され、PB ,NB のゲートは入力端子Bと接続されている。なお、NAND回路の図示のような構成は公知である。

【0027】
図2のリング発振器2のNAND回路11~15に、図3のものが用いられているとすると、リング発振器2で非発振時において劣化を生じているMOSトランジスタは、次の通りである。
NAND回路11では、入力端子Aに1が入力され、入力端子Bに0が入力されているので、能動にすべきゲート電圧が印加されるMOSトランジスタはNA とPB である。従って、NA にはPBTI劣化,HC劣化を生じ、PB にはNBTI劣化が生ずる。
NAND回路12以降の段では、入力端子A,Bに1が入力されるNAND回路12等と、入力端子A,Bに0が入力されるNAND回路13等とが交互に連なる形となっている。入力端子A,Bに1が入力されるNAND回路12等で、能動にすべきゲート電圧が印加されるMOSトランジスタは、NA ,NB である。従って、これらにPBTI劣化,HC劣化が生ずる。入力端子A,Bに0が入力されるNAND回路13等で、能動にすべきゲート電圧が印加されるMOSトランジスタは、PA ,PB である。従って、これらにNBTI劣化が生ずる。

【0028】
発振に関与するMOSトランジスタは、発振時にゲート電圧が変化され、オン,オフ動作を繰り返すMOSトランジスタである。そういうMOSトランジスタは、図2から分かるように、入力端子Aからゲート電圧が与えられているものである。従って最初のNAND回路11ではPA ,NA である。入力端子A,Bが一括接続されているNAND回路12以降の各回路では、PA ,PB ,NA ,NB 全てである。
従って、PA ,PB ,NA ,NB すべてに非発振時中に劣化を生じており、その劣化による伝播遅延時間の増大が原因となり、各ゲート回路(NAND回路)の伝播遅延時間tpdを増大させ、全体ではそれがn段累積されてリング発振器の発振周期を増大させている。
以上のように、図2のリング発振器2の発振周期T1 は、PMOSトランジスタの劣化(NBTI劣化,HC劣化)、およびNMOSトランジスタの劣化(PBTI劣化)の両方が混ざった形で影響を受け、増大してしまっている。

【0029】
(リング発振器4…RO2
図4は、NMOSトランジスタの劣化のみ生ずるよう工夫されたリング発振器4である。符号は図2のものに対応し、20は発振制御入力端子、21~25はNAND回路、26,27は配線、28は出力端子である。

【0030】
リング発振器4の接続構成は次の通りである。奇数個の2入力NAND回路の一方の入力端子Bは、全て発振制御入力端子20に接続し、他方の入力端子Aは前段の出力端子Cと接続するというようにして、全体としてリング状となるよう構成される。そして、任意のNAND回路の出力端子Cに、発振出力を取り出す出力端子28が接続される。図中に記している論理値1,0は、このリング発振器4(RO2 )が発振していない時の値である。
非発振時には、図中に記したように、発振制御入力端子20に論理値0が入力される。各入力端子Bに論理値0が入力されるので、各NAND回路の出力の値は1となる。
発振時には、発振制御入力端子20に論理値1が入力され、その値に固定される。すると、各NAND回路の出力は0→1→0→…と交互に変化し、出力端子28からは発振出力が取り出される。

【0031】
このように構成したリング発振器4は、MOSトランジスタの劣化による発振周期の増大が抑制される。その理由を、NAND回路として図3の構成のものを用いた場合を例にとって説明する。なお、このNAND回路を図4のリング発振器に使用する場合、入力端子Bに論理値0が入力される非発振時においてオンするPB は、出力端子Cの出力を1(電源+VDD)に引き上げるというプルアップ機能を果している素子である。
図4のリング発振器4で発振出力を出すためにオン,オフを繰り返すMOSトランジスタは、入力端子Aからの入力がゲート電極に印加されるものであり、図3で言えばPA とNA である。もし非発振時にこれらPA ,NA に劣化が生じているならば、発振周期の増大をもたらす。

【0032】
そこで、非発振時におけるNAND回路の動作状況を点検してみるに、入力端子Aには論理値1が入力されているが、この入力が能動状態にすべきゲート電圧として作用するMOSトランジスタは、図3で言えばNA である。一方、入力端子Bには論理値0が入力されているが、この入力が能動状態にすべきゲート電圧として作用するMOSトランジスタはPB である。つまり、非発振時に劣化が生じているのはNA とPB である。
即ち、発振動作に関与しているPA ,NA のうち、非発振時に劣化が生じているものはNA であり(PBTI劣化,HC劣化)、PA には生じていない。従ってリング発振器4では、発振時には、NMOSトランジスタの劣化(PBTI劣化,HC劣化など)による遅延時間の増加だけが生じる。

【0033】
(リング発振器5…RO3
図5(1)は、PMOSトランジスタの劣化のみ生ずるよう工夫されたリング発振器5である。図5(1)において、30は発振制御入力端子、31~35はNOR回路、36,37は配線、38は出力端子、D,Eは入力端子、Fは出力端子である。
このリング発振器5の接続構成は次の通りである。奇数個の2入力NOR回路の一方の入力端子Eは、全て発振制御入力端子30に接続し、他方の入力端子Dは前段の出力端子Fと接続するというようにして、全体としてリング状となるよう構成される。そして、任意のNOR回路の出力端子Fに、発振出力を取り出す出力端子38が接続される。図中に記している論理値1,0は、このリング発振器5(RO3 )が発振していない時の値である。

【0034】
非発振時には、図中に記したように、発振制御入力端子30に論理値1が入力される。各入力端子Eには論理値1が入力されるので、各NOR回路の出力の値は0となる。
発振時には、発振制御入力端子30に論理値0が入力され、その値に固定される。すると、各NOR回路の出力は1→0→1→…と交互に変化し、出力端子38からは発振出力が取り出される。

【0035】
このように構成したリング発振器5も、MOSトランジスタの劣化による発振周期の増大が抑制される。その理由を、NOR回路として図5(2)の構成のものを用いた場合を例にとって説明する。D,Eは入力端子、Fは出力端子、PD ,PE はPMOSトランジスタ、ND ,NE はNMOSトランジスタである。PD ,PE が直列接続されたものとND ,NE が並列接続されたものとが直列接続され、その接続点が出力端子Fに接続される。PD ,PE 側の端部は電源+VDDに接続され、ND ,NE 側の端部はアースに接続される。そして、PD ,ND のゲートは入力端子Dと接続され、PE ,NE のゲートは入力端子Eと接続される。なお、NOR回路の図示のような接続構成は公知である。
入力端子Eに論理値1が入力される非発振時にオンするNE は、出力端子Fの出力を0(アース)に引き下げるプルダウン機能を果している素子である。

【0036】
図5(1)のリング発振器5で発振出力を出すためにオン,オフを繰り返すMOSトランジスタは、入力端子Dからの入力がゲート電極に印加されるPD とND である。もし非発振時にこれらPD ,ND に劣化が生じているならば、発振周期の増大をもたらす。
そこで、非発振時におけるNOR回路の動作状況を点検してみるに、入力端子Eには論理値1が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはNE である。一方、入力端子Dには論理値0が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはPD である。つまり、非発振時に劣化が生じているのはNE とPD である。
発振動作に関与しているPD ,ND のうち、PD には劣化(NBTI劣化)が生じるものの、ND には生じていない。従ってリング発振器5では、発振時には、PMOSトランジスタの劣化(NBTI劣化)による遅延時間の増加だけが生じる。

【0037】
(伝播遅延時間の増加分Δtpdn ,Δtpdp の演算)
以下の説明では、説明を簡単にするため図1のリング発振器2(RO1 ),リング発振器4(RO2 ),リング発振器5(RO3 )は、同一タイプのゲート回路で構成されているものとする。演算を説明するに当たり、演算に使用する記号の意味を定義しておく。
n…各リング発振器におけるゲート回路の段数(奇数)
01…リング発振器2(RO1 )の製造当初の(劣化してない時点での)発振周期
0 …リング発振器4(RO2 ),リング発振器5(RO3 )の製造当初の(劣化してない時点での)発振周期T02,T03のこと(ここではリング発振器4,5は同一タイプのゲート回路,同一段数(n)としているので、T02=T03=T0
tpd…当初の(まだ劣化してない時点での)ゲート回路1個あたりの伝播遅延時間
Δtpdp (=ΔtpLH)…PMOSの劣化(NBTI劣化)による増加遅延時間(1ゲート回路当たりの)
Δtpdn (=ΔtpHL)…NMOSの劣化(PBTI劣化とHC劣化)による増加遅延時間(1ゲート回路当たりの)

【0038】
1 …リング発振器2(RO1 )の発振周期(測定し演算する時点での)
2 …リング発振器4(RO2 )の発振周期(測定し演算する時点での)
3 …リング発振器5(RO3 )の発振周期(測定し演算する時点での)
なお、tpd,Δtpdp ,Δtpdn は、ゲート回路の種類(NAND回路かNOR回路か等)や、出力を遷移させる入力値,MOSトランジスタの閾値の大きさに係わらず、同じと仮定して説明する(このように仮定しても、実態とそれほど異なることはない)。

【0039】
リング発振器の製造当初(MOSトランジスタが劣化していない時点)の発振周期Tは、既に説明したようにT=2×tpd×nであるから、リング発振器4(RO2 ),リング発振器5(RO3 )の製造当初の発振周期T0 は、次式で表される。
0 =2×tpd×n …(1)
リング発振器4(RO2 ),リング発振器5(RO3 )が作り込まれるMOSトランジスタ集積回路1の製造時には、この発振周期T0 は計測されるため、その値は既知である。

【0040】
さて、リング発振器2(RO1 )は、トランジスタの劣化が生じないような工夫がなされていない図2のようなリング発振器であるが、このリング発振器では、発振・非発振にかかわらず、各段の入力(前段の出力)は交互に論理値0と論理値1になる。そのため、入力が論理値0のゲート回路においてはPMOSトランジスタが劣化し、入力が論理値1のゲート回路においてはNMOSトランジスタが劣化する。
従って、リング発振器2(RO1 )の発振周期T1 は、次式で表される。
1 =T01+Δtpdp ×(n/2)+Δtpdn ×(n/2) …(2)
この式の右辺第1項は製造当初の発振周期を表し、右辺第2項はPMOSトランジスタの劣化(NBTI)による遅延増加分を表し、右辺第3項は、NMOSトランジスタの劣化(PBTIとHC)による遅延増加分を表している。
(2)式を変形して次式を得る。
01=T1 -Δtpdp ×(n/2)-Δtpdn ×(n/2) …(3)
Δtpdp ,Δtpdn を模擬回路で模擬して求め、(3)式に代入すれば、T01を算出(推定)することが出来る。

【0041】
NBTI劣化が生じないよう考慮したリング発振器4(RO2 )(言い換えれば、各ゲート回路においてNMOSトランジスタの劣化のみ生ずるようにしたリング発振器)の発振周期T2 は、次式で表される。
2 =T0 +Δtpdn ×n …(4)
この式の右辺第2項は、NMOSトランジスタの劣化(PBTIとHC)による遅延増加分を表している。

【0042】
PBTI劣化及びHC劣化が生じないよう考慮したリング発振器5(RO3 )(言い換えれば、各ゲート回路においてPMOSトランジスタの劣化のみ生ずるリング発振器)の発振周期T3 は、次式で表される。
3 =T0 +Δtpdp ×n …(5)
この式の右辺第2項は、PMOSトランジスタの劣化(NBTI)による遅延増加分を表している。

【0043】
(4)式を式変形することにより、次式を得る。
Δtpdn ×n=T2 -T0 …(6)
Δtpdn =(T2 -T0 )/n …(7)
これらの式を見れば分かるように、リング発振器4(RO2 )から発振周期T2 を取り出し、それと既知の発振周期T0 とを用い、NMOS劣化増加遅延時間演算回路4Gで(6)式の演算をすることにより、リング発振器4(RO2 )のゲート回路全部(n段)でのNMOSトランジスタの劣化による増加遅延時間を求めることが出来る。また(7)式の演算をすることにより、NMOSトランジスタの劣化によるゲート回路1段当たりの増加遅延時間Δtpdn を求めることが出来る。

【0044】
一方、(5)式を式変形することにより、次式を得る。
Δtpdp ×n=T3 -T0 …(8)
Δtpdp =(T3 -T0 )/n …(9)
やはり、リング発振器5(RO3 )から発振周期T3 を取り出し、それと既知の発振周期T0 とを用い、PMOS劣化増加遅延時間演算回路5Gで(8)式の演算をすることにより、リング発振器5(RO3 )のゲート回路全部(n段)でのPMOSトランジスタの劣化による増加遅延時間を求めることが出来る。また(9)式の演算をすることにより、PMOSトランジスタの劣化によるゲート回路1段当たりの増加遅延時間Δtpdp を求めることが出来る。

【0045】
(リング発振器2の製造当初の発振周期T01の推定(算出))
劣化を考慮していないリング発振器2(RO1 )の、製造当初(劣化が生じてない時点)の発振周期T01を求めることが必要とされる場合、あるいは初期の発振周期T01が不明な場合には、当初発振周期演算回路6で算出する。
即ち、NMOS劣化増加遅延時間演算回路4Gで求めたΔtpdn や、PMOS劣化増加遅延時間演算回路5Gで求めたΔtpdp や、リング発振器2(RO1 )から端子40,43を経て取り入れた発振周期T1 を、それぞれ(3)式に代入して演算する。これにより、リング発振器2(RO1 )の製造当初の発振周期T01を求めることが出来る。

【0046】
上例では、MOSトランジスタ集積回路1中にMOSトランジスタの劣化を模擬するためのリング発振器4,5を作っておき、そこでの伝播遅延時間特性の劣化度合(Δtpdn
,Δtpdp )を求め、MOSトランジスタ集積回路1中の他のリング発振器2の劣化度合も同様のものと推定し、その製造当初の発振周期T01を推定(算出)している。
しかし、リング発振器2に限らず、同一のMOSトランジスタ集積回路1内に作り込まれている他のゲート回路においても、劣化度合は同程度に進行している筈である。従って、NMOS劣化増加遅延時間演算回路4Gで求めたΔtpdn ,PMOS劣化増加遅延時間演算回路5Gで求めたΔtpdp を、他のゲート回路(例、段数の異なるリング発振器や通常のCMOS論理回路)に適用して演算し、その当初の状態での特性(例、当初の発振周期や入出力間の遅延時間)を割り出すことも可能となる。
例えば、リング発振器2に対応した端子40のように、リング発振器2とは段数の異なるリング発振器に対応した端子を設けておき、その端子を経由して現時点での発振周期Tを取り入れ、模擬算出装置7で当初の発振周期T01を割り出すのである。

【0047】
(第2の実施形態)
第2の実施形態の全体としての構成は、第1の実施形態と同様である。しかし、演算で使用する値は相違している。
ゲート回路の伝播遅延時間tpdに関しては、ゲート回路内に使われているMOSトランジスタのオン抵抗RONとゲート回路の負荷容量CL とによるRC回路で、ゲート回路をモデル化すると、次式で計算されることが知られている。
tpd=RON×CL …(10)
第2の実施形態はこのことを利用して、劣化を生じて来ている時点での増加遅延時間や、劣化してない時点での発振周期T01(製造当初の発振周期)を求めようとするものである。

【0048】
第1の実施形態で用いた記号と同じものは、先に定義した通りのものである。新たに用いる記号の意味は次の通りである。
R…MOSトランジスタのオン抵抗
(PMOSトランジスタのオン抵抗RONP とNMOSトランジスタオン抵抗RONN との値は、厳密には全く同じではない。しかし、ここで行う説明内容に関しては、ほぼ同じとして扱っても支障はないので、RONP =RONN =Rと仮定して説明する。)
C…各ゲート回路の負荷容量
(リング発振器を構成する各ゲート回路の負荷容量CL は全て等しく、その値はCであると仮定する。)
ΔRp …PMOSトランジスタの劣化(NBTI劣化)によるオン抵抗Rの増加分
ΔRN …NMOSトランジスタの劣化(PBTI劣化とHC劣化)によるオン抵抗Rの増加分

【0049】
(10)式をR,Cを使って書き換えると、次式となる。
tpd=RC …(11)
PMOSトランジスタの劣化とNMOSトランジスタの劣化とが、交互のゲート回路で生ずるリング発振器2(RO1 )の発振周期T1 は、次式で表される。
1 ={(RC/2)+2RC}×n+(1/2)ΔRp C×(1/2)×n
+2ΔRN C×(1/2)×n …(12)
この式の右辺第1項は、リング発振器2の劣化のない時点での発振周期T01を表している。第1項中の(RC/2)はゲート回路1段における立上り伝播遅延時間tpLH (入力信号変化からゲート回路出力の立上り変化までの遅延時間)を表し、2RCはゲート回路1段における立下り伝播遅延時間tpHL (入力信号変化からゲート回路出力の立下り変化までの遅延時間)を表している。
右辺第2項は、PMOSトランジスタの劣化(NBTI)による増加遅延時間を表し、右辺第3項は、NMOSトランジスタの劣化(PBTIとHC)による増加遅延時間を表している。

【0050】
各ゲート回路においてNMOSトランジスタの劣化のみ生ずるリング発振器4(RO2 )の発振周期T2 は、次式で表される。
2 =(RC+2RC)×n+ΔRN C×n …(13)
この式の右辺第1項は、劣化のない時点での発振周期を表している。第1項中のRCは、ゲート回路1段における立上り伝播遅延時間tpLH を表し、2RCはゲート回路1段における立下り伝播遅延時間tpHL を表している。右辺第2項は、NMOSトランジスタの劣化(PBTIとHC)による増加遅延時間を表している。

【0051】
各ゲート回路においてPMOSトランジスタの劣化のみ生ずるリング発振器5(RO3 )の発振周期T3 は、次式で表される。
3 =(2RC+RC)×n+ΔRp C×n …(14)
この式の右辺第1項は、劣化のない時点での発振周期を表している。第1項中の2RCは、ゲート回路1段における立上り伝播遅延時間tpLH を表し、RCはゲート回路1段における立下り伝播遅延時間tpHL を表している。右辺第2項は、PMOSトランジスタの劣化(NBTI)による増加遅延時間を表している。

【0052】
(13)式を式変形して次式を得る。
ΔRN C×n=T2 -3RC×n …(15)
ΔRN C=(T2 -3RC×n)/n …(16)
これらの式を見れば分かるように、リング発振器4から発振周期T2 を取り出し、それと値が既知のR,C,nとを用い、NMOS劣化増加遅延時間演算回路4Gで(15)式の演算をすることにより、リング発振器4のゲート回路全部(n段)でのトランジスタ劣化による増加遅延時間を求めることが出来る。また(16)式の演算をすることにより、NMOSトランジスタの劣化によるゲート回路1段当たりの劣化による増加遅延時間を求めることが出来る。

【0053】
また、(14)式を式変形して次式を得る。
ΔRp C×n=T3 -3RC×n …(17)
ΔRp C=(T3 -3RC×n)/n …(18)
これらの式を見れば分かるように、リング発振器5から発振周期T3 を取り出し、それと値が既知のR,C,nとを用い、PMOS劣化増加遅延時間演算回路5Gで(17)式の演算をすることにより、リング発振器5のゲート回路全部(n段)でのトランジスタ劣化による増加遅延時間を求めることが出来る。また(18)式の演算をすることにより、PMOSトランジスタの劣化によるゲート回路1段当たりの劣化による増加遅延時間を求めることが出来る。

【0054】
次に、リング発振器2の発振周期T1 を表す(12)式の説明のところで、その第1項{(RC/2)+2RC}×nは、劣化のない時点での発振周期(T01)を表していると述べた。即ち、次の通りである。
01={(RC/2)+2RC}×n=5RCn/2 …(19)
このT01は、各リング発振器の発振周期T1 ,T2 ,T3 を用いて求めることが出来る。以下それを説明する。

【0055】
(15),(17)式を(12)式に代入して次式を得る。
1 =5RCn/2+(T3 -3RCn)/4+(T2 -3RCn) …(20)
これを式変形して次式を得る。
5RCn/4=T3 /4+T2 -T1 …(21)
これを(19)式に代入して次式を得る。
01=2(T3 /4+T2 -T1 ) …(22)
この演算は、当初発振周期演算回路6で行う。つまり、リング発振器2,4,5(RO1 ,RO2 ,RO3 )から取り出された発振周期T1 ,T2 ,T3 を用い、(22)式の演算を行うことにより、リング発振器2の当初の発振周期T01を求めることが出来る。

【0056】
上例では、MOSトランジスタ集積回路1中にMOSトランジスタの劣化を模擬するためのリング発振器4,5を作っておき、そこでの伝播遅延時間特性の劣化度合(Δtpdn
,Δtpdp )を求め、MOSトランジスタ集積回路1中の他のリング発振器2の劣化度合も同様のものと推定し、その製造当初の発振周期T01を推定(算出)している。
しかし、リング発振器2に限らず、同一のMOSトランジスタ集積回路1内に作り込まれている他のゲート回路においても、劣化度合は同程度に進行している筈である。従って、NMOS劣化増加遅延時間演算回路4Gで求めたΔtpdn ,PMOS劣化増加遅延時間演算回路5Gで求めたΔtpdp を、他のゲート回路(例、段数の異なるリング発振器や通常のCMOS論理回路)に適用して演算し、その当初の状態での特性(例、当初の発振周期や入出力間の遅延時間)を割り出すことも可能となる。

【0057】
図1に示したMOSトランジスタ劣化度合模擬算出システム100では、模擬算出装置7として、NMOS劣化増加遅延時間演算回路4Gと、PMOS劣化増加遅延時間演算回路5Gと、当初発振周期演算回路6とを具えた構成のものを示した。しかし、これは必要に応じて変更することが出来る。例えば、遅延時間の増加分の演算は必要とするが、当初発振周期の演算までは必要としないという場合には、NMOS劣化増加遅延時間演算回路4GとPMOS劣化増加遅延時間演算回路5Gとを具えた構成のものとすればよい。

【0058】
なお、発振周期(周波数)や通常の論理回路の伝播遅延時間は、MOSトランジスタの劣化の外、動作温度や動作電圧によっても変化する。しかし、リング発振器4(RO2 )やリング発振器5(RO3 )を、劣化推定対象の回路(リング発振器2(RO1 )や通常の論理回路)があるチップ(MOSトランジスタ集積回路1)内に作り込むことにより、発振周期を計測している時の動作温度や動作電圧が不明であったとしても、劣化量や製造当初の(劣化のない時の)発振周期や遅延時間を推定することが可能となる。

【0059】
実施形態での劣化による増加遅延時間や、劣化してない時点で発振周期(製造当初の発振周期)の演算において、tpd,Δtpdn, Δtpdp, CL ,RONP ,RONN ,ΔRP ,ΔRN などのパラメータ値が同一であることを仮定したが、実際の回路においてはこれらの値は使用するゲート(回路)の種類や製造ばらつき等の理由で異なる。これらの値は回路シミュレーションもしくは実回路から得ることができ、またそれらを組合せた状態で回路シミュレーションも実施可能である。本発明は、劣化による増加遅延時間や、劣化してない時点での発振周期(製造当初の発振周期)の推定の原理を示しており、このようなパラメータ値が異なる場合でも同様に推定することが可能である。
【符号の説明】
【0060】
1…MOSトランジスタ集積回路、2…リング発振器、3…MOSトランジスタ劣化度合模擬算出部3、4,5…リング発振器、4G…NMOS劣化増加遅延時間演算回路、5G…PMOS劣化増加遅延時間演算回路、6…当初発振周期演算回路、7…模擬算出装置、10…発振制御入力端子、11~15…NAND回路、16…配線、18…出力端子、20…発振制御入力端子、21~25…NAND回路、26,27…配線、28…出力端子、30…発振制御入力端子、31~35…NOR回路、36,37…配線、38…出力端子、40~48…端子、100…MOSトランジスタ劣化度合模擬算出システム
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5