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明細書 :半導体積層構造およびこれを用いた半導体素子

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2014-022685 (P2014-022685A)
公開日 平成26年2月3日(2014.2.3)
発明の名称または考案の名称 半導体積層構造およびこれを用いた半導体素子
国際特許分類 H01L  21/205       (2006.01)
H01L  33/32        (2010.01)
H01L  21/338       (2006.01)
H01L  29/778       (2006.01)
H01L  29/812       (2006.01)
C23C  16/34        (2006.01)
H01L  29/205       (2006.01)
H01L  21/20        (2006.01)
FI H01L 21/205
H01L 33/00 186
H01L 29/80 H
C23C 16/34
H01L 29/205
H01L 21/20
請求項の数または発明の数 20
出願形態 OL
全頁数 13
出願番号 特願2012-162720 (P2012-162720)
出願日 平成24年7月23日(2012.7.23)
発明者または考案者 【氏名】江川 孝志
出願人 【識別番号】304021277
【氏名又は名称】国立大学法人 名古屋工業大学
審査請求 未請求
テーマコード 4K030
5F045
5F102
5F141
5F152
Fターム 4K030AA11
4K030AA13
4K030AA17
4K030AA18
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4K030BA08
4K030BA38
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4K030LA14
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5F152NN12
5F152NN13
5F152NN19
5F152NN27
5F152NP09
5F152NQ09
要約 【課題】Si等の基板上にいずれもAlGaN系半導体のバッファ層、歪超格子層あるいは組成傾斜層、半導体デバイス層を順次設けた半導体積層構造の反りを低減する。
【解決手段】室温~1200℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚(tSL)、チャネル層の膜厚(tCH)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tSL/tTOTAL≦0.90、または0.75≦tSL/tSL+tCH≦0.90、である半導体積層構造。さらに、組成傾斜層の膜厚(tCG)、チャネル層の膜厚(tCH)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tCG/tTOTAL≦0.90、または0.75≦tCG/tCG+tCH≦0.90、である半導体積層構造。
【選択図】図4
特許請求の範囲 【請求項1】
基板上にバッファ層、歪超格子層、チャネル層、およびバリア層なるAlGaN系半導体層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚(tSL)、チャネル層の膜厚(tCH)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tSL/tTOTAL≦0.90 、または0.75≦tSL/(tSL+tCH)≦0.90である半導体積層構造。
【請求項2】
前記歪超格子層がAlX1Ga1-X1NとAlX2Ga1-X2Nの組み合わせを交互に繰り返した層であり、その合計の厚みが1.0μm~6.0μmである請求項1に記載の半導体積層構造。
【請求項3】
前記歪超格子層の対組成が、0.9≦X1≦1.0、X2+0.65≦X1≦X2+0.75である請求項2に記載の半導体積層構造。
【請求項4】
基板上にバッファ層、歪超格子層、および発光層なるAlGaN系半導体層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚(tSL)、発光層の膜厚(tLE)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tSL/tTOTAL≦0.90 、または0.75≦tSL/(tSL+tLE)≦0.90である半導体積層構造。
【請求項5】
前記発光層が第1の導電型半導体層、活性層、および第1の導電型と反対の第2の導電型半導体層を順次積層してなる請求項4に記載の半導体積層構造。
【請求項6】
前記歪超格子層がAlX1Ga1-X1NとAlX2Ga1-X2Nの組み合わせを交互に繰り返した層であり、その合計の厚みが1.0μm~6.0μmである請求項4または5に記載の半導体積層構造。
【請求項7】
前記歪超格子層の対組成が、0.9≦X1≦1.0、X2+0.65≦X1≦X2+0.75である請求項6に記載の半導体積層構造
【請求項8】
前記歪超格子層の厚み(tSL)と基板(tSUB)の厚みの比(tSL/tSUB)が、0.001~0.014である請求項1~7のいずれかに記載の半導体積層構造。
【請求項9】
基板上にバッファ層、組成傾斜層、チャネル層、およびバリア層なるAlGaN系半導体層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記AlGaN系半導体層のいずれの熱膨張係数より小さく、組成傾斜層のAl組成が膜成長方向に減少し、組成傾斜層の膜厚(tCG)、チャネル層の膜厚(tCH)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tCG/tTOTAL≦0.90、または0.75≦tCG/tCG+tCH≦0.90、である半導体積層構造。
【請求項10】
前記組成傾斜層の厚みが0.7μm~2.5μmである請求項9に記載の半導体積層構造。
【請求項11】
前記組成傾斜層はAlX3Ga1-X3Nなる組成であり、膜厚10nm~100nm毎にX3が膜成長方向に階段状に減少する請求項9または10に記載の半導体積層構造。
【請求項12】
基板上にバッファ層、組成傾斜層、および発光層なるAlGaN系半導体層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、組成傾斜層の膜厚(tCG)、発光層の膜厚(tLE)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tCG/tTOTAL≦0.90 、または0.75≦tCG/(tCG+tLE)≦0.90である半導体積層構造。
【請求項13】
前記発光層が第1の導電型半導体層、活性層、および第1の導電型と反対の第2の導電型半導体層を順次積層してなる請求項12に記載の半導体積層構造。
【請求項14】
前記組成傾斜層の厚みが0.7μm~2.5μmである請求項12または13に記載の半導体積層構造。
【請求項15】
前記組成傾斜層はAlX3Ga1-X3Nなる組成であり、膜厚10nm~100nm毎にX3が膜成長方向に階段状に減少する請求項12~14のいずれかに記載の半導体積層構造。
【請求項16】
前記組成傾斜層の厚み(tCG)と基板(tSUB)の厚みの比(tCG/tSUB)が、0.0007~0.0060である請求項9~15のいずれかに記載の半導体積層構造。
【請求項17】
前記チャネル層が厚み0.2μm~5.0μmのAlX4Ga1-X4N(0≦X4≦0.1)からなる層である請求項1~3、8、9~11、および16のいずれかに記載の半導体積層構造。
【請求項18】
前記基板がSi基板である請求項1~17のいずれかに記載の半導体積層構造。
【請求項19】
請求項1~3、8、9~11、および16のいずれかに記載の半導体積層構造を用いたHEMT素子。
【請求項20】
請求項4~8、および12~16のいずれかに記載の半導体積層構造を用いた発光素子。

発明の詳細な説明 【技術分野】
【0001】
本発明は、電界効果トランジスタ(FET)、発光ダイオード(LED)等の半導体素子に用いられる半導体積層構造であって、特に反りおよびクラックの発生を抑制した、結晶品質の優れたSi基板を用いた半導体積層構造およびこれを用いた半導体素子に関するものである。
【背景技術】
【0002】
窒化物半導体は、電界効果トランジスタ等の電子デバイス、あるいは、可視光領域から紫外光領域の短波長帯における受発光デバイスの活性材料として、近年盛んに研究開発が行われている。
【0003】
一般的に、前記窒化物半導体は、サファイア、SiC又はSi等からなる基板上に形成される。特に、Si単結晶基板(以下、「Si基板」という)は、大面積が低価格で入手でき、結晶性及び放熱性に優れ、さらに、へき開やエッチングが容易で、プロセス技術が成熟しているといった多くの利点を具えている。
【0004】
しかし、前記窒化物半導体とSi基板とでは、格子定数や熱膨張係数が大きく異なるため、Si基板上に窒化物半導体を成長させた場合、成長した窒化物半導体は、ウェーハとして反る、あるいはクラックやピット(点状欠陥)が発生するという問題があった。特に反りが大きいと、デバイス加工としてプロセスが困難となり、また素子として耐圧が低いなど大きな課題となっている。
【0005】
上記問題を解決するための手段としては、前記Si基板と窒化物半導体層との間にバッファ層を形成することで、反りあるいはクラックを抑制する技術が知られている。例えば、特許文献1では、Si基板の上に、窒化物半導体からなり、組成的に勾配を付けたAlGa1-XN等からなる転移層(バッファ層)を形成し、該転移層の上に窒化ガリウムを形成してなる半導体材料が開示されている。
【0006】
また、特許文献2では、Si基板上に、高Al含有層と、低Al含有層とを交互に複数層積層してなるAlN系超格子複合層を形成し、該AlN系超格子複合バッファ層上に窒化物半導体層を形成してなる窒化物半導体素子が開示されている。
【0007】
しかしながら、特許文献1及び2に記載の半導体材料では、いずれも前記窒化物半導体層に発生する反りあるいはクラックの抑制については十分でなかった。
【0008】
一方、特許文献3および4では、反りの少ない半導体積層基板を得るため、2インチ径で330μm厚のサファイア基板上に、30nm厚のGaNバッファ層を設けた後、GaN層とGaの一部をInで置換したInGaN層からなる中間層を設け、さらにAlGaN系の膜を20~30nmの厚みで形成した半導体積層構造の反りが10~25μmであることが開示されている。
【0009】
しかし、特許文献3および4で用いたサファイア基板のヤング率はSi基板のヤング率の2~3倍であり、相対的に反りが小さくなること、また、基板の径を2インチから4インチへと大きくすれば反りは4倍程度大きくなることが予想され、さらに歪緩和のための中間層上のAlGaNの膜厚が小さく、中間層の歪緩和効果が十分には確認されていない。
【先行技術文献】
【0010】

【特許文献1】特表2004-524250号公報
【特許文献2】特開2007-67077号公報
【特許文献3】特開2008-211246号公報
【特許文献4】特開2007-60140号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明の課題は、Si基板上にバッファ層を設け、このバッファ層上に、歪超格子層あるいは組成傾斜層を設け、さらにGaN系のデバイス層を設けた半導体積層構造であって、反りを低減した半導体積層構造およびこれを用いた半導体素子を提供することにある。
【課題を解決するための手段】
【0012】
本発明者らは、前記半導体積層構造において、歪超格子層の膜厚と半導体層の総膜厚との関係、あるいは組成傾斜層の膜厚と半導体層の総膜厚とが特定の関係にあることが、上記課題が解決しうることを見出した。すなわち、本発明によれば、以下の半導体積層構造およびこれを用いた半導体素子が提供される。
【0013】
[1] 基板上にバッファ層、歪超格子層、チャネル層、およびバリア層なるAlGaN系半導体層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚(tSL)、チャネル層の膜厚(tCH)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tSL/tTOTAL≦0.90 、または0.75≦tSL/(tSL+tCH)≦0.90である半導体積層構造。
【0014】
[2] 前記歪超格子層がAlX1Ga1-X1NとAlX2Ga1-X2Nの組み合わせを交互に繰り返した層であり、その合計の厚みが1.0μm~6.0μmである前記[1]に記載の半導体積層構造。
【0015】
[3] 前記歪超格子層の対組成が、0.9≦X1≦1.0、X2+0.65≦X1≦X2+0.75である前記[2]に記載の半導体積層構造。
【0016】
[4] 基板上にバッファ層、歪超格子層、および発光層なるAlGaN系半導体層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚(tSL)、発光層の膜厚(tLE)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tSL/tTOTAL≦0.90 、または0.75≦tSL/(tSL+tLE)≦0.90である半導体積層構造。
【0017】
[5] 前記発光層が第1の導電型半導体層、活性層、および第1の導電型と反対の第2の導電型半導体層を順次積層してなる前記[4]に記載の半導体積層構造。
【0018】
[6] 前記歪超格子層がAlX1Ga1-X1NとAlX2Ga1-X2Nの組み合わせを交互に繰り返した層であり、その合計の厚みが1.0μm~6.0μmである前記[4]または[5]に記載の半導体積層構造。
【0019】
[7] 前記歪超格子層の対組成が、0.9≦X1≦1.0、X2+0.65≦X1≦X2+0.75である前記[6]に記載の半導体積層構造
【0020】
[8] 前記歪超格子層の厚み(tSL)と基板(tSUB)の厚みの比(tSL/tSUB)が、0.001~0.014である前記[1]~[7]のいずれかに記載の半導体積層構造。
【0021】
[9] 基板上にバッファ層、組成傾斜層、チャネル層、およびバリア層なるAlGaN系半導体層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記AlGaN系半導体層のいずれの熱膨張係数より小さく、組成傾斜層のAl組成が膜成長方向に減少し、組成傾斜層の膜厚(tCG)、チャネル層の膜厚(tCH)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tCG/tTOTAL≦0.90、または0.75≦tCG/tCG+tCH≦0.90、である半導体積層構造。
【0022】
[10] 前記組成傾斜層の厚みが0.7μm~2.5μmである前記[9]に記載の半導体積層構造。
【0023】
[11] 前記組成傾斜層はAlX3Ga1-X3Nなる組成であり、膜厚10nm~100nm毎にX3が膜成長方向に階段状に減少する前記[9]または[10]に記載の半導体積層構造。
【0024】
[12] 基板上にバッファ層、組成傾斜層、および発光層なるAlGaN系半導体層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、組成傾斜層の膜厚(tCG)、発光層の膜厚(tLE)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tCG/tTOTAL≦0.90 、または0.75≦tCG/(tCG+tLE)≦0.90である半導体積層構造。
【0025】
[13] 前記発光層が第1の導電型半導体層、活性層、および第1の導電型と反対の第2の導電型半導体層を順次積層してなる前記[12]に記載の半導体積層構造。
【0026】
[14] 前記組成傾斜層の厚みが0.7μm~2.5μmである前記[12]または[13]に記載の半導体積層構造。
【0027】
[15] 前記組成傾斜層はAlX3Ga1-X3Nなる組成であり、膜厚10nm~100nm毎にX3が膜成長方向に階段状に減少する前記[12]~[14]のいずれかに記載の半導体積層構造。
【0028】
[16] 前記組成傾斜層の厚み(tCG)と基板(tSUB)の厚みの比(tCG/tSUB)が、0.0007~0.0060である前記[9]~[15]のいずれかに記載の半導体積層構造。
【0029】
[17] 前記チャネル層が厚み0.2μm~5.0μmのAlX4Ga1-X4N(0≦X4≦0.1)からなる層である前記[1]~[3]、[8]、[9]~[11]、および[16]のいずれかに記載の半導体積層構造。
【0030】
[18] 前記基板がSi基板である前記[1]~[17]のいずれかに記載の半導体積層構造。
【0031】
[19] 前記[1]~[3]、[8]、[9]~[11]、および[16]のいずれかに記載の半導体積層構造を用いたHEMT素子。
【0032】
[20] 前記[4]~[8]、および[12]~[16]のいずれかに記載の半導体積層構造を用いた発光素子。
【図面の簡単な説明】
【0033】
【図1】本発明実施例1の半導体積層構造の概念図である。
【図2】本発明実施例2の半導体積層構造の概念図である。
【図3】本発明の半導体積層構造を有するウェーハの反り量を示す図である。
【図4】本発明の実施例1および実施例2の反り量を示す図である。
【図5】本発明の実施例1および実施例2の反り量を示す図である。
【発明を実施するための形態】
【0034】
以下、図面を参照しつつ本発明の実施の形態について説明する。本発明は、以下の実施形態に限定されるものではなく、発明の範囲を逸脱しない限りにおいて、変更、修正、改良を加え得るものである。

【0035】
図1は本発明実施例1の半導体積層構造の概念図である。なお、図示の都合上、図1における各層の厚みの比率は実際の比率を反映していない。図1に示す半導体積層構造1は、Si基板2の上に、バッファ層としてAlN層3およびAlGaN層4を形成し、次に歪超格子層5、さらにデバイス層としてGaN層6およびAlGa1-XN層7を順次積層したものである。この半導体積層構造1は、基板上2に、バッファ層3および4、歪超格子層5、さらにデバイス層6および7を順次エピタキシャル成長させることにより形成されるので、当該半導体積層構造は半導体エピタキシャル基板(あるいは半導体エピ基板)と称する場合がある。

【0036】
本半導体積層構造に、たとえば、ソース電極、ゲート電極、およびドレイン電極を形成することにより、HEMT素子を形成することができる。

【0037】
基板は、その上に形成するバッファ層、歪超格子、デバイス層の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。例えば、基板としては、シリコン、ゲルマニウム、サファイア、炭化ケイ素、酸化物(ZnO、LiAlO,LiGaO,MgAl,(LaSr)(AlTa)O,NdGaO,MgOなど)、Si-Ge合金、周期律表の第3族-第5族化合物(GaAs,AlN,GaN,AlGaN、AlInN)、ホウ化物(ZrB2など)、などを用いることができる。ただし、室温~1200℃における前記基板の熱膨張係数が基板上に形成するAlGa1-XNからなる膜の熱膨張係数より小さいことが好ましく、なかでもSi基板が品質およびコストの点で好ましく、Si基板の厚みとしては0.42~1.00mmが好適である。

【0038】
バッファ層は、その上に形成する歪超格子、デバイス層の組成や構造、あるいは各層の形成手法に応じて、様々な第3族窒化物半導体からなる単一層または複数層から形成される。本発明では、バッファ層はAlGa1-XNからなり、X≧0.2の1層または2層からなり,合計の厚みとして30~500nmが好ましい。このバッファ層は、例えばMOCVD法やMBE法などの公知の成膜手法にて形成される。歪や転位密度ができるだけ少ない膜構造とすることが好ましく、後に形成される膜の品質に影響するため、転位密度は1×1011/cm以下に形成することが好ましい。

【0039】
バッファ層の次に歪超格子層が形成される。歪超格子層は一方のAlX1Ga1-X1Nと他方のAlX2Ga1-X2Nの組み合わせ(対)を交互に繰り返した層であり、一方の厚みが2nm~10nm,他方の厚みが5nm~50nmであり、この歪超格子層の対組成が、0.9≦X1≦1.0、X2+0.65≦X1≦X2+0.75、そしてこの対を20~200周期繰り返すことが好ましい。歪超格子層の合計の厚みとしては、1.0μm~6.0μmが特に好ましい。上記対の組成差は、各歪超格子層の臨界膜厚の関係から選択される。すなわち、各歪超格子層の厚みを大きくする場合は対の組成差は大きくないことが好ましい。さらに、歪超格子層の厚み(tSL)と基板(tSUB)との厚みの比(tSL/tSUB)が、0.001~0.014であることが好ましい。歪超格子層も例えばMOCVD法やMBE法などの公知の成膜手法にて形成される。

【0040】
なお、歪超格子層の代わりに膜成長方向に連続または不連続に組成が変化する組成傾斜層でもよい。組成傾斜層を用いた本発明実施例2の半導体積層構造の概念図を図2に示す。この組成傾斜層はAlX3Ga1-X3Nなる組成であり、膜厚10nm~100nm毎にX3が階段状に変化して膜成長方向に小さくなり、合計の膜厚は0.7μm~2.5μmが好ましく、1.5μm~2.5μmがより好ましい。そして、組成傾斜層の厚み(tCG)と基板(tSUB)の厚みの(比tCG/tSUB)が、0.0007~0.0060が好ましい。なお、組成傾斜層も例えばMOCVD法やMBE法などの公知の成膜手法にて形成される。

【0041】
前記歪格子層または組成傾斜層に引続きデバイス層を形成する。例えば本発明の半導体積層構造をHEMT素子に利用する場合は、このデバイス層はチャネル層が厚み0.2μm~5.0μmのAlX4Ga1-X4N(0≦X4≦0.1)からなるチャネル層とAlX5Ga1-X5N(0<X5<1)からなるバリア層からなる。ここで、チャネル層とバリア層との組成差は、X4+0.2≦X5≦X4+0.4、を満たすことが好ましい。チャネル層はGaN(X4=0)であることが特に好ましい。チャネル層の厚みは0.2μm~5.0μmであることが好ましく、バリア層は10~100nmであることが好ましい。チャネル層とバリア層の界面近傍に電子供給層が形成される。このデバイス層も例えばMOCVD法やMBE法などの公知の成膜手法にて形成される。

【0042】
上記のように、本発明の半導体積層構造は、基板上にバッファ層、歪超格子層、チャネル層、およびバリア層なるAlGaN系半導体層を順次設けた半導体積層構造であって、歪超格子層の膜厚(tSL)、チャネル層の膜厚(tCH)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tSL/tTOTAL≦0.90、または0.75≦tSL/tSL+tCH≦0.90、であることが好ましく、この関係により本半導体積層構造の反りを小さくすることができる。そして、本半導体積層構造にソース、ゲート、およびドレインの電極を設けて、HEMT素子を作製することができる。

【0043】
また同様に、本発明の半導体積層構造は、基板上にバッファ層、組成傾斜層、チャネル層、およびバリア層なるAlGaN系半導体層を順次設けた半導体積層構造であって、組成傾斜層のAl組成が膜成長方向に減少し、組成傾斜層の膜厚(tCG)、チャネル層の膜厚(tCH)、および半導体層の総厚(tTOTAL)との関係が、0.75≦tCG/tTOTAL≦0.90、または0.75≦tCG/tCG+tCH≦0.90、であることが好ましく、この関係により本半導体積層構造の反りを小さくすることができる。そして本半導体積層構造にソース、ゲート、およびドレインの電極を設けて、HEMT素子を作製することができる。

【0044】
一方、本発明の半導体積層構造において、基板上にバッファ層、歪超格子層あるいは組成傾斜層を設けた後、チャネル層とバリア層との代わりに、発光層を設けて、反りの小さい発光素子用の半導体積層構造を作製することができる。この場合、発光層は第1の導電型半導体層、活性層、および第1の導電型と反対の第2の導電型半導体層からなる。例えば、膜厚0.1μm~1.0μmのn型半導体層、膜厚2nm~20nmの活性層、および膜厚0.1μm~1.0μmのp型半導体層を順次形成する。そして、好適にはn型半導体層およびp型半導体層としてGaN、活性層としてInGaNを用いることができる。この後、発光層上にカソード電極およびアノード電極を設ける、あるいは一方の電極を基板の他方の面(積層膜とは反対)に形成して発光素子を作製することができる。
【実施例】
【0045】
(実施例1:歪超格子層を用いた半導体積層構造)
本実施例においては、上述の実施形態に係る半導体積層構造を作製してウェーハの反りを測定した。まず、4インチ径の厚み525μmの(111)面シリコン(Si)単結晶を用い、これを所定のMOCVD装置の反応菅内に設置した。MOCVD装置は、キャリアガスあるいは反応ガスとして、少なくともH、N、TMG(トリメチルガリウム)、TMA(トリメチルアルミニウム)、およびNHが、反応管内に供給可能とされている。キャリアガスとして水素を流量20SLM及び窒素を流量10SLMで流しながら、反応管内の圧力を100Torrに保ちつつ、基板を1210℃まで昇温した後、10分間保持し、基板のサーマルクリーニングを実施した。
【実施例】
【0046】
その後、基板温度を下げて1030℃に保ちつつ、TMAとそのキャリアガスである水素を供給するとともに、NHとそのキャリアガスである水素とを供給することにより、バッファ層として膜厚100nmのAlN層を最初に形成した。供給反応ガスのモル比、すなわち、第5族ガス/第3族ガス(NH/TMA)の比は5600とし、反応管内の圧力は100Torrとした。
【実施例】
【0047】
そして基板温度を1130℃にし、供給する反応ガスモル比(第5族ガス/第3族ガス)を4,000にして膜厚40nmのAl0.30Ga0.70Nを形成した。以上により、AlN層およびAl0.3Ga0.7Nからなるバッファ層を形成した。
【実施例】
【0048】
次に、基板温度を1130℃に維持したまま、歪超格子層を形成した。バッファ層同様に供給ガスとしてTMA、TMG、およびNHの供給量を調整して、AlNとAl0.26Ga0.74Nをそれぞれ6nm、15nmの膜厚で交互に積層し、この一対を50周期、160周期、200周期の3種類を形成した。
【実施例】
【0049】
さらに、基板温度を1130℃維持したまま、圧力を100Torr、供給する反応ガスモル比(第5族ガス/第3族ガス)が2800となるように供給して、チャネル層として膜厚0~2.13μm(膜厚6種類)のGaN層を形成した。
【実施例】
【0050】
チャネル層としてのGaN層の形成後、基板温度を1130℃維持したまま、供給する反応ガスモル比(第5族ガス/第3族ガス)を歪超格子層と同じように供給して、Al0.26Ga0.74Nなるバリア層を膜厚25nm形成した。以上により、半導体積層構造(実施例1)を得た。
【実施例】
【0051】
上記のように、歪超格子層の合計膜厚(周期数)およびチャネル層の膜厚をそれぞれ変えて、半導体積層構造の反り量を測定した。その結果を表1に示す。半導体積層構造の反り量の測定は図3のように行い、基板のオリフラ方向とこれに直角方向の平均とした。
【実施例】
【0052】
【表1】
JP2014022685A_000003t.gif
【実施例】
【0053】
(実施例2:組成傾斜層を用いた半導体積層構造)
本実施例においては、実施例1の歪超格子層に代えて、組成傾斜層を形成した。組成傾斜層としてAlX3Ga1-X3Nなる層は、基板温度を1130℃に維持し、圧力を100Torr、供給する反応ガスモル比(第5族ガス/第3族ガス)を5600から2800へと階段状に減少させながら、Al組成比のX3を1から0へと減少させ、膜厚2.1μmの組成傾斜層を形成した。膜厚50nm毎の階段状にAl組成を減少させた。またこの組成傾斜層下地のバッファ層としてAlN層140nmを基板温度1130℃で形成し、チャネル層としてGaN層を膜厚0~1.7μmの6種類を形成すること以外は、基板含めて実施例1と同様の膜形成条件で半導体積層構造を形成した。
【実施例】
【0054】
上記のように、チャネル層の膜厚を変えて半導体積層構造の反り量を測定した。その結果を表2に示す。
【実施例】
【0055】
【表2】
JP2014022685A_000004t.gif
【実施例】
【0056】
表1および表2の結果に基づき、歪超格子層の膜厚(tSL)の半導体層の総厚(tTOTAL)に対する比、および、組成傾斜層の膜厚(tCG)の半導体層の総厚(tTOTAL)に対する比と反り量との関係を図4に示す。
【実施例】
【0057】
表1および表2の結果に基づき、歪超格子層の膜厚(tSL)の、歪超格子層の膜厚(tSL)とチャネル層(tCH)の膜厚との合計に対する比、および組成傾斜層の膜厚(tCG)の、組成傾斜層の膜厚(tCG)とチャネル層(tCH)の膜厚との合計に対する比を求め、これらの比と反り量との関係を図5に示す。
【実施例】
【0058】
図4より、0.75≦tSL/tTOTAL≦0.90、0.75≦tCG/tTOTAL≦0.90の場合に反り量が小さくなることが分かる。一方、図5より、0.75≦tSL/(tSL+tCH)≦0.90、0.75≦tCG/(tCG+tCH)≦0.90の場合に反り量が小さくなることが分かる。すなわち、歪超格子層あるいは組成傾斜層がその上に形成するデバイス層に対して相対的に膜厚が大きいと反りが小さいことが分かる。
【実施例】
【0059】
次に、表1に記載の実施例1-12、1-13、および1-14の半導体エピタキシャル基板を用いてHEMT素子を試作し、ストレス印加前後でのしきい値電圧の変化を調べた。作製した素子寸法は、ゲート長が1.5μm、ゲート幅が200μm、ソース‐ドレイン間隔が9.5μm、ゲート‐ドレイン間隔が4.0μmである。ゲート電極にはPb(40nm)/Ti(20nm)/Au(60nm)を用いた。ソース電極およびドレイン電極にはTi(15nm)/Al(80nm)/Ni(12nm)/Au(40nm)を用いた。ストレスの印加条件は、ソース‐ゲート電極間に-10Vの一定電圧を印加し、ソース‐ドレイン間には5Vから40Vの電圧を5Vステップで印加し各状態を600秒間保持し、ストレスを印加した。ストレス印加前後でのしきい値電圧(Vth)および相互コンダクタンス(g)の変化を表3に示す。各しきい値電圧および相互コンダクタンスの値はそれぞれ5個の素子の平均値を示す。
【実施例】
【0060】
【表3】
JP2014022685A_000005t.gif
【実施例】
【0061】
反り量の大きい実施例1-12と実施例1-14のエピタキシャル基板では、ストレス印加前後でしきい値電圧および相互コンダクタンスが変動する。一方、反り量が他の実施例より小さな実施例1-13のエピタキシャル基板では、ストレス印加前後でのしきい値電圧および相互コンダクタンスの変化はない。
【実施例】
【0062】
なお、実施例2の膜厚2.1μmの組成傾斜層の代わりに膜厚1.1μmの組成傾斜層とした場合の半導体積層構造の反り量は、図4および図5における歪超格子層の反り量の曲線と近似しており、総膜厚1.05μmの歪超格子層の場合の反り量に対して±10μm以下の差異であった。
【実施例】
【0063】
実施例1および実施例2では、4インチ径の厚み525μmの(111)面Si単結晶を基板に用いたが、同じ4インチ径で厚みを900μmの(111)面Si単結晶を基板とし、歪超格子層を用いた半導体積層構造の反りを調べた。厚み525μmのSi単結晶基板に比べて相対的に反りは小さくなったが、歪超格子層の膜厚の半導体層の総厚(tTOTALに対する比、さらに、歪超格子層の膜厚の、歪超格子層の膜厚とチャネル層の膜厚との合計に対する比、が実施例1と同様の関係であると反りが小さく、したがって歪超格子層の膜厚の基板の厚みに対する比も実施例1と同様に0.001~0.014であるとよいことが分かった。
【産業上の利用可能性】
【0064】
本発明の半導体積層構造は、電界効果トランジスタ(FET、HEMT)あるいは発光素子等の半導体素子に用いられる。

図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4