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明細書 :半導体素子構造の形成方法、及び半導体素子

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5700563号 (P5700563)
登録日 平成27年2月27日(2015.2.27)
発行日 平成27年4月15日(2015.4.15)
発明の名称または考案の名称 半導体素子構造の形成方法、及び半導体素子
国際特許分類 H01L  21/336       (2006.01)
H01L  29/786       (2006.01)
FI H01L 29/78 618Z
H01L 29/78 618B
H01L 29/78 616V
請求項の数または発明の数 16
全頁数 13
出願番号 特願2011-530849 (P2011-530849)
出願日 平成22年9月8日(2010.9.8)
国際出願番号 PCT/JP2010/065397
国際公開番号 WO2011/030782
国際公開日 平成23年3月17日(2011.3.17)
優先権出願番号 2009208652
優先日 平成21年9月9日(2009.9.9)
優先権主張国 日本国(JP)
審査請求日 平成24年2月13日(2012.2.13)
特許権者または実用新案権者 【識別番号】592218300
【氏名又は名称】学校法人神奈川大学
発明者または考案者 【氏名】水野 智久
個別代理人の代理人 【識別番号】100106002、【弁理士】、【氏名又は名称】正林 真之
【識別番号】100120891、【弁理士】、【氏名又は名称】林 一好
審査官 【審査官】綿引 隆
参考文献・文献 米国特許出願公開第2006/0014366(US,A1)
特開平10-209453(JP,A)
特開平10-012883(JP,A)
特開2009-152391(JP,A)
特開2006-019727(JP,A)
国際公開第2005/067058(WO,A1)
調査した分野 H01L 21/336
H01L 29/786
特許請求の範囲 【請求項1】
被覆層が一部に施された歪半導体層を絶縁酸化膜上に有する基板の面上よりイオン注入を行い、前記被覆層で遮蔽された歪半導体層の歪状態を維持する一方、前記被覆層で遮蔽されていない歪半導体層の歪状態を緩和し緩和半導体層へと変化させることで、前記歪状態を維持した前記歪半導体層と、前記緩和半導体層との間にヘテロ接合を形成するヘテロ接合形成工程を有する半導体素子構造の形成方法であって、
前記被覆層は、前記半導体の酸化物で構成される酸化膜と、前記酸化膜を被覆するゲート電極とを有し、
前記方法は、前記イオンの反跳エネルギ分布のピークが、前記歪半導体層と前記絶縁酸化膜との界面に理論的に位置するようにエネルギを調節する、半導体素子構造の形成方法
【請求項2】
前記被覆層は、前記歪半導体層より高い又は低い熱膨張率の素材からなる単層構造を備える請求項1記載の形成方法。
【請求項3】
前記イオン注入は、ドーパントを除く元素を主成分とする又はこの元素からなるイオンの注入である請求項1又は2記載の形成方法。
【請求項4】
前記イオン注入は、前記絶縁酸化膜及び前記歪半導体層を構成する元素を主成分とする又はこの元素からなるイオンの注入である請求項1からいずれか記載の形成方法。
【請求項5】
前記歪半導体層は、Si又はSiGeで構成される請求項1からいずれか記載の形成方法。
【請求項6】
前記歪半導体層は、引張り歪みSi、又は圧縮歪みSiGeで構成される請求項記載の形成方法。
【請求項7】
前記イオン注入は、O、Si及びGeからなる群より選ばれる1種以上の元素を主成分とする又はこの元素からなるイオンの注入である請求項又は記載の形成方法。
【請求項8】
前記イオン注入は、H、He、Li、Be及びCからなる群より選ばれる1種以上の元素を主成分とする又はこの元素からなるイオンの注入である請求項又は記載の形成方法。
【請求項9】
前記イオン注入の後に行うアニール工程を更に有する請求項1からいずれか記載の形成方法。
【請求項10】
前記イオン注入は、前記歪半導体層の表面に対して直交する方向から所定角度をなす方向で行う請求項1からいずれか記載の形成方法。
【請求項11】
前記所定角度に応じて、イオンを注入するエネルギを調節する工程を更に有する請求項10記載の形成方法。
【請求項12】
前記緩和半導体層、又は前記緩和半導体層及び前記歪半導体層に、不純物をドープすることで、ソース及びドレインを形成する工程を更に有する請求項1から11いずれか記載の形成方法。
【請求項13】
前記ヘテロ接合形成工程の後、へテロ接合が形成された前記歪半導体層及び前記緩和半導体層に対して、MOSFETの製造工程におけるソース拡散層及びドレイン拡散層に用いるイオンを注入する工程を有する請求項1から12いずれか記載の形成方法。
【請求項14】
半導体層と、この半導体層の所定箇所上に位置するゲート絶縁膜と、このゲート絶縁膜を被覆するゲート電極と、を備え、
前記半導体層は、前記所定箇所の一部又は全部を含み且つ前記ゲート絶縁層に被覆されていない箇所に所定距離だけ延在する歪み層と、前記歪み層を挟んで位置する緩和層と、を有する半導体素子であって、
前記歪み層と前記緩和層は、同じ半導体からなり、
前記歪み層と前記緩和層との間にヘテロ接合が形成されており、
前記半導体層の前記所定箇所の前記歪み層は、チャネルとして機能し、前記所定箇所から前記所定距離だけ延在する前記歪み層は、ドレインの一部として機能し、前記緩和層は、ソース及び前記一部以外のドレインとして機能しており
ソース側のヘテロ接合面とチャネルとの距離が、ドレイン側のヘテロ接合面とチャネルとの距離よりも短い、半導体素子。
【請求項15】
前記半導体層は、Si又はSiGeで構成される請求項14記載の半導体素子。
【請求項16】
前記半導体層は、引張り歪みSi、又は圧縮歪みSiGeで構成される請求項15記載の半導体素子。
発明の詳細な説明 【技術分野】
【0001】
本発明は、半導体素子構造の形成方法、及び半導体素子に関する。
【背景技術】
【0002】
MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)は、LSIの中で最も一般的に使用されている電界効果トランジスタの一種である。
【0003】
図8は、従来のn型MOSFET900の概略構成図である。n型MOSFET900は、緩和SiGeで構成されるソース910及びドレイン930と、歪Siで構成されるチャネル920とを備え、SiGe層とSi層との間にヘテロ接合が形成されている(特許文献1参照)。また、チャネル920の上には、ゲート絶縁膜941を介してゲート電極943が設けられている。かかるn型MOSFETは、ゲート940のゲート電極943に所定電圧を印加すると、超高速で動作できることが期待されている。
【先行技術文献】
【0004】

【特許文献1】特表2007-520086号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかし、従来のn型MOSFET900では、特にソース910中のGe原子がチャネル920へと拡散して、ソース910とチャネル920との間のヘテロ構造の傾斜化により性能が低下する。
【0006】
本発明は、以上の実情に鑑みてなされたものであり、半導体素子の性能を向上できる半導体素子構造の形成方法、及び性能の向上した半導体素子を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明者は、ヘテロ接合を、同じ素材の歪層と緩和層との間に形成することで、異質物原子の拡散による諸問題を解消できることを見出し、本発明を完成するに至った。具体的に、本発明は以下のようなものを提供する。
【0008】
(1) 被覆層が一部に施された歪半導体層を絶縁酸化膜上に有する基板の面上よりイオン注入を行い、前記被覆層で遮蔽された歪半導体層の歪状態を維持する一方、前記被覆層で遮蔽されていない歪半導体層の歪状態を緩和し緩和半導体層へと変化させることで、前記歪状態を維持した前記歪半導体層と、前記緩和半導体層との間にヘテロ接合を形成するヘテロ接合形成工程を有する半導体素子構造の形成方法。
【0009】
(1)の発明によれば、被覆層が一部に施された歪半導体層を絶縁酸化膜上に有する基板の面上よりイオン注入を行うことで、ヘテロ接合が、同じ半導体素材で構成される歪半導体層と緩和半導体層との間に形成される。このため、異質物原子の拡散による諸問題が解消され、半導体素子の性能を向上することができる。
【0010】
(2) 前記被覆層は前記半導体の酸化物で構成される酸化膜を有する(1)記載の形成方法。
【0011】
(3) 前記被覆層は前記酸化膜を被覆するゲート電極を更に有する(2)記載の形成方法。
【0012】
(2)又は(3)の発明によれば、形成された半導体素子構造のうち少なくともゲートの部分が、ゲート電極を形成するだけで又はそのまま半導体素子において使用できる。このため、半導体素子構造の有用性を向上することができる。
【0013】
(4) 前記被覆層は、前記歪半導体層より高い又は低い熱膨張率の素材からなる単層構造を備える(1)から(3)いずれか記載の形成方法。
【0014】
(5) 前記イオン注入は、ドーパントを除く元素を主成分とする又はこの元素からなるイオンの注入である(1)から(4)いずれか記載の形成方法。
【0015】
(6) 前記イオン注入は、前記絶縁酸化膜及び前記歪半導体層を構成する元素を主成分とする又はこの元素からなるイオンの注入である(1)から(5)いずれか記載の形成方法。
【0016】
(5)又は(6)の発明によれば、半導体層の特性がイオン注入によって悪影響を受けることが抑制されるので、半導体素子の性能を均質化できる。
【0017】
(7) 前記歪半導体層は、Si又はSiGeで構成される(1)から(6)いずれか記載の形成方法。
【0018】
(8) 前記歪半導体層は、引張り歪みSi、又は圧縮歪みSiGeで構成される(7)記載の形成方法。
【0019】
(8)の発明によれば、歪半導体層を引張り歪みSiで構成することで、n-MOS用の半導体素子構造を、圧縮歪みSiGeで構成することで、p-MOS用の半導体素子構造を、それぞれ形成することができる。
【0020】
(9) 前記イオン注入は、O、Si及びGeからなる群より選ばれる1種以上の元素を主成分とする又はこの元素からなるイオンの注入である(7)又は(8)記載の形成方法。
【0021】
(10) 前記イオン注入は、H、He、Li、Be及びCからなる群より選ばれる1種以上の元素を主成分とする又はこの元素からなるイオンの注入である(7)又は(8)記載の形成方法。
【0022】
(11) 前記イオン注入の後に行うアニール工程を更に有する(1)から(10)いずれか記載の形成方法。
【0023】
イオン注入時のエネルギにより、半導体層に大きな損傷が生じ、半導体素子としての機能に悪影響が残る場合がある。
しかし(11)の発明によれば、イオン注入の後にアニールを行うことで、半導体層の損傷が回復し、半導体素子の機能低下を抑制できる。
【0024】
(12) 前記イオン注入は、前記歪半導体層の表面に対して直交する方向から所定角度をなす方向で行う(1)から(11)いずれか記載の形成方法。
【0025】
(12)の発明によれば、所定角度の大小に応じ、半導体層のうち被覆層に被覆された箇所から、ドレインになる側に所定距離だけイオン注入から遮蔽され、緩和が回避される。これにより、半導体素子におけるドレイン側のヘテロ接合がチャネルとの境界から遠ざかり、その結果、チャネルとドレインとの境界におけるバンドオフセットが低減するため、動作の更なる高速化が期待できる。
【0026】
(13) 前記所定角度に応じて、イオンを注入するエネルギを調節する工程を更に有する(12)記載の形成方法。
【0027】
(14) イオンの反跳エネルギ分布のピークが、前記歪半導体層と前記絶縁酸化膜との界面に理論的に位置するようにエネルギを調節する(1)から(13)いずれか記載の形成方法。
【0028】
少なくとも理論的に、イオンの反跳エネルギ分布のピークが歪半導体層と絶縁酸化膜との界面に位置されるため、歪半導体層から緩和半導体層への転位が効率的になされ、ヘテロ接合をより確実に形成することができる。また、半導体層における反跳エネルギがピークよりも小さくなるので、半導体層の損傷を抑制することもできる。
【0029】
(15) 前記歪半導体層、又は前記緩和層及び前記歪み層に、不純物をドープすることで、ソース及びドレインを形成する工程を更に有する(1)から(14)いずれか記載の形成方法。
【0030】
(16) MOSFETの製造工程におけるソース拡散層及びドレイン拡散層に用いるイオンを注入する工程の前に、前記ヘテロ接合形成工程を行う(1)から(15)いずれか記載の形成方法。
【0031】
(17) 半導体層と、この半導体層の所定箇所上に位置するゲート絶縁膜と、を備え、
前記半導体層は、前記所定箇所の一部又は全部を含み且つ前記ゲート絶縁層に被覆されていない箇所に所定距離だけ延在する歪み層と、前記歪み層を挟んで位置する緩和層と、を有する半導体素子。
【0032】
(18) 前記半導体層は、Si又はSiGeで構成される(17)記載の半導体素子。
【0033】
(19) 前記歪半導体層は、引張り歪みSi、又は圧縮歪みSiGeで構成される(18)記載の半導体素子。
【0034】
(20) ソース側のヘテロ接合面とチャネルとの距離が、ドレイン側のヘテロ接合面とチャネルとの距離よりも短い(17)から(19)いずれか記載の半導体素子。
【発明の効果】
【0035】
本発明によれば、被覆層が一部に施された歪半導体層を絶縁酸化膜上に有する基板の面上よりイオン注入を行うことで、ヘテロ接合が、同じ半導体素材で構成される歪半導体層と緩和半導体層との間に形成される。このため、異質物原子の拡散による諸問題が解消され、半導体素子の性能を向上することができる。
【図面の簡単な説明】
【0036】
【図1】本発明の一実施形態に係る半導体素子構造の形成方法の手順を示す図である。
【図2】本発明の別の実施形態に係る半導体素子構造の形成方法の手順を示す図である。
【図3】被覆層が歪半導体層より高い熱膨張率の素材からなる単層構造を備える態様における緩和率の分布を示すグラフである。
【図4】前記実施形態に係る形成方法が有するヘテロ接合形成工程のイオン注入における反跳エネルギ及びイオン密度の分布を示すグラフである。
【図5】前記実施形態に係る形成方法が有するヘテロ接合形成工程のイオン注入に用いる原子の種類と、反跳エネルギの分布との関係を示すグラフである。
【図6】前記ヘテロ接合形成工程の前(A)、及び後(B)における半導体層のラマンシフトの変化を示すグラフである。
【図7】前記ヘテロ接合形成工程のイオン注入における反跳エネルギと、ソース及びチャネルの境界におけるバンドオフセットとの関係を示すグラフである。
【図8】従来例に係る半導体素子の概略構成図である。
【発明を実施するための形態】
【0037】
以下、本発明の実施形態について、図面を参照しながら説明する。

【0038】
図1は、本発明の一実施形態に係る半導体素子構造の形成方法の手順を示す図である。この製造方法では、被覆層30が一部に施された歪半導体層20を絶縁酸化膜40上に有する基板50に対し、歪半導体層20の面上よりイオン注入を行い(A)、被覆層30で遮蔽された歪半導体層21の歪状態を維持する一方、被覆層30で遮蔽されていない歪半導体層の歪状態を緩和し緩和半導体層23,25へと変化させることで、歪状態を維持した歪半導体層21と、緩和半導体層23,25との間にヘテロ接合を形成する(B)。

【0039】
これにより、結晶構造の異なる緩和半導体層23と歪半導体層21との境界において、バンドギャップ(ΔEc又はΔEv)が生じるため、緩和半導体層23及び歪半導体層21は半導体素子におけるソース及びチャネルとして機能し得る。ここで、ヘテロ接合は、従来と異なり、同じ半導体素材で構成される歪半導体層21と緩和半導体層23,25との間に形成されているので、異質物原子の拡散による諸問題が解消され、半導体素子の性能を向上することができる。

【0040】
本明細書において、「半導体素子構造」とは、半導体素子の一部又は全部を構成する構造を指し、例えば、トランジスタのソース及びチャネルを構成する構造、更にドレイン及び/又はゲートを構成する構造を指す。

【0041】
被覆層30が、歪半導体層20を構成する半導体の酸化物(例えばSiO)で構成される酸化膜31を有する態様は、上記方法によりトランジスタのソース及びチャネルのみならず、ゲート絶縁膜を含む構造が形成されるため、半導体素子構造の有用性を向上することができる。この場合、被覆層30はイオンを遮蔽できる部材を更に備える必要があるが、この部材は酸化膜31を被覆するゲート電極33であることが好ましい。これにより、ゲート絶縁膜及びゲート電極の双方を含む構造が形成されるので、半導体素子構造の有用性を更に向上することができる。なお、ゲート電極の素材は、特に限定されず、例えば多結晶Siであってよい。

【0042】
ただし、被覆層は、歪半導体層より高い又は低い熱膨張率の素材からなる単層構造を備えてもよい。この態様では、ヘテロ接合形成工程の後に加熱を行う(例えば後述のアニール工程)と、被覆層が歪半導体層よりも縮み又は伸びて、その分の範囲だけ、歪半導体層を緩和させ又は緩和半導体層を歪ませることができる。これにより、緩和半導体層と歪半導体層との境界におけるバンドギャップ(ΔEc又はΔEv)をより大きくすることができる。図3は、被覆層が歪半導体層より高い熱膨張率の素材からなる単層構造を備える態様における緩和率の分布を示すグラフである。被覆層をSiO単層とすることで、アニール工程時に被覆層が歪半導体層(Si層)よりも縮むため、緩和半導体層が被覆層で被覆された箇所まで延在している。これにより、88.5meVものバンドギャップΔEcが実現できた。なお、測定は、従来周知のラマン分光による歪分布測定法に従って行った。

【0043】
イオン注入を施される歪半導体層20、絶縁酸化膜40、及び基板50は、特に限定されないが、例えば、基板に高濃度の酸素イオンを注入した後、アニール(熱処理)を行い、歪半導体層20及び基板50に挟まれた絶縁酸化膜40としての埋込酸化膜を形成することで、製造される。この場合には、歪半導体層20及び基板50は同じ成分で構成され、絶縁酸化膜40は歪半導体層20及び基板50を構成する成分の酸化物(例えばSiO)で構成される。ただし、これに限られず、絶縁酸化膜40を施した基板50の絶縁酸化膜40側を歪半導体層20にはり合わせて一体化し、基板50-絶縁酸化膜40-歪半導体層20の構造を形成することもできる。ここで、歪半導体層20及び基板50の素材は、特に限定されないが、Siで構成されるのが好ましい。また、Siで構成される歪半導体層20にGeイオン注入等をして、歪半導体層20をSiGeで構成してもよい。

【0044】
特に、歪半導体層20は、引張り歪みSi又は圧縮歪みSiGeで構成されることが好ましい。歪半導体層20が引張り歪みSiで構成されると、n-MOS用の半導体素子構造を形成することができ、歪半導体層20が圧縮歪みSiGeで構成されると、p-MOS用の半導体素子構造を形成することができる。即ち、前者の場合、伝導帯オフセットΔEcが歪半導体層21と緩和半導体層23との境界に(図1(B)上側)、後者の場合、価電子帯オフセットΔEvが歪半導体層21と緩和半導体層23との境界に(図1(B)下側)にそれぞれ存在するため、適切な不純物(前者の場合、ホウ素等のIII価の物質、後者の場合、リン等のV価の物質)のイオンを注入することで、緩和半導体層23がソース、歪半導体層21がチャネル、緩和半導体層25がドレインとして機能することができる。特に限定されないが、これらのn-MOS及びp-MOSを相補的に配置して組み合わせることで、CMOS(Complementary Metal Oxide Semiconductor)を製造してもよい。

【0045】
注入するイオンは、注入可能なものである限りにおいて特に限定されないが、歪半導体層20及び絶縁酸化膜40に留まったイオンが半導体性能に与える影響を低減できる点で、ドーパントを除く元素、もしくは絶縁酸化膜40及び歪半導体層20を構成する元素を主成分とし、又はこれらの元素からなることが好ましい。例えば、前述のように歪半導体層20がSi又はSiGeで構成され、絶縁酸化膜40がSiOで構成される場合には、O、Si及びGeからなる群より選ばれる1種以上の元素を主成分とする又はこの元素からなるイオンを注入することが好ましい。

【0046】
ところで、緩和半導体層23,25への変化(転位)は、イオン注入の影響で歪半導体層20が絶縁酸化膜40との界面(図1(B)中、点線で囲んだ部分)において絶縁酸化膜40から滑ることで生じると考えられる。したがって、かかる現象を生じさせるためには、歪半導体層20と絶縁酸化膜40との界面におけるイオンの反跳エネルギが、少なくとも、歪半導体層20と絶縁酸化膜40との間の結合エネルギから、歪半導体層20の弾性エネルギを差し引いた値よりも大きい必要がある。

【0047】
特に、転位を効率的に生じさせる点、及び歪半導体層20中の反跳エネルギをピークよりも小さくして歪半導体層20の損傷を抑制できる点で、イオンの反跳エネルギ分布のピークが、歪半導体層20と絶縁酸化膜40との界面に理論的に位置するようにエネルギを調節することが好ましい。ここで、反跳エネルギ分布のピークが界面に理論的に位置するようエネルギを調節するとは、歪半導体層20の構成成分、膜厚等を考慮し、理論的にピークが界面に位置するよう算出されたエネルギにイオンの加速エネルギを調節することを指し、必ずしも実際の反跳エネルギ分布のピークが界面に位置することを指すものではない。

【0048】
図4は、イオン注入における反跳エネルギ及びイオン密度の分布を示すグラフである。このグラフは、加速エネルギが60keVであり、歪半導体層20がSiで構成される厚み60nmの膜であり、絶縁酸化膜40がSiOで構成されるという条件のもと、シミュレーションソフトウェア「SRIM」を用いて得られたものである。図4中の実線は厚み方向に関するOイオン1個当たりの反跳エネルギの分布を指し、破線は厚み方向に関するOイオン密度の分布を指し、BOXは埋込酸化膜(絶縁酸化膜の一例)を指す。このシミュレーション結果によれば、反跳エネルギ分布のピークは、イオン密度分布のピークが位置する深さの0.6倍の深さに位置する傾向があることが分かった。したがって、イオン密度分布のピークが、表面から界面までの深さの1/0.6倍の深さに位置するよう加速エネルギを調節することで、反跳エネルギ分布のピークを、歪半導体層20と絶縁酸化膜40との界面に理論的に位置することができる。なお、この傾向は上記条件に限られず一般的に成立するものである。

【0049】
このようなイオン注入を行うと、反跳エネルギに応じて、歪半導体層20に損傷が生じ、半導体素子としての機能に悪影響が残る場合がある。そこで、イオン注入の後にアニールを行うことが好ましく、これにより歪半導体層20の損傷が回復し、半導体素子の機能低下を抑制できる。アニールは、炉内加熱や熱線処理等の従来公知の方法に従って行ってよい。

【0050】
また、反跳エネルギに応じた歪半導体層20の損傷は、H、He、Li、Be及びCからなる群より選ばれる1種以上の元素を主成分とする又はこの元素からなるイオンを注入することで抑制することもできる。図5はヘテロ接合形成工程のイオン注入に用いる原子の種類と、反跳エネルギの分布との関係を示すグラフである。図5に示されるように、イオン注入するイオンの原子量が小さくなるにつれ、反跳エネルギのピーク値がほぼ同等にもかかわらず、その分布が急峻になり半値幅を小さくすることができ、表面半導体層及び埋込酸化膜(絶縁酸化膜の一例)に与える反跳エネルギが小さくなることが分かる。

【0051】
図1に戻って、イオン注入後に形成されるヘテロ接合は、歪半導体層21と緩和半導体層23との間だけでなく、歪半導体層21と緩和半導体層25との間にも形成される。このため、半導体素子におけるチャネルとドレインとの間にエネルギ障壁(図1(B)に示すα部分)が介在してしまい、動作の高速化が妨げられるおそれがある。そこで、図2(A)に示すように、イオン注入は、歪半導体層20の表面に対して直交する方向から所定角度Θをなす方向で行うことが好ましい。所定角度Θの大小に応じ、歪半導体層20のうち被覆層30に被覆された箇所から、ドレインになる側(図2における右側)に所定距離だけイオン注入から遮蔽され、緩和が回避される。これにより、半導体素子におけるドレイン側のヘテロ接合がチャネルとの境界から遠ざかり、エネルギ障壁が低減され(図2(B)に示すγ部分)、その結果、チャネルとドレインとの境界におけるバンドオフセットが低減する(図2(B)に示すβ部分)ため、動作の更なる高速化が期待できる。

【0052】
所定角度Θは、過小であると、上記効果が充分に得られにくい点を考慮して適宜設定されてよい。また、所定角度Θの値に応じて、イオンを注入するエネルギを調節する工程を更に有することが好ましい。これにより、任意の所定角度Θにおいて、充分な反跳エネルギを歪半導体層20と絶縁酸化膜40との界面に提供することができる。

【0053】
このようにして形成される半導体素子構造の半導体層20A’に対し、ソース拡散層及びドレイン拡散層に用いるイオンを注入することで、半導体素子(MOSFET)を製造できる。この半導体素子は、半導体層20A’と、この半導体層20A’の所定箇所上に位置するゲート絶縁膜及びゲート電極を含む被覆層30と、を備え、半導体層20A’は、所定箇所の一部又は全部を含み且つゲート絶縁層に被覆されていない箇所に所定距離だけ延在する歪み層21Aと、歪み層21Aを挟んで位置する緩和層23A,25Aと、を有する(図2(B)参照)。換言すれば、ソース側(図2(B)中の左側)のヘテロ接合面とチャネルとの距離が、ドレイン側のヘテロ接合面とチャネルとの距離よりも短い。このような半導体素子は、ドレインにおけるエネルギ障壁が低減され(γ部分)、しかもチャネルとドレインとの境界におけるバンドオフセットが低減する(β部分)ため、動作の更なる高速化が期待できるものである。

【0054】
前述のように、半導体層20A’は、Si又はSiGeで構成されるのが好ましく、より好ましくは引張り歪みSi、又は圧縮歪みSiGeで構成される。なお、前述したヘテロ接合形成に用いるイオン注入は、従来周知の方法で行うことができ、例えば中電流イオン注入装置を使用してよい。

【0055】
本発明は前記実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【実施例】
【0056】
図1に示す基板(歪半導体層20及び基板50はSiで、絶縁酸化膜40はSiOで構成される。被覆層30はSiO層の上にSi層が配置された構成を有する。歪半導体層20の厚みは60nm)に対し、イオン注入機を用い、Oイオンをドース量2×1015cm-2、加速エネルギ60keVにて、歪半導体層20に直交する方向で注入した。その後、基板に対し、950℃で30分間に亘り炉アニール処理を行った。
【実施例】
【0057】
ラマン散乱分光器を用い、イオン注入を行う前の歪半導体層20、及び炉アニール処理後における歪半導体層20’のラマンシフトを得た。これらの結果を図6(A)、(B)にそれぞれ示す。イオン注入前には515cm-1付近に見られていた引張り歪みSi(図6(A)のSSOI)のピークが、イオン注入後には520cm-1付近の緩和Siのピークへと接近していた(図6(B))。これにより、上記イオン注入を通じて、歪半導体層が緩和半導体層へと変化したことが確認された。
【実施例】
【0058】
次に、イオン注入を、加速エネルギを60keVに固定し、もしくはドース量を2×1015cm-2に固定し、反跳エネルギを種々変更して行い、それぞれ形成されたソース及びチャネルの境界におけるバンドオフセットを、ラマンシフトから見積もった。また、歪半導体層20にGeイオンを注入し、アニール処理した基板に対し、加速エネルギを25keVに固定し、もしくはドース量を2×1015cm-2に固定し、反跳エネルギを種々に変更して行い、それぞれ形成されたソース及びチャネルの境界におけるバンドオフセットを、ラマンシフトから見積もった。得られたバンドオフセットと、反跳エネルギとの関係を図7に示す。なお、ラマンシフトからのバンドオフセットの見積もりは、「C.K.Maiti, Strained silicon heterostructures, IEE, 2001」の知見等に基づいた。
【実施例】
【0059】
図7に示されるように、反跳エネルギを調節することで、n-MOS及びp-MOSの双方ともバンドオフセットを調節できることが確認された。ちなみに本実施例では、反跳エネルギを最適化することで、n-MOSにおいて70meV以下、p-MOSにおいて160meV以下のバンドオフセットが得られることが分かった。
【符号の説明】
【0060】
20 歪半導体層
21 歪半導体層
23,25 緩和半導体層
30 被覆層
40 絶縁酸化膜
50 基板
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
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【図7】
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【図8】
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