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明細書 :LC発振器

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第6052781号 (P6052781)
公開番号 特開2014-146984 (P2014-146984A)
登録日 平成28年12月9日(2016.12.9)
発行日 平成28年12月27日(2016.12.27)
公開日 平成26年8月14日(2014.8.14)
発明の名称または考案の名称 LC発振器
国際特許分類 H03B   5/02        (2006.01)
H03B   5/12        (2006.01)
FI H03B 5/02 D
H03B 5/12 C
H03B 5/12 B
H03B 5/12 G
請求項の数または発明の数 6
全頁数 34
出願番号 特願2013-014684 (P2013-014684)
出願日 平成25年1月29日(2013.1.29)
審査請求日 平成28年1月20日(2016.1.20)
特許権者または実用新案権者 【識別番号】599011687
【氏名又は名称】学校法人 中央大学
発明者または考案者 【氏名】杉本 泰博
【氏名】高橋 俊市
個別代理人の代理人 【識別番号】100101915、【弁理士】、【氏名又は名称】塩野入 章夫
審査官 【審査官】橋本 和志
参考文献・文献 特開2004-165612(JP,A)
特開2001-313528(JP,A)
特開2001-111340(JP,A)
特開2004-096510(JP,A)
特開2006-319621(JP,A)
調査した分野 H03B 5/02
H03B 5/12
特許請求の範囲 【請求項1】
第1のインダクタ素子と第1の容量素子と第2の容量素子によりループを構成する共振回路、および前記共振回路の共振周波数を増幅する第1の増幅器を含むコルピッツ発振回路と、
前記コルピッツ発振回路の第1のインダクタ素子と相互インダクタンスで結合する第2のインダクタ素子、および前記コルピッツ発振回路の出力を電流に変換して増幅する第2の増幅器を含み、前記相互インダクタンスを介して前記コルピッツ発振回路に電圧を帰還する帰還用増幅回路とを備え、
前記コルピッツ発振回路の発振中心電圧は電源電圧であり、
前記帰還用増幅回路の第2の増幅器への入力は、前記コルピッツ発振回路の第2の容量素子の端子間電圧あるいは端子間電圧を分割した信号電圧であることを特徴とする、LC発振器。
【請求項2】
コルピッツ発振回路と帰還用増幅回路とから成るLC発振器であり、
前記コルピッツ発振回路は、
信号電圧が加わる入力端子、信号電圧に比例する同相の電流を出力する出力端子と、入出力に共通する共通端子を備える第1の増幅器の小信号等価回路において、
前記第1の増幅器の出力端子に第1のインダクタ素子および第1の容量素子を接続し、前記第1の容量素子の他端を前記共通端子に接続し、前記第1のインダクタ素子の他端に第2の容量素子を接続し、
前記第2の容量素子の他端を前記第1の増幅器の前記共通端子に接続し、
前記第1のインダクタ素子の他端と第2の容量素子との接続点を前記第1の増幅器の入力端子に接続し、
前記第1のインダクタ素子の他端と第2の容量素子との接続点を基準電圧点とし、
前記帰還用増幅回路は、
前記コルピッツ発振回路の前記第1のインダクタ素子の両端の電圧と同相あるいは逆相の信号電圧を入力する入力端子と、前記信号電圧に比例し当該信号電圧と同相あるいは逆相の電流を出力する出力端子を備える第2の増幅器の小信号等価回路において、
前記第2の増幅器の出力端子に第2のインダクタンス素子を接続し、
前記第2のインダクタ素子は前記第1のインダクタ素子と相互インダクタンスで結合し、
前記第2のインダクタ素子の他端を前記第1のインダクタ素子の他端と前記第2の容量素子との接続点である前記基準電圧点に接続し、
前記コルピッツ発振回路は、前記第2の容量素子の端子間電圧あるいは端子間電圧を分割した信号電圧を、前記帰還用増幅回路の入力端子に入力して成ることを特徴とするLC発振器。
【請求項3】
前記帰還用増幅回路は1つの第2の増幅器を有し、
小信号等価回路において
第2の増幅器は、前記コルピッツ発振回路の前記第1のインダクタ素子の両端の電圧と同相あるいは逆相の信号電圧を入力する入力端子と、前記信号電圧に比例し当該信号電圧と同相あるいは逆相の電流を出力する出力端子と、入出力に共通する共通端子を備え、
前記共通端子を前記第1のインダクタ素子の他端と前記第2の容量素子との接続点である基準電圧点に接続してシングルエンド回路を構成することを特徴とする、請求項1又は2に記載のLC発振器。
【請求項4】
前記帰還用増幅回路は2つの第2の増幅器を有し、
小信号等価回路において
一方の第2の増幅器は、前記コルピッツ発振回路の前記第1のインダクタ素子の両端の電圧と同相あるいは逆相の信号電圧を入力する入力端子と、差動出力を出力する第1の出力端子と、入出力に共通する共通端子とを備え、
他方の第2の増幅器は、前記バイアスが印加される入力端子と、差動出力を出力する第2の出力端子と、入出力に共通する共通端子とを備え、
前記両共通端子を接続して差動増幅回路を構成し、
前記第1の出力端子と前記第2の出力端子は、前記2つの入力端子に入力される信号電圧差に比例し、当該信号電圧差と同相あるいは逆相の電流を出力することを特徴とする、請求項1又は2に記載のLC発振器。
【請求項5】
2つの前記コルピッツ発振回路を備え、当該2つのコルピッツ発振回路を差動動作させるLC発振器であり、
前記2つのコルピッツ発振回路の内、第1のコルピッツ発振回路が備える第1の増幅器をオン・オフ制御する第1の制御手段、および第2のコルピッツ発振回路が備える第1の増幅器をオン・オフ制御する第2の制御手段とを備え、
前記第1の制御手段は、前記第2のコルピッツ発振回路における、第1の容量素子の他端と第1の増幅器の入出力に共通の共通端子と第2の容量素子との3つが接続する接続点の信号電圧によって、前記第1のコルピッツ発振回路の第1の増幅器をオン・オフ制御し、
前記第2の制御手段は、前記第1のコルピッツ発振回路における、第1の容量素子の他端と第1の増幅器の入出力に共通の共通端子と第2の容量素子との3つが接続する接続点の信号電圧によって、前記第2のコルピッツ発振回路の第1の増幅器をオン・オフ制御し、
前記第1のコルピッツ発振回路および第2のコルピッツ発振回路の出力を差動信号として出力する差動コルピッツ発振回路を構成することを特徴とする請求項1から4の何れか一つに記載のLC発振器。
【請求項6】
第1の増幅器の出力端子、入出力に共通の共通端子あるいは前記第2の容量素子を分割した端子に、印加電圧によって発振出力の周波数を可変とする可変容量素子を接続することによって、発振器周波数を電圧で可変とすることを特徴とする、請求項1から5の何れか一つに記載のLC発振器。
発明の詳細な説明 【技術分野】
【0001】
本発明は、LC発振器に関し、特にコルピッツ発振回路を備えたLC発振器に関する。
【背景技術】
【0002】
LC発振器に求められる特性として低位相雑音がある。発振器における発振周波数は、回路内に存在する雑音の影響を受けてランダムに変化する。位相雑音は、発振周波数がその中心周波数の近傍でどのように変化するかをエネルギー分布として捉えたものである。
【0003】
(位相雑音の定義)
図36は発振器のスペクトル(周波数分布)を示す図である。図36(a)は、ωoで発振する理想的な正弦波発振器のスペクトルを示し、図36(b)は実際の発振器のスペクトルを示している。実際の発振器のスペクトルは、発振周波数の両側に周波数成分が広がるスカート特性を持つ。このとき位相雑音はωoの発振周波数からΔωだけ周波数がオフセットした点における単位帯域内の雑音電力と搬送波の電力の比によって、以下の式(1)で定義される。
位相雑音=(単位帯域内の雑音電力)/(搬送波の電力) ・・・(1)
【0004】
(位相雑音抑制の必要性)
図37は、一般のRF送受信機によく用いられているヘテロダイン受信器のブロック図である。ヘテロダイン方式はアンテナからの高周波信号と局部発振器(Local Oscillator: LO)からの信号をミキサー(Mixer)で乗算することによって高周波信号(RF)を扱いやすい中間周波数(IF)へ変換した後、後段の回路へ送る方式である。
【0005】
ヘテロダイン方式のRF受信機に対して、信号強度が微弱な所望信号と、この所望信号に隣接した周波数の妨害波が同時に入力した場合、局部発振器のスペクトラムが理想的であれば、所望信号と妨害波はそれぞれ異なる中間周波数へ変換されるため、変換後の信号をバンドパスフィルタに通すことによって所望信号のみを取り出すことができる。
【0006】
図38(a),(b)は、局部発振器のスペクトラムが理想的な場合の周波数特性を示し、図38(a)は周波数変換前の局部発振器LOの周波数ωoと、所望信号の周波数ωsと、妨害波の周波数ωdの関係を示し、図38(b)は周波数変換後の所望信号の周波数(ωs-ωo)と、妨害波の周波数(ωd-ωo)、およびフィルタ特性の関係を示している。
【0007】
しかし、局部発振器LOのスペクトラムが位相雑音によりスカート特性を持つ場合には、周波数変換された中間周波数信号もそれぞれ位相雑音特性を持つことになる。このため妨害波の位相雑音と所望信号が干渉して正しく受信できない。
【0008】
図38(c),(d)は、局部発振器のスペクトラムが位相雑音によって広がりを有する周波数特性を示し、図38(c)は、周波数変換前の局部発振器LOの周波数ωoと、所望信号の周波数ωsと、妨害波の周波数ωdの関係を示し、図38(d)は周波数変換後の所望信号の周波数(ωs-ωo)と、妨害波の周波数(ωd-ωo)、およびフィルタ特性の関係を示している。所望信号の周波数帯域と妨害波の周波数帯域が重なるため、フィルタによって所望信号の周波数帯域を選出しても、妨害波の信号成分の一部が残留する。
【0009】
上記から、高感度のRF受信器を実現するためには、局部発振器の位相雑音を小さくすることが重要である。
【0010】
(位相雑音抑制の方法)
LC発振器を用いた電圧制御発振器(LC-VCO)において位相雑音を小さくするためには、共振回路のQ値を大きくすることが有効である。共振回路のQ値はインダクタのQ値と固定容量値のキャパシタおよびバラクタ(可変容量ダイオード)のQ値に依存しているが、オンチップVCOにおいては固定容量値のキャパシタおよびバラクタのQ値は充分高いので、共振回路のQ値は主にインダクタによって決まる。
【0011】
インダクタのQ値は、
Q=ω・L/R ・・・(2)
で与えられる。ただしLはインダクタ(インダクションコイル)のインダクタンス[H]であり、Rはインダクタの直列抵抗[Ω]、ωは角周波数[rad/s]である。式(2)から、周波数が一定の場合、インダクタのQ値を大きくするには直列抵抗Rを小さくすれば良いということが分かる。
【0012】
オンチップVCOに用いられるスパイラルインダクタは、通常アルミなどの配線層に作られるため一般に直列抵抗Rが大きくQ値は低い。
【0013】
図39は、位相雑音の直列抵抗による変化例を示している。図39は、図15に示すコルピッツ発振器においてインダクタの寄生直列抵抗RをR=1Ω,3Ω,5Ωとした場合について発振器の位相雑音を回路シミュレータ(SPECTRE)によりシミュレーションした結果を示しており、コルピッツ発振器においてもインダクタの直列抵抗を下げQ値を上げることが位相雑音の低減に寄与することが確認される。図39の横軸は発振周波数からのオフセット周波数を対数目盛で表し、縦軸は位相雑音のレベルをdB値で表している。
【0014】
(結合インダクタを用いたQ値の増大)
オンチップインダクタの直列抵抗を小さくする方法として、配線の厚みを増やしたり、配線材料をAlからAu等の導電性の高いものに変更する方法が知られている。しかし、これらの方法は標準のICプロセスが使用できないという問題がある。本願発明の発明者は、材料の変更等に代えて回路技術によってQ値を上げる方法として結合インダクタを用いた技術を提案している(特許文献1)。
【0015】
図40は結合インダクタを説明するための図である。図40において、一次側のインダクタLに二次側のインダクタLを相互インダクタンスMで結合し、一次側のインダクタLに電流Iが流れている。図40においてR、RはL、Lの直列抵抗を表している。
【0016】
二次側のインダクタLに電流Iに対して振幅がA倍で位相がθ進んだI=AIjθの電流を流した場合、一次側の電圧Vは以下の式(3)で表される。
【数1】
JP0006052781B2_000002t.gif

【0017】
一次側から見たインピーダンスZは、
【数2】
JP0006052781B2_000003t.gif
となる。
【0018】
式(4)より、θ=90度であれば、sinθ=1、cosθ=0となり虚部のリアクタンス分はそのままにして、実部の値を元のRから(R-ωMA)に低減することができる。さらに、ωMA=Rとなるように電流振幅比Aを設定すれば、実部が0になり理論上はQ値を無限大にすることができる。
【先行技術文献】
【0019】

【特許文献1】特許第4836030号
【0020】

【非特許文献1】R. Aparicio and A. Hajimiri, “A noise-shifting differential Colpitts VCO,”IEEE J. Solid-State Circuits, vol. 12, no. 12, pp.1728-1736,Dec. 2002.
【発明の概要】
【発明が解決しようとする課題】
【0021】
特許文献1で示されるLC発振器はクロスカップル発振器である。図41は帰還用増幅回路を差動回路で構成したクロスカップル発振器の回路例であり、帰還用増幅回路のトランジスタMとMは差動回路を構成している。
【0022】
ただしクロスカップル型の発振器は、出力信号の波形歪みの点で問題がある。クロスカップル型の発振器の波形歪みの要因として、帰還用増幅回路の差動回路による波形歪みと、発振器の出力電圧の中心値による波形歪みがある。
【0023】
(A:クロスカップル型の発振器の帰還増幅器の差動回路における波形歪み)
クロスカップル型の発振器では、トランジスタMとMのゲート端子はLC発振器の出力端子に直接接続されているため、帰還により1次側インダクタ素子のQ値が増大し振幅が増加した場合には、2次側のインダクタ素子LとLに流れる電流が歪むおそれがある。
【0024】
一般に、差動回路に大振幅の信号を入力した場合、いずれか一方のトランジスタがカットオフすることにより電流は半波整流波形となる。図42は発振器の出力電圧と帰還用増幅回路のインダクタ電流との関係を示している。
【0025】
図42(a)は、発振器の出力電圧Voutの振幅が小さい場合に、帰還用増幅回路の2次側インダクタ素子Lに流れる電流IL3の波形を示している。出力電圧の振幅が小さい場合には、電流波形は正弦波であり波形歪みは発生しない。図42(b)は、発振器の出力電圧Voutの振幅が大きい場合に、帰還用増幅回路の2次側インダクタ素子Lに流れる電流IL3の波形を示している。出力電圧の振幅が大きい場合には、電流波形の半周期はクリップし波形歪みが生じる。
【0026】
このように差動回路では、大振幅の入力を入力すると波形歪みが生じるため、大振幅の出力電圧を入力することができない。クロスカップル型の発振器においては、Q値を増大させるには帰還用増幅回路の2次側インダクタ素子L,Lの電流が共に正弦波の場合に限られるため、Q値を充分に大きくすることが困難である。
【0027】
(B:クロスカップル型発振器の出力電圧の中心値による波形歪み)
クロスカップル型の発振器は、出力電圧の振幅を大きくすると発振器自体に波形歪みが生じるため、波形歪が発生した後にはQ値を更に大きくすることができないという問題がある。
【0028】
図43はクロスカップル型発振器の出力電圧とトランジスタM,Mに流れるドレイン電流Iとの関係を示している。
【0029】
クロスカップル型の発振器の出力電圧の中心値は図43に示した電位Vと等しくなる。図43(a)~図43(c)は出力振幅が順に大きい場合を示している。出力振幅が小さい場合(図43(a))にはトランジスタMのドレイン電流Iに波形歪みは生じていないが、出力振幅が大きい場合(図43(b))にはドレイン電流Iに波形歪みが生じる。この波形歪みの発生は、Q値が増大し出力振幅が大きくなると、トランジスタM,Mは線形領域に入るためドレイン電流が減少して、振幅の増大を妨げようとするためである。さらに振幅が大きくなる(図43(c))と、トランジスタのドレイン電圧が負となり、トランジスタのドレインとソースが逆転する。その結果、電流の向きが一時的に逆転してそれ以上振幅は増加できなくなる。
【0030】
ドレイン電流の歪みや逆向きのドレイン電流の発生は、出力波形に波形歪を生じさせる。図44のシミュレーション結果は、ドレイン電流の逆転と出力振幅の波形歪みを示している。図44のシミュレーション結果から、出力電圧の正弦波の下側半分が歪んでいることが確認できる。
【0031】
そこで、本発明は上述した課題を解決して、LC発振器の出力信号の波形歪みの発生を抑制することを目的とする。
【0032】
より詳細には、発振器の波形歪みの一要因である帰還用増幅回路の差動回路による波形歪みを低減することによって、LC発振器の出力信号の波形歪みの発生を抑制することを目的とする。
【0033】
また、発振器の波形歪みの他の要因である発振回路自体の出力電圧の中心値により生じる波形歪みを低減することを更なる目的とし、これによってLC発振器の出力信号の波形歪みの発生を抑制することを目的とする。
【課題を解決するための手段】
【0034】
本発明のLC発振器は、発振回路のインダクタ素子と帰還用増幅回路のインダクタ素子とを相互インダクタンスでインダクタ結合する回路構成とする。
【0035】
本願発明のLC発振器は、発振回路から帰還用増幅回路に入力する信号電圧を低下させることによって、帰還用増幅回路の差動回路による波形歪みを低減すると共に、信号電圧の直流成分を取り除いて帰還用増幅回路に入力する。これにより、帰還用増幅回路としてシングルエンド回路あるいは差動回路の何れの回路も使用することができる。また、帰還用増幅回路は信号電圧の直流成分を取り除いているため、入力端子に対して任意のバイアス電圧を印加する構成とすることができる。バイアス電圧を調整することによって、波形歪みの発生を抑制するように信号電圧の増幅度を調節することができる。
【0036】
また、発振回路をコルピッツ発振回路とし、発振回路の出力電圧の中心値を電源電圧とすることによって、発振回路の出力電圧の中心値により生じる波形歪みを低減する。
【0037】
したがって、本発明は、発振回路から帰還用増幅回路に入力する信号電圧を低下させる構成、発振回路の出力電圧の中心値を電源電圧とする構成の少なくとも一つの構成、帰還用増幅回路としてシングルエンド回路あるいは差動回路の何れの回路も適用することができ、任意のデバイス電圧を印加することができる構成を備えることによって、LC発振器の出力信号の波形歪みの発生を抑制する。
【0038】
(LC発振器の構成)
本発明のLC発振器は、コルピッツ発振回路と帰還用増幅回路とを備えた構成である。
コルピッツ発振回路は、第1のインダクタ素子と第1の容量素子と第2の容量素子によりループを構成する共振回路、および共振回路の共振周波数を増幅する第1の増幅器を含む構成である。
【0039】
帰還用増幅回路は、コルピッツ発振回路の第1のインダクタ素子と相互インダクタンスで結合する第2のインダクタ素子、およびコルピッツ発振回路の出力を増幅する第2の増幅器を含む構成であり、相互インダクタンスを介してコルピッツ発振回路に電圧を帰還する。
【0040】
本発明のLC発振器において、コルピッツ発振回路の発振中心電圧は電源電圧であり、帰還用増幅回路は任意のバイアス電圧に信号を重畳して入力しグランドあるいは電源電圧を信号の基準とするシングルエンド回路あるいは任意のバイアス電圧に信号を重畳して入力する差動回路である。
【0041】
さらに、帰還用増幅回路の第2の増幅器への入力を、コルピッツ発振回路の第2の容量素子の端子間電圧あるいは端子間電圧を分割した信号電圧とすることによって、コルピッツ発振回路から帰還用増幅回路に入力する信号電圧の振幅を小さくし、これによってQ値が大きい場合であっても歪みが生じることを抑制することができる。
【0042】
この際、コルピッツ発振回路の第2の容量素子の端子間電圧を容量で分割して信号電圧とした場合には、信号電圧に含まれる直流分が取り除かれるため、帰還用増幅回路の第2の増幅器の入力端子電圧を任意の直流電圧に設定することができる。したがって帰還用増幅回路をシングルエンド回路とするか差動回路とするか、NMOSを使う回路とするかPMOSを使う回路とするかの回路選択において、それぞれの回路を適用した場合の制約条件や特性への影響は異なるものの回路選択を任意に行うことができ、回路構成の自由度を大幅に向上させることができる。
【0043】
本発明のLC発振器の詳細構成について図1を用いて説明する。
図1において、本発明のLC発振器1は、コルピッツ発振回路10と帰還用増幅回路20とから成るLC発振器において、コルピッツ発振回路10は、第1の増幅器11と、バイアス電圧Vbias1の直流電圧が印加される入力端子15と、第1のインダクタ素子12と、第1の容量素子13と、第2の容量素子14と、電流源あるいは抵抗で構成される第1の電流供給手段18と、第1の増幅器11の出力である出力端子16と、発振出力を外部に取り出す場合に使用する発振出力端子19とを備える。
【0044】
他方、帰還用増幅回路20は、第2の増幅器21と、第2のインダクタ素子22と、バイアス素子23と、バイアス電圧Vbias2の直流電圧がかかったバイアス端子24とを備える。
【0045】
コルピッツ発振回路10において、第1の増幅器11は、信号電圧にバイアス電圧Vbias1の直流電圧を重畳して加わる入力端子15、信号電圧に比例する同相の電流を出力する出力端子16、および入出力に共通する共通端子17を備える。
【0046】
小信号等価回路(図15(b)に記載する小信号等価回路)において、第1の増幅器11は、出力端子16に第1のインダクタ素子12および第1の容量素子13を接続し、第1の容量素子13の他端を共通端子17に接続し、第1のインダクタ素子12の他端に第2の容量素子14を接続し、第2の容量素子14の他端を第1の増幅器11の共通端子17に接続し、第1のインダクタ素子12の他端と第2の容量素子14との接続点を基準電圧点に接続し、更に共通端子17に電流供給手段18を接続して成る。なお、図1では、第1のインダクタ素子12の電源(Vcc)側端子と第2の容量素子14の接地端子および入力端子15とは、小信号等価回路において基準電圧点に接続される。
【0047】
帰還用増幅回路20において、第2の増幅器21は、コルピッツ発振回路10の信号電圧を入力する入力端子25と、入出力に共通する共通端子27を備え、信号電圧に比例しこの信号電圧と同相の電流を第2のインダクタ素子22に供給する。
【0048】
帰還用増幅回路20では共通端子27を基準電圧点とし、第2のインダクタ素子22は第1のインダクタ素子12と相互インダクタンスで結合し、第2のインダクタ素子22の電源(Vcc)側端子と第1のインダクタ素子12の他端の電源(Vcc)側端子と第2の容量素子14の接地端子とを電源Vccおよびグランドの基準電圧点に接続して回路を構成する。なお、交流信号に対しては、Vccおよびグラウンドは両者共接地点と等価であり、共通の基準電圧点となる。
【0049】
また、コルピッツ発振回路10の第2の容量素子14の端子間電圧あるいは端子間電圧を分割した信号電圧を、帰還用増幅回路20の入力端子25に入力する。図1では、第2の容量素子14を直列接続した2つの容量素子で構成し、この2つの容量素子の接続点を発振出力端子19とし、第2の容量素子14の端子間電圧を分割した信号電圧を帰還用増幅回路20の入力端子25に入力する例を示している。この構成例では、第2の増幅器21のバイアスとして、バイアス電圧Vbias2の直流電圧が印加されたバイアス端子24と入力端子25との間にバイアス素子23を接続することで電圧を与える。
【0050】
(A:従来のクロスカップル型発振器の差動回路における波形歪みとその低減)
A-1:コルピッツ型発振回路の適用による波形歪みの低減
図2は帰還用増幅回路をシングルエンド回路で構成したLC発振器の一例であり、コルピッツ発振回路の第2の容量素子の端子間電圧あるいは端子間電圧を分割した電圧を、帰還用増幅回路の第2の増幅器(M)の入力端子に入力している。なお、帰還用増幅回路の第2の増幅器(M)の入力端子の電圧は、バイアス電圧Vbias2から別途設けたバイアス用インダクタLgを介して電圧を印加することで設定する。
【0051】
図3は帰還用増幅回路を差動回路で構成したLC発振器の一例であり、コルピッツ発振回路の第2の容量素子の端子間電圧あるいは端子間電圧を分割した電圧を、帰還用増幅回路の第2の増幅器の入力端子に入力している。なお、帰還用増幅回路の差動回路の入力端子に対して、入力信号に別途のバイアス用インダクタLgを介して電圧を印加する。
【0052】
図4は従来のクロスカップル型発振器の電圧変化と、本発明において帰還用増幅回路をシングルエンド回路で構成したLC発振器の電圧変化を比較するための図である。
【0053】
図4(a)は従来のクロスカップル型発振器におけるクロスカップルトランジスタのドレイン端子における信号電圧の変化を示している。この場合、信号電圧の中心値はクロスカップルトランジスタのゲート・ソース間電圧差と同一となるため(図中のV)、一般には電源電圧Vccの1/2~1/3で低い電圧である。信号電圧が低い方に変化した場合、クロスカップルトランジスタのドレイン端子の電圧は下がるので、トランジスタは線形領域に入り波形は歪む。更に信号電圧が大となるとトランジスタのドレイン端子とソース端子が逆転する逆トランジスタ現象が起こるため、信号電圧波形も図4(a)に示すように下部が極端に歪んだ波形となる。
【0054】
図4(b)は本発明の発振器の信号電圧を示している。コルピッツ発振回路ではVccを中心電圧とする発振信号が得られるため、図4(a)のクロスカップル型と比較して大きな発振信号電圧を扱うことができ、大きなQ値によって発振信号電圧の振幅が広がった場合であっても歪みの発生を抑制することができる。
【0055】
図5は本発明のコルピッツ発振回路の出力発振信号波形および帰還用増幅回路の2次側インダクタ素子Lに流れる電流波形の一例を示したものである。コルピッツ発振器においては、Q値の増大により出力振幅が大きくなった場合でも2次側インダクタ素子Lの電流は歪みを生じることなく正弦波のままとすることができる。図5に示す出力電圧Voutは、クロスカップル型の発振器と同程度の出力振幅となっているが、2次側インダクタ素子Lの電流は歪みを生じていない。これにより、歪みの発生により制限されていたQ値をより増大させることができ、出力に歪みを生じない条件においてクロスカップル型発振器に比してより高いQ値を得ることができる。
【0056】
A-2:帰還用増幅回路への信号電圧を低下させることによる波形歪みの低減
図6は、帰還用増幅回路に入力する信号電圧を低下させることによる波形歪みの低減を説明するための図である。
【0057】
図6(a),(b)は、コルピッツ発振回路の出力端電圧を帰還用増幅回路に入力した場合の出力端電圧と帰還用増幅回路のインダクタンス電流を示している。また、図6(c),(d)は、コルピッツ発振回路の出力端電圧に代えて、第2の容量素子の端子間電圧又は端子間電圧を分割した分割電圧を帰還用増幅回路に入力した場合の出力端電圧と帰還用増幅回路のインダクタンス電流を示している。
【0058】
図6(a)に示す出力端電圧の振幅が大きいため、図6(b)に示すインダクタンス電流はグランド部分と交差し、グランド部分で歪みが生じる。
【0059】
これに対して、図6(c)において、第2の容量素子の端子間電圧(細線で示す)はVs1を中心電圧とするのに対して、第2の容量素子の端子間電圧の分割電圧(太線で示す)は任意に設定できるためVs1よりも高いVs2を中心電圧とすることができる。さらに第2の容量素子の端子間電圧の分割電圧は、第2の容量素子の端子間電圧よりも小さいため図6(c)の太線のようになる。
【0060】
第2の容量素子の端子間電圧又は端子間電圧を分割した分割電圧は、中心電圧Vs2が端子間電圧の中心電圧Vs1よりも高く、小振幅であるため、図6(d)に示すように、第2の容量素子の端子間電圧を分割した分割電圧によるインダクタンス電流は、グランド部分から離れる。これにより、トランジスタがカットオフすることなく、歪みの発生を抑制することができる。
【0061】
(B:発振回路の出力電圧の中心値を電源電圧とすることによる波形歪みの低減)
図2,図3に示したコルピッツ発振器は電源電圧を中心として発振する。コルピッツ発振回路による発振出力の中心は電源電圧であり、クロスカップル型と比較すると出力の正弦波の中心が高い電圧にシフトした状態にある。これによって、共振回路を駆動するトランジスタが線形領域に入るまでに余裕が生じる。
【0062】
図7(a),(b)はクロスカップル型発振回路とコルピッツ型発振回路の増幅器のドレイン電流Iの相違を示している。図8はコルピッツ発振器の出力電圧波形Voutと第1の増幅器のドレイン電流Iのシミュレーション結果を示している。
【0063】
図7(a)においては、出力電圧の中心電圧レベルVが低い場合には、第1の増幅器の増幅動作は主に線形領域で行われるため、第1の増幅器のドレイン電流Iに歪みが生じ、出力振幅の歪みの要因となる。これに対して、図7(b)において、出力電圧の中心電圧レベルVccが高い場合には、第1の増幅器の増幅動作は線形領域で行われないため、第1の増幅器のドレイン電流Iに歪みは生じず、出力振幅に歪みは生じない。図8のコルピッツ発振器の場合には、図44で示したクロスカップル型と同程度の振幅にもかかわらず正弦波電流波形の先端部は歪んでいないことが確認される。
【0064】
(帰還用増幅回路の各種構成例)
A-2項の「帰還用増幅回路への信号電圧を低下させることによる波形歪みの低減」で述べた様に、帰還用増幅回路へ入力される信号電圧はコルピッツ発振器の出力信号電圧を容量で分割して与えることによって、帰還用増幅器に入力する入力信号の振幅は小さく抑えられるのみならず、直流電圧を取り除いた状態で与えられる。
【0065】
帰還用増幅回路の構成は、帰還用増幅器に入力する入力信号から直流電圧を取り除くことによって、バイアス電圧を任意に設定することができ、従来使用されるクロスカップル型のように差動回路に限定されることなくシングルエンド回路の使用が可能となり、また、NMOS構成あるいはPMOS構成で帰還用増幅回路を構成することができる等、回路構成の自由度を高めることができる。
【0066】
したがって、図2,3に示した帰還用増幅回路に限らず他の回路構成とすることができる。以下、図2,3に示した構成例の他の帰還用増幅回路の構成例を図9~図14に示している。
【0067】
図9に示す構成例は、図3に示す構成例の差動構成と同様の構成であり、2次側インダクタ素子Lの接続位置と極性が反転するものである。差動構成の回路では、2つの増幅器M、Mの出力端の位相は互いに180°異なるため、1次側インダクタ素子Lとのカップリング状態に応じて2次側インダクタ素子Lの接続位置と極性を、2次側インダクタ素子Lの電流の位相が1次側インダクタ素子Lの電流の位相に比して常に90度進むように設定する。
【0068】
差動構成では、コルピッツ発振器に加えて電流源Iを構成する1つのトランジスタ、帰還用増幅回路に2つのトランジスタの計3つのトランジスタを用意する必要がある。また、差動構成では、帰還用のインダクタの両端電圧の変化範囲がシングルエンド回路の場合と比べると限られるという欠点を有するが、増幅度gmなどの特性が温度変化やばらつきの影響を受けにくいという差動構成特有の利点を有している。
【0069】
図10に示す構成例は、帰還用増幅回路をPMOSトランジスタで構成した例であり、図11はPMOSトランジスタを使用する差動構成の帰還用増幅回路の構成例であり、さらに、図12は、図11の構成例において、2次側インダクタ素子Lの接続と極性を変えて構成した例を示している。
【0070】
また図13はコルピッツ発振器を差動形式にした場合に利用出来るNMOSトランジスタを使用する完全差動型帰還増幅回路の例を示し、図14はコルピッツ発振器を差動形式にした場合に利用出来るPMOSトランジスタを使用する完全差動型帰還増幅回路の例を示している。
【0071】
(LC発振器の差動構成)
本発明のLC発振器は、発振器部分の構成を電源ノイズなどの影響を受けにくい差動構成とすることができる。
【0072】
差動構成のLC発振器は、第1のコルピッツ発振回路と第2のコルピッツ発振回路の2つのコルピッツ発振回路を備え、第1のコルピッツ発振回路および第2のコルピッツ発振回路の出力を差動信号として出力する差動コルピッツ発振回路を構成する。
【0073】
差動構成において、2つのコルピッツ発振回路の内、第1のコルピッツ発振回路が備える第1の増幅器をオン・オフ制御する第1の制御手段、および第2のコルピッツ発振回路が備える第2の増幅器をオン・オフ制御する第2の制御手段とを備える。
【0074】
第1の制御手段は、第2のコルピッツ発振回路における、第1の容量素子の他端と第1の増幅器の入出力に共通の共通端子と第2の容量素子とが接続する接続点の信号電圧によって、第1のコルピッツ発振回路の第1の増幅器をオン・オフ制御する。
【0075】
第2の制御手段は、第1のコルピッツ発振回路における、第1の容量素子の他端と第1の増幅器の入出力に共通の共通端子と第2の容量素子とが接続する接続点の信号電圧によって、第2のコルピッツ発振回路の第1の増幅器をオン・オフ制御する。
【0076】
(電圧制御発振器(VCO))
本発明は、第1の増幅器の出力端子、第1の増幅器の入出力に共通の共通端子あるいは第2の容量素子を分割した点に、発振出力の周波数を印加する電圧で可変とする可変容量素子を接続することによって、発振器周波数を電圧で可変とする電圧制御発振器を構成することができる。
【発明の効果】
【0077】
本発明によれば、従来の差動構成の帰還用増幅回路において、出力電圧範囲が不十分であることにより生じる波形歪みを低減し、LC発振器の出力信号の波形歪みの発生を抑制することができる。
【0078】
また、発振器の波形歪みの他の要因である発振回路の出力電圧の中心値により生じる波形歪みを低減することによって、LC発振器の出力信号の波形歪みの発生を抑制することができる。
【図面の簡単な説明】
【0079】
【図1】本発明のLC発振器の構成を説明するための図である。
【図2】帰還用増幅回路をシングルエンド回路で構成した本発明のLC発振器の一例である。
【図3】本発明の帰還用増幅回路を差動回路で構成した本発明のLC発振器の一例である。
【図4】クロスカップル型発振回路の発振出力電圧波形とコルピッツ型発振回路の発振出力電圧波形を比較した図である。
【図5】本発明のコルピッツ発振回路の出力発振信号波形および帰還用増幅回路の2次側インダクタ素子Lに流れる電流波形の一例を示したものである。
【図6】帰還用増幅回路に入力する信号電圧を低下させることによる波形歪みの低減を説明するための図である。
【図7】出力電圧のレベルの差による第1の増幅器のドレイン電流Iの相違を示す図である。
【図8】コルピッツ発振回路の出力電圧波形および第1の増幅器のドレイン電流波形の一例を示す図である。
【図9】帰還用増幅回路を差動回路で構成した本発明のLC発振器の他の例である。
【図10】帰還用増幅回路のシングルエンド回路をPMOSトランジスタで構成した例である。
【図11】帰還用増幅回路の差動回路をPMOSトランジスタで構成した例である。
【図12】帰還用増幅回路の差動回路をPMOSトランジスタで構成した他の例である。
【図13】コルピッツ発振器を差動形式としNMOSトランジスタで構成した完全差動型帰還増幅回路の例である。
【図14】コルピッツ発振器を差動形式としPMOSトランジスタで構成した完全差動型帰還増幅回路の例である。
【図15】コルピッツ発振回路を説明するための図である。
【図16】コルピッツ発振回路およびコルピッツ発振回路の電流電圧のベクトル位相関係を説明するための図である。
【図17】シングルエンド型帰還用増幅回路を付加したコルピッツ発振回路および電流電圧のベクトル位相関係を説明するための図である。
【図18】コルピッツ発振回路に帰還用増幅回路を付加したLC発振器の小信号等価回路の回路図である。
【図19】従来提案されている差動コルピッツ発振回路の構成例である。
【図20】本発明の差動コルピッツ発振回路の構成例を示す図である。
【図21】本発明の差動コルピッツ発振回路のシミュレーションによる電流電圧波形を示す図である。
【図22】本発明の差動コルピッツ発振回路にシングルエンド型帰還用増幅回路を付加した回路構成を示す図である。
【図23】トランジスタの使用可能電圧範囲を説明するための図である。
【図24】従来提案されている差動コルピッツ発振回路を全てトランジスタで構成した回路例を示す図である。
【図25】本発明による差動コルピッツ発振回路を全てトランジスタで構成した回路例を示す図である。
【図26】電圧制御発振器の例である。
【図27】可変容量の容量値と発振周波数の関係を示す図である。
【図28】オフセット周波数における位相雑音と可変容量の容量値の関係を示す図である。
【図29】差動構成とした電圧制御発振器(VCO)の回路例を示す図である。
【図30】PMOS構成のシングルエンド型帰還用増幅回路を付加した回路構成を示す図である。
【図31】PMOS構成のシングルエンド型帰還用増幅回路を付加した電圧制御発振器(VCO)の回路構成を示す図である。
【図32】PMOS構成のシングルエンド型帰還用増幅回路を付加した差動発振器の回路構成を示す図である。
【図33】PMOS構成のシングルエンド型帰還用増幅回路を付加した差動発振器による電圧制御発振器(VCO)の回路構成を示す図である。
【図34】シングル回路の位相雑音のシミュレーション結果を示す図である。
【図35】差動回路の位相雑音のシミュレーション結果を示す図である。
【図36】発振器のスペクトル(周波数分布)を示す図である。
【図37】一般のRF送受信機によく用いられているヘテロダイン受信器のブロック図である。
【図38】局部発振器と信号のスペクトラムの周波数特性を示す図である。
【図39】位相雑音の直列抵抗による変化例を示す図である。
【図40】結合インダクタを説明するための図である。
【図41】帰還用増幅回路を差動回路で構成したクロスカップル型LC発振器の回路例である。
【図42】クロスカップル型発振器の出力電圧と帰還用増幅回路のインダクタ電流との関係を示す図である。
【図43】クロスカップル型発振器の出力電圧とトランジスタM,Mに流れるドレイン電流Iとの関係を示す図である。
【図44】クロスカップル型発振器におけるドレイン電流および出力波形のシミュレーション結果を示す図である。
【発明を実施するための形態】
【0080】
以下、本発明の実施の形態を実施例に基づき詳細に説明する。図15~図18を用いてコルピッツ発振回路および本発明の歪みを抑制したQ値の増大について説明し、図19~図25を用いて差動回路の適用例について説明し、図26~図29を用いて電圧制御発振器(VCO)の適用例について説明し、図30~図33を用いてPMOS構成の例について説明し、図34,図35を用いて本発明のシミュレーション結果の例を説明する。

【0081】
(コルピッツ発振回路)
はじめに、コルピッツ発振回路について図15を用いて説明する。図15(a)はコルピッツ発振器の原理図を示し、図15(b)はコルピッツ発振回路の小信号等価回路を示している。抵抗Rはインダクタ素子Lの直列抵抗を表している。

【0082】
図15(a)に示すコルピッツ発振回路は、図1のLC発振器で示すコルピッツ発振回路と同様の構成である。

【0083】
図15(b)の小信号等価回路において×印で示した箇所で切断し、A点およびB点についてキルヒホッフの電流則を適用すると次式が得られる。
【数3】
JP0006052781B2_000004t.gif

【0084】
また、各枝について電圧と電流の関係を求めると、
【数4】
JP0006052781B2_000005t.gif
となる。

【0085】
式(6)を式(5)に代入すると次の連立方程式を得る。
【数5】
JP0006052781B2_000006t.gif

【0086】
式(7)を解くと、
【数6】
JP0006052781B2_000007t.gif
となる。

【0087】
式(8)の虚部を“0”とおくことにより発振周波数ωは、
【数7】
JP0006052781B2_000008t.gif
となる。

【0088】
さらに発振が持続するのに必要なトランジスタのgmは、
【数8】
JP0006052781B2_000009t.gif
で表される。

【0089】
(Q値の増大による位相雑音抑制)
LC発振器において位相雑音を小さくするためには、共振回路のQ値を大きくすることが有効であることが知られ、図39で示したように、コルピッツ発振回路において、インダクタの直列抵抗を下げることによってQ値を上げることで位相雑音の低減に寄与することが確認されている。

【0090】
Q値を増大させるために、コルピッツ発振回路に帰還用増幅回路を接続し、コルピッツ発振回路の第1のインダクタ素子と帰還用増幅回路の第2のインダクタ素子とを相互インダクタンスによってインダクタンス結合し、コルピッツ発振回路の第1のインダクタ素子の電流と帰還用増幅回路の第2のインダクタ素子の電流との位相差θを90度とする。これにより一次側からみたインピーダンスZの実部の値はRから(R-ωMA)に低減し、Q値が増加する。さらに、ωMA=Rとなるように電流振幅比Aを設定することによってQ値をより増大させることができる。

【0091】
コルピッツ発振回路の出力電圧と帰還用増幅回路のインダクタ電流との位相関係および電流振幅比Aの設定は、電圧を電流に変換するgmアンプ(トランスコンダクタアンプ)を用いて行うことができる。

【0092】
図16はコルピッツ発振回路およびコルピッツ発振回路の電流電圧のベクトル位相関係を示し、図17は帰還用増幅回路を付加したコルピッツ発振回路および電流電圧のベクトル位相関係を示している。

【0093】
図16(a)は図15に示したコルピッツ発振回路の回路構成と同様である。図16(b)において、インダクタLの電流ILpに対して出力電圧VLPは約90位相が進んでいる。この出力電圧VLPをgmアンプにより電流ILSに変換し、インダクタLに相互インダクタンスで結合した別のインダクタ素子Lに流すと、式(4)のθ=90°の関係を満たすことができる。

【0094】
また、gmアンプのgm値を調整することによって振幅比Aを変化させることができるため、インピーダンス上で抵抗分Rをキャンセルすることができる。

【0095】
図17(a)は帰還用増幅回路をシングルエンド型のトランジスタで構成した例を示し、図17(b)は図17(a)に示す帰還増幅回路の電流電圧の位相関係図である。なお、帰還用増幅回路のインダクタLは図40で示した結合インダクタの説明図と結合の向きが逆となっているが、これは図17に示す第2の増幅器Mをシングルエンド回路のソース接地増幅器としたためである。図17は、コルピッツ発振回路の出力電圧Voutである第2容量素子の端子間電圧を、CとCで分圧した分割電圧Vc3を帰還増幅回路に入力する例を示している。

【0096】
なお、出力電圧Voutの分圧電圧として、第2容量素子の端子間電圧を用いてもよい。この場合には、帰還増幅回路の増幅器Mの入力であるゲート端子には自動的に電圧が加わるため、図17(a)に示す様なバイアス用のインダクタLgは不要である。しかしながら、容量素子で分割した場合に比べて帰還増幅回路の増幅器Mの入力信号電圧は増大するため、Q値の増大範囲は制限される。

【0097】
この場合の回路構成は、バイアス用のインダクタLgを図2,図10に記載された回路から取り除いた回路と類似した構成を適用することができる。

【0098】
また、図3、図9、図11、図12、図13、図14に記載された回路構成と同様に、帰還増幅器自体を差動回路とする構成ことすることができる。これらの回路構成においても、バイアス電圧は発振器より供給されるため、インダクタLg1あるいはLg2は不要である。

【0099】
以下、コルピッツ発振回路に帰還用増幅回路を付加したLC発振器について、図18の小信号等価回路を用いて説明する。図18の回路は図17(a)のLC発振器の回路の小信号等価回路である。

【0100】
図18の小信号等価回路において、×印で示した箇所で切断し、A点およびB点についてキルヒホッフの電流則を適用すると次式が得られる。
【数9】
JP0006052781B2_000010t.gif

【0101】
また、各枝について電圧と電流の関係を求めると、
【数10】
JP0006052781B2_000011t.gif
となる。

【0102】
式(12)を式(11)に代入すると次の連立方程式を得る。
【数11】
JP0006052781B2_000012t.gif

【0103】
式(13)を解くと、
【数12】
JP0006052781B2_000013t.gif
を得る。

【0104】
式(14)の虚部を“0”とおくことにより発振周波数ωは、
【数13】
JP0006052781B2_000014t.gif
となる。

【0105】
さらに発振が持続するのに必要なトランジスタのgmは、
【数14】
JP0006052781B2_000015t.gif
で表される。

【0106】
式(16)により帰還用増幅回路のトランジスタMのGm値をGm=C・R/Mとすれば、gmの計算結果から抵抗分Rが消え、発振に必要なgmは“0”となる。このことは、抵抗が完全にキャンセルされていることを示している。

【0107】
本発明のコルピッツ発振回路に帰還用増幅回路を付加したLC発振器は、帰還用増幅回路をシングルエンド回路又は差動回路に任意に設定することができる第1の構成、帰還用増幅回路への入力電圧をコルピッツ発振回路の出力電圧Voutの分圧電圧とする第2の構成、および発振回路をコルピッツ発振回路とする第3の構成の各構成を備える。

【0108】
第1の構成は、帰還用増幅回路のバイアス電圧を任意に設定することができることに起因する構成である。

【0109】
第1の構成として帰還用増幅回路をシングルエンド回路の構成とした場合には、帰還用増幅回路の第2の増幅器のトランジスタのソース端子をグラウンドあるいはVccなどの基準電圧に接続することができる。これによって、大きなQ値によって信号電圧の振幅が広がった場合に1次側から2次側のインダクタに誘起される信号電圧も大きくなるが、第2の増幅器のトランジスタが飽和領域で動作する電圧範囲が広く設定されるため、上記の誘起電圧が2次側電流の大きさや位相に影響することを避けることができる。

【0110】
第1の構成として第2の増幅器を差動回路の構成とした場合には、差動トランジスタのドレイン端子の電圧の下限に制限が生じるため、信号電圧の振幅が広がった場合に2次側インダクタ素子の両端の電圧が制限されQ値の増大は制限されるが、差動回路特有の素子ばらつきや温度変動等に強いという特徴を有する。

【0111】
第2の構成として、帰還用増幅回路への入力電圧をコルピッツ発振回路の出力電圧Voutの分圧電圧とする構成とすることによって、Q値が増大して発振器の振幅が増大した場合であっても、分圧電圧は出力電圧Voutに比してその振幅は小さいため、図17(a)で言えば、帰還用増幅回路の増幅器Mがカットオフしない構成となり、出力電流の歪みを抑制する。なお、増幅器MにインダクタLgを介してバイアスを与えることで、増幅器Mのgmすなわち増幅度を制御することができる。

【0112】
第3の構成として、発振回路をコルピッツ発振回路とすることによって、コルピッツ発振器の出力波形は電源電圧を中心として上下に変化する波形となるため、Q値が増大した場合であっても振幅を充分に大きくとることができる。

【0113】
上記の構成から、LC発振器において出力電圧波形の歪みを抑制すると共に、Q値を増大させることができる。

【0114】
(コルピッツ発振器の差動構成)
コルピッツ発振器はシングル出力であるが、高周波電圧制御発振器(VCO)においては電源ノイズなどの影響を受けにくい差動出力であることが望ましい。

【0115】
従来、シングルエンドのコルピッツ発振器ではトランジスタが半周期ずつON/OFFすることに着目し、電流をスイッチする素子を設けることにより差動構成とすることが提案されている。図19は従来提案されている差動コルピッツ発振回路の構成例である。(非特許文献1)。この構成はトランジスタが3段従属接続となるため低電圧化に向かないという問題がある。

【0116】
以下に、上記のトランジスタの3段従属接続構成を解消した差動コルピッツ発振回路について説明する。この差動コルピッツ発振回路は、PMOSを用いたコンプリメンタリ構成としてトランジスタの従属接続を2段として低電圧動作を可能とする構成である。図20は差動コルピッツ発振回路の構成例を示す図であり、図21は差動コルピッツ発振回路のシミュレーションによる電流電圧波形を示している。

【0117】
図20に示す差動コルピッツ発振回路において、トランジスタMおよびMは半周期ごとにON/OFFし、その期間においてトランジスタM,MがON/OFFすることにより電流を振り分けている。

【0118】
図22は、図20に示す差動コルピッツ発振回路にシングルエンド型帰還用増幅回路を付加した回路構成を示している。

【0119】
図19に示した従来提案されている差動コルピッツ発振回路と、図20で示した本発明による差動コルピッツ発振回路との動作について、動作電圧の点から比較する。図23はトランジスタの使用可能電圧範囲を説明するための図である。

【0120】
一般に、アナログ回路ではgm値を大きくとるために、トランジスタを飽和領域で動作させる必要がある。図23(a)に示すトランジスタが1個の回路においてトランジスタが飽和領域で動作する条件は、
【数15】
JP0006052781B2_000016t.gif
である。ただしVdsはトランジスタのドレイン・ソース間電圧、Vgsはゲート・ソース間電圧、Vthはしきい値電圧である。

【0121】
この回路において出力端子の電圧はドレイン・ソース間電圧Vdsと等しいため、出力端子がとり得る電圧範囲は図23(b)の範囲となる。

【0122】
出力端子で得られる出力電圧が使用可能な電圧範囲は、トランジスタの線形領域による電圧範囲(Vgs-Vth)で制限されるため、電源電圧の全範囲を使用することができず、Vcc-(Vgs-Vth)の範囲内となる。なお、ここで出力端子の電圧が電源電圧以上になっているのは、トランジスタの負荷としてコイルを用いているためである。

【0123】
次に、式(17)の飽和領域での動作条件を満たした状態における図23の回路の最低動作電圧について説明する。

【0124】
インダクタでの電圧降下がないとすればVcc=Vdsであるから、以下の式(18)が導かれる。
【数16】
JP0006052781B2_000017t.gif

【0125】
バイアス電圧Vは電源電圧Vccに基づいて生成されるためVcc≧Vでなければならない。このことから電源電圧Vccの最低値はゲート・ソース間電圧Vgsである。したがって、電源電圧Vccはゲート・ソース間電圧Vgsまで下げることができる。

【0126】
ここで、本発明による回路構成と従来の回路構成の最低動作電圧について比較する。
[従来提案されている回路構成の最低動作電圧]
図24は従来提案されている差動コルピッツ発振回路を全てトランジスタで構成した回路例を示している。この回路について電源電圧をVcc=1.8Vとし、全てのトランジスタが飽和領域で動作するバイアス電圧Vの最低値Vbminを求める。発振定常状態ではトランジスタM,MとトランジスタM,Mが半周期ごとにON/OFFする。

【0127】
トランジスタM,MがONしていると仮定すると、バイアス電圧Vの最低値
bminは、
【数17】
JP0006052781B2_000018t.gif
となる。ただしΔ=Vgs6-Vth6である。

【0128】
Δ=0.2V,Vgs3=0.7V,Vth2=0.5VとすればVbmin=1.4Vとなる。

【0129】
cc≧Vの関係から最低電源電圧VccminはVbminと等しく、バイアス電圧Vの最低値Vbminは式(19)で表されることから
【数18】
JP0006052781B2_000019t.gif
となる。

【0130】
[本発明による回路構成の最低動作電圧]
図25は本発明による差動コルピッツ発振回路を全てトランジスタで構成した回路例を示している。この回路について最低バイアス電圧Vbminおよび最低電源電圧Vccminを求める。

【0131】
トランジスタM,MがONしていると仮定すると、最低バイアス電圧Vbminは、
【数19】
JP0006052781B2_000020t.gif
となる。ただしΔ=Vgs7-Vth7である。Δ=0.2V,Vgs1=0.7Vとすれば最低バイアス電圧Vbmin=0.9Vである。

【0132】
最低電源電圧VccminはトランジスタM,M,Mの電圧関係より、
【数20】
JP0006052781B2_000021t.gif
となる。ただしΔ=|Vgs9-Vth9|である。

【0133】
Δ=Δ=0.2V,Vgs3=-0.7Vとすれば、最低電源電圧Vccmin=1.1Vである。

【0134】
[動作電圧の最低値の比較]
表1は上記の動作電圧の最低値の比較結果を表している。
【表1】
JP0006052781B2_000022t.gif

【0135】
比較結果から、本発明による回路構成によれば従来提案される回路と比較して0.3V低い電源電圧でも動作可能であることを示している。バイアス電圧については0.5V低いため、大きな電圧の振幅範囲を得ることができる。

【0136】
(電圧制御発振器)
図25で示したLC発振器の回路構成は固定容量で構成された例を示している。この回路構成の場合には周波数を変化させることはできない。

【0137】
図26は電圧制御発振器の例である。この回路構成は、一例として出力端子に電圧で容量を可変とする可変容量を取り付け、制御電圧により周波数を制御できるようにしたLC発振器の回路構成である。発振はインダクタL、容量C1、C2およびC3の共振により発生するため、C1、C2およびC3のうちの、あるいはそれらの組み合わせのどの容量を変化させても発振周波数は変わる。図26(a)は帰還用増幅回路を付加してQ値を増大した回路構成を示している。図26(b)は帰還用増幅回路を付加していない回路構成であり比較のために示している。

【0138】
帰還用増幅回路を付加した回路の設計例ではI=0.5mAであり、トランジスタMには1.5mAが流れている。一方、帰還用増幅回路を付加していない回路では、帰還用増幅回路を付加した回路の消費電力の条件を合わせるためにI=2mAとしている。

【0139】
各回路構成について、可変容量の容量値と発振周波数の関係を図27に示し、1k,10k,1MHzの各オフセットにおける位相雑音と可変容量の容量値の関係を図28に示す。

【0140】
図27から可変容量により発振周波数を可変とすることが確認され、図28から発振周波数が変化してもQ値増大の効果があり、帰還用増幅回路を付加することで位相雑音が改善されることが確認される。

【0141】
図29は差動構成とした電圧制御発振器(VCO)の回路例を示している。回路例では、差動接続された各コルピッツ発振回路の出力端に可変容量を接続してそれぞれ周波数制御を行う構成としている。

【0142】
(PMOS構成例)
前記した各回路構成例では高周波域の周波数特性が良好であることからトランジスタとしてNMOSを用いているが、高周波域の周波数特性の点で不利であるもののPMOSを用いた構成とすることもできる。

【0143】
図30~図33はPMOS構成の例を示している。図30はPMOS構成のシングルエンドのLC発振器の回路構成であり、図31はPMOS構成のシングルエンドのLC発振器による電圧制御発振器(VCO)の回路構成であり、図32はPMOS構成の差動発振器の回路構成であり、図33はPMOS構成の差動発振器による電圧制御発振器(VCO)の回路構成である。

【0144】
図30~図33においても、帰還用増幅回路としてシングルエンド回路構成だけではなく、前述したように図3、9、11、12の差動構成を適用することも可能である。

【0145】
(シミュレーション結果)
次に、本発明のLC発振器による位相雑音のシミュレーション結果について、図34,図35を用いて説明する。図34のシミュレーション結果は、図17に示したコルピッツ発振回路にシングルエンド型帰還用増幅回路を付加したLC発振器の回路構成によるものである。図34では、相互インダクタンスM=0とした回路のシミュレーション結果についても比較用に示している。図34では、本発明のLC発振器のシミュレーション結果を“結合あり”で表記し、相互インダクタンスM=0とした回路のシミュレーション結果を“結合なし”で表記している。

【0146】
帰還用増幅回路の帰還用トランジスタMに1.5mAを流した際に、両回路構成の消費電力が等しくなるように、結合なしの回路のシミュレーションではI=2mAとし、結合ありのシミュレーションではI=0.5mAとして設計している。

【0147】
また、図22の差動回路についても同様に位相雑音をシミュレーションし、そのシミュレーション結果を図35に示している。この差動回路のシミュレーションにおいても、相互インダクタンスM=0とした“結合なし”の回路を比較用にシミュレーションしている。両回路構成の消費電力が等しくなるように、“結合あり”ではIo1=Io2=Io3=1mAとし、トランジスタMおよびMに1.5mAを流し、“結合なし”ではIo1=Io2=Io3=2.5mAとしている。

【0148】
図34において、シングル出力回路のシミュレーション結果では、帰還用増幅回路を付加した回路構成は帰還用増幅回路を付加しない回路構成と比較して、位相雑音はオフセット周波数が10kHz(=10Hz)において約9dB、1MHz(=10Hz)において約8dB改善している。

【0149】
図35において、コルピッツ発振器を差動構成とした回路のシミュレーション結果では、帰還用増幅回路を付加した回路構成は帰還用増幅回路を付加しない回路構成と比較して、位相雑音はオフセット周波数が10kHz(=10Hz)において約13dB、1MHz(=10Hz)において約7dB改善している。
【産業上の利用可能性】
【0150】
本発明のLC発振器は、高周波信号を扱う無線送受信機などに適用することができる。
【符号の説明】
【0151】
1 LC発振器
10 コルピッツ発振回路
11 第1の増幅器
12 第1のインダクタ素子
13 第1の容量素子
14 第2の容量素子
15 第1の増幅器の入力端子
16 第1の増幅器の出力端子
17 第1の増幅器の共通端子
18 第1の電流供給手段
19 発振出力端子
20 帰還用増幅回路
21 第2の増幅器
22 第2のインダクタ素子
23 バイアス素子
24 バイアス端子
25 第2の増幅器の入力端子
27 第2の増幅器の共通端子
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図22】
20
【図24】
21
【図25】
22
【図26】
23
【図29】
24
【図30】
25
【図31】
26
【図32】
27
【図33】
28
【図36】
29
【図37】
30
【図38】
31
【図40】
32
【図41】
33
【図42】
34
【図43】
35
【図44】
36
【図21】
37
【図23】
38
【図27】
39
【図28】
40
【図34】
41
【図35】
42
【図39】
43