TOP > 国内特許検索 > 位相同期ループ回路及びデッドゾーン生成回路 > 明細書

明細書 :位相同期ループ回路及びデッドゾーン生成回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5958812号 (P5958812)
公開番号 特開2014-030120 (P2014-030120A)
登録日 平成28年7月1日(2016.7.1)
発行日 平成28年8月2日(2016.8.2)
公開日 平成26年2月13日(2014.2.13)
発明の名称または考案の名称 位相同期ループ回路及びデッドゾーン生成回路
国際特許分類 H03L   7/22        (2006.01)
H03L   7/087       (2006.01)
FI H03L 7/22
H03L 7/08 P
請求項の数または発明の数 4
全頁数 18
出願番号 特願2012-170091 (P2012-170091)
出願日 平成24年7月31日(2012.7.31)
審査請求日 平成27年6月4日(2015.6.4)
特許権者または実用新案権者 【識別番号】504136568
【氏名又は名称】国立大学法人広島大学
発明者または考案者 【氏名】吉川 公麿
【氏名】外谷 昭洋
【氏名】十河 健太
個別代理人の代理人 【識別番号】100095407、【弁理士】、【氏名又は名称】木村 満
【識別番号】100138955、【弁理士】、【氏名又は名称】末次 渉
【識別番号】100109449、【弁理士】、【氏名又は名称】毛受 隆典
審査官 【審査官】▲高▼橋 義昭
参考文献・文献 特開2009-194611(JP,A)
特開平11-127076(JP,A)
特開2001-053601(JP,A)
特開2002-198805(JP,A)
特開2000-201070(JP,A)
特開昭63-260317(JP,A)
調査した分野 H03L 7/22
特許請求の範囲 【請求項1】
分周器を介した電圧制御発振器からの第1の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第1の制御ループと、前記分周器を介さない前記電圧制御発振器からの第2の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第2の制御ループとを備える位相同期ループ回路であって、
前記第1の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第1の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路と、
前記第1の制御ループに設けられ、前記比較回路から出力された位相差パルス信号を所定時間遅延させ、遅延した位相差パルス信号と、前記基準パルス信号及び前記第1の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を前記位相差パルス信号として出力するデッドゾーン生成回路と、
前記第1の制御ループに前記第2の制御ループから独立して設けられ、前記デッドゾーン生成回路から出力された信号に応じた電流パルスを生成するチャージポンプと、
前記チャージポンプで生成された電流パルスに基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、
を備える位相同期ループ回路。
【請求項2】
前記デッドゾーン生成回路は、
前記比較回路から出力された位相差パルス信号を所定時間遅延させる遅延回路と、
前記遅延回路で遅延した位相差パルス信号と、前記基準パルス信号及び前記第1の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える、
ことを特徴とする請求項1に記載の位相同期ループ回路。
【請求項3】
前記電圧制御発振器が、リング型である、
ことを特徴とする請求項1又は2に記載の位相同期ループ回路。
【請求項4】
分周器を介した電圧制御発振器からの第1の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第1の制御ループと、前記分周器を介さない前記電圧制御発振器からの第2の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第2の制御ループと、前記第1の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第1の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路とを備える位相同期ループ回路に設けられ、前記基準パルス信号と前記第1の帰還パルス信号との位相差が所定範囲内にある場合にその位相差を0とするデッドゾーン生成回路であって、
前記第1の制御ループに設けられ、前記位相差パルス信号を所定時間遅延させる遅延回路と、
前記位相差パルス信号と、前記基準パルス信号及び前記第1の帰還パルス信号のうち立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備えるデッドゾーン生成回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、位相同期ループ(Phase Locked Loop;PLL)回路及びデッドゾーン生成回路に関する。
【背景技術】
【0002】
PLL回路は、一般的に、出力信号のN分の1の周波数の帰還信号を参照信号の周波数と比較することにより、出力信号の発振周波数を参照信号の周波数のN倍の周波数に安定させる回路である。PLL回路では、参照信号と帰還信号の位相の比較も行うため、参照信号に対する出力信号の同期精度を高めることができる。
【0003】
PLL回路は、通信機器やデジタル機器に必須の発振回路である。PLL回路は、通信機器やデジタル機器の動作周波数や動作タイミングを決定する重要な役割を担っている。例えば、アナログ信号をデジタル信号に変換するアナログ-デジタル変換回路の特性限界は、発振周波数の精度により制限されている。このため、PLL回路における出力信号の発振周波数の同期精度を向上して、通信速度やデジタル回路の処理能力を上げることが期待されている。
【0004】
図20には、従来のPLL回路の発振特性の一例が示されている。図20では、横軸は周波数で、縦軸が出力信号のパワーである。図20に示すように、PLL回路の出力パワーは、参照信号finのN(Nは分周比)倍の周波数、すなわち発振周波数(fout=fin×N)にピークを持っているが、発振周波数の回りに大きな雑音成分(位相雑音)を持っている。PLL回路の出力信号の発振周波数の同期精度の向上の妨げとなっているのが、このような雑音成分である。
【0005】
図21には、発振周波数近傍の従来のPLL回路の雑音特性の一例が示されている。図21では、横軸が発振周波数foutからの離調周波数foffsetであり、縦軸が位相雑音L(f)である。PLL回路の位相雑音は、参照信号及びそれぞれの回路ブロック、すなわち位相周波数比較回路(PFD)、チャージポンプ(CP)、ループフィルタ(LF)、電圧制御発振回路(VCO)、分周器(Divider)から発生する雑音の和になる(図22参照)。
【0006】
位相雑音L(f)は、参照信号及びそれぞれの回路ブロックの雑音特性への寄与率、寄与特性は、ループ帯域fLOOPと呼ばれる帰還ループの特性により決定づけられる。例えば、foffsetが低い領域Aにおける位相雑音L(f)は、主として参照信号に含まれる雑音によるものである。また、foffsetが領域Aよりも高くfLOOPよりも低い領域Bにおける位相雑音L(f)は、主として位相周波数比較回路(PFD)、チャージポンプ(CP)、分周器に起因するものである。また、foffsetがfLOOPよりも高い領域Cにおける位相雑音L(f)は、主として電圧制御発振回路(VCO)に起因するものである。
【0007】
このような位相雑音は、発振波形の周期のばらつき(ジッタ)の原因となる。ジッタは、以下の式(1)に基づいて導出可能である。
【数1】
JP0005958812B2_000002t.gif

ここで、f0は、発振周波数であり、L(f)は、上述のとおり位相雑音である。また、fHは、上側周波数であり、fLは、下側周波数である。
【0008】
また、従来のPLL回路のループ帯域fLOOP内の位相周波数比較器(PFD)及びチャージポンプ(CP)に起因する位相雑音Lin_band,PFD+CP(f)は、以下の式(2)に示すように、PLL回路の構成要素の一部である分周器の分周比Nの二乗に比例することが明らかとなっている。
【数2】
JP0005958812B2_000003t.gif

ここで、Siは、位相周波数比較器(PFD)及びチャージポンプ(CP)が寄与するパワースペクトル密度であり、KΦはPFD及びCPのゲインである。
【0009】
ジッタにより、アナログ-デジタル変換器や通信システムの性能が劣化する。このため、近年では、無線通信システムの高速化に伴い、高精度(低ジッタ)のPLL回路の登場が求められている。そこで、実質的に分周器を不要とするサブサンプリングPLL回路が提案されている(例えば、非特許文献1参照)。
【0010】
図22には、このサブサンプリングPLL回路の構成が示されている。図22に示すように、このサブサンプリングPLL回路は、周波数帰還ループと位相帰還ループ(メインループ)との2つの制御ループを有している。2つの制御ループは、ともに電圧制御発振器を制御するためのものであるが、それぞれ異なる特徴を有する。まず、周波数帰還ループには、分周器(Divider)が設けられているが、位相帰還ループには分周器(Divider)が設けられていない。また、周波数帰還ループには、デッドゾーン(Dead Zone)生成回路が設けられており、位相帰還ループには、パルサ(Pulser)が設けられている。
【0011】
パルサは、位相比較回路から出力される信号が、正確に位相差を示しているタイミングだけ、チャージポンプ(CP)をオンにするための信号を出力している。デッドゾーン生成回路は、位相周波数比較回路(PFD)から入力される参照信号と帰還信号との位相差を示す信号を出力する。デッドゾーン生成回路は、その信号で示される位相差が、参照信号の半周期内であれば、その出力を0とする。
【0012】
すなわち、デッドゾーン生成回路では、参照信号の半周期をデッドゾーン(不感帯)としている。このデッドゾーン生成回路の作用により、このサブサンプリングPLL回路は、周波数帰還ループで出力信号の周波数及び位相を参照信号の周波数及び位相にラフに合わせた後、位相帰還ループで位相を調整するように動作する。
【0013】
この結果、最終的には、このPLL回路は、分周器のない位相帰還ループのみで動作するようになるので、分周器からの雑音は位相帰還ループに混入することがない。また、分周比が1となるため、チャージポンプの雑音がNによって増大することがなく、帯域内の雑音を低減することが可能となる。
【先行技術文献】
【0014】

【非特許文献1】X. Gao et al., ”A Low Noise Sub-Sampling PLL in Which Divider Noise is Eliminated and PD/CP Noise is Not Multiplied by N2”, JSSC, VOL.44, NO12, DECEMBER2009
【発明の概要】
【発明が解決しようとする課題】
【0015】
上記非特許文献1に開示されたサブサンプリングPLL回路では、電圧制御発振器(VCO)としてLC型のVCO(コイルやコンデンサが組み込まれたVCO)が用いられている。VCOには、LC型VCOの他にリング型VCOがある。リング型VCOを採用すれば、チップ面積を小さくすることができる。
【0016】
一方で、リング型VCOは、LC型VCOよりも、高いチューニングゲインを有し、制御電圧に対する発振周波数の感度が大きいため、デッドゾーン生成回路におけるデッドゾーンを狭く(例えば±0.5ns程度)する必要がある。しかしながら、非特許文献1に開示されたデッドゾーン生成回路の回路構成では、デッドゾーンの幅が基準信号の半周期に拘束されてしまう。したがって、リング型VCOを用いた場合に、非特許文献1に開示されたサブサンプリングPLL回路を用いても、周波数帰還ループにより、参照信号と帰還信号との周波数を正確に合わせるのが困難になる。
【0017】
本発明は、上記実情に鑑みてなされたものであり、より高精度な発振制御が可能となる位相同期ループ回路及びデッドゾーン生成回路を提供することを目的とする。
【課題を解決するための手段】
【0018】
上記目的を達成するために、本発明の第1の観点に係る位相同期ループ回路は、
分周器を介した電圧制御発振器からの第1の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第1の制御ループと、前記分周器を介さない前記電圧制御発振器からの第2の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第2の制御ループとを備える位相同期ループ回路であって、
前記第1の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第1の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路と、
前記第1の制御ループに設けられ、前記比較回路から出力された位相差パルス信号を所定時間遅延させ、遅延した位相差パルス信号と、前記基準パルス信号及び前記第1の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を前記位相差パルス信号として出力するデッドゾーン生成回路と、
前記第1の制御ループに前記第2の制御ループから独立して設けられ、前記デッドゾーン生成回路から出力された信号に応じた電流パルスを生成するチャージポンプと、
前記チャージポンプで生成された電流パルスに基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、
を備える。
【0019】
この場合、前記デッドゾーン生成回路は、
前記比較回路から出力された位相差パルス信号を所定時間遅延させる遅延回路と、
前記遅延回路で遅延した位相差パルス信号と、前記基準パルス信号及び前記第1の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える、
こととしてもよい。
【0020】
また、前記電圧制御発振器が、リング型である、
こととしてもよい。
【0021】
本発明の第2の観点に係るデッドゾーン生成回路は、
分周器を介した電圧制御発振器からの第1の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第1の制御ループと、前記分周器を介さない前記電圧制御発振器からの第2の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第2の制御ループと、前記第1の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第1の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路とを備える位相同期ループ回路に設けられ、前記基準パルス信号と前記第1の帰還パルス信号との位相差が所定範囲内にある場合にその位相差を0とするデッドゾーン生成回路であって、
前記第1の制御ループに設けられ、前記位相差パルス信号を所定時間遅延させる遅延回路と、
前記位相差パルス信号と、前記基準パルス信号及び前記第1の帰還パルス信号のうち立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える。
【発明の効果】
【0022】
この発明によれば、分周器が設けられた第1の制御ループを構成するデッドゾーン生成回路によってチャージポンプに出力する位相差パルス信号を0にするデッドゾーンの幅を自由に設定することができる。これにより、電圧制御発振器を制御するループを第1の制御ループから第2の制御ループに切り替えるタイミングを、制御ループの特性に適したものとすることができるので、より高精度な発振制御が可能となる。
【図面の簡単な説明】
【0023】
【図1】本発明の実施形態に係る位相同期ループ回路の概略的な構成を示すブロック図である。
【図2】図1の電圧制御発振器の回路構成を示す図である。
【図3】図1の位相周波数比較器の回路構成を示す図である。
【図4】図4(A)乃至図4(D)は、図3の位相周波数比較器の入出力信号のタイミングチャート(その1)である。
【図5】図5(A)乃至図5(D)は、図3の位相周波数比較器の入出力信号のタイミングチャート(その2)である。
【図6】図1のデッドゾーン生成回路の回路構成を示す図である。
【図7】図7(A)乃至図7(E)は、図6のデッドゾーン生成回路の入出力信号のタイミングチャート(その1)である。
【図8】図8(A)乃至図8(E)は、図6のデッドゾーン生成回路の入出力信号のタイミングチャート(その2)である。
【図9】図9(A)乃至図9(E)は、図6のデッドゾーン生成回路の入出力信号のタイミングチャート(その3)である。
【図10】図10(A)乃至図10(E)は、図6のデッドゾーン生成回路の入出力信号のタイミングチャート(その4)である。
【図11】図6のデッドゾーン生成回路の入出力の関係の一例を示すグラフである。
【図12】図1のチャージポンプの回路構成を示す図である。
【図13】図1のサブサンプリング位相比較器の回路構成を示す図である。
【図14】図14(A)及び図14(B)は、図1のサブサンプリング位相比較器の出力信号のタイミングチャートである。
【図15】図1のパルサの回路構成を示す図である。
【図16】図1のチャージポンプの回路構成を示す図である。
【図17】図1の位相ループ同期回路の動作を説明するための図(その1)である。
【図18】図1の位相ループ同期回路の動作を説明するための図(その2)である。
【図19】図19(A)乃至図19(C)は、制御信号及び制御電圧の変化の一例を示すグラフである。
【図20】従来のPLL回路の発振特性の一例を示すグラフである。
【図21】発振周波数近傍の従来のPLL回路の雑音特性の一例を示すグラフである。
【図22】従来のサブサンプリングPLL回路の構成を示すブロック図である。
【発明を実施するための形態】
【0024】
本発明の実施形態について、図面を参照して詳細に説明する。

【0025】
図1には、本実施形態に係る位相同期ループ(PLL)回路100の概略的な構成が示されている。図1に示すように、PLL回路100には、周波数同期ループ1と、コアループ2との2つの制御ループが設けられている。

【0026】
周波数同期ループ1は、電圧制御発振器10を制御する制御ループであり、ループ内に分周器(ディバイダ)14が設けられている。コアループ2は、周波数同期ループ1と同様に、電圧制御発振器10を制御する制御ループであるが、ループ内に分周器が設けられていない。本実施形態では、周波数同期ループ1が第1の制御ループに対応し、コアループ2が第2の制御ループに対応する。

【0027】
すなわち、PLL回路100は、ディバイダ14を介した電圧制御発振器10からの帰還パルス信号(第1の帰還パルス信号)Divと基準パルス信号Refとの位相差に基づいて電圧制御発振器10を制御する周波数同期ループと、ディバイダ14を介さない電圧制御発振器10からの帰還パルス信号(後述するVCOP、VCON;第2の帰還パルス信号)と基準パルス信号Refとの位相差に基づいて電圧制御発振器10を制御するコアループとを備える位相同期ループ回路である。

【0028】
まず、周波数同期ループ1内の各構成要素について説明する。図1に示すように、周波数同期ループ1には、電圧制御発振器10と、位相周波数比較器11と、デッドゾーン生成回路12と、チャージポンプ13と、ディバイダ14と、ループフィルタ15とを備える。

【0029】
電圧制御発振器10は、リング型のVCO、いわゆるリングVCOである。電圧制御発振器(リングVCO)10は、図2に示すように、複数個(5個)のインバータ回路5がループ状に接続された回路である。インバータ回路5の数は、通常奇数個であるが偶数個であってもよい。

【0030】
インバータ回路5をこのように接続すると、安定した状態が得られず、インバータ回路5の伝播遅延時間で決定される周波数で発振する。リングVCOは、LC型のVCOに比べ、非常に小型に製造することができる。

【0031】
続いて、位相周波数比較器11の構成について説明する。

【0032】
位相周波数比較器11は、基準パルス信号Refの立ち上がりと帰還パルス信号Divの立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する。

【0033】
図3には、位相周波数比較器11の回路構成が示されている。図3に示すように、位相周波数比較器11は、2つのD(ディレイ)フリップフロップ31、32と、論理積回路33とを備える。

【0034】
Dフリップフロップ31では、CLK端子に基準パルス信号Refが入力され、D入力はハイレベル”1”にプルアップされている。Dフリップフロップ31のQ出力から出力される信号を位相差パルス信号UPとする。

【0035】
Dフリップフロップ32では、CLK端子に帰還パルス信号Divが入力され、D入力はハイレベル”1”にプルアップされている。Dフリップフロップ32のQ出力から出力される信号を位相差パルス信号DOWNとする。

【0036】
論理積回路33には、位相差パルス信号UP、DOWNが入力され、これらの信号の倫理積に相当する信号を出力する。論理積回路33の出力は、Dフリップフロップ回路31、32のRST端子に入力されている。

【0037】
図4(A)乃至図4(D)、図5(A)乃至図5(D)には、位相周波数比較器11における入出力信号のタイミングチャートが示されている。図4(A)、図5(A)には、基準パルス信号Refが示され、図4(B)、図5(B)には、帰還パルス信号Divが示されている。また、図4(C)、図5(C)には、位相差パルス信号UPが示され、図4(D)、図5(D)には、位相差パルス信号DOWNが示されている。

【0038】
基準パルス信号Refの位相に対して、帰還パルス信号Divの位相が遅れている場合について考える。この場合、図4(A)及び図4(B)に示すように、基準パルス信号Refの立ち上がりよりも、帰還パルス信号Divの立ち上がりの方が遅れている。位相周波数比較器11は、図4(C)に示すように、位相差パルス信号UPは、基準パルス信号Refが立ち上がってから帰還パルス信号Divが立ち上がるまでの間にハイレベルとなる信号となる。また、この場合、図4(B)に示すように、位相差パルス信号DOWNはローレベルのままとなる。

【0039】
また、図5(A)、図5(B)に示すように、基準パルス信号Refの位相に対して、帰還パルス信号Divの位相が進んでいる場合、図5(D)に示すように、位相差信号DOWNは、帰還パルス信号Divが立ち上がってから基準パルス信号Refが立ち上がるまでの間にハイレベルとなる信号となる。また、図5(C)に示すように、位相差パルス信号UPはローレベルのままとなる。

【0040】
すなわち、位相周波数比較器11は、基準パルス信号Refに対して帰還パルス信号Divが遅れている場合には、位相差パルス信号UPを出力し、基準パルス信号Refに対して帰還パルス信号Divが進んでいる場合には、位相差パルス信号DOWNを出力する。

【0041】
続いて、デッドゾーン生成回路12の構成について説明する。デッドゾーン生成回路12は、周波数同期ループ1に設けられ、位相周波数比較器11から出力された位相差パルス信号を所定時間遅延させる。そして、デッドゾーン生成回路12は、遅延した位相差パルス信号と、基準パルス信号Ref及び帰還パルス信号Divのうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を位相差パルス信号として出力する。

【0042】
図6には、デッドゾーン生成回路12の回路構成が示されている。図6に示すように、デッドゾーン生成回路12は、インバータ回路40~45と、遅延回路46、47と、インバータ回路48、49と、論理積回路50、51と、バッファ52とを備える。

【0043】
基準パルス信号Refは、インバータ回路40に入力され、反転された後、論理積回路50に入力される。位相差パルス信号DOWNは、インバータ回路41、44を経て、遅延回路46に入力される。遅延回路46は、入力した信号を、外部から調整用電圧VTUNE2に応じた時間、すなわち所定時間dtだけ遅延させるとともにその信号を反転して出力する。すなわち、遅延回路46からは、所定時間dtだけ遅延した位相差パルス信号DOWNの反転信号が出力され、インバータ回路48を経て、論理積回路50に入力される。調整用電圧VTUNE2は、例えば、製造時に調整されている。この調整により、所定時間dtを調整することができる。

【0044】
位相差パルス信号UPは、インバータ回路42、45を経て、遅延回路47に入力される。遅延回路47は、入力した信号を、調整用電圧VTUNE2に応じた時間、すなわち所定時間dtだけ遅延させるとともにその信号を反転して出力する。すなわち、遅延回路47からは、遅延した位相差パルス信号UPの反転信号が出力され、インバータ回路49を経て、論理積回路51に入力される。帰還パルス信号Divは、インバータ回路43に入力され、反転された後、論理積回路51に入力される。

【0045】
論理積回路50は、基準パルス信号Refの反転信号RefRと、遅延した位相差パルス信号DOWNとの論理積に相当する信号を出力する。論理積回路51は、帰還パルス信号Divの反転信号DivRと、遅延した位相差パルス信号UPとの論理積に相当する信号を出力する。これらの信号は、バッファ52を経て、位相差パルス信号UPdz、DOWNdzとして出力される。

【0046】
図7(A)乃至図7(E)には、デッドゾーン生成回路12における入出力信号のタイミングチャートが示されている。図7(A)に示す基準パルス信号Refは、インバータ回路40によって図7(B)に示す反転信号RefRに変換される。一方、図7(C)に示す位相差パルス信号DOWNは、インバータ回路41、44、遅延回路46、インバータ回路48により、図7(D)に示すような時間dtだけ遅延した位相差パルス信号DOWN(delay)に変換される。論理積回路50は、反転信号RefRと位相差パルス信号DOWN(delay)との論理積である、図7(A)に示す位相差パルス信号DOWNdzを出力する。

【0047】
図7(C)に示すように、位相差パルス信号DOWNがハイレベルとなっている時間が、遅延時間dt以上となっているため、位相差パルス信号DOWNdzでは、ハイレベルとローレベルを繰り返し、アクティブになる。

【0048】
図8(A)乃至図8(E)には、デッドゾーン生成回路12における入出力信号のタイミングチャートが示されている。図8(A)には、基準パルス信号Refが示され、図8(B)には、反転信号RefRが示されている。また、図8(C)には、位相差パルス信号DOWNが示され、図8(D)には、位相差パルス信号DOWN(delay)が示されている。また、図8(E)には、位相差パルス信号DOWNdzが示されている。

【0049】
この場合には、図8(C)に示す位相差パルス信号DOWNにおけるハイレベルとなっている時間が、遅延時間dtより短くなっているため、図8(E)に示すように、位相差パルス信号DOWNdzは、ローレベルのままとなる。

【0050】
すなわち、デッドゾーン生成回路12は、位相差パルス信号DOWNがハイレベルとなっている時間が、遅延時間dtよりも長い場合に、位相差パルス信号DOWNdzがアクティブとなる。一方、位相差パルス信号DOWNがハイレベルとなっている時間が、遅延時間dtよりも短い場合に、位相差パルス信号DOWNdzがノンアクティブとなる。

【0051】
図9(A)乃至図9(E)には、デッドゾーン生成回路12における入出力信号のタイミングチャートが示されている。図9(A)に示す基準パルス信号Divは、インバータ回路43によって図9(B)に示す反転信号DivRに変換される。

【0052】
一方、図9(C)に示す位相差パルス信号UPは、インバータ回路42、45、遅延回路47、インバータ回路49により、図9(D)に示すような時間dtだけ遅延した位相差パルス信号UP(delay)に変換される。論理積回路50は、反転信号DivRと位相差パルス信号UP(delay)との論理積である、図9(E)に示す位相差パルス信号UPdzを出力する。

【0053】
図9(C)に示す位相差パルス信号UPがハイレベルとなっている時間が、遅延時間dt以上となっているため、位相差パルス信号UPdzは、ハイレベルとローレベルを繰り返し、アクティブになる。

【0054】
図10(A)乃至図10(E)には、デッドゾーン生成回路12における入出力信号のタイミングチャートが示されている。図10(A)には、帰還パルス信号Divが示され、図10(B)には、反転信号DivRが示されている。

【0055】
また、図10(C)には、位相差パルス信号UPが示され、図10(D)には、位相差パルス信号UP(delay)が示されている。また、図10(E)には、位相差パルス信号UPdzが示されている。

【0056】
この場合には、図10(C)に示す位相差パルス信号UPがハイレベルとなっている時間が、遅延時間dtより短くなっているため、図10(E)に示すように、位相差パルス信号UPdzは、ローレベルのままとなる。

【0057】
すなわち、デッドゾーン生成回路12は、位相差パルス信号UPがハイレベルとなっている時間が、遅延時間dtよりも長い場合に、位相差パルス信号UPdzがアクティブとなる。一方、位相差パルス信号UPがハイレベルとなっている時間が、遅延時間dtよりも短い場合に、位相差パルス信号UPdzがノンアクティブとなる。

【0058】
このように、デッドゾーン生成回路12は、位相周波数比較回路11から出力された位相差パルス信号を所定時間dt遅延させる遅延回路46、47と、遅延回路46、47で遅延した位相差パルス信号と、基準パルス信号及び帰還パルス信号Divのうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、位相差パルス信号UPdz、DOWNdzとして出力する論理積回路50、51と、を備えている。これらの構成により、デッドゾーン生成回路12は、基準パルス信号Refと、帰還パルス信号Divとの位相差がdt以内である場合には、位相差を0とする。言い換えると、デッドゾーン生成回路12は、位相差パルス信号にデッドゾーン(不感帯)を与える。

【0059】
図11には、デッドゾーン生成回路の入出力の関係の一例が示されている。図11では、横軸は位相差(Phase error)であり、縦軸はデッドゾーン生成回路12から出力される電荷(Dead Zone Creator output)である。図11に示すように、この例は、dt=0.5nsとなっており、位相差が0.5ns以内である場合には、デッドゾーン生成回路12の出力(電荷)は、0.0となっている。

【0060】
チャージポンプ13は、位相差パルス信号UPdzと、DOWNdzに応じた電流パルスIcp2を出力する。図12には、チャージポンプ13の回路構成が示されている。図12に示すように、チャージポンプ13は、2つの電流ミラー60を備えている。VBP、VBNは、一定の電源電圧である。

【0061】
チャージポンプ13では、位相差パルス信号UPdzが入力されると、Aの方向に電流パルスIcp2が出力され、位相差パルス信号DOWNdzが入力されると、Bの方向に電流パルスIcp2が出力される。

【0062】
図1に戻り、ループフィルタ15は、容量C1、C2及び抵抗R1などから構成される。ループフィルタ15は、チャージポンプ13から出力された電流パルスIcp2を入力し、電流パルスIcp2に基づいて、電圧制御発振器10を制御する制御電圧Vcを生成して出力する。電流パルスIcp2を制御信号Icp2とも呼ぶ。

【0063】
電流制御発振器10は、制御電圧Vcに応じた周波数の出力パルス信号Voutを出力する。出力パルス信号Vouの周波数tは、基準パルス信号Vinの周波数のN倍となっている。この出力パルス信号Voutは、ディバイダ14に入力される。

【0064】
ディバイダ14は、出力パルス信号Voutの周波数を1/Nした信号を、帰還パルス信号Divとして出力する。

【0065】
周波数同期ループ1は、上述のような構成により、基準パルス信号Refに対応する出力パルス信号Voutに対応する期間パルス信号Divの周波数及び位相が、基準パルス信号Refの周波数及び位相に同期するように、電圧制御発振器10を制御する。

【0066】
次に、コアループ2の構成について説明する。

【0067】
図1に戻り、コアループ2は、上述の電圧制御発振器10、ループフィルタ15に加え、サブサンプリング位相比較器20と、パルサ21と、チャージポンプ22とを備える。

【0068】
図13には、サブサンプリング位相比較器20の回路構成が示されている。図13に示すように、サブサンプリング位相比較器20は、電圧制御発振器10からの帰還パルス信号として、VCOP、VCONを入力する。VCOPは、出力パルス信号fOUTと同じ信号であり、VCONは、その反転信号である。

【0069】
サブサンプリング位相比較器20は、基準パルス信号Refと電圧制御発振器10からの帰還パルス信号(VCOP、VCON)との間の位相差を、サンプリング電圧Vsam(VsamP、VsamN)に変換する。すなわち、サンプリング電圧VsamPは、基準パルス信号Refよりも帰還パルス信号VCOPが遅れているときの位相差であり、サンプリング電圧VsamNは、基準パルス信号Refよりも帰還パルス信号VCOP進んでいるときの位相差である。

【0070】
サブサンプリング位相比較器20の2つの容量は、基準パルス信号Refが高いときに、電圧制御発振器10からの帰還信号VCOP、VCONによってチャージされる。サブサンプリング位相比較器20は、基準信号Refの立ち下がりエッジで出力VsamP、VsamNを発生させる。

【0071】
図14(A)、図14(B)には、サブサンプリング位相比較器20の出力パルス信号VsamP、VsamN及び基準パルス信号Refのタイミングチャートが示されている。図14(A)に示すように、基準パルス信号Refがハイレベルのときには、出力パルス信号VsamP、VsamNは振動するが、基準パルス信号Refがローレベルのときには、出力パルス信号VsamP、VsamNは一定レベルとなる。このレベルは、基準パルス信号Refと、帰還パルス信号VCOP、VCONとの位相差を表している。

【0072】
図15には、パルサ21の回路構成が示されている。図15に示すように、パルサ21は、遅延回路、ANDゲート及びインバータ回路等を備える。遅延回路による遅延時間はVtuneによって制御され得る。この制御により、パルサ21は、パルス信号pul及びその反転信号pulRを発生させる。パルス信号pulは、基準パルス信号Refがローレベルである期間内でハイレベルとなる信号である。

【0073】
図16には、チャージポンプ22の回路構成が示されている。図16に示すように、チャージポンプ22は、電圧を電流に変換する差動対70と、電流をループフィルタ15に流すカスコード電流ミラー71とを備える。差動対70は、VsamP、VsamNを入力とする。電流ミラー71は、パルス信号pulがハイレベルであるときだけ、VsamPとVsamNとの間の電圧差に応じた電流パルスIcp1を出力する。チャージポンプ22の電流パルスIcp1は、VsamPとVsamNとの間の電圧差によって変化する。電流パルスIcp1の全体量は、Vbiasによって制御される。電流パルスIcp1を以下では、制御信号Icp1とも呼ぶ。

【0074】
このように、コアループ2では、サブサンプリング位相比較器20の出力が、基準パルス信号Refと、帰還パルス信号VCOP、VCONとの位相差を表しているときだけ、パルサ21が、チャージポンプ22をアクティブとして、電流パルスIcp1を出力する。これにより、コアループ2による電圧制御発振器10の制御が可能となる。

【0075】
図1に戻り、ループフィルタ15は、チャージポンプ22から出力された電流パルスIcp1を入力し、電流パルスIcp1に応じた制御電圧Vcを出力する。

【0076】
電流制御発振器10は、制御電圧Vcに応じた周波数の出力パルス信号Voutを出力する。この出力パルス信号Voutは、ディバイダ14に入力される。

【0077】
次に、PLL回路100の動作について説明する。

【0078】
まず、基準パルス信号Refと、出力パルス信号Voutとの間の周波数が同期していない状態では、図17に示すように、周波数同期ループ1及びコアループ2が両方動作し、出力パルス信号Voutの周波数及び位相を基準パルス信号Refに同期させる。

【0079】
帰還パルス信号Divと基準パルス信号Refとの位相差が0.5ns以内になると、デッドゾーン生成回路12から出力される位相差パルス信号は0となり、電流パルスIcp2は、0となる。その後は、図18に示すように、コアループ2によって電流制御発振器10が制御される。

【0080】
図19(A)には、コアループ2における制御信号Icp1の変化の一例が示されている。また、図19(B)には、周波数同期ループ1における制御信号Icp2の変化の一例が示されている。さらに、図19(C)には、制御電圧Vcの変化の一例が示されている。図19(A)に示すように、PLL回路100の動作中、コアループ2は、常に制御信号Icp1を出力しているが、図19(B)に示すように、周波数同期ループ1が制御信号Icp2を出力するのは、図19(C)に示すように制御電圧Vcが収束するまでの初期の段階となる。

【0081】
以上詳細に説明したように、本実施形態によれば、ディバイダ14が設けられた周波数同期ループ1を構成するデッドゾーン生成回路12によってチャージポンプ13に出力する位相差パルス信号を0にするデッドゾーンの幅を自由に設定することができる。これにより、電圧制御発振器10を制御するループを周波数同期ループからコアループ2に切り替えるタイミングを、制御ループの特性に適したものとすることができるので、より高精度な発振制御が可能となる。

【0082】
より具体的には、デッドゾーン生成回路12のデッドゾーンの幅を、基準パルス信号の周期に関わらず、設定できるので、リングVCOのようなチューニングゲインの高いVCOを用いた場合にも有効的に位相雑音を低減することができる。

【0083】
また、本実施形態によれば、実質的に、分周器のない制御ループ(コアループ2)で、電圧制御発振器10を制御させるようになるので、位相雑音を低減することができる。

【0084】
また、本実施形態によれば、電圧制御発振器10としてリング型のVCOを採用しているので、位相雑音を低減しながらも、装置を小型化し、かつ消費電力を低減することができる。

【0085】
本実施形態に係るPLL回路100と、従来のPLL回路(リング型VCO)との比較結果を、以下の表にまとめる。比較対象としては、以下のものが採用された。
A.Sai et al.,”A 570fsrms Integrated-Jitter Ring VCO-Based 1.21GHz PLL with Hybrid Loop”, ISSCC, pp.98-100, 2011
【表1】
JP0005958812B2_000004t.gif

ここで、性能指標として、次式で示されるFOM(Figure Of Merit)を導入した。
【数3】
JP0005958812B2_000005t.gif

【0086】
上記表1に示すように、本実施形態に係るPLL回路100により、帯域内位相雑音が-119.1dBc/Hz、RMSジッタが0.73ps、消費電力が20.4mW、FOMが-229.7dB、チップ面積が2.74mm2という数値性能が達成された。RMSジッタ0.73psは、リング型VCOを用いた場合には、格段に低いジッタとなっている。ループ帯域の制御パラメータを変更するなどしてフィルタを最適化すれば、帯域内位相雑音、RMSジッタはさらに改善することが可能であることが予想される。

【0087】
PLL回路100及び各構成要素の回路構成は、上記実施形態のものには限られない。例えば、チャージポンプ13、サブサンプリング位相比較器20、パルサ21、チャージポンプ22、ループフィルタ15などは、電流制御発振器10は、他の回路構成を有するものであってもよい。

【0088】
本発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
【産業上の利用可能性】
【0089】
本発明は、通信機器やデジタル機器に用いられるPLL回路に好適である。
【符号の説明】
【0090】
1 周波数同期ループ
2 コアループ
5 インバータ回路
10 電圧制御発振器
11 位相周波数比較器
12 デッドゾーン生成回路
13 チャージポンプ
14 分周器(ディバイダ)
15 ループフィルタ
20 サブサンプリング位相比較器
21 パルサ
22 チャージポンプ
31、32 Dフリップフロップ
33 論理積回路
40~45 インバータ回路
46、47 遅延回路
48、49 インバータ回路
50、51 論理積回路
60 電流ミラー
70 差動対
71 電流ミラー
100 位相同期ループ(PLL)回路
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図20】
18
【図21】
19
【図22】
20
【図19】
21