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明細書 :半導体装置及び半導体装置の製造方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5721147号 (P5721147)
登録日 平成27年4月3日(2015.4.3)
発行日 平成27年5月20日(2015.5.20)
発明の名称または考案の名称 半導体装置及び半導体装置の製造方法
国際特許分類 H01L  21/8234      (2006.01)
H01L  27/06        (2006.01)
H01L  27/08        (2006.01)
H01L  21/336       (2006.01)
H01L  29/786       (2006.01)
FI H01L 27/06 102A
H01L 27/08 331E
H01L 29/78 626C
請求項の数または発明の数 5
全頁数 19
出願番号 特願2012-504502 (P2012-504502)
出願日 平成23年3月9日(2011.3.9)
国際出願番号 PCT/JP2011/055546
国際公開番号 WO2011/111754
国際公開日 平成23年9月15日(2011.9.15)
優先権出願番号 2010052173
優先日 平成22年3月9日(2010.3.9)
優先権主張国 日本国(JP)
審査請求日 平成26年2月27日(2014.2.27)
特許権者または実用新案権者 【識別番号】504151365
【氏名又は名称】大学共同利用機関法人 高エネルギー加速器研究機構
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
発明者または考案者 【氏名】新井 康夫
【氏名】沖原 将生
【氏名】葛西 大樹
個別代理人の代理人 【識別番号】100079049、【弁理士】、【氏名又は名称】中島 淳
【識別番号】100084995、【弁理士】、【氏名又は名称】加藤 和詳
【識別番号】100099025、【弁理士】、【氏名又は名称】福田 浩志
審査官 【審査官】宇多川 勉
参考文献・文献 特開平09-115999(JP,A)
特開2000-208714(JP,A)
特開昭62-183554(JP,A)
特開平09-162417(JP,A)
特開2007-294765(JP,A)
特開2007-242950(JP,A)
特開2005-347539(JP,A)
特開2007-142145(JP,A)
調査した分野 H01L 21/8234
H01L 21/336
H01L 27/06
H01L 27/08
H01L 29/786
特許請求の範囲 【請求項1】
一方の面側の予め定められた第1領域に、第1導電型の第1の第1導電型領域が形成されると共に、前記第1の第1導電型領域の一部分に前記第1の第1導電型領域より不純物濃度を高くした第2の第1導電型領域が形成され、かつ前記一方の面側の前記第1領域と隣接する第2領域の一部分に不純物濃度を高くした第1の第2導電型領域、及び第3の第1導電型領域が形成された第2導電型の半導体層と、
前記第2導電型の半導体層の前記一方の面側の前記第1領域及び前記第2領域に積層された酸化膜層と、
前記第1領域の前記酸化膜層上に積層された第1導電型の半導体層を含むMOS型トランジスタと、
前記第2の第1導電型領域に接続されるとともに接地される第1電極と、
前記第1の第2導電型領域に接続された第2電極と、
前記第3の第1導電型領域に接続されるとともに接地される第3電極と、
前記第2導電型の半導体層の前記一方の面に対向する面と、前記第2電極と、に前記半導体層を空乏化する電圧を印加する電圧印加手段と、
を備えた半導体装置。
【請求項2】
前記第1の第1導電型領域に、第2導電型の第2の第2導電型領域が前記酸化膜層と接するように形成されると共に、前記第2の第2導電型領域の一部分に前記第2の第2導電型領域より不純物濃度を高くした第3の第2導電型領域が前記酸化膜層と接するように形成されており、前記第3の第2導電型領域に接続された第4電極を備えた請求項1に記載の半導体装置。
【請求項3】
記第4電極が接地されている請求項に記載の半導体装置。
【請求項4】
第2導電型の半導体層上に酸化膜層及び第1導電型の半導体層を順次積層する工程と、
前記第1導電型の半導体層に活性領域を形成する工程と、
前記第1導電型の半導体層上に、絶縁膜を形成する工程と、
前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第2導電型の半導体層の一方の面側の予め定められた第1領域に第1導電型の不純物を拡散させて第1の第1導電型領域を形成する工程と、
前記活性領域にMOS型トランジスタを形成する工程と、
前記第1導電型半導体層の第1電極、第2電極、及び第3電極を形成する予め定められた領域の前記酸化膜を除去する工程と、
前記第1の第1導電型領域中の、前記酸化膜が除去された第1電極を形成する予め定められた領域に第1導電型の不純物を拡散させて、第2の第1導電型領域を形成すると共に、第3電極を形成する予め定められた領域に第1導電型の不純物を拡散させて、第3の第1導電型領域を形成する工程と、
前記酸化膜が除去された第2電極を形成する予め定められた領域に第2導電型の不純物を拡散させて、第2導電型領域を形成する工程と、
前記第1電極、前記第2電極、及び前記第3電極を形成する工程と、
前記第1電極及び前記第3電極を接地するためのグランド電極を形成する工程と、
前記第2導電型の半導体層の前記一方の面に対向する面と、前記第2電極と、に前記半導体層を空乏化する電圧を印加するための電圧印加手段を形成する工程と、
を備えた半導体装置の製造方法。
【請求項5】
前記絶縁膜を形成する工程と、前記第1の第1導電型領域を形成する工程と、の間に、前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第2導電型の半導体層の第1領域に第2導電型の不純物を拡散させて第2の第2導電型領域を形成する工程を備えた請求項に記載の半導体装置の製造方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【0002】
一般に、SOI(Silicon On Insulator)基板上にダイオードとトランジスタを混在させた半導体装置がある。例えば、特開2002-124657号公報には、フォトダイオードと、フォトダイオードにシリコン基板内で光電変換され蓄積された信号電荷を増幅する増幅用トランジスタと、シリコン基板上に混在させたCMOSイメージセンサが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
SOI基板上にダイオードとトランジスタを混在させた従来の半導体装置の一例を図22に示す。なお、図22に示した半導体装置は、X線等の検出に用いるセンサである。
【0004】
半導体装置100は、N型半導体層114と、埋め込み酸化膜116と、P型半導体層1220と、から成るSOI基板上に、MOS型トランジスタ182及びダイオード184とが形成されている。X線等の検出に用いるセンサにおいては、放射線入射時の検出感度を高くするため、基板に低濃度高抵抗基板を使用したり、基板裏面に数百Vのバイアスを印加する等の方法により、基板全体を空乏化したりする必要がある。
【0005】
しかしながら、半導体装置100では、N型半導体層114を空乏化するためにN型半導体層114の裏面に印加した電圧が、埋め込み酸化膜116を介して埋め込み酸化膜116上に形成したP型半導体層1220にも伝わってしまう。当該現象によって、P型半導体層1220に形成したMOS型トランジスタ182において、本来ポリシリコン膜で形成されたゲート電極130によって制御される電流経路とは別に、N型半導体層114から伝達したバイアス電圧によって埋め込み酸化膜116側のチャネル領域が電流経路として動作してしまうため、ゲート電極130による制御と無関係にリーク電流183が発生してしまうという問題があった。
【0006】
本発明は、上述した問題を解決するために提案されたものであり、同一の基板上にダイオードとトランジスタとを混在させた半導体装置において、トランジスタのゲート電極による制御と無関係に発生するリーク電流を抑制することができる半導体装置、及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の第1の態様に係る半導体装置は、一方の面側の予め定められた第1領域に、第1導電型の第1の第1導電型領域が形成されると共に、前記第1の第1導電型領域の一部分に前記第1の第1導電型領域より不純物濃度を高くした第2の第1導電型領域が形成され、かつ前記一方の面側の前記第1領域と隣接する第2領域の一部分に不純物濃度を高くした第1の第2導電型領域、及び第3の第1導電型領域が形成された第2導電型の半導体層と、前記第2導電型の半導体層の前記一方の面側の前記第1領域及び前記第2領域に積層された酸化膜層と、前記第1領域の前記酸化膜層上に積層された第1導電型の半導体層を含むMOS型トランジスタと、前記第2の第1導電型領域に接続された第1電極と、前記第1の第2導電型領域に接続された第2電極と、前記第3の第1導電型領域に接続された第3電極と、を備える。
【0008】
本発明の第2の態様に係る半導体装置は、第1の態様に係る半導体装置において、前記第2導電型の半導体層の前記一方の面に対向する面と、前記第2電極と、に電圧を印加する電圧印加手段を備え、前記第1電極及び前記第3電極が接地されている。
【0009】
本発明の第2の態様に係る半導体装置は、第1の態様に係る半導体装置において、前記第1の第1導電型領域に、第2導電型の第2の第2導電型領域が前記酸化膜層と接するように形成されると共に、前記第2の第2導電型領域の一部分に前記第2の第2導電型領域より不純物濃度を高くした第3の第2導電型領域が前記酸化膜層と接するように形成されており、前記第3の第2導電型領域に接続された第4電極を備える。
【0010】
本発明の第4の態様に係る半導体装置は、第3の態様に係る半導体装置において、前記第2導電型の半導体層の前記一方の面に対向する面と、前記第2電極と、に電圧を印加する電圧印加手段を備え、前記第1電極、前記第3電極、及び前記第4電極が接地されている。
【0011】
本発明の第5の態様に係る半導体装置の製造方法は、第2導電型の半導体層上に酸化膜層及び第1導電型の半導体層を順次積層する工程と、前記第1導電型の半導体層に活性領域を形成する工程と、前記第1導電型の半導体層上に、絶縁膜を形成する工程と、前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第2導電型の半導体層の第1領域に第1導電型の不純物を拡散させて第1の第1導電型領域を形成する工程と、前記活性領域にMOS型トランジスタを形成する工程と、前記第1導電型半導体層の第1電極、第2電極、及び第3電極を形成する予め定められた領域の前記酸化膜を除去する工程と、前記第1の第1導電型領域中の、前記酸化膜が除去された第1電極を形成する予め定められた領域に第1導電型の不純物を拡散させて、第2の第1導電型領域を形成すると共に、第3電極を形成する予め定められた領域に第1導電型の不純物を拡散させて、第3の第1導電型領域を形成する工程と、前記酸化膜が除去された第2電極を形成する予め定められた領域に第2導電型の不純物を拡散させて、第2導電型領域を形成する工程と、前記第1電極、前記第2電極、及び前記第3電極を形成する工程と、を備える。
【0012】
本発明の第6の態様に係る半導体装置の製造方法は、第5の態様に係る半導体装置の製造方法において、前記絶縁膜を形成する工程と、前記第1の第1導電型領域を形成する工程と、の間に、前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第2導電型の半導体層の第1領域に第2導電型の不純物を拡散させて第2の第2導電型領域を形成する工程を備える。
【発明の効果】
【0013】
本発明によれば、同一の基板上にダイオードとトランジスタとを混在させた半導体装置において、トランジスタのゲート電極による制御と無関係に発生するリーク電流を抑制することができる、という効果を奏する。
【図面の簡単な説明】
【0014】
【図1】第1の実施の形態に係る半導体装置の概略構成の一例を示す断面図である。
【図2】第1の実施の形態に係る半導体装置の製造方法の一例を説明するための工程図である。
【図3】第1の実施の形態に係る半導体装置の製造方法の一例の図2で示した工程の次の工程を説明するための工程図である。
【図4】第1の実施の形態に係る半導体装置の製造方法の一例の図3で示した工程の次の工程を説明するための工程図である。
【図5】第1の実施の形態に係る半導体装置の製造方法の一例の図4で示した工程の次の工程を説明するための工程図である。
【図6】第1の実施の形態に係る半導体装置の製造方法の一例の図5で示した工程の次の工程を説明するための工程図である。
【図7】第1の実施の形態に係る半導体装置の製造方法の一例の図6で示した工程の次の工程を説明するための工程図である。
【図8】第1の実施の形態に係る半導体装置の製造方法の一例の図7で示した工程の次の工程を説明するための工程図である。
【図9】第1の実施の形態に係る半導体装置の概略構成の一例を示す断面図である。
【図10】第2の実施の形態に係る半導体装置の概略構成の一例を示す断面図である。
【図11】第1の実施の形態に係る半導体装置に長時間X線を照射した場合を説明するための説明図である。
【図12】第2の実施の形態に係る半導体装置に長時間X線を照射した場合を説明するための説明図である。
【図13】第2の実施の形態に係る半導体装置の製造方法の一例を説明するための工程図である。
【図14】第2の実施の形態に係る半導体装置の製造方法の一例の図13で示した工程の次の工程を説明するための工程図である。
【図15】第2の実施の形態に係る半導体装置の製造方法の一例の図14で示した工程の次の工程を説明するための工程図である。
【図16】第2の実施の形態に係る半導体装置の製造方法の一例の図15で示した工程の次の工程を説明するための工程図である。
【図17】第2の実施の形態に係る半導体装置の製造方法の一例の図16で示した工程の次の工程を説明するための工程図である。
【図18】第2の実施の形態に係る半導体装置の製造方法の一例の図17で示した工程の次の工程を説明するための工程図である。
【図19】第2の実施の形態に係る半導体装置の製造方法の一例の図18で示した工程の次の工程を説明するための工程図である。
【図20】第2の実施の形態に係る半導体装置の製造方法の一例の図19で示した工程の次の工程を説明するための工程図である。
【図21】第2の実施の形態に係る半導体装置の概略構成の一例を示す断面図である。
【図22】従来の半導体装置の概略構成の一例を示す断面図である。
【発明を実施するための形態】
【0015】
[第1の実施の形態]
以下、図面を参照して本発明の第1の実施の形態の半導体装置について詳細に説明する。なお、以下、電界効果トランジスタをMOS型トランジスタと称する。

【0016】
まず、本実施の形態の半導体装置の構成について説明する。本実施の形態の半導体装置の概略構成の一例の断面図を図1に示す。本実施の形態の半導体装置10は、N型半導体層14、埋め込み酸化膜16、及びP型半導体層22(220、222、224)が積層されたSOI基板上に、NチャネルMOS型トランジスタ82と、ダイオード84とが形成されている。なお、説明の便宜上、SOI基板上のMOS型トランジスタ82が形成される領域を第1領域と称し、一方ダイオード84が形成される領域を第2領域と称する。

【0017】
N型半導体層14の表面(埋め込み酸化膜16に接している側の面)の第1領域には、P型ウェル拡散層28が形成されており、P型ウェル拡散層28の表面には、P型ウェル拡散層28よりも不純物濃度が高いP型取り出し電極領域40が形成されている。また、N型半導体層14の表面の第2領域には、ダイオード84の一部である、P型取り出し電極領域42、及びN型半導体層14よりも不純物濃度が高いN型取り出し電極領域50、52が形成されている。

【0018】
N型半導体層14に積層された埋め込み酸化膜16上には、P型半導体層220、222、224が積層されている。また、埋め込み酸化膜16上の第1領域にはMOS型トランジスタ82が形成されている。

【0019】
MOS型トランジスタ82は、P型半導体層220、ソース、ドレインとチャンネルの間に設けた低濃度不純物領域のLDD(Lightly Doped Drain)領域32、ゲート酸化膜24、ゲート電極30、及びMOS型トランジスタ82のソース及びドレインを形成する取り出し電極71、72を備えて構成されている。

【0020】
さらに、埋め込み酸化膜16上には、酸化膜17、及び層間膜18が積層されている。

【0021】
また、P型ウェル電極である取り出し電極70はP型取り出し電極領域40に接続されており、アノード電極76はP型取り出し電極領域42に接続されており、カソード電極74、78は各々N型取り出し電極領域50、52に接続されている。

【0022】
電源電圧80は、ダイオード84のカソード電極74、78、及びN型半導体層14の裏面(埋め込み酸化膜16に接していない側の面)にN型半導体層14を空乏化するためのバイアス電圧を印加する。本実施の形態では、具体的一例として、数百Vのバイアス電圧を印加する。また、半導体装置10上に形成された電極70、及びダイオード84のアノード電極76は、グランドに接地されている。

【0023】
このように本実施の形態の半導体装置10では、高抵抗N型基板で形成されたN型半導体層14中に、P型ウェル拡散層28を形成し、グランド電位に固定することにより、N型半導体層14を空乏化するためにN型半導体層14の裏面に高電圧を電源電圧80により印加した場合に、P型ウェル拡散層28と、N型半導体層14と、のPN接合面に空乏層が広がる。当該空乏層のうち、P型ウェル拡散層28側に広がる空乏層が、埋め込み酸化膜16との界面まで到達しないため、P型ウェル拡散層28の表面付近の電位はグランド電位に保たれる。従って、P型半導体層220の埋め込み酸化膜16側の界面に、N型半導体層14の裏面に電源電圧80から印加した電圧は伝達されない。

【0024】
以上説明したように、本実施の形態の半導体装置10によれば、N型半導体層14の裏面及びカソード電極74、78に電源電圧80から電圧を印加した場合、P型半導体層220に形成したMOS型トランジスタ82の埋め込み酸化膜16側のチャネル領域が動作しないため、ゲート電極30による制御に無関係なリーク電流83の発生を抑制することができる。

【0025】
次に、本実施の形態の半導体装置10の製造方法について説明する。

【0026】
まず、図2に示すように、埋め込み酸化膜16を挟んで、上側にP型半導体層22、下側にN型半導体層14が積層されたSOI基板を用意する。本実施の形態では、具体的一例として、N型半導体層14は、厚さ700um程度の比抵抗10kΩ・cmのN型基板を用いており、埋め込み酸化膜16は、厚さ2000Å程度のSiO酸化膜を用いており、P型半導体層22は、厚さ880Å程度の比抵抗10Ω・cmのP型基板を用いている。

【0027】
P型半導体層22の上表面に、パッド酸化膜(SiO)を形成し、パッド酸化膜上に窒化膜(Si)をCVD等により形成する(図示省略)。さらに、フィールド酸化膜を形成すべき領域にフォトレジストを塗布し、エッチングにより、窒化膜を除去した後に、LOCOS(Local Oxidization of Silicon)形成法により窒化膜をマスクとして、フィールド酸化膜17の形成後、窒化膜及びパッド酸化膜を除去する。これにより、図3に示すように、アクティブ領域であるP型半導体層220、222、224が形成される。

【0028】
さらに図4に示すように、P型半導体層220、222、224、及びフィールド酸化膜17の表面(図3に示した上側全面)にゲート酸化膜24をCVD等により形成し、第1領域のP型ウェル拡散層28を形成する領域以外の領域を、MOS型トランジスタ82のアクティブ領域であるP型半導体層220に位置合わせを行ったフォトレジスト26にて覆う。さらに、具体的一例として、注入エネルギー100keV、ドーズ量1.0E12~1.0E13cm-2程度でB(B27)をP型の不純物として注入する。これにより、N型半導体層14にP型ウェル拡散層28を形成するための不純物が注入された状態になる。

【0029】
さらに、フォトレジスト26を除去した後に、ポリシリコン膜を堆積し、フォトレジストでパターニングを行ったポリシリコン膜にドライエッチングを行い(図示省略)、図5に示すようにゲート電極30をP型半導体層220のゲート酸化膜24上に形成する。

【0030】
さらに、図6に示すように、P型半導体層220にソース・ドレインの不純物イオンを浅く低濃度でイオン注入を行いLDD領域32を形成する。さらに、ゲートパターンを覆うようにSi膜等を形成した後、ドライエッチングを行いゲート電極30の側壁部にサイドウォールスペーサ34を形成する。この後、再度ドレインのイオンを高濃度に注入して、MOS型トランジスタ82を形成する。MOS型トランジスタ82の形成後に、N型半導体層14上に形成するべき、予め定められたN型及びP型それぞれの取り出し電極(電極70、74、76、78)領域以外の領域をフォトレジストにて覆い、当該フォトレジストをマスクとして酸化膜17及び埋め込み酸化膜16をエッチングした後、当該フォトレジストを除去する。

【0031】
さらに、ダイオード84のカソード電極を兼ねたN型の取り出し電極領域50、52を形成する領域に、具体的一例として、注入エネルギー60keV、ドーズ量5.0E15cm-2程度でPを不純物として注入する。これにより、図7に示すように、N型取り出し電極領域50、52が形成される。また、ダイオード84のアノード電極を兼ねたP型取り出し電極領域42、及びP型取り出し電極領域40を形成する領域に、具体的一例として、注入エネルギー40keV、ドーズ量5.0E15cm-2程度でBを不純物として注入する。これにより、図7に示すように、P型取り出し電極領域42、及びP型取り出し電極領域40が形成される。また、P型取り出し電極領域40は、不純物濃度がP型ウェル拡散層28よりも高い状態になる。P型取り出し電極領域40、42、及びN型取り出し電極領域50、52の形成後、図7に示すように、CVD膜を堆積させて層間膜18を形成する。

【0032】
さらに、予め定められている、MOS型トランジスタ82の電極(P型半導体層220の取り出し電極)を形成する領域、及びN型半導体層14の取り出し電極を形成する領域以外の領域をフォトレジストによりマスキングし、エッチングすることにより、図8に示すように、コンタクトホール60、61、62、64、66、68を形成する。さらに、コンタクトホール60、61、62、64、66、68にスパッタによりメタル層を堆積させる。

【0033】
最後に、スパッタによって形成したメタル層の電極形成領域外の部分をエッチングすることにより、図9に示すように、取り出し電極70、71、72、74、76、78を形成する。このように、上述したこれらの工程により、本実施の形態の半導体装置10が製造される。

【0034】
このように、本実施の形態の半導体装置10の製造方法では、P型半導体層22にアクティブ領域であるP型半導体層220、222、224を形成した後に、P型ウェル拡散層28を形成するため、P型ウェル拡散層28を形成するための不純物の注入前のホトリソ工程で、アクティブ領域(P型半導体層220)を用いてホトリソの位置あわせを行うことができる。また、P型ウェル拡散層28形成のための不純物を注入した後に、P型半導体層220にMOS型トランジスタ82を形成しているため、P型ウェル拡散層28に充分な熱処理を加えることができる。

【0035】
以上説明したように、本実施の形態の半導体装置10の製造方法によれば、P型半導体層22に形成したアクティブ領域(P型半導体層220)へ最小限のホトリソ合わせズレ量でP型ウェル拡散層28を形成し、更に、P型ウェル拡散層28の形成のために不純物をN型半導体層14に注入した後に、不純物を注入した領域に多くの熱処理が加えられるため、P型ウェル拡散層28をさらにN型半導体層14内部の深い位置まで形成することができる。

【0036】
[第2の実施の形態]
以下、図面を参照して本発明の第2の実施の形態の半導体装置について詳細に説明する。

【0037】
まず、本実施の形態の半導体装置の構成について説明する。図10に、本実施の形態の半導体装置11の概略構成の一例の断面図を示す。なお、本実施の形態の半導体装置11は、第1の実施の形態の半導体装置10と略同一の構成であるため、同一部分には同一符号を付し、詳細な説明を省略する。

【0038】
本実施の形態の半導体装置11に備えられたN型半導体層15は、P型ウェル拡散層28の中に、埋め込み酸化膜16と接するようにN型ウェル拡散層90が形成されており、さらに、N型ウェル拡散層90の表面には、N型ウェル拡散層90よりも不純物濃度が高いN型取り出し電極領域92が形成されている。また、N型ウェル電極である電極94がN型取り出し電極領域92に接続されている。また、電極94は、P型ウェル電極である電極70及びダイオード84のアノード電極である電極76と共に、グランドに接地されている。

【0039】
一般的に、X線センサとして用いる場合、半導体装置10は、X線の照射により、絶縁膜(埋め込み酸化膜16、酸化膜17、層間膜18)が正(プラス)に帯電することが知られており、さらにX線の照射を続けることにより、蓄積される電荷量が増加していく。例えば、第1の実施の形態の半導体装置10では、X線の照射によって蓄積された正の電荷のうち、特に埋め込み酸化膜16と、N型半導体層14の界面付近に蓄積された電荷の影響でP型ウェル拡散層28の表面(埋め込み酸化膜16に接している側の面)が空乏化してしまう場合がある。このような場合、グランド電位に保たれていたP型ウェル拡散層28の表面付近の電位が、N型半導体層14の裏面に電源電圧80によりバイアス電圧を印加した際に、P型ウェル拡散層28側から拡がる空乏層と、P型ウェル拡散層28とN型半導体層14とのPN接合面側から拡がる空乏層と、が繋がった時点で保たれなくなってしまう。空乏層同士が繋がった場合、埋め込み酸化膜16を介してN型半導体層14の裏面に印加されたバイアス電圧がMOS型トランジスタ82に伝達し、ゲート電極30による制御に無関係にリーク電流83が発生してしまう。さらに、X線を長時間照射することにより蓄積される電荷の蓄積量が増加するため、P型ウェル拡散層28表面からの空乏層の拡がり量も増加してしまう。第1の実施の形態の半導体装置10に長時間X線を照射させた場合の、電荷蓄積量とバイアス電圧との関係を図11に示す。また、第2の実施の形態の半導体装置11に長時間X線を照射させた場合の、電荷蓄積量とバイアス電圧との関係を図12に示す。図11、12に示すように、半導体装置10では、電荷蓄積量の増加と共にリーク電流83が発生し、基板バイアスが低下する。一方、半導体装置11では、電荷蓄積量が増加しても基板バイアスが低下しない。

【0040】
このように本実施の形態の半導体装置11では、高抵抗N型基板で形成されたN型半導体層15中に、N型ウェル拡散層90を形成することにより、X線の照射によって埋め込み酸化膜16とN型半導体層15の界面付近に電荷が蓄積された場合でも、N型ウェル拡散層90の表面には多数キャリアである電子が蓄積されるため、空乏層が拡がらない。また、本実施の形態の半導体装置11では、N型ウェル拡散層90はP型ウェル拡散層29中に形成されている。すなわちN型ウェル拡散層90を覆うようにP型ウェル拡散層29が形成されており、N型ウェル拡散層90及びP型ウェル拡散層29をグランド電位に固定するため、N型ウェル拡散層90とP型ウェル拡散層29との間にも空乏層が拡がらない。これにより、N型半導体層15を空乏化するためにN型半導体層15の裏面に高電圧のバイアス電圧を印加した場合に、P型ウェル拡散層29とN型半導体層15との間のPN接合面に拡がった空乏層のうち、P型ウェル拡散層29に拡がる空乏層が、N型半導体層15との接合面まで到達しないため、X線照射による電荷蓄積量とは無関係にP型ウェル拡散層29の表面付近の電位がグランド電位に保たれる。従って、P型半導体層220の埋め込み酸化膜16側の界面にN型半導体層15の裏面に電源電圧から印加した電圧は伝達されない。

【0041】
以上説明したように、本実施の形態の半導体装置11によれば、X線の照射によって埋め込み酸化膜16とN型半導体層15との界面付近に電荷が蓄積された場合であっても、P型半導体層220に形成したMOS型トランジスタ82の埋め込み酸化膜16側のチャネル領域が動作しないため、ゲート電極30による制御に無関係なリーク電流83の発生を抑制することができる。

【0042】
次に、本実施の形態の半導体装置11の製造方法について説明する。なお、本実施の形態の半導体装置11の製造方法は、第1の実施の形態の半導体装置10の製造方法と略同一の工程であるため、同一工程については詳細な説明を省略する。なお、本実施の形態の図13は第1の実施の形態の図2に対応し、図14は図3に対応し、図16は図4に対応し、図17は図5に対応し、図18は図6に対応し、図19は図7に対応し、図20は図8に対応する。

【0043】
まず、図13に示すように、埋め込み酸化膜16を挟んで、上側にP型半導体層22、下側にN型半導体層14が積層されたSOI基板を用意する。

【0044】
さらにLOCOS形成法によりフィールド酸化膜17の形成し、図14に示すように、アクティブ領域であるP型半導体層220、221、222、224が形成される。

【0045】
さらに図15に示すように、P型半導体層220、221、222、224、及びフィールド酸化膜17の表面にゲート酸化膜24を形成し、第1領域のN型ウェル拡散層90を形成する領域以外の領域を、MOS型トランジスタ82のアクティブ領域であるP型半導体層220に位置合わせを行ったフォトレジスト25にて覆う。さらに、具体的一例として、注入エネルギー160keV、ドーズ量1.0E12~1.0E13cm-2程度でP(P89)をN型の不純物としてチルト角7度で注入する。これにより、N型半導体層14にN型ウェル拡散層90を形成するための不純物が注入された状態になる。

【0046】
さらに、図16に示すように、フォトレジスト25を除去した後に、N型の不純物を注入した領域も含めた、P型ウェル拡散層29を形成する領域以外の領域をフォトレジスト26にて覆う。P型ウェル拡散層29を形成するためのP型不純物の注入は、N型ウェル拡散層90を形成するためにN型不純物を注入したよりも深く、N型ウェル拡散層90とP型ウェル拡散層29との間にジャンクションが形成されるように、注入する。本実施の形態では具体的一例として、注入エネルギー220keV、ドーズ量1.0E12~1.0E13cm-2程度でB(B27)をP型の不純物としてチルト角0度で注入する。これにより、N型半導体層14にP型ウェル拡散層29を形成するための不純物が注入された状態になる。

【0047】
さらに、図17に示すように、ゲート電極30を形成した後、図18に示すように、P型半導体層220に浅く低濃度でイオン注入を行いLDD領域32を形成し、さらにサイドウォールスペーサ34を形成し、高濃度のイオンを注入してMOS型トランジスタ82を形成する。MOS型トランジスタ82の形成後に、予め定められたN型及びP型それぞれの取り出し電極(電極70、74、76、78、94)領域以外の領域をフォトレジストにて覆ってエッチングした後、当該フォトレジストを除去する。

【0048】
さらに、ダイオード84のカソード電極を兼ねたN型の取り出し電極領域50、52、及びN型取り出し電極領域92を形成する領域に、N型の不純物を注入する。これにより、図19に示すように、N型取り出し電極領域50、52、92が形成される。また、N型取り出し電極領域92は、不純物濃度がN型ウェル拡散層90よりも高い状態になる。

【0049】
また、ダイオード84のアノード電極を兼ねたP型取り出し電極領域42、及びP型取り出し電極領域41を形成する領域に、P型の不純物を注入する。これにより、図19に示すように、P型取り出し電極領域42、及びP型取り出し電極領域41が形成される。また、P型取り出し電極領域41は、不純物濃度がP型ウェル拡散層29よりも高い状態になる。P型取り出し電極領域40、41、及びN型取り出し電極領域50、52、92の形成後、図19に示すように層間膜18を形成する。

【0050】
さらに、予め定められている、MOS型トランジスタ82の電極(P型半導体層220の取り出し電極)を形成する領域、及びN型半導体層15の取り出し電極を形成する領域以外の領域をエッチングすることにより、図20に示すように、コンタクトホール60、61、62、64、66、68、69を形成し、スパッタによりメタル層を堆積させる。

【0051】
最後に、スパッタによって形成したメタル層の電極形成領域外の部分をエッチングすることにより、図21に示すように、取り出し電極70、71、72、74、76、78、94を形成する。このように、上述したこれらの工程により、本実施の形態の半導体装置11が製造される。

【0052】
このように本実施の形態の半導体装置11の製造方法では、P型半導体層22にアクティブ領域であるP型半導体層220、221、222、224を形成した後に、N型ウェル拡散層90及びP型ウェル拡散層29を形成するため、各々のウェル拡散層を形成するための不純物の注入前のホトリソ工程で、アクティブ領域(P型半導体層220)を用いてホトリソの位置あわせを行うことができる。また、各々のウェル拡散層形成のための不純物を注入した後に、P型半導体層220にMOS型トランジスタ82を形成しているため、N型ウェル拡散層90及びP型ウェル拡散層29に充分な熱処理を加えることができる。

【0053】
以上説明したように、本実施の形態の半導体装置11の製造方法によれば、P型半導体層22に形成したアクティブ領域(P型半導体層220)へ最小限のホトリソ合わせズレ量でN型ウェル拡散層90及びP型ウェル拡散層29を形成し、更に、各々のウェル拡散層の形成のために不純物をN型半導体層15に注入した後に、不純物を注入した領域に多くの熱処理が加えられるため、N型ウェル拡散層90及びP型ウェル拡散層29をさらにN型半導体層15内部の深い位置まで形成することができる。

【0054】
なお、上記第1の実施の形態では、第1導電型をP型、第2導電型をN型とし、P型ウェル拡散層28を備えたN型半導体層14上に埋め込み酸化膜16を介してP型半導体層22が形成され、P型半導体層22を含むMOS型トランジスタ82を備えた半導体装置10について詳細に説明したがこれに限らず、第1導電型をN型、第2導電型をP型として、N型ウェル拡散層を備えたP型半導体層上に埋め込み酸化膜を介してN型半導体層が形成され、N型半導体層を含むMOS型トランジスタを備えた半導体装置であってもよい。また、第2の実施の形態についても同様に、第1導電型をP型、第2導電型をN型とし、埋め込み酸化膜16が正に帯電する場合について説明しているがこれに限らず、第1導電型をN型、第2導電型をP型とし、埋め込み酸化膜16が負に帯電する場合に、P型ウェル拡散層が形成されたN型ウェル拡散層を備えたP型半導体層上に埋め込み酸化膜を介してN型半導体層が形成され、N型半導体層を含むMOS型トランジスタを備えた半導体装置であってもよい。

【0055】
特願2010-052173の開示はその全体が参照により本明細書に取り込まれる。
本明細書に記載された全ての文献、特許出願、および技術規格は、個々の文献、特許出願、および技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。
【符号の説明】
【0056】
10、11 半導体装置
14、15 N型半導体層
16 埋め込み酸化膜
22、220、221、222、224 P型半導体層
28、29 P型ウェル拡散層
30 ゲート電極
40、41、42 P型取り出し電極領域
50、52、92 N型取り出し電極領域
70、71、72、74、76、78、94 電極
80 電源電圧
82 MOS型トランジスタ
84 ダイオード
90 N型ウェル拡散層
図面
【図1】
0
【図2】
1
【図6】
2
【図10】
3
【図11】
4
【図12】
5
【図13】
6
【図3】
7
【図4】
8
【図5】
9
【図7】
10
【図8】
11
【図9】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
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【図19】
18
【図20】
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【図21】
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【図22】
21