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明細書 :半導体記憶装置

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2013-206512 (P2013-206512A)
公開日 平成25年10月7日(2013.10.7)
発明の名称または考案の名称 半導体記憶装置
国際特許分類 G11C  11/41        (2006.01)
G11C  11/412       (2006.01)
FI G11C 11/40 B
G11C 11/40 301
請求項の数または発明の数 5
出願形態 OL
全頁数 20
出願番号 特願2012-076414 (P2012-076414)
出願日 平成24年3月29日(2012.3.29)
発明者または考案者 【氏名】中村 和之
【氏名】齊藤 貴彦
【氏名】岡村 均
出願人 【識別番号】504174135
【氏名又は名称】国立大学法人九州工業大学
個別代理人の代理人 【識別番号】100121371、【弁理士】、【氏名又は名称】石田 和人
審査請求 未請求
テーマコード 5B015
Fターム 5B015HH01
5B015HH03
5B015JJ24
5B015KA04
5B015KA07
5B015KA33
要約 【課題】回路を構成する各トランジスタの設計サイズに依らず、マージン設計なしに安定動作可能な半導体記憶装置の提供。
【解決手段】D端子(D)、クロック端子(φ)、及びQ端子(Q)を有し、クロック端子(φ)のライト選択信号がアサートされるとビット線からD端子(D)のデータ信号の電圧をスルーし、ライト選択信号がネゲートされるとデータライトデータ信号の電圧をホールドし、スルー/ホールドされる電圧の反転値をQ端子(Q)から出力するDラッチ回路2、並びにDラッチ回路2のQ端子(Q)とデータ線(D)の間に接続され、リード選択信号がアサートされるとQ端子(Q)の電圧の反転値をビット線(D)へ出力しリード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファ3を具備するメモリセル1とを備えた。
【選択図】図1
特許請求の範囲 【請求項1】
リードワード線及びライトワード線の対からなるワード線ペアと、
前記ワード線ペアに交差するビット線と、
前記ワード線ペアと前記ビット線の交点に対応して設けられたメモリセルと、を備え、
前記メモリセルは、
D端子、クロック端子、及びQ端子を有し、前記D端子,前記クロック端子が其々前記ビット線,前記ライトワード線に接続され、前記ライトワード線から前記クロック端子に入力されるライト選択信号がアサートされると前記ビット線から前記D端子に入力されるデータ信号の論理レベル電圧をスルーし、前記ライト選択信号がネゲートされると前記データ信号の論理レベル電圧をホールドし、スルー又はホールドされる論理レベル電圧又はその反転値電圧を前記Q端子から出力するDラッチ回路と、
入力端子、制御端子、及び出力端子を有し、前記入力端子が前記Dラッチ回路の前記Q端子に接続され、前記制御端子が前記リードワード線に接続され、前記出力端子が前記ビット線に接続されており、前記リードワード線から前記制御端子に入力されるリード選択信号の論理レベル電圧がアサートされると、前記入力端子の論理レベル又はその反転値を前記出力端子から前記ビット線へ出力し、前記リード選択信号の論理レベル電圧がネゲートされると、出力状態が高インピーダンス状態となるスリーステート・バッファと、を備えたことを特徴とする半導体記憶装置。
【請求項2】
前記Dラッチ回路は、
前記D端子と前記Q端子の間に設けられ、互いに入力端子と出力端子とがループ状に接続された第1のインバータ及び第2のインバータを含むインバータ・ループと、
前記インバータ・ループに挿入されたトランスファ・ゲートであるループゲート回路と、
前記D端子と前記インバータ・ループとの間に挿入されたトランスファ・ゲートである入力ゲート回路と、を備え、
前記ループゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がネゲートされると導通状態、アサートされると非導通状態となるものであり、
前記入力ゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がアサートされると導通状態、ネゲートされると非導通状態となるものであることを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
前記スリーステート・バッファは、
前記入力端子から入力される前記Dラッチ回路の出力電圧を高インピーダンスで受ける高インピーダンス入力回路と、
前記高インピーダンス入力回路の出力端子と前記ビット線との間に接続され、前記制御端子から入力される前記リード選択信号がアサートされると導通状態、ネゲートされると非導通状態となるよう通断を行う出力ゲート回路と、を備えていることを特徴とする請求項1又は2記載の半導体記憶装置。
【請求項4】
前記高インピーダンス入力回路は、CMISインバータ又はソース接地された片チャネルMISFETであることを特徴とする請求項3に記載の半導体記憶装置。
【請求項5】
複数の前記ワード線ペアと複数の前記ビット線とが格子状に配設され、両者の各交点に対応して前記メモリセルが設けられており、
読出データの論理レベル電圧を外部へ出力するための外部データ出力端子と、
書込データの論理レベル電圧を外部から入力するための外部データ入力端子と、
データの書込又は読み出しを行うメモリセルに接続する前記ビット線の列を選択する列アドレス信号を外部から入力するための列アドレス入力端子と、
ラッチ制御信号を外部から入力するためのラッチ端子と、
前記各ビット線、前記外部データ出力端子、前記外部データ入力端子、前記列アドレス入力端子及び前記ラッチ端子に接続され、前記列アドレス入力端子に入力される前記列アドレス信号に従って、前記外部データ入力端子及び前記外部データ出力端子を前記各ビット線の何れか一つに接続する列選択回路と、を備え、
前記列選択回路は、出力セレクタと、前記各ビット線の其々に対して設けられた複数のデータホールド回路及び複数の書込用セレクタと、を備え、
前記出力セレクタは、複数の入力端子、1つの出力端子及び選択制御端子を有し、前記各入力端子が前記各ビット線に其々接続され、前記出力端子が前記外部データ出力端子に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス入力端子から入力される前記列アドレス信号に従って、前記各ビット線の何れか一つを前記外部データ出力端子に接続するマルチプレクサであり、
前記各データホールド回路は、D端子、クロック端子、及びQ端子を有し、前記D端子が対応する前記ビット線に接続され、前記クロック端子が前記ラッチ端子に接続されており、前記ラッチ端子から入力される前記ラッチ制御信号に従って、対応する前記ビット線の論理レベル電圧をラッチして前記Q端子に出力するDラッチ回路であり、
前記各書込用セレクタは、2つの入力端子、1つの出力端子及び選択制御端子を有し、前記各入力端子が前記外部データ入力端子及び対応する前記データホールド回路のQ端子に其々接続され、前記出力端子が対応する前記ビット線に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス信号により対応する前記ビット線が選択された場合、該ビット線に前記外部データ入力端子を接続し、それ以外の場合、該ビット線に対応する前記データホールド回路のQ端子を接続するマルチプレクサであることを特徴とする請求項1乃至4の何れか一に記載の半導体記憶装置。
発明の詳細な説明 【技術分野】
【0001】
本発明は、SRAMに使用される半導体記憶装置に関し、特に、低電力・超微細プロセスにおいてもマージン設計が容易、あるいはマージンフリー設計が可能な半導体記憶装置に関する。
【背景技術】
【0002】
従来から、SRAM(Static Random Access Memory)に使用される半導体記憶装置として、6トランジスタSRAMメモリセル(以下、「6T-SRAM」という。)が広く用いられている。図9は6T-SRAMの基本的な回路構成を表す図である。1つの6T-SRAMにつき、6個のMISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)(M1~M6)と2本のビット線BL,BLBと1本のワード線WLが使用される。MISFET(M1,M2)と、MISFET(M3,M4)とは、其々、CMIS(Complementary Metal-Insulator-Semiconductor)インバータ(INV1,INV2)を構成し、MISFET(M5,M6)は、ワード線(WL)により通断されるトランスミッション・ゲートを構成する。CMISインバータ(INV1,INV2)は互いにクロスカップリングされ、インバータ・ラッチ回路(フリップ・フロップ)が構成されている。そして、両CMISインバータ(INV1,INV2)の入力は、其々、トランスミッション・ゲート(M5,M6)を介して、ビット線(BL,BLB)に接続されている。
【0003】
リード動作時には、ワード線(WL)をHレベルとしてトランスミッション・ゲート(M5,M6)を導通状態とすることにより、両ビット線(BL,BLB)に、インバータ・ラッチ回路にラッチされた状態値が出力される。一方、ライト動作時には、書き込み値に応じて、ビット線(BL,BLB)のうち一方をHレベル、他方をLレベルとして書き込み値を設定し、この状態でワード線(WL)をHレベルとしてトランスミッション・ゲート(M5,M6)を導通状態とする。これにより、インバータ・ラッチ回路に書き込み値が設定される。
【0004】
しかしながら、近年では、集積回路の微細化,低電圧化に伴い、CMISインバータ及びトランスミッション・ゲートに使用されるトランジスタ(M1~M6)の製造ばらつきの問題が顕在化してきている。図10は、CMOS素子の微細化の進展に伴う電源電圧とゲート長のばらつきの変遷を表す図である。図10のように、年々CMOS素子の低電圧化が進展してきており、それに伴ってばらつきが増大している。2010年では、ゲート長ばらつきは3σ/mean(平均(mean)に対する標準偏差(σ)の3倍値の割合)で約50%に達しており、今後さらにばらつきが増大することが容易に推測できる。このようにばらつきが増大することにより、SRAMの動作マージンが減少する。
【0005】
図11は、(a)トランスミッション・ゲートのトランジスタ(M5,M6)のゲート幅に対する図9のインバータ・ラッチ回路の端子電圧(CH,CL)の関係、及び(b)6T-SRAMのリード時に於けるノイズマージンを表す図である。図11(a)において、横軸は、トランスミッション・ゲートのトランジスタ(M5,M6)のゲート幅WTNを表し、縦軸はリード/ライト時のインバータ・ラッチ回路(INV1,INV2)の端子電圧CH,CL(図9参照)を表す。点線(RD)はリード時、実線(WT)はライト時の各端子電圧である。リード時においては、ゲート幅WTNが小さく(トランスミッション・ゲートの抵抗が大きく)ても十分に読み出し可能であるが、ゲート幅WTNが大きくなるにつれてトランスミッション・ゲートの抵抗が下がり読み出し時に、インバータ・ラッチ回路の各端子からビット線(BL)へ電流が漏出するため端子電圧が低下する。そして、ゲート幅WTNがある閾値WTNRを超えると、リードの瞬間にインバータ・ラッチ回路に保持されたデータが破壊されるようになるため、メモリセルとしては成立しなくなる。一方、ライト時においては、ゲート幅WTNがあまり小さいと、トランスミッション・ゲートの抵抗が大きいため書き込みができなくなる。従って、ゲート幅WTNがある閾値WTNWより小さいと書き込みができず、メモリセルとしては成立しなくなる。従って、トランスミッション・ゲートのトランジスタ(M5,M6)のゲート幅WTNの許容範囲は、WTNW<WTN<WTNRとなる。
【0006】
また、図11(b)は、SRAMの動作マージンの指標として用いられている静的ノイズマージン(SNM)を表す図であり、一般にバタフライカーブ(メガネ特性)と呼ばれる特性図である。図11(b)の横軸,縦軸は、其々、インバータ・ラッチ回路の端子電圧CL,CHを表している。VsがCMISインバータ(INV1,INV2)の閾値電圧である。また、図11(b)に示した2つの曲線は、其々、CMISインバータ(INV1,INV2)のリード時における電圧転送曲線(VTC)を表す。リード時におけるSNMは、図11(b)に示した正方形の対角線の長さで表される。
【0007】
上述したように、実際のLSIの製造プロセスでは、ゲート長のばらつきや、不純物のゆらぎ等により、メモリセルを構成する各トランジスタの性能ばらつきが大きいため、上述したトランジスタ(M5,M6)の設計においては、ゲート幅WTNの最適値に対して、さらにばらつきを考慮したマージン設計が必要となる。現在のところ、このマージン設計においては、多くの場合、各トランジスタのばらつき幅を20~50%程度として設計が行われている。しかしながら、SRAM全体では、このようなメモリセルが何百万個も実装されているため、個々のメモリセルのばらつきのマージンが重畳することとなる。そのため、近い将来には、全体的に1/10~10倍の範囲のマージンを見込んだ設計が必要とされることになる。
【0008】
従って、このままメモリセルの微細化・低電圧化が進み、トランジスタ性能のばらつきがさらに増大すると、現在のマージン設計では破綻することが明らかである。そこで、トランジスタ性能のばらつきに影響されないマージンフリー設計が可能なSRAMメモリセル(半導体記憶装置)が必要とされている。
【0009】
かかる半導体記憶装置に関するものとしては、特許文献1,2に記載のものが公知である。図12は、特許文献1に記載のSRAMメモリセルの回路図である。このメモリセルでは、ビット線として、書き込み専用のビット線(WBL,WBLB)と読み出し専用のビット線(RBL,RBLB)とを設けるとともに、各CMISインバータ(INV1,INV2)に対し、書込専用ビット線(WBL,WBLB)に対するトランスミッション・ゲート(WT1,WT2)と、読出専用ビット線(RBL,RBLB)に対するトランスミッション・ゲート(RT1,RT2)とを設けた構成とされている。尚、図12において、カラム選択線(CSL)は、データを書き込むセルのカラムを選択する線である。また、カラム選択用トランジスタ(CT1,CT2)は、カラム選択線(CSL)の電圧値によって通断される、カラム選択用のトランスミッション・ゲートである。
【0010】
このように、読み出し専用のトランスミッション・ゲート(RT1,RT2)と、書き込み専用のトランスミッション・ゲート(WT1,WT2)とを独立して設けることによって、書き込み時のトランスミッション・ゲートのゲート幅と、読み出し時のトランスミッション・ゲートのゲート幅を独立に設計することが可能となる。従って、図11において、書込用トランスミッション・ゲート(WT1,WT2)のゲート幅はWTNW以上であればよく、読出用トランスミッション・ゲート(RT1,RT2)のゲート幅はWTNR以下であればよいため、許容ゲート幅の制約が緩やかとなり、許容閾値WTNW,WTNRに対して十分余裕をもったゲート幅に設計すれば各トランスミッション・ゲートの性能ばらつきに対する設計マージンを大きくすることが可能である。
【0011】
尚、図12において、カラム選択用トランジスタ(CT1,CT2)により書き込みを行うメモリセルのカラムを選択するようにしているが、これは、書き込み時において、書き込みを行おうとするカラム以外のカラムのメモリセルが書き換えられることを防止するためである。
【0012】
また、図13は、特許文献2に記載のSRAMメモリセルの回路図である。図13の回路においても、書き込み専用のビット線(BLW,BLWB)と読み出し専用のビット線(BLR)とを設けるとともに、各CMISインバータ(INV1,INV2)に対し、書込専用ビット線(BLW,BLWB)に対するトランスミッション・ゲート(WT1,WT2)と、読出専用ビット線(BLR)に対するトランスミッション・ゲート(RT1)及び読出トランジスタ(RT2)とを設けた構成とされている。この回路では、書き込み側は図12の回路と同様であるが、読み出し側は、インバータ・ラッチ回路の出力を直接読み出し専用のビット線(BLR)に接続するのではなく、高インピーダンスの読出トランジスタ(RT2)のゲートにより受けてから、トランスミッション・ゲート(RT1)を介して読み出し専用のビット線(BLR)に接続する構成とされている。これにより、図12の回路と同様、読み出し専用のトランスミッション・ゲート(RT1)及び読出トランジスタ(RT2)と、書き込み専用のトランスミッション・ゲート(WT1,WT2)とを独立して設けることで、書き込み時のトランスミッション・ゲートのゲート幅と、読み出し時のトランスミッション・ゲートのゲート幅を独立に設計することが可能となる。また、読み出し時には高インピーダンスの読出トランジスタ(RT2)のゲートを介してラッチされた値を出力するため、読み出し時にインバータ・ラッチ回路が保持する状態値が破壊される恐れがなくなる。
【先行技術文献】
【0013】

【特許文献1】特開2010-277634号公報
【特許文献2】WO2008/32549号公報
【0014】

【非特許文献1】武石義幸,原央監修,「超LSI入門シリーズ5 MOS集積回路の基礎」,初版,近代科学社,1992年5月,p.65.
【非特許文献2】道関隆国,武藤伸一郎,「微細CMOSメモリセルのスタティックノイズマージン解析」,電子情報通信学会論文誌,社団法人電子情報通信学会,1992年7月,C-II, Vol. J75-C-II, No.7, pp. 350-361.
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、上記従来の半導体記憶装置では、ラッチ・インバータで構成される記憶保持部のデータを反転させる場合や、ラッチ・インバータ保持データを読み出す場合の、両方の場合あるいは片方の場合において、メモリセルを構成する全てのトランジスタ、またはその一部のトランジスタにおいて、そのゲートサイズ(ゲート幅/ゲート長)の選択の範囲に設計上の制約、いわゆるレシオ設計が必要であり、各トランジスタの性能ばらつきを考慮した上で、安定的に動作させるためには、さらに設計マージンの確保が必要であり、今後のトランジスタの性能ばらつきの増大においては、いずれ破綻をきたす恐れがあるという課題があった。
【0016】
そこで本発明の目的は、回路を構成する各トランジスタの設計サイズ(ゲート幅/ゲート長)によらず、また各トランジスタ間の複合的なマージン設計を行うことなしに、安定な動作が可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【0017】
本発明に係る半導体記憶装置は、リードワード線及びライトワード線の対からなるワード線ペアと、
前記ワード線ペアに交差するビット線と、
前記ワード線ペアと前記ビット線の交点に対応して設けられたメモリセルと、を備え、
前記メモリセルは、
D端子、クロック端子、及びQ端子を有し、前記D端子,前記クロック端子が其々前記ビット線,前記ライトワード線に接続され、前記ライトワード線から前記クロック端子に入力されるライト選択信号がアサートされると前記ビット線から前記D端子に入力されるデータ信号の論理レベル電圧をスルーし、前記ライト選択信号がネゲートされると前記データ信号の論理レベル電圧をホールドし、スルー又はホールドされる論理レベル電圧又はその反転値電圧を前記Q端子から出力するDラッチ回路と、
入力端子、制御端子、及び出力端子を有し、前記入力端子が前記Dラッチ回路の前記Q端子に接続され、前記制御端子が前記リードワード線に接続され、前記出力端子が前記ビット線に接続されており、前記リードワード線から前記制御端子に入力されるリード選択信号の論理レベル電圧がアサートされると、前記入力端子の論理レベル又はその反転値を前記出力端子から前記ビット線へ出力し、前記リード選択信号の論理レベル電圧がネゲートされると、出力状態が高インピーダンス状態となるスリーステート・バッファと、を備えたことを特徴とする。
【0018】
この構成によれば、ビット線から入力されるデータを保持する各メモリセルを、Dラッチ回路及びスリーステート・バッファを用いて構成することにより、メモリセルへのデータの書き込み及びメモリセルからのデータの読み出しの両方に於いて、メモリセルの動作がすべてデジタル動作となり、基本的にその動作の可否は、メモリセルを構成する各トランジスタの設計値(ゲート幅/ゲート長)には依存しなくなる。従って、其々のトランジスタごとに独立してマージン設計を行えば済むことになり、各トランジスタ間の複合的なマージン設計の必要がなくなる。
【0019】
ここで、「アサート(assert)」とは、信号及び論理が有効になることをいう(即ち、Hアクティブの信号をアサートすると、ディジタルHレベルになる。Lアクティブの信号をアサートすると、ディジタルLレベルになる)。「ネゲート(negate)」とは、信号及び論理が無効になることをいう(即ち、Hアクティブの信号をネゲートすると、ディジタルLレベルになる。Lアクティブの信号をネゲートすると、ディジタルHレベルになる)。「論理レベル電圧をスルー」するとは、データ入力端子に入力された論理レベル電圧をデータ出力端子にそのまま通過させることをいう。
【0020】
また、本発明に於いて、前記Dラッチ回路は、前記D端子と前記Q端子の間に設けられ、互いに入力端子と出力端子とがループ状に接続された第1のインバータ及び第2のインバータを含むインバータ・ループと、前記インバータ・ループに挿入されたトランスファ・ゲートであるループゲート回路と、前記D端子と前記インバータ・ループとの間に挿入されたトランスファ・ゲートである入力ゲート回路と、を備え、
前記ループゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がネゲートされると導通状態、アサートされると非導通状態となり、
前記入力ゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がアサートされると導通状態、ネゲートされると非導通状態となるように構成することができる。
【0021】
また、本発明に於いて、前記スリーステート・バッファは、
前記入力端子から入力される前記Dラッチ回路の出力電圧を高インピーダンスで受ける高インピーダンス入力回路と、
前記高インピーダンス入力回路の出力端子と前記ビット線との間に接続され、前記制御端子から入力される前記リード選択信号がアサートされると導通状態、ネゲートされると非導通状態となるよう通断を行う出力ゲート回路と、を備えた構成とすることができる。
【0022】
また、本発明に於いて、前記高インピーダンス入力回路は、CMISインバータ又はソース接地された片チャネルMISFETとすることができる。
【0023】
また、本発明に於いて、複数の前記ワード線ペアと複数の前記ビット線とが格子状に配設され、両者の各交点に対応して前記メモリセルが設けられており、
読出データの論理レベル電圧を外部へ出力するための外部データ出力端子と、
書込データの論理レベル電圧を外部から入力するための外部データ入力端子と、
データの書込又は読み出しを行うメモリセルに接続する前記ビット線の列を選択する列アドレス信号を外部から入力するための列アドレス入力端子と、
ラッチ制御信号を外部から入力するためのラッチ端子と、
前記各ビット線、前記外部データ出力端子、前記外部データ入力端子、前記列アドレス入力端子及び前記ラッチ端子に接続され、前記列アドレス入力端子に入力される前記列アドレス信号に従って、前記外部データ入力端子及び前記外部データ出力端子を前記各ビット線の何れか一つに接続する列選択回路と、を備え、
前記列選択回路は、出力セレクタと、前記各ビット線の其々に対して設けられた複数のデータホールド回路及び複数の書込用セレクタと、を備え、
前記出力セレクタは、複数の入力端子、1つの出力端子及び選択制御端子を有し、前記各入力端子が前記各ビット線に其々接続され、前記出力端子が前記外部データ出力端子に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス入力端子から入力される前記列アドレス信号に従って、前記各ビット線の何れか一つを前記外部データ出力端子に接続するマルチプレクサであり、
前記各データホールド回路は、D端子、クロック端子、及びQ端子を有し、前記D端子が対応する前記ビット線に接続され、前記クロック端子が前記ラッチ端子に接続されており、前記ラッチ端子から入力される前記ラッチ制御信号に従って、対応する前記ビット線の論理レベル電圧をラッチして前記Q端子に出力するDラッチ回路であり、
前記各書込用セレクタは、2つの入力端子、1つの出力端子及び選択制御端子を有し、前記各入力端子が前記外部データ入力端子及び対応する前記データホールド回路のQ端子に其々接続され、前記出力端子が対応する前記ビット線に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス信号により対応する前記ビット線が選択された場合、該ビット線に前記外部データ入力端子を接続し、それ以外の場合、該ビット線に対応する前記データホールド回路のQ端子を接続するマルチプレクサである構成とすることができる。
【0024】
この構成によれば、以下のようにして、各メモリセルに対するリード/ライト動作を行うことが可能となる。
【0025】
(1)リード動作時は、先ず列アドレス入力端子に、データの読み出しを行うメモリセル(以下「リード対象メモリセル」という。)に接続するビット線(以下「リード列のビット線」という。)の列を選択する列アドレス信号を入力する。これにより、出力セレクタは、リード列のビット線を外部データ出力端子に接続する。次に、リード対象メモリセルに接続するリードワード線(以下「リード行のリードワード線」という。)のリード選択信号をアサートする。これにより、リード行のリードワード線に接続する総てのメモリセル(以下「リード行のメモリセル」)のスリーステート・バッファが導通状態となり、各リード行のメモリセルのDラッチ回路に保持(ホールド)されている論理レベル電圧が、該メモリセルに接続するビット線に出力される。このとき、外部データ出力端子にはリード列のビット線が接続されているため、外部データ出力端子にはリード対象メモリセルのDラッチ回路に保持(ホールド)されている論理レベル電圧が出力される。これにより、リード対象メモリセルからのデータの読み出しが可能となる。
【0026】
(2)一方、ライト動作時は、先ず書き込みを行うメモリセル(以下「ライト対象メモリセル」という。)に接続するリードワード線(以下「ライト行のリードワード線」という。)のリード選択信号をアサートする。これにより、ライト行のリードワード線に接続する総てのメモリセル(以下「ライト行のメモリセル」)のスリーステート・バッファが導通状態となり、各ライト行のメモリセルのDラッチ回路に保持(ホールド)されている論理レベル電圧が、該メモリセルに接続するビット線に出力される。次に、ラッチ端子のラッチ制御信号を一定時間アサートする。これにより、各ビット線に接続されたデータホールド回路は、該ビット線の論理レベル電圧をラッチして、対応する書込用セレクタの一方の入力端子に出力する。次に、ライト行のリードワード線のリード選択信号をネゲートし、外部データ入力端子に書込データの論理レベル電圧を入力する。そして、列アドレス入力端子にライト対象メモリセルに接続するビット線(以下「ライト列のビット線」という。)を選択する列アドレス信号を入力する。これにより、書込用セレクタは、ライト列のビット線を外部データ入力端子に接続し、ライト列のビット線は書込データの論理レベル電圧となる。それ以外のビット線はデータホールド回路にホールドされた論理レベル電圧(即ち、現在ライト行の各メモリセルに保持されている論理レベル電圧)に拘束された儘維持される。次に、ライト対象メモリセルに接続するライトワード線(以下「ライト行のライトワード線」という。)のライト選択信号を一定時間アサートする。これにより、ライト行のライトワード線に接続する総てのメモリセルのDラッチ回路は、対応するビット線の論理レベル電圧をホールドする。このとき、ライト対象メモリセルには、書込データの論理レベル電圧がホールドされ、それ以外のメモリセルには、現在保持されている論理レベル電圧が再びホールドされる。これにより、ライト対象メモリセルでのデータの書き込みが可能となる。
【0027】
上述の通り、ライト動作時に於いて、ライト対象メモリセル以外のライト行のメモリセルについては、データホールド回路によりビット線の論理レベル電圧が現在保持されている論理レベル電圧に拘束されるため、ライト動作時にライト対象メモリセル以外のライト行のメモリセルが誤って書き換えられるといったエラーが防止される。
【発明の効果】
【0028】
以上のように、本発明によれば、データを保持する各メモリセルをDラッチ回路とスリーステート・バッファを用いて構成したことにより、回路を構成する各トランジスタの設計値(ゲート幅/ゲート長)によらずマージンフリーな設計を行うことが可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【0029】
【図1】本発明の実施例1に係る半導体記憶装置のメモリセル及びその周辺の構成を表す回路ブロック図である。
【図2】図1のメモリセル1の内部構成をトランジスタ・レベルで表した回路図である。
【図3】本発明の実施例1に係る半導体記憶装置の全体構成を表す回路ブロック図である。
【図4】図3の半導体記憶装置の回路のリード動作時における各信号のタイムチャートである。
【図5】図3の半導体記憶装置の回路のライト動作時における選択されたメモリセルの各信号のタイムチャートである。
【図6】図3の半導体記憶装置の回路のライト動作時における非選択のメモリセル(選択されたメモリセルと同じ行の非選択メモリセル)の各信号のタイムチャートである。
【図7】本発明の実施例2に係る半導体記憶装置のメモリセルの構成を表す回路図である。
【図8】本発明の実施例3に係る半導体記憶装置の全体構成を表す回路ブロック図である。
【図9】従来の6T-SRAMの基本的な回路構成を表す図である。
【図10】CMOS素子の微細化の進展に伴う電源電圧とゲート長のばらつきの変遷を表す図である。
【図11】(a)トランスファ・ゲートのトランジスタ(M5,M6)のゲート幅に対する図14のインバータ・ラッチ回路の端子電圧(CH,CL)の関係、及び(b)6T-SRAMのリード時に於けるノイズマージンを表す図である。
【図12】特許文献1に記載のSRAM記憶セルの回路図である。
【図13】特許文献2に記載のSRAMメモリセルの回路図である。
【発明を実施するための形態】
【0030】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【実施例1】
【0031】
図1は、本発明の実施例1に係る半導体記憶装置のメモリセル及びその周辺の構成を表す回路ブロック図である。
【実施例1】
【0032】
図1において、半導体記憶装置は、リードワード線(RWn)及びライトワード線(WWn)(n=1,2,…)のペアであるワード線ペアと、ビット線(Dm)(m=1,2,…)とが格子状に配設され(図3参照)、各ワード線ペアと各ビット線(Dm)との交点の其々にメモリセル1が配設されている。リードワード線(RWn)には、リード選択信号が入力される。ライトワード線(WWn)には、ライト選択信号が入力される。ビット線(Dm)にはデータ信号が入力され、またビット線(Dm)からはリードデータ信号が出力される。
【実施例1】
【0033】
各メモリセル1は、反転出力のDラッチ回路2と反転出力のスリーステート・バッファ3を備えている。
【実施例1】
【0034】
Dラッチ回路2は、ビット線(Dm)に接続されたD端子(D)、ライトワード線(WWn)に接続されたクロック端子(φ)、及びQ端子(Q)を備えている。
【実施例1】
【0035】
Dラッチ回路2は、クロック端子(φ)に入力されるライト選択信号がアサートされるとD端子(D)から入力されるデータ信号の論理レベル電圧をスルーし、ライト選択信号がネゲートされるとデータ信号の論理レベル電圧をホールドする。また、Dラッチ回路2は、ラッチされた論理レベル電圧をQ端子(Q)から出力する。尚、本実施例では、Q端子(Q)からは、ラッチされた論理レベル電圧の反転値が出力されるように構成されているが、本発明においては非反転値が出力されるように構成してもよい。
【実施例1】
【0036】
スリーステート・バッファ3は、入力端子がDラッチ回路2のQ端子(Q)に接続され、出力端子がビット線(Dm)との間に接続され、制御端子がリードワード線(RWn)に接続された反転出力スリーステート・バッファである。スリーステート・バッファ3は、制御端子から入力されるリード選択信号がアサートされるとDラッチ回路2のQ端子(Q)の論理レベル電圧の反転値をビット線(Dm)へ出力し、リード選択信号がネゲートされると出力が高インピーダンス状態となる。尚、Q端子(Q)からラッチされた論理レベル電圧の非反転値を出力する構成とする場合には、スリーステート・バッファ3には非反転出力スリーステート・バッファを使用する。
【実施例1】
【0037】
尚、図1のブロック図では、ライトワード線(WWn)やDラッチ回路2のクロック端子(φ)は、便宜上、1本の線、1つの端子として表示しているが、後述の図2の回路のようにライトワード線(WWn)を、ライト選択信号の非反転値が入力されるライトワード線(WWn)とライト選択信号の反転値が入力されるライトワード線(WWn)のペアとして実装する場合には、各ライトワード線(WWn,WWn)に対応してクロック端子(φ)は2つの端子(φ,φ)として実装される。同様に、図1のブロック図では、リードワード線(RWn)やスリーステート・バッファ3の制御端子も、便宜上、1本の線、1つの端子として表示しているが、後述の図2の回路のようにリードワード線(RWn)を、リード選択信号の非反転値が入力されるリードワード線(RWn)とリード選択信号の反転値が入力されるリードワード線(RWn)のペアとして実装する場合には、各リードワード線(RWn,RWn)に対応して制御端子(ENB)は2つの端子(ENB,ENB)として実装される。
【実施例1】
【0038】
図2は、図1のメモリセル1の内部構成をトランジスタ・レベルで表した回路図である。図2(a)はメモリセル1の内部構成、図2(b),(c)はスリーステート・バッファ3の他の構成例を示している。Dラッチ回路2は、CMISインバータ4,5、ループゲート回路6、及び入力ゲート回路7を備えている。尚、図2のメモリセル1の回路においては、リード選択信号及びライト選択信号が共にHアクティブの信号の場合を例示しているが、本発明においては、リード選択信号及びライト選択信号はLアクティブの信号として回路を構成することも勿論可能である。
【実施例1】
【0039】
尚、図2では、図1のライトワード線(WWn)を、ライト選択信号の非反転値が入力されるライトワード線(WWn)とライト選択信号の非反転値が入力されるライトワード線(WWn)のペアとしているが、ライトワード線(WWn)を1本(WWnのみ)として構成することも勿論可能である(その場合、各メモリセル1にライトワード線(WWn)の信号の反転信号(WWn)を生成するインバータが必要となる)。また、図2では、図1のリードワード線(RWn)を、リード選択信号の非反転値が入力されるリードワード線(RWn)とリード選択信号の非反転値が入力されるリードワード線(RWn)のペアとしているが、リードワード線(RWn)を1本(RWnのみ)として構成することも勿論可能である(その場合、各メモリセル1にリードワード線(RWn)の信号の反転信号(RWn)を生成するインバータが必要となる)。
【実施例1】
【0040】
CMISインバータ5の入力端子5aには、CMISインバータ4の出力端子4bが接続されている。また、ループゲート回路6は、nMISFET(M1)とpMISFET(M2)とのチャネルを並列接続したトランスミッション・ゲートである。CMISインバータ5の出力端子5bは、前記ループゲート回路6のチャネルを介してCMISインバータ4の入力端子4aが接続されている。ループゲート回路6のpMISFET(M2)のゲートは、Dラッチ回路2のクロック端子(φ)に相当しライトワード線(WWn)に接続され、ループゲート回路6のnMISFET(M1)のゲートは、Dラッチ回路2のクロック端子(φ)に相当しライトワード線(WWn)に接続されている。これにより、ループゲート回路6は、ライトワード線(WWn,WWn)から入力されるライト選択信号がネゲートされたとき(Lレベルのとき)にオン(チャネルが導通)し、アサートされたとき(Hレベルのとき)にオフ(チャネルが非導通)する。CMISインバータ4,5は、前記ループゲート回路6を間挿して出力と入力とが互いにクロスカップリング(ループ状に接続)されることで、インバータ・ループを構成している。
【実施例1】
【0041】
また、CMISインバータ4の出力端子4bは、Q端子(Q)に相当し、スリーステート・バッファ3の入力端子に接続されている。従って、Q端子(Q)からは、CMISインバータ4,5からなるインバータ・ループでラッチされた論理レベル電圧の反転値が、スリーステート・バッファ3の入力端子に出力される。
【実施例1】
【0042】
入力ゲート回路7は、nMISFET(M3)とpMISFET(M4)とのチャネルを並列接続したトランスミッション・ゲートであり、チャネル両端子がビット線(Dm)とCMISインバータ4の入力端子4aとの間に接続されている。従って、ビット線(Dm)に接続された側の入力ゲート回路7のノードが、Dラッチ回路2のD端子(D)に相当する。入力ゲート回路7のnMISFET(M3)のゲートはクロック端子(φ)に相当しライトワード線(WWn)に接続され、入力ゲート回路7のpMISFET(M4)のゲートはクロック端子(φ)に相当しライトワード線(WWn)に接続されている。これにより、入力ゲート回路7は、ライトワード線(WWn,WWn)から入力されるライト選択信号がネゲートされたとき(Lレベルのとき)にオフ(チャネルが非導通)し、アサートされたとき(Hレベルのとき)にオン(チャネルが導通)する。
【実施例1】
【0043】
スリーステート・バッファ3は、出力ゲート回路9及び高インピーダンス入力回路11を備えている。高インピーダンス入力回路11は入力端子から入力されるDラッチ回路の出力電圧を高インピーダンスで受ける入力回路であり、本実施例では高インピーダンス入力回路11はCMISインバータにより構成している。出力ゲート回路9は、nMISFET(M5)とpMISFET(M6)とのチャネルを並列接続して構成されたトランスミッション・ゲートであり、nMISFET(M5)のゲートは制御端子(ENB)に相当しリードワード線(RWn)に接続され、pMISFET(M6)のゲートは制御端子(ENB)に相当しリードワード線(RWn)に接続されている。
【実施例1】
【0044】
また、出力ゲート回路9の入力端子は、高インピーダンス入力回路11を介してスリーステート・バッファ3の入力端子(in)に接続され、出力ゲート回路9の出力端子は、スリーステート・バッファ3の出力端子(out)に接続されている。尚、スリーステート・バッファ3の入力端子(in)は、Dラッチ回路2のQ端子(Q)に接続され、スリーステート・バッファ3の出力端子(out)は、ビット線(Dm)に接続されている。
【実施例1】
【0045】
尚、図2(a)では、スリーステート・バッファ3はインバータとトランスファ・ゲートとの組み合わせで構成した例を示したが、実際に実装する場合、スリーステート・バッファ3は、図2(b)のように、電源(VDD)とグランド(GND)間にpMISFET(M6),pMISFET(M7),nMISFET(M8),nMISFET(M5)を、ソース・ドレインを直列に接続して、電源(VDD)及びグランド(GND)に近い側のpMISFET(M6),nMISFET(M5)のゲートを制御端子(ENB,ENB)とする構成や、図2(c)のように、電源(VDD)とグランド(GND)間にpMISFET(M7),pMISFET(M6),nMISFET(M5),nMISFET(M8)を、ソース・ドレインを直列に接続して、電源(VDD)及びグランド(GND)から遠い側のpMISFET(M6),nMISFET(M5)のゲートを制御端子(ENB,ENB)としたような等価な構成に置き換えることもできる。
【実施例1】
【0046】
また、図2(a)のCMISインバータ5及びループゲート回路6も、図2(b),(c)と同様な等価構成とすることができる。
【実施例1】
【0047】
図3は、本発明の実施例1に係る半導体記憶装置の全体構成を表す回路ブロック図である。図3において、実施例1の半導体記憶装置は、リードワード線(RWn)(n=1,2,…)及びライトワード線(WWn)のペアであるワード線ペア(Wn)と、ビット線(Dm)(m=1,2,…)が、各ワード線ペア(Wn)を行とし各ビット線(Dm)を列として格子状に配設されている。各ワード線ペア(Wn)と各ビット線(Dm)との交点の其々に、図1のメモリセル1が配設されている。また、各ビット線(Dm)の一端には、列選択回路12が接続されている。
【実施例1】
【0048】
列選択回路12は、外部データ入力端子(Din),外部データ出力端子(Dout),ラッチ端子(LAT),及び列アドレス入力端子(Y0)を備えている。外部データ入力端子(Din)からは、何れかのメモリセル1に書き込むデータの論理レベル電圧が入力される。外部データ出力端子(Dout)からは、何れかのメモリセル1から読み出されたデータの論理レベル電圧が出力される。また、列アドレス入力端子(Y0)には、データの書込み又は読み出しを行うメモリセルに接続するビット線(Dm)(m=1,2,…)を選択するための列アドレス信号が入力される。ラッチ端子(LAT)には、各ビット線(Dm)に入力されるデータ信号の論理レベル電圧を列選択回路12がラッチするように指示するためのラッチ制御信号が入力される。
【実施例1】
【0049】
列選択回路12は、各ビット線(D1,D2,…)に対して、其々、書込用セレクタ13-1,13-2,…とDラッチ回路からなるデータホールド回路15-1,15-2,…を備えている。これらの書込用セレクタ13-m(m=1,2,…)は、出力端子(out)が対応するビット線(Dm)の一端に、2つの入力端子(in,in1m)が其々外部データ入力端子(Din)及びデータホールド回路15-mのQ端子(Q)に、選択制御端子(sel)が列アドレス入力端子(Y0)に接続されたマルチプレクサである。これらの各書込用セレクタ13-m(m=1,2,…)は、接続されたビット線(Dm)を、外部データ入力端子(Din)又はデータホールド回路15-mのQ端子(Q)の何れかに選択的に接続する。各書込用セレクタ13-m(m=1,2,…)は、列アドレス入力端子(Y0)から入力される列アドレス信号により接続方向の切り換えがされる。書込用セレクタ13-mは、接続するビット線(Dm)の列mが、列アドレス信号により選択された列のときはビット線(Dm)を外部データ入力端子(Din)に接続し、それ以外のときは、ビット線(Dm)をデータホールド回路15-mのQ端子(Q)に接続する。すなわち、列選択回路12は、列アドレス信号に従って、選択されたビット線(Di)を外部データ入力端子(Din)に接続し、それ以外のビット線(Dj)(j≠i)を対応するデータホールド回路15-jのQ端子(Q)に接続するように動作する。
【実施例1】
【0050】
各データホールド回路15-m(m=1,2,…)は、D端子(D)、クロック端子(φ)、及びQ端子(Q)を有するDラッチ回路である。各データホールド回路15-mは、D端子(D)が対応するビット線(Dm)に接続され、クロック端子(φ)がラッチ端子(LAT)に接続され、Q端子(Q)が対応する書込用セレクタ13-mの一方の入力端子(in1m)に接続されている。これらデータホールド回路15-mは、ラッチ端子(LAT)から入力されるラッチ制御信号に従って、対応するビット線(Dm)の論理レベル電圧をラッチしてQ端子(Q)に出力する。
【実施例1】
【0051】
また、列選択回路12は、列アドレス入力端子(Y0)から入力される列アドレス信号により選択されたビット線(Di)を外部データ出力端子(Dout)に選択的に接続する出力セレクタ14を備えている。出力セレクタ14は、複数の入力端子(ino1,ino2,…)が各ビット線(D1,D2,…)に、出力端子(out)が外部データ出力端子(Dout)に、選択制御端子(sel)が列アドレス入力端子(Y0)に接続されたマルチプレクサである。出力セレクタ14は、列アドレス入力端子(Y0)から入力される列アドレス信号に従い、列アドレス信号が示す列のビット線(Dm)を外部データ出力端子(Dout)に選択的に接続する。
【実施例1】
【0052】
以上のように構成された本実施例に係る半導体記憶装置について、以下その動作を説明する。
【実施例1】
【0053】
(1)リード動作
図4は、図3の半導体記憶装置の回路のリード動作時における各信号のタイムチャートである。図4は、一例として、1行2列目のメモリセル1(図3において符号Bを付したメモリセル)のデータを読み出す場合を示している。尚、図4におけるノード電位(N_11)は、図3に示した1行1列目のメモリセル1(図3において符号Aを付したメモリセル)内のノード(N_11)の電位を表している。
【実施例1】
【0054】
(1.1) データの読み出しを行う場合、まず、読み出しを行うセルの列を選択する列アドレス信号を列アドレス入力端子(Y0)に入力する。これにより、出力セレクタ14は、選択された列のビット線(D2)を外部データ出力端子(Dout)に接続する。
【実施例1】
【0055】
(1.2) 次に、読み出しを行うセルの行のリードワード線(RW1)のリード選択信号をアサートする(Hレベルにする)。これにより、リードワード線(RW1)に接続されたすべてのメモリセル1(1行目のメモリセル1)のスリーステート・バッファ3が導通状態となり、各ビット線(Dm)(m=1,2,…)には、1行目の各メモリセル1にラッチされている論理レベル電圧Dold11,Dold12,…が出力される。このとき、外部データ出力端子(Dout)には選択されたビット線(D2)のみが接続されているため、外部データ出力端子(Dout)には1行2列目のメモリセル1にラッチされている論理レベル電圧Dold12が出力される。
【実施例1】
【0056】
以上のような動作により、選択されたメモリセル1にラッチされているデータの読み出しが行われる。
【実施例1】
【0057】
(2)ライト動作
図5は、図3の半導体記憶装置の回路のライト動作時における選択されたメモリセルの各信号のタイムチャート、図6は、図3の半導体記憶装置の回路のライト動作時における非選択のメモリセル(選択されたメモリセルと同じ行の非選択メモリセル)の各信号のタイムチャートである。図5,図6では、一例として、1行2列目のメモリセル1(図3において符号Bを付したメモリセル)にデータを書き込む場合を示している。
【実施例1】
【0058】
(初期状態)
図5において、初期状態では、ラッチ端子(LAT)、各リードワード線(RWn)(n=1,2,…)、各ライトワード線(WWn)(n=1,2,…)はネゲート(Lレベル)の状態にある。また、列アドレス入力端子Y0には列アドレス信号が入力されていない状態にある。
【実施例1】
【0059】
(書き込み準備段階:時刻t1~t6)
データの書き込みを行う場合、書き込みを行うセルの属する行の各セルにラッチされたデータが消失するのを防止するため、まず、書き込み準備段階として、次のような動作により当該行の各セルにラッチされたデータを列選択回路12内のデータホールド回路15-1,15-2,…にラッチする。
【実施例1】
【0060】
(2.1) 書き込みを行うメモリセル1の属する行のリードワード線(RW1)のリード選択信号をアサートする(Hレベルにする)(時刻t1)。これにより、各列のビット線(D1,D2,…)には、選択されたリードワード線(RW1)に接続する各列のメモリセル1(1行目のメモリセル1)においてラッチされている論理レベル電圧Dold11,Dold12,…が出力される(時刻t2)。
【実施例1】
【0061】
このとき、列アドレス入力端子(Y0)には列アドレス信号はまだ入力されていないため、すべての列の書込用セレクタ13-m(m=1,2,…)は、対応するデータホールド回路15-1,15-2,…のQ端子(Q)に接続された状態にある。
【実施例1】
【0062】
(2.2) 次に、ラッチ端子(LAT)のラッチ制御信号をアサートする(Hレベルにする)(時刻t3)。これにより、各ビット線(D1,D2,…)に対応するデータホールド回路15-1,15-2,…のクロック端子(φ)がアサートされ、これらデータホールド回路15-1,15-2,…はD端子(D)の電圧レベルをQ端子(Q)にスルーさせる。従って、図3のノード(in11,in12,…)には論理レベル電圧Dold11,Dold12,…が出力される(時刻t4)。
【実施例1】
【0063】
(2.3) 一定時間経過後、ラッチ端子(LAT)のラッチ制御信号がネゲートされる(Lレベルにする)(時刻t5)。これにより、各データホールド回路15-1,15-2,…のクロック端子(φ)がネゲートされ、これらデータホールド回路15-1,15-2,…はD端子(D)の電圧レベルをラッチする。従って、各ノード(in11,in12,…)には論理レベル電圧Dold11,Dold12,…がホールドされる。各書込用セレクタ13-m(m=1,2,…)は、ノード(in11,in12,…)に接続された状態にあるため、各ビット線(D1,D2,…)の電圧レベルは、対応するデータホールド回路15-1,15-2,…により、其々論理レベル電圧Dold11,Dold12,…に拘束される。
【実施例1】
【0064】
(書き込み段階:時刻t6~)
(2.4) 次に、書き込みする行のリードワード線(RW1)をネゲートするとともに、外部データ入力端子(Din)に書き込みを行う書込データの論理レベル電圧Dnewを入力する(時刻t6)。このとき、列アドレス入力端子(Y0)には、まだ列アドレス信号が入力されていないため、外部データ入力端子(Din)の書込データはビット線(D1,D2,…)には入力されていない。
【実施例1】
【0065】
(2.5) 次に、書き込みを行うセルの列を選択する列アドレス信号を列アドレス入力端子(Y0)に入力する(時刻t7)。これにより、選択された列の書込用セレクタ13-2は、ビット線(D2)を外部データ入力端子(Din)に接続する(時刻t8)。また、それ以外の書込用セレクタ13-j(j≠2)では、ビット線(Dj)は対応するデータホールド回路15-jのQ端子(Q)に接続される。これによって、選択された列のビット線(D2)は、書込データの論理レベル電圧Dnewとなる(時刻t8)。一方、選択されなかった列のビット線(Dj)(j≠2)はデータホールド回路15-jにより、もとの論理レベル電圧Dold1jに拘束された儘となる。
【実施例1】
【0066】
(2.6) 次に、書き込みを行う行のライトワード線(WW1)のライト選択信号をアサートする(Hレベルとする)(時刻t9)。これにより、選択された行(1行目)のすべてのメモリセル1のDラッチ回路2は、そのメモリセル1が属する列m(m=1,2,…)のビット線(Dm)に設定された電圧を出力端子Qへスルーする。このとき、選択された列のビット線(D2)には、書込データの論理レベル電圧Dnewが設定されているので、1行2列目のメモリセル1(図3の符号Bが附されたメモリセル)のDラッチ回路2には論理レベル電圧Dnewが設定され(時刻t10)、それに伴い、当該メモリセル1のノードN_12の電圧は論理レベル電圧Dnewの反転値となる。一方、選択されなかった列のビット線(Dj)(j≠2)には、選択行(1行目)のメモリセル1及びデータホールド回路15-jにラッチされている論理レベル電圧Dold1jが設定されているので、1行j列目のメモリセル1のDラッチ回路2の設定電圧はそのままに維持される。
【実施例1】
【0067】
(2.7) 次に、ライトワード線(WW1)のライト選択信号をネゲートする(Lレベルとする)。これにより、1行目の各メモリセル1のDラッチ回路2は、その時点におけるビット線(Dj)の電圧をラッチする(時刻t11)。
【実施例1】
【0068】
(2.8) 最後に、列アドレス信号の入力を停止する(時刻t12)。これにより、書込用セレクタ13-m(m=1,2,…)は非選択の状態となる(時刻t12)。
【実施例1】
【0069】
以上の動作によって、1行2列目のメモリセル1に新しいデータが書き込まれ、1行1列目のメモリセル1は従前のデータを保持する。
【実施例1】
【0070】
以上のように、本実施例の半導体記憶装置では、各メモリセル1にDラッチ回路2とスリーステート・バッファ3を使用し、スリーステート・バッファ3によりDラッチ回路2の出力を高インピーダンスで受けて、Dラッチ回路2の出力をビット線(Dm)から分離することにより、Dラッチ回路2の入力ゲート回路7に使用する各トランジスタ(M3,M4)の設計値(ゲート幅/ゲート長)と出力ゲート回路9に使用する各トランジスタ(M5,M6)の設計値(ゲート幅/ゲート長)を全く独立に決めることが可能となる。そのため、各トランジスタ(M3,M4,M5,M6)の設計値(ゲート幅/ゲート長)に制約されることなく設計を行うことが可能となる。また、各トランジスタ(M3,M4,M5,M6)の設計値(ゲート幅/ゲート長)に関係なく設計が可能であるので、各トランジスタ(M3,M4,M5,M6)及び、各インバータ回路を構成するトランジスタを、プロセスの最小レベルのサイズとして設計することも可能となる。従って、結果的に全体として回路を小型化することができる。
【実施例2】
【0071】
図7は、本発明の実施例2に係る半導体記憶装置のメモリセルの構成を表す回路図である。図7において、リードワード線(RWn)、ライトワード線(WWn,WWn,WWn)、ビット線(Dm)、Dラッチ回路2、CMISインバータ4,5、ループゲート回路6、及び入力ゲート回路7は、図1,図2の同符号のものと同様である。また、図8の各トランジスタM1~M4は、図2の同符号のものに対応する。
【実施例2】
【0072】
本実施例の半導体記憶装置では、メモリセル1のスリーステート・バッファ3の構成が実施例1と相違している。即ち、本実施例のスリーステート・バッファ3は、高インピーダンス入力回路11が、片チャネルのMISFET(M7)で構成されており、出力ゲート回路9も片チャネルのMISFET(M8)で構成されている。ここで、片チャネルのMISFETとは、NチャネルのMISFETのみ、または、PチャネルのMISFETのみをいう。出力ゲート回路9を片チャネルとしているため、リードワード線(RWn)は1本のみあればよい。
【実施例2】
【0073】
このような構成としても、実施例1と同様の作用効果を得ることができる。尚、本実施例の回路構成では、実施例1(図2)と比べて、1つのメモリセル1あたり、少なくとも2個のトランジスタを減らすことができ、リードワード線を各行あたり1本減らすことができる。
【実施例3】
【0074】
図8は、本発明の実施例3に係る半導体記憶装置の全体構成を表す回路ブロック図である。図8において、図3と同様の構成部分については同符号を付している。本実施例の半導体記憶装置では、列選択回路12が、プリチャージ信号が入力されるプリチャージ制御端子PCを備え、各ビット線D1,D2,…に対応してプリチャージ用トランジスタ16-1,16-2,…を備えた点が、図3と相違している。各プリチャージ用トランジスタ16-1,16-2,…は、片チャネルのPMOSFETであり、ソース及びドレインが電源VDDと各ビット線D1,D2,…に其々接続され、ゲートがプリチャージ制御端子PCに接続されている。プリチャージ信号がアサート(Lレベル)されると、各ビット線D1,D2,…が電源VDDに接続され、各ビット線D1,D2,…がプリチャージされる。これにより、各メモリセル1及び列選択回路12内の各データホールド回路15-1,15-2,…を初期化することができる。
【符号の説明】
【0075】
1 メモリセル
2 Dラッチ回路
3 スリーステート・バッファ
4,5 CMISインバータ
6 ループゲート回路
7 入力ゲート回路
8 インバータ
9 出力ゲート回路
11 高インピーダンス入力回路
12 列選択回路
13-1,13-2,… 書込用セレクタ
14 出力セレクタ
15-1,15-2,… データホールド回路
16-1,16-2,… プリチャージ用トランジスタ
RWn,RWn,RWn リードワード線
WWn,WWn,WWn ライトワード線
D1,D2,… ビット線
D データ入力端子
φ クロック端子
出力端子
Din 外部データ入力端子
Dout 外部データ出力端子
Y0 列アドレス入力端子

LAT ラッチ端子
PC プリチャージ制御端子
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12