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明細書 :スケール付きβ写像に基づくデータコンバート方式

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5334225号 (P5334225)
登録日 平成25年8月9日(2013.8.9)
発行日 平成25年11月6日(2013.11.6)
発明の名称または考案の名称 スケール付きβ写像に基づくデータコンバート方式
国際特許分類 H03M   1/08        (2006.01)
H03M   3/02        (2006.01)
FI H03M 1/08 A
H03M 3/02
請求項の数または発明の数 7
全頁数 20
出願番号 特願2012-509297 (P2012-509297)
出願日 平成23年3月22日(2011.3.22)
国際出願番号 PCT/JP2011/001664
国際公開番号 WO2011/125296
国際公開日 平成23年10月13日(2011.10.13)
優先権出願番号 2010085212
優先日 平成22年4月1日(2010.4.1)
優先権主張国 日本国(JP)
審査請求日 平成24年11月8日(2012.11.8)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】堀尾 喜彦
【氏名】神野 健哉
【氏名】香田 徹
【氏名】合原 一幸
個別代理人の代理人 【識別番号】100089635、【弁理士】、【氏名又は名称】清水 守
審査官 【審査官】柳下 勝幸
参考文献・文献 国際公開第2010/024196(WO,A1)
Daubechies, I.; DeVore, R.; Gunturk, C.S.; Vaishampayan, V.A.;,Beta expansions: a new approach to digitally corrected A/D conversion,Circuits and Systems, 2002. ISCAS 2002. IEEE International Symposium on,米国,2002年,Volume 2,Pages II-784 - II-787
調査した分野 H03M1/00-1/88
H03M 3/02
特許請求の範囲 【請求項1】
入力端と、該入力端に接続される離散時間積分器と、該離散時間積分器に直列に接続される量子化器と、該量子化器の出力側から前記離散時間積分器の入力側に接続される帰還回路と、該帰還回路-前記離散時間積分器-前記量子化器を介した出力端とを具備することを特徴とするスケール付きβ写像に基づくデータコンバート方式。
【請求項2】
請求項1記載のスケール付きβ写像に基づくデータコンバート方式において、
JP0005334225B2_000048t.gif
【請求項3】
請求項1記載のスケール付きβ写像に基づくデータコンバート方式において、
JP0005334225B2_000049t.gif
【請求項4】
請求項2又は3記載のスケール付きβ写像に基づくデータコンバート方式において、前記A/D変換器をスイッチト・キャパシタ積分回路を用いて回路化することを特徴とするスケール付きβ写像に基づくデータコンバート方式。
【請求項5】
請求項2又は3記載のスケール付きβ写像に基づくデータコンバート方式において、前記A/D変換器のビット長Lを無限大とすることにより、カオス発生回路としたことを特徴とするスケール付きβ写像に基づくデータコンバート方式。
【請求項6】
請求項から5の何れか一項記載のスケール付きβ写像に基づくデータコンバート方式において、スケール付きβ写像S(・)に基づくA/D変換器を、離散時間t1 で入力信号xinput をサンプルし、写像をL回繰り返すことによりビット長がLの変換ビット列BS(xinput )を得る操作を行い、該操作においてビット長を無限大(L=∞)にすることにより、初期値をxinput とするカオス時系列を得ることを特徴とするスケール付きβ写像に基づくデータコンバート方式。
【請求項7】
請求項6記載のスケール付きβ写像に基づくデータコンバート方式において、初期値を設定する必要がない場合は、離散時間tn で-∞<n<∞とし、この場合には、スケール付きβ写像S(・)に基づくA/D変換器において、入力信号をサンプルする回路を不要とし、小型のカオス発生回路を構成することを特徴とするスケール付きβ写像に基づくデータコンバート方式。
発明の詳細な説明 【技術分野】
【0001】
本発明は、スケール付きβ写像に基づくデータコンバート方式に係り、特に、集積回路での実装に適合させるための離散時間積分器を用いたA/D変換器乃至カオス発生回路に関するものである。
【背景技術】
【0002】
従来、β写像に基づくデータコンバート方式が提案されている(下記非特許文献1参照)。この方式は、PCM(Pulse Code Moduration)方式と比較して、アナログ回路実装時の安定度が優れている。すなわち、PCM方式は、量子化器の閾値や2倍アンプのゲイン定数などの回路パラメータの揺らぎやノイズなどにより、回路動作が発散する可能性がある。ただし、ビット長に対する変換誤差の収束は指数関数的である。一方、ΣΔ型コンバータの場合は、回路動作は安定であるが、変換精度を上げるためにオーバーサンプリングなどが必要である。さらに、ビット長に対する変換誤差の収束が遅い。これらに対し、β写像に基づくデータコンバート方式は、ΣΔ型コンバータと同様に回路パラメータのミスマッチに対してロバストであるのに加え、PCM方式と同様にほぼ最適なrate-distortion特性を持つ。
【0003】
近年、β写像に基づくデータコンバート方式の性能をさらに上げるため、区間解析を用いて誤差を最小とするようなデコードアルゴリズム、及び回路パラメータの設計指針が示された(下記特許文献1,2、非特許文献2~4参照)。さらに、回路実装の自由度を向上させるため、増幅回路のゲインβと量子化器の閾値の許容範囲とがそれぞれ独立に設定できる、スケール付きβ写像に基づくデータコンバート方式が提案された(下記特許文献2、非特許文献3,4参照)。なお、この方式は、その特別な場合として通常のβ写像に基づくデータコンバータを含んでいる。
【0004】
下記特許文献1,2、非特許文献1~4では、β写像に基づくデータエンコーダ(以下、A/Dコンバータ) や、スケール付きβ写像に基づくA/Dコンバータを構成するためのブロック図が提示されている。しかし、これらのブロック図は、実際の回路実装、特に、集積回路の実装には適していない。
以下、詳細に説明する。
【0005】
スケール付きβ写像S(・)を式(1)に示す(特許文献2、非特許文献3,4参照)。
【0006】
【数1】
JP0005334225B2_000002t.gif

【0007】
ここで、ν∈[s(β-1), s)は閾値パラメータ、1<β<2は変換の基数、γ=1/β、s>0はスケール定数である。さらに、s=(β-1)-1の時、スケール付きβ写像S(・)は次のβ写像C(・)と等しくなる(非特許文献1参照)。
【0008】
【数2】
JP0005334225B2_000003t.gif

【0009】
ここで、ν∈[1, (β-1)-1)である。また、s=β・(β-1)-1のときには、上記式(1)のスケール付きβ写像S(・)は、もう一つのβ写像D(・)と等しくなる(非特許文献1参照)。
【0010】
【数3】
JP0005334225B2_000004t.gif

【0011】
この場合には、ν∈[β, β(β-1)-1)となる。
離散時間をtn (nは自然数)とし、これを用いて、上記式(1)を一次元離散時間力学系として書き直すと、
【0012】
【数4】
JP0005334225B2_000005t.gif

【0013】
と書くことができる。この一次元写像の例を図12に示す。この図12では、β=5/3、s=3、ν=5/2、γν=3/2である。また、図12中には、x(t1 )=0.6を初期値とする軌道も示してある。図12に示すように軌道は最終的に不変部分区間[ν-s(β-1), ν)内(図12中のDの部分)に閉じ込められる。
さらに、2値変数b(tn )∈{0, 1}を以下のように定義する。
【0014】
【数5】
JP0005334225B2_000006t.gif

【0015】
JP0005334225B2_000007t.gif
【0016】
θ=γν …(6)
とする。この時、上記式(4)は、
x(tn+1 )=βx(tn )-b(tn )s (β-1) …(7)
と書くことができる。
ここで、入力信号xinput をt=t1 でサンプルするとする。すなわち、
x(t1 )=xinput …(8)
である。この時、上記式(7)をt=t1 からt=tL (LはA/D変換後のビット長)まで繰り返すことにより、入力信号xinput に対応したバイナリ信号列BS(xinput )を得る。
【0017】
【数6】
JP0005334225B2_000008t.gif

【0018】
ここで、bn =b(tn )(n=1,2,…, L)、bL =b(tL )はLSB(最下位ビット)、b1 =b(t1 )はMSB(最上位ビット)である。
JP0005334225B2_000009t.gif
【0019】
【数7】
JP0005334225B2_000010t.gif

【0020】
と与えられる(特許文献2、非特許文献3,4参照)。これを図12のx(tn+1 )軸に太線で示す。したがって、量子化器の閾値θは、
【0021】
【数8】
JP0005334225B2_000011t.gif

【0022】
の範囲内でなら変動が許容される(特許文献2、非特許文献3,4参照)。これを図12のx(tn )軸に太線で示す。
スケール付きβ写像を用いたA/D変換器の構成図は、下記特許文献2及び非特許文献3,4に示されている。図13はそのスケール付きβ写像を用いたA/D変換器の構成図である。ただし、このままの構成では集積回路による実装に適さない。
【先行技術文献】
【0023】

【特許文献1】国際公開第2009/014057号
【特許文献2】国際公開第2010/024196号
【0024】

【非特許文献1】I.Daubechies,R.A.DeVore,C.S.Gunturk,and V.A.Vaishampayan,“A/D conversion with imperfect quantizers”, IEEE Transactions on Information Theory,Vol.52,No.3, pp.874-885, 2006
【非特許文献2】S.Hironaka,T.Kohda,and K.Aihara,“Markov chain of binary sequences generated by A/D conversion using β-encoder”,in Proceedings of IEEE Workshop on Nonlinear Dynamics of Electronic Systems,pp.261-264,Tokushima,Japan,2007
【非特許文献3】S.Hironaka,T.Kohda,and K.Aihara,“Negative β-encoder”,in Proceedings of International Symposium on Nonlinear Theory and Its Applications,pp.564-567,Budapest,Hungary,2008
【非特許文献4】T.Kohda,S.Hironaka,and K.Aihara,“Negative β-encoder”,Preprint,archiv:0808.2548v2[cs.IT],28 July,2009,http://arxiv.org/abs/0808.2548
【発明の概要】
【発明が解決しようとする課題】
【0025】
上記したように、従来のスケール付きβ写像を用いたA/D変換器では、集積回路による実装に適さないといった問題があった。
また、これまでに、一様な不変測度分布を持つカオスを発生させる回路として、ベルヌーイ写像やテント写像を用いたカオス発生回路が提案されている。しかしながら、これらの回路では、解軌道が定義域の端に接すると、回路の非理想特性やノイズなどにより解軌道が発散し、回路が安定に動作しないという問題点があった。
【0026】
本発明は、上記状況に鑑みて、集積回路による実装に適合し、カオス発生回路にも好適な、離散時間積分器を用いて構成した、スケール付きβ写像に基づくデータコンバート方式を提供することを目的とする。
その具体的な実装構成として、スイッチト・キャパシタ(SC)回路を用いたスケール付きβ写像に基づくA/Dコンバータ回路を提供する。
【0027】
また、β写像は最終的に解軌道が有限な不変部分区間内に閉じ込められるため、上記したスケール付きβ写像に基づくA/Dコンバータのビット長を無限大にすることにより、回路素子のミスマッチやノイズに対してロバストで、軌道が発散せず安定に動作するカオス発生回路を提案する。提案するカオス発生回路は、回路パラメータを変更するだけで、異なったカオスアトラクタを容易に実現できる。
【0028】
さらに、理想的な回路素子を用いたSPICE(Simulation Program with Integrated Circuit Emphasis)回路シミュレーションにより、上記したスケール付きβ写像に基づくA/Dコンバータ回路及びこれを応用したカオス発生回路の動作を確認し、その有効性を示す。
【課題を解決するための手段】
【0029】
本発明は、上記目的を達成するために、
〔1〕スケール付きβ写像に基づくデータコンバート方式において、入力端と、この入力端に接続される離散時間積分器と、この離散時間積分器に直列に接続される量子化器と、この量子化器の出力側から前記離散時間積分器の入力側に接続される帰還回路と、この帰還回路-前記離散時間積分器-前記量子化器を介した出力端とを具備することを特徴とする。
JP0005334225B2_000012t.gif
【0030】
JP0005334225B2_000013t.gif
【0031】
〔4〕上記〔2〕又は〔3〕記載のスケール付きβ写像に基づくデータコンバート方式において、前記A/D変換器をスイッチト・キャパシタ積分回路を用いて回路化することを特徴とする。
〔5〕上記〔2〕又は〔3〕記載のスケール付きβ写像に基づくデータコンバート方式において、前記A/D変換器のビット長Lを無限大とすることにより、カオス発生回路とすることを特徴とする。
【0032】
〔6〕上記〔〕から〔5〕の何れか一項記載のスケール付きβ写像に基づくデータコンバート方式において、スケール付きβ写像S(・)に基づくA/D変換器を、離散時間t1 で入力信号xinput をサンプルし、写像をL回繰り返すことによりビット長がLの変換ビット列BS(xinput )を得る操作を行い、この操作においてビット長を無限大(L=∞)にすることにより、初期値をxinput とするカオス時系列を得ることを特徴とする。
【0033】
〔7〕上記〔6〕記載のスケール付きβ写像に基づくデータコンバート方式において、初期値を設定する必要がない場合は、離散時間tn で-∞<n<∞とし、この場合には、スケール付きβ写像S(・)に基づくA/D変換器において、入力信号をサンプルする回路を不要とし、小型のカオス発生回路を構成することを特徴とする。
【発明の効果】
【0034】
本発明によれば、次のような効果を奏することができる。
(1)アナログ集積回路技術の中核をなす回路要素であり、集積回路中では最も良く利用される離散時間積分器を用いて、スケール付きβ写像に基づくA/D変換器を構成した。よって、本発明のA/D変換器は集積回路化に適している。
(2)スケール付きβ写像に基づくデータコンバート方式のA/D変換器を、カオス発生回路として構成した。スケール付きβ写像の解軌道は、最終的には有限な不変部分区間内に閉じ込められるため、本発明のカオス発生回路は、回路素子の非理想特性やノイズに対しロバストであり、安定に動作する。
【図面の簡単な説明】
【0035】
【図1】本発明の第1実施例を示すスケール付きβ写像に基づくA/D変換器の構成図である。
【図2】本発明の第2実施例を示すスケール付きβ写像に基づくA/D変換器の構成図である。
【図3】一般的なスイッチト・キャパシタ積分回路を示す図である。
【図4】本発明のスイッチト・キャパシタ積分回路を用いた第1のスケール付きβ写像に基づくA/D変換器の構成図である。
【図5】本発明に係る回路を駆動する3相のクロック波形を示す図である。
【図6】図4において、s=(1-β)-1の場合(Cf =Cs =Ci )、及びs=β(1-β)-1の場合(Cf =Cs =βCi )の回路図である。
【図7】本発明のスイッチト・キャパシタ積分回路を用いた第2のスケール付きβ写像に基づくA/D変換器の構成図である。
【図8】本発明のスイッチト・キャパシタ積分回路を用いた第3のスケール付きβ写像に基づくA/D変換器の構成図である。
【図9】図8に示す回路において、入力信号xinput をスイープした時の、異なる量子化閾値θに対する変換誤差を示す図である。
【図10】図8に示す回路において、量子化閾値θをスイープした時の、異なる入力信号xinput に対する変換誤差を示す図である。
【図11】図8に示す回路のSPICEシミュレーションから得られたカオスアトラクタの一例を示す図である。
【図12】スケール付きβ写像の例を示す図である。
【図13】従来のスケール付きβ写像に基づくA/D変換器の構成図である。
【発明を実施するための形態】
【0036】
本発明のスケール付きβ写像に基づくデータコンバート方式は、入力端と、この入力端に接続される離散時間積分器と、この離散時間積分器に直列に接続される量子化器と、この量子化器の出力側から前記離散時間積分器の入力側に接続される帰還回路と、この帰還回路-前記離散時間積分器-前記量子化器を介した出力端とを具備する。
【実施例】
【0037】
以下、本発明の実施の形態について詳細に説明する。
本発明のスケール付きβ写像に基づくデータコンバート方式について、離散時間積分器を用いて構成したスケール付きβ写像に基づくA/D変換器を説明する。
アナログ集積回路の主要な構成要素としては離散時間積分器が多く用いられる。その理由として、素子の非理想特性やミスマッチ、寄生素子、ノイズなどの影響を受けにくい回路構成が利用可能なことや、完全差動回路によりさらに回路性能を向上させることが可能なことなどが挙げられる。また、離散時間積分回路を実装する集積回路技術として、スイッチト・キャパシタ(SC)回路やスイッチト・カレント(SI)回路などが提案されており、これらの回路についてはこれまでに多くの知見が得られている。それらの有用なデータが利用できることも離散時間積分器が用いられる理由の一つである。そこで、スケール付きβ写像を用いてA/D変換器を離散時間積分器を用いて構成する、スケール付きβ写像に基づくデータコンバート方式を提案する。
【実施例】
【0038】
まず、上記式(7)をZ変換すると、
X(z)=βX(z)z-1-B(z)z-1s(β-1)
=βX(z)z-1-βsB(z)z-1+sB(z)z-1 …(12)
が得られる。ここで、X(z), B(z)は、それぞれ、x(tn )及びb(tn )のZ領域での変数である。さらに、上記式(5)より、
【実施例】
【0039】
【数9】
JP0005334225B2_000014t.gif
【実施例】
【0040】
であるので、
【実施例】
【0041】
【数10】
JP0005334225B2_000015t.gif
【実施例】
【0042】
を得る。これより、
【実施例】
【0043】
【数11】
JP0005334225B2_000016t.gif
【実施例】
【0044】
となり、結局、
【実施例】
【0045】
【数12】
JP0005334225B2_000017t.gif
【実施例】
【0046】
を得る。
図1は本発明の第1実施例を示すスケール付きβ写像に基づくA/D変換器の構成図である。
この図において、1は離散時間積分器、2は離散時間積分器1に直列に接続される量子化器、3は量子化器2の出力側から離散時間積分器1の入力側に接続される帰還回路である。
JP0005334225B2_000018t.gif
【実施例】
【0047】
【数13】
JP0005334225B2_000019t.gif
【実施例】
【0048】
と定義すると、上記式(16)は、
【実施例】
【0049】
【数14】
JP0005334225B2_000020t.gif
【実施例】
【0050】
と書き直せる。この場合、スケール付きβ写像に基づくA/D変換器は、図2に示すように構成される。
図2は本発明の第2実施例を示すスケール付きβ写像に基づくA/D変換器の構成図である。
この図において、11は離散時間積分器、12は離散時間積分器11に直列に接続される量子化器、13は量子化器12の出力側から離散時間積分器11の入力側に接続される帰還回路である。
JP0005334225B2_000021t.gif
【実施例】
【0051】
【数15】
JP0005334225B2_000022t.gif
【実施例】
【0052】
である。
次に、スケール付きβ写像に基づくデータコンバート方式によるカオス発生回路について説明する。
上記したように、これまでに提案されているベルヌーイ写像やテント写像を用いたカオス発生回路は、解軌道が定義域の端に接すると、回路の非理想特性やノイズなどにより解軌道が発散し、回路が安定に動作しないという問題点があった。そこで、スケール付きβ写像S(・)が、その解軌道が最終的に有限な不変部分区間内に閉じ込められる写像である点を活用して、安定に動作するカオス発生回路を提案する。
【実施例】
【0053】
スケール付きβ写像S(・)の解軌道は、過渡状態の後、図12にDで示す不変部分区間[ν-s(β-1), ν)の中にトラップされる。したがって、回路素子の非理想特性やノイズによる軌道のずれ幅をδdeviation とすると、s(β-1)+δdeviation <ν<s-δdeviation のνの値の範囲では、解軌道がx(tn )の定義域の端(0とs)に接することがない。そのため、回路の非理想特性やノイズの影響により解軌道が発散することはなく、カオス発生回路は安定に動作する。さらに、β写像S(・)によって実現されるカオス軌道の不変部分区間内での不変測度は一様分布となるので、得られるカオス時系列は、乱数発生、暗号化などへの応用が行い易いと考えられる。
【実施例】
【0054】
具体的にスケール付きβ写像S(・)によりカオス発生回路を構成する方法を述べる。上記したスケール付きβ写像S(・)に基づくA/D変換器では、離散時間t1 で入力信号xinput をサンプルし、写像をL回繰り返す操作により、ビット長がLの変換ビット列BS(xinput )を得ていた。この操作において、ビット長を無限大(L=∞)にすることで、初期値をxinput とするカオス時系列を得ることができる。これにより、前述した離散時間積分器によるスケール付きβ写像を用いたA/D変換器をそのままカオス発生回路として応用することが可能である。また、初期値を設定する必要がない場合は、離散時間tn で-∞<n<∞とすればよい。このときには、前述した離散時間積分器によるスケール付きβ写像に基づくA/D変換器において、入力信号をサンプルする部分が不要となり、より小型のカオス発生回路を実現することができる。
【実施例】
【0055】
次に、本発明の実施例として、スイッチト・キャパシタ(SC)回路によるスケール付きβ写像に基づくA/D変換器の回路実現例を説明する。
主な離散時間アナログ回路(サンプルド・データ回路)技術として、SC回路とSI(スイッチト・カレント)回路がある。ここでは、SC回路によりスケール付きβ写像に基づくA/Dコンバータ回路を実現する手法を述べる。ただし、SI回路を用いても同様な手法で回路実現可能である。具体的には、上記式(16)と図1、あるいは、上記式(18)と図2で与えられるスケール付きβ写像を用いたA/D変換器を、SC積分回路を用いて回路化する手法を示す。
【実施例】
【0056】
〔1〕SC回路による実装例1:上記式(16)と図1を用いる場合
図3は一般的なスイッチト・キャパシタ(SC)積分回路を示す図である。この回路のZ領域での伝達特性は、
【実施例】
【0057】
【数16】
JP0005334225B2_000023t.gif
【実施例】
【0058】
で与えられる。ただし、Vo (z)及びVi (z)は、それぞれ、υo (tn )とυi (tn )のZ領域での変数である。ここで、上記式(16)と式(20)とを比較すると、
o (z)=X(z) …(21)
f /Ci =s(1-β) …(22)
k /Ci =β-1 …(23)
【実施例】
【0059】
【数17】
JP0005334225B2_000024t.gif
【実施例】
【0060】
とすればよいことがわかる。しかし、1<β<2より、-1<1-β<0であるので、上記式(22)でキャパシタの比が負となり、このままでは物理的に実現不可能である。
そこで、出力に負号をつけた量子化器、
【実施例】
【0061】
【数18】
JP0005334225B2_000025t.gif
【実施例】
【0062】
を導入する。すると、上記式(16)はこれを用いて、
【実施例】
【0063】
【数19】
JP0005334225B2_000026t.gif
【実施例】
【0064】
と変形できる。この結果、図3に示す回路で、
o (z)=X(z) …(27)
f /Ci =s(β-1) …(28)
k /Ci =β-1 …(29)
【実施例】
【0065】
【数20】
JP0005334225B2_000027t.gif
【実施例】
【0066】
JP0005334225B2_000028t.gif
【実施例】
【0067】
図4は本発明のスイッチト・キャパシタ積分回路を用いた第1のスケール付きβ写像に基づくA/D変換器の構成図である。
この図4は、上記式(16)と図1で表現した、スケール付きβ写像に基づくA/D変換器を実現するSC回路を示している。なお、一点鎖線で囲った部分は、初期値の設定を必要としないカオス回路に応用する際には不要となる。
【実施例】
【0068】
さらに、この回路を駆動するクロックφA,φBと、入力信号をサンプルし、これと同時にCi の初期電荷をリセットするためのクロックφCを図5に示す。
図5は図4,6,7,8のSC回路を駆動する3相のクロック波形である。
図中のLはビット長であり、また、出力ビット列bn は、φBの立ち下がり、すなわち、tn+1/2 でサンプルする。
【実施例】
【0069】
ここで、入力信号のサンプルを上記式(8)に従って行うとすると、出力の最下位ビットb1 は、
【実施例】
【0070】
【数21】
JP0005334225B2_000029t.gif
【実施例】
【0071】
となる。一方、図4に示す回路で、図5に示したt1 で入力信号をサンプルし、b1 をt1+1/2 で出力すると、このときの回路の伝達関数は、
【実施例】
【0072】
【数22】
JP0005334225B2_000030t.gif
【実施例】
【0073】
である。上記式(31)と式(32)を比較すると、入力信号のサンプルを上記式(8)に従って行う場合には、図4に示す回路において、
s /Ci =1 …(33)
JP0005334225B2_000031t.gif
【実施例】
【0074】
【数23】
JP0005334225B2_000032t.gif
【実施例】
【0075】
とすればよい(非特許文献3,5,6)。ただし、図4から得られるビット列は-bn となることに注意する。
一方、図13で示されているように、
x(t1 )=βxinput …(35)
のように入力信号をサンプルする場合には、
S /Ci =β …(36)
JP0005334225B2_000033t.gif
【実施例】
【0076】
【数24】
JP0005334225B2_000034t.gif
【実施例】
【0077】
を用いればよい。ただし、ここでも、図4に示す回路から得られるビット列は-bn となることに注意する。
以上、上記式(16)と図1で表現したスケール付きβ写像に基づくA/D変換器が、図4に示すSC回路を用いて実現できることを示した。次に、sの値が特別な場合における回路構成について説明する。
【実施例】
【0078】
(a)s=(β-1)-1の場合
この場合は、スケール付きβ写像S(・)は、上記式(2)で与えられるβ写像C(・)となる。上記式(28)より、図4において、
f /Ci =(β-1)-1×(β-1)=1 …(38)
とし、Ck とCs は、それぞれ、上記式(29)及び式(33)で与えられるようにすればよい。この結果、
f /Ci =Cs /Ci =1 …(39)
JP0005334225B2_000035t.gif
【実施例】
【0079】
(b)s=β(β-1)-1の場合
この場合、スケール付きβ写像S(・)は、上記式(3)で与えられるβ写像D(・)となる。上記式(28)より、図4において、
f /Ci =β(β-1)-1×(β-1)=β …(40)
とし、Ck とCs は、それぞれ、上記式(29)及び式(33)で与えられるようにすればよい。
【実施例】
【0080】
このままでは、図4を簡単化することはできないが、入力のサンプルを上記式(35)とする場合には、Cs が上記式(36)で与えられるため、上記(a)と同様に、図4に示す回路で、Cf とCs を共有することができる。よってこの場合にも、図6に示す簡単化した回路が使用できる。ただし、
f /Ci =Cs /Ci =β …(41)
である。さらに、デコードには上記式(37)を使用する必要がある。
【実施例】
【0081】
〔2〕SC回路による実装例2:上記式(18)と図2を用いる場合
上記〔1〕で述べた方法では、上記式(28)に示されるように、Cf の値がsとβの関数となり、回路設計の自由度に制約が生ずる。そこで、ここでは、回路設計の自由度を上げるため、回路パラメータがsあるいはβのみにしか依存しない回路構成法を提案する。
【実施例】
【0082】
図3に示すSC積分回路の伝達関数〔式(20)〕と式(18)を比較すると、
o (z)=X(z) …(42)
f /Ci =1-β …(43)
k /Ci =β-1 …(44)
【実施例】
【0083】
【数25】
JP0005334225B2_000036t.gif
【実施例】
【0084】
とすれば、図3に示す回路でスケール付きβ写像を用いたA/D変換器が実現できることがわかる。しかし、上記〔1〕で述べたように、
f /Ci =1-β<0 …(46)
であり、負のキャパシタ比は物理的に実現不可能である。そこで、上記〔1〕と同様に、出力に負号をつけた量子化器として、
【実施例】
【0085】
【数26】
JP0005334225B2_000037t.gif
【実施例】
【0086】
を導入する。すると、上記式(18)はこれを用いて、
【実施例】
【0087】
【数27】
JP0005334225B2_000038t.gif
【実施例】
【0088】
と変形できる。この結果、図7に示す回路で、
o (z)=X(z) …(49)
f /Ci =β-1 …(50)
k /Ci =β-1 …(51)
【実施例】
【0089】
【数28】
JP0005334225B2_000039t.gif
【実施例】
【0090】
とすれば、スケール付きβ写像に基づくA/D変換器が図3に示す回路を基に実現することができる。
図7は本発明のスイッチト・キャパシタ積分回路を用いた第2のスケール付きβ写像に基づくA/D変換器の構成図である。この図は、上記式(18)と図2で表現した、スケール付きβ写像に基づくA/D変換器を実現するSC回路を示している。なお、一点鎖線で囲った部分は、初期値の設定を必要としないカオス発生回路に応用する際には不要となる。
JP0005334225B2_000040t.gif
【実施例】
【0091】
【数29】
JP0005334225B2_000041t.gif
【実施例】
【0092】
JP0005334225B2_000042t.gif
【実施例】
【0093】
【数30】
JP0005334225B2_000043t.gif
【実施例】
【0094】
JP0005334225B2_000044t.gif
【実施例】
【0095】
JP0005334225B2_000045t.gif
【実施例】
【0096】
一方、図8に示す回路で、直流電圧源の電圧を-1Vに設定すれば図4と等価になる。すなわち、図8に示す回路によれば、上記〔1〕で述べた回路も実現できる。この際、出力ビット列には負号がつかないことも特徴である。なお、一点鎖線で囲った部分は、初期値の設定を必要としないカオス発生回路に応用する際には不要となる。
以上で提案した全てのスケール付きβ写像に基づくA/D変換器は、上記したように、ビット長Lを無限大にすることで、そのままの構成でカオス発生回路として使用できる。すなわち、図5中のφCの周期を∞(φCを単発パルスとする)とすればよい。
【実施例】
【0097】
さらに、カオス時系列の初期値の設定を必要としない場合には、図4, 図6及び図8に示す回路で入力信号をサンプルするための回路(各図中で一点鎖線で囲った部分)とクロックφCは不要となる。
次に、本発明のスケール付きβ写像に基づくA/Dコンバータ回路の妥当性を確認するため、理想回路素子を用いたSPICE回路シミュレーションを行う。ここで、図8に示す回路は、回路パラメータを調整することで、図4, 図6, 及び図7に示す回路と等価になるので、シミュレーションは図8に示す回路を用いて行った。また、通常はβの値を変換後のビット列より推定するが(特許文献1,2、非特許文献1~4参照)、理想状態での動作を確認するのが目的であるため、βの値は既知であるとした。なお、以下のシミュレーションでは、β=5/3,s=3とした。
【実施例】
【0098】
まず、最初に、回路から出力されるビット列BS(xinput )が、理論値と同じであるか検証する。表1は、図8に示す回路のSPICEシミュレーションと、理論式から得られた、入力信号xinput に対するA/D変換出力ビット列の比較である。なお、ビット長はL=8としている。表より、本発明の回路がスケール付きβ写像に基づくA/D変換を正確に行っていることが確認できる。
【実施例】
【0099】
【表1】
JP0005334225B2_000046t.gif
【実施例】
【0100】
次いで、図8に示す回路のSPICEシミュレーションによって得られた出力ビット列のデコード値の変換誤差を評価する。変換ビット長がLの時、量子化誤差の上界は、
【実施例】
【0101】
【数31】
JP0005334225B2_000047t.gif
【実施例】
【0102】
で与えられる。これを用いて、εL (x)≦2-9となるようにビット長をL=13とした。
各入力信号xinput について、異なる量子化閾値θに対する変換誤差を評価した結果を図9に示す。さらに、θを変化させた場合の変換誤差を、異なる入力信号xinput に対して求めた結果を図10に示す。これらの結果より、本発明の回路は、量子化閾値θが変動しているにも関わらず、入力信号xinput を、設定した変換精度以上で正しくA/D変換していることが確認された。すなわち、本発明の回路は、スケール付きβ写像に基づくA/D変換の特徴である、θの変動に対してロバストであることが確認できた。
【実施例】
【0103】
さらに、図8に示す回路において、ビット長L=∞としてカオス発生回路を実現した。図11は、θ=1.44の時にSPICEシミュレーションから得られたカオスアトラクタの例である。図11に示すように、カオスアトラクタは不変部分区間(ν-s(β-1)=0.4≦x(tn )≦ν=2.4)内に留まっていることがわかる。
上記したように、本発明では、スケール付きβ写像に基づくデータコンバート方式によるA/D変換器を、離散時間積分器を用いて実現する手法を提案した。離散時間積分器は、アナログ集積回路技術の中核をなす回路要素であり、集積回路中では最も良く用いられる。したがって、本発明のスケール付きβ写像に基づくA/Dコンバータ回路は集積回路化に適していると考えられる。また、例としてスイッチト・キャパシタ回路を用いて具体的な回路を複数種類実現した。
【実施例】
【0104】
さらに、スケール付きβ写像に基づくデータコンバート方式によるA/D変換器を、カオス発生回路として構成することを提案した。スケール付きβ写像の解軌道は、最終的には有限な不変部分区間内に閉じ込められるため、本発明に係るカオス発生回路は、回路素子の非理想特性やノイズに対しロバストであり、安定に動作する。
最後に、理想回路素子を用いたSPICE回路シミュレーションにより、本発明のスケール付きβ写像に基づくデータコンバート方式によるA/Dコンバータ回路の動作を確認し、その妥当性を検証した。
【実施例】
【0105】
本発明のスケール付きβ写像に基づくA/D変換器は、回路素子の非理想特性などによる回路特性の変化やノイズに対してロバストであるため、環境や回路特性の変化にロバストであり、小型で低消費電力、また、安価で高性能なA/Dコンバータ回路やカオス発生回路の実現、特に、集積回路化に貢献できる。さらに集積回路化においては、回路素子のマッチングや素子特性が悪いため、アナログ回路の集積化には適さないサブミクロン以下の半導体プロセスなどでも、本発明のスケール付β写像に基づくA/D変換回路やカオス発生回路は適している。
【実施例】
【0106】
また、本発明のスケール付きβ写像に基づくA/D変換器は、使用環境が大きく変動するシステムに用いられる各種回路、例えば、大規模なセンサーネットワーク用回路やセンサーダスト用のセンサーノード回路、大規模災害時の緊急通信ノード回路、宇宙空間に用いる各種回路、車載回路、移動ロボット用回路、無線通信端末用回路など、非常に広範囲な回路やシステムに応用可能である。さらに、このA/D変換器を応用したカオス発生回路は、暗号、カオス通信、乱数発生、カオスを用いた情報処理の分野で広く利用可能である。
【実施例】
【0107】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【0108】
本発明のスケール付きβ写像に基づくデータコンバート方式は、環境や回路特性の変化にロバストであり、小型で低消費電力、安価で高性能なA/Dコンバータ回路やカオス発生回路の実現に貢献できる。
【符号の説明】
【0109】
1,11 離散時間積分器
2,12 量子化器
3,13 帰還回路
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図12】
10
【図13】
11
【図11】
12