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明細書 :負のβ写像に基づくデータコンバート方式

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5252668号 (P5252668)
登録日 平成25年4月26日(2013.4.26)
発行日 平成25年7月31日(2013.7.31)
発明の名称または考案の名称 負のβ写像に基づくデータコンバート方式
国際特許分類 H03M   3/02        (2006.01)
H03M   1/12        (2006.01)
FI H03M 3/02
H03M 1/12 Z
請求項の数または発明の数 9
全頁数 21
出願番号 特願2012-509298 (P2012-509298)
出願日 平成23年3月22日(2011.3.22)
国際出願番号 PCT/JP2011/001666
国際公開番号 WO2011/125297
国際公開日 平成23年10月13日(2011.10.13)
優先権出願番号 2010087474
優先日 平成22年4月6日(2010.4.6)
優先権主張国 日本国(JP)
審査請求日 平成24年11月8日(2012.11.8)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】堀尾 喜彦
【氏名】神野 健哉
【氏名】香田 徹
【氏名】合原 一幸
個別代理人の代理人 【識別番号】100089635、【弁理士】、【氏名又は名称】清水 守
審査官 【審査官】柳下 勝幸
参考文献・文献 国際公開第2010/024196(WO,A1)
DAUBECHIES, I. ET AL.,Beta expansions: a new approach to digitally corrected A/D conversion,CIRCUITS AND SYSTEMS, 2002. ISCAS 2002. IEEE INTERNATIONAL SYMPOSIUM ON,米国,2002年,vol. 2,pages II-784 - II-787
調査した分野 H03M1/00-1/88
H03M3/02
特許請求の範囲 【請求項1】
離散時間積分器と、該離散時間積分器に直列に接続される量子化器と、該量子化器の出力側から離散時間積分器の入力側へ接続される係数器を含む帰還回路を具備することを特徴とする負のβ写像に基づくデータコンバート方式。
【請求項2】
JP0005252668B2_000059t.gif
【請求項3】
JP0005252668B2_000060t.gif
【請求項4】
JP0005252668B2_000061t.gif
【請求項5】
JP0005252668B2_000062t.gif
【請求項6】
請求項2から5の何れか一項記載の負のβ写像に基づくデータコンバート方式において、前記A/D変換器をスイッチト・キャパシタ積分回路を用いて回路化することを特徴とする負のβ写像に基づくデータコンバート方式。
【請求項7】
請求項2から5の何れか一項記載の負のβ写像に基づくデータコンバート方式において、前記A/D変換器のビット長Lを無限大にすることにより、カオス発生回路としたことを特徴とする負のβ写像に基づくデータコンバート方式。
【請求項8】
請求項7記載の負のβ写像に基づくデータコンバート方式において、負のβ写像R(・)に基づくA/D変換器を、離散時間t1で入力信号xinputをサンプルし、写像をL回繰り返す操作によりビット長がLの変換ビット列BS(xinput)を得る操作を行い、該操作においてビット長を無限大(L=∞)にすることにより、初期値をxinputとするカオス時系列を得ることを特徴とする負のβ写像に基づくデータコンバート方式。
【請求項9】
請求項8記載の負のβ写像に基づくデータコンバート方式において、初期値を設定する必要がない場合は、離散時刻tnで-∞<n<∞とし、この場合には、入力信号をサンプルする回路を不要とし、小型のカオス発生回路を構成することを特徴とする負のβ写像に基づくデータコンバート方式。
発明の詳細な説明 【技術分野】
【0001】
本発明は、負のβ写像に基づくデータコンバート方式に係り、特に集積回路での実装に適合させるための離散時間積分器を用いたA/D変換器乃至カオス発生回路に関するものである。
【背景技術】
【0002】
従来、負の実数を基数とする、負のβ写像に基づくデータコンバート方式が提案されている(下記特許文献1,非特許文献1,2参照)。この方式では、従来の正の実数を基数とするβ写像に基づくデータコンバート方式(下記特許文献2,非特許文献3,4参照)と比較して、特に、閾値の許容範囲の端付近での変換誤差が改善されている。これは、正の実数を基数とするβ写像では、不変部分区間の大きさは一定で、閾値パラメータの値により不変部分区間が定義域内を平行移動するのに対し、負のβ写像では、不変部分区間は定義域のほぼ中央に位置し、その大きさが閾値パラメータの値により拡大あるいは縮小し、拡大領域では回路のダイナミックレンジがより広く取れるためである。
【0003】
以下、詳細に説明する。
【0004】
負のβ写像に基づくデータ変換器について負のβ写像R(・)を下記式(1)に示す(下記特許文献1,非特許文献1,2)。
【0005】
【数1】
JP0005252668B2_000002t.gif
ここで、ν∈[s(β-1),s)は閾値パラメータ、-2<-β<-1は変換の基数、γ=1/β、s>0はスケール定数である。
【0006】
離散時間をtn(nは自然数)とし、これを用いて、上記式(1)を一次元離散時間力学系として書き直すと、
【数2】
JP0005252668B2_000003t.gif
と書くことができる。この一次元写像の例を図16に示す。この図16では、β=5/3,s=3,ν=5/2,γν=3/2とした。また、図16中には、x(t1)=0.6を初期値とする軌道も示している。図16に示すように、軌道は最終的に不変部分区間[LB,UB)内(図16中のDの部分)に閉じ込められる。ここで、LBとUBは表1で与えられる。
【0007】
【表1】
JP0005252668B2_000004t.gif

【0008】
この表1より、不変部分区間の大きさが最大となるのは、ν=(β-1)sとν=sの時であり、この時は、LB=0,UB=sとなる。すなわち、νの許容範囲[s(β-1),s)内のνの最小値と最大値で不変部分区間の大きさは最大となる。この写像を回路で実装した場合、不変部分区間が大きい程回路のダイナミックレンジが大きく取れ、相対的にS/N比が改善する。ただし、νの値に依存して変換誤差が変動するので注意が必要である(下記特許文献1,非特許文献1,2)。さらに、ノイズや回路の非理想特性により、写像の軌道が定義域[0,s)をはみ出さないように不変部分区間の大きさを設定する必要がある。
【0009】
次に、2値変数b(tn)∈{0,1}を以下のように定義する。
【数3】
JP0005252668B2_000005t.gif
JP0005252668B2_000006t.gif θ=γν …(4)
とする。この時、上記式(2)は、
【数4】
JP0005252668B2_000007t.gif
と書くことができる。この式はさらに、
【数5】
JP0005252668B2_000008t.gif
のように変形できる。
【0010】
ここで、入力信号xinputをt=t1でサンプルするとする。すなわち、
x(t1)=xinput …(8)
である。この時、上記式(5)をt=t1からt=tL(LはA/D変換後のビット長)まで繰り返すことにより、入力信号xinputに対応したバイナリ信号列BS(xinput)を得る。
【0011】
【数6】
JP0005252668B2_000009t.gif
ここで、bn=b(tn)(n=1,2,…,L)、bL=b(tL)はLSB(最下位ビット)、b1=b(t1)はMSB(最上位ビット)である。
【0012】
JP0005252668B2_000010t.gif【数7】
JP0005252668B2_000011t.gif
とすればよい(下記特許文献1,非特許文献1,2)。
【0013】
JP0005252668B2_000012t.gif【数8】
JP0005252668B2_000013t.gif
と与えられる(下記特許文献1,非特許文献1,2)。これを図16のx(tn+1)軸に太線で示す。したがって、量子化器の閾値θは、
【数9】
JP0005252668B2_000014t.gif
の範囲内でなら変動が許容される(下記特許文献1,非特許文献1,2)。これを図16のx(tn)軸に太線で示す。すなわち、環境の変化や回路素子の非理想特性、あるいは、ノイズなどにより量子化閾値θが変動しても、上記式(12)の範囲内にθがあれば、A/Dコンバータ回路は正常に動作する。逆に言えば、量子化閾値θが変動するような簡単で安価な回路構成でも、正常に動作するA/Dコンバータ回路を実現することが可能である。
【0014】
負のβ写像に基づくA/D変換器の構成図は、下記特許文献1及び特許文献1,2に示されている。図17はその負のβ写像に基づくA/D変換器の構成図である。ただし、このままの構成では集積回路による実装に適さない。
【先行技術文献】
【0015】

【特許文献1】国際公開第2010/024196号
【特許文献2】国際公開第2009/014057号
【0016】

【非特許文献1】S.Hironaka,T.Kohda,and K.Aihara,“Negative β-encoder”,in Proceedings of International Symposium on Nonlinear Theory and Its Applications,pp.564-567,Budapest,Hungary,2008
【非特許文献2】T.Kohda,S.Hironaka,and K.Aihara,“Negative β-encoder”,Preprint,archiv:0808.2548v2[cs.IT],28 July,2009,http://arxiv.org/abs/0808.2548
【非特許文献3】I.Daubechies,R.A.DeVore,C.S.Gunturk,and V.A.Vaishampayan,“A/D conversion with imperfect quantizers”, IEEE Transactions on Information Theory,Vol.52,No.3, pp.874-885, 2006
【非特許文献4】S.Hironaka,T.Kohda,and K.Aihara,“Markov chain of binary sequences generated by A/D conversion using β-encoder”,in Proceedings of IEEE Workshop on Nonlinear Dynamics of Electronic Systems,pp.261-264,Tokushima,Japan,2007
【発明の概要】
【発明が解決しようとする課題】
【0017】
上記したように、従来の負のβ写像に基づくA/D変換器では、集積回路による実装に適さないといった問題があった。
【0018】
また、これまでに、一様な不変測度分布を持つカオスを発生させる回路として、ベルヌーイ写像やテント写像を用いたカオス発生回路が提案されている。しかしながら、これらの回路では、解軌道が定義域の端に接すると、回路の非理想特性やノイズなどにより解軌道が発散し、回路が安定に動作しないという問題点があった。
【0019】
本発明は、上記状況に鑑みて、集積回路による実装に適合し、カオス発生回路にも好適な、離散時間積分器を用いて構成した負のβ写像に基づくデータコンバート方式を提供することを目的とする。
【0020】
その具体的な実装構成として、スイッチト・キャパシタ(SC)回路を用いた負のβ写像に基づくA/Dコンバータ回路を提供する。
【0021】
また、負のβ写像は最終的に解軌道が有限な不変部分区間内に閉じ込められるため、上記した負のβ写像に基づくA/Dコンバータのビット長を無限大にすることにより、回路素子のミスマッチやノイズにロバストで、軌道が発散せず安定に動作するカオス発生回路を提案する。提案するカオス発生回路は、回路パラメータを変更するだけで、異なったカオスアトラクタを容易に実現できる。
【0022】
さらに、理想的な回路素子を用いたSPICE(Simulation Program with Integrated Circuit Emphasis)回路シミュレーションにより、上記した負のβ写像に基づくA/Dコンバータ回路及びこれを応用したカオス発生回路の動作を確認し、その有効性を示す。
【課題を解決するための手段】
【0023】
本発明は、上記目的を達成するために、
〔1〕負のβ写像に基づくデータコンバート方式において、離散時間積分器と、この離散時間積分器に直列に接続される量子化器と、この量子化器の出力側から離散時間積分器の入力側へ接続される係数器を含む帰還回路を具備することを特徴とする。
【0024】
JP0005252668B2_000015t.gif
【0025】
JP0005252668B2_000016t.gif
【0026】
JP0005252668B2_000017t.gif
【0027】
JP0005252668B2_000018t.gif
【0028】
〔6〕上記〔2〕から〔5〕の何れか一項記載の負のβ写像に基づくデータコンバート方式において、前記A/D変換器をスイッチト・キャパシタ積分回路を用いて回路化することを特徴とする。
【0029】
〔7〕上記〔2〕から〔5〕の何れか一項記載の負のβ写像に基づくデータコンバート方式において、前記A/D変換器のビット長Lを無限大にすることにより、カオス発生回路としたことを特徴とする。
【0030】
〔8〕上記〔7〕記載の負のβ写像に基づくデータコンバート方式において、負のβ写像R(・)に基づくA/D変換器を、離散時間t1で入力信号xinputをサンプルし、写像をL回繰り返す操作によりビット長がLの変換ビット列BS(xinput)を得る操作を行い、この操作においてビット長を無限大(L=∞)にすることにより、初期値をxinputとするカオス時系列を得ることを特徴とする。
【0031】
〔9〕上記〔8〕記載の負のβ写像に基づくデータコンバート方式において、初期値を設定する必要がない場合は、離散時刻tnで-∞<n<∞とし、この場合には、入力信号をサンプルする回路を不要とし、小型のカオス発生回路を構成することを特徴とする。
【発明の効果】
【0032】
本発明によれば、次のような効果を奏することができる。
【0033】
(1)アナログ集積回路技術の中核をなす回路要素であり、集積回路中では最も良く利用される離散時間積分器を用いて負のβ写像に基づくA/D変換器を構成した。したがって、本発明のA/D変換器は集積回路化に適している。
【0034】
(2)負のβ写像に基づくデータコンバート方式のA/D変換器を、カオス発生回路として構成した。負のβ写像の解軌道は、最終的には有限な不変部分区間内に閉じ込められるため、本発明のカオス発生回路は、回路素子の非理想特性やノイズに対しロバストであり、安定に動作する。
【図面の簡単な説明】
【0035】
【図1】本発明の第1実施例を示す負のβ写像に基づくA/D変換器の構成図である。
【図2】本発明の第2実施例を示す負のβ写像に基づくA/D変換器の構成図である。
【図3】本発明の第3実施例を示す負のβ写像に基づくA/D変換器の構成図である。
【図4】本発明の第4実施例を示す負のβ写像に基づくA/D変換器の構成図である。
【図5】一般的なスイッチト・キャパシタ積分回路を示す図である。
【図6】本発明のスイッチト・キャパシタ積分回路を用いた第1の負のβ写像に基づくA/D変換器の構成図である。
【図7】本発明に係る回路を駆動する3相のクロック波形を示す図である。
【図8】本発明のスイッチト・キャパシタ積分回路を用いた第2の負のβ写像に基づくA/D変換器の構成図である。
【図9】本発明のスイッチト・キャパシタ積分回路を用いた第2の負のβ写像に基づくA/D変換器の変形例を示す構成図である。
【図10】本発明のスイッチト・キャパシタ積分回路を用いた第3の負のβ写像に基づくA/D変換器の構成図である。
【図11】本発明のスイッチト・キャパシタ積分回路を用いた第4の負のβ写像に基づくA/D変換器の構成図である。
【図12】本発明のスイッチト・キャパシタ積分回路を用いた第4の負のβ写像に基づくA/D変換器の変形例を示す構成図である。
【図13】図12に示す回路において、入力信号xinputをスイープした時の、異なる量子化閾値θに対する変換誤差を示す図である。
【図14】図12に示す回路において、量子化閾値θをスイープした時の、異なる入力信号xinputに対する変換誤差を示す図である。
【図15】図12に示す回路のSPICEシミュレーションから得られたカオスアトラクタの一例を示す図である。
【図16】負のβ写像の例を示す図である。
【図17】従来の負のβ写像に基づくA/D変換器の構成図である。
【発明を実施するための形態】
【0036】
本発明の負のβ写像を用いたデータコンバート方式は、離散時間積分器と、この離散時間積分器に直列に接続される量子化器と、この量子化器の出力側から離散時間積分器の入力側へ接続される係数器を含む帰還回路を具備する。
【実施例】
【0037】
以下、本発明の実施の形態について詳細に説明する。
【実施例】
【0038】
本発明の負のβ写像に基づくデータコンバート方式について、離散時間積分器を用いて構成した負のβ写像を用いたA/D変換器を説明する。
【実施例】
【0039】
アナログ集積回路の主要な構成要素としては離散時間積分器が多く用いられる。その理由として、素子の非理想特性やミスマッチ、寄生素子、ノイズなどの影響を受けにくい回路構成が利用可能なことや、完全差動回路によりさらに回路性能を向上させることが可能なことなどが挙げられる。また、離散時間積分回路を実装する集積回路技術として、スイッチト・キャパシタ(SC)回路やスイッチト・カレント(SI)回路などが提案されており、これらの回路についてはこれまでに多くの知見が得られている。それらの有用なデータが利用できることも離散時間積分器が用いられる理由の一つである。そこで、負のβ写像を用いたA/D変換器を離散時間積分器を用いて構成する、負のβ写像に基づくデータコンバート方式を提案する。
【実施例】
【0040】
まず、上記式(5)に基づいたA/D変換器の構成を説明する。
【実施例】
【0041】
上記式(5)をZ変換すると、
【数10】
JP0005252668B2_000019t.gif
JP0005252668B2_000020t.gif【数11】
JP0005252668B2_000021t.gif
【数12】
JP0005252668B2_000022t.gif
であるので、
【数13】
JP0005252668B2_000023t.gif
を得ることができる。これより、
【数14】
JP0005252668B2_000024t.gif
となり、結局、
【数15】
JP0005252668B2_000025t.gif
を得ることができる。
【実施例】
【0042】
図1は本発明の実施例を示す負のβ写像に基づくA/D変換器の構成図である。
【実施例】
【0043】
この図において、1は離散時間積分器、2は離散時間積分器1に直列に接続される量子化器であり、この量子化器2の出力側には、離散時間積分器1の入力側に接続されるβ倍の係数器3及び論理インバータ4が接続される。また、5はβ倍の係数器3及び論理インバータ4に接続される加算器である。
【実施例】
【0044】
JP0005252668B2_000026t.gif【数16】
JP0005252668B2_000027t.gif
と定義すると、上記式(18)は、
【数17】
JP0005252668B2_000028t.gif
と書き直せる。この場合には、負のβ写像を用いたA/D変換器は、図2に示すように構成される。
【実施例】
【0045】
JP0005252668B2_000029t.gif【数18】
JP0005252668B2_000030t.gif
である。
【実施例】
【0046】
次に、上記式(6)に基づいたA/D変換器の構成について説明する。
【実施例】
【0047】
上記式(6)をZ変換すると、
【数19】
JP0005252668B2_000031t.gif
を得る。これより、
(1+βz-1)X(z)=s{(β-1)Q(X(z))+1}z-1
…(23)
となり、結局、
【数20】
JP0005252668B2_000032t.gif
を得ることができる。したがって、この様式で記述した負のβ写像を用いたA/D変換器は、図3に示すように構成される。
【実施例】
【0048】
JP0005252668B2_000033t.gif
【実施例】
【0049】
さらに、ここで上記式(19)の量子化器を導入すると、上記式(24)は、
【数21】
JP0005252668B2_000034t.gif
となる。このように記述した負のβ写像を用いたA/D変換器は、図4に示すように構成される。
【実施例】
【0050】
JP0005252668B2_000035t.gif
【実施例】
【0051】
次いで、負のβ写像に基づくデータコンバート方式によるカオス発生回路について説明する。
【実施例】
【0052】
上記したように、これまでに提案されているベルヌーイ写像やテント写像を用いたカオス発生回路は、解軌道が定義域の端に接すると、回路の非理想特性やノイズなどにより解軌道が発散し、回路が安定に動作しないという問題点があった。そこで、負のβ写像R(・)が、その解軌道が最終的に有限な不変部分区間内に閉じ込められる写像である点を活用して、安定に動作するカオス発生回路を提案する。
【実施例】
【0053】
負のβ写像R(・)の解軌道は、過渡状態の後、図16にDで示す不変部分区間[LB,UB)の中にトラップされる。したがって、回路素子の非理想特性やノイズによる軌道のずれ幅をδdeviationとすると、LB+δdeviation<x(tn)<UB-δdeviationとなるようなνの値を選択すれば、解軌道がx(tn)の定義域の端(0とs)に接することがない。そのため、回路の非理想特性やノイズの影響により解軌道が発散することはなく、カオス発生回路は安定に動作する。さらに、負のβ写像R(・)によって実現されるカオス軌道の不変部分区間内での不変測度は一様分布となるので、得られるカオス時系列は、乱数発生、暗号化などへの応用が行い易いと考えられる。
【実施例】
【0054】
具体的に負のβ写像R(・)によりカオス発生回路を構成する方法について説明する。
【実施例】
【0055】
上述した負のβ写像R(・)に基づくA/D変換器では、離散時間t1で入力信号xinputをサンプルし、写像をL回繰り返す操作により、ビット長がLの変換ビット列BS(xinput)を得ていた。この操作において、ビット長を無限大(L=∞)にすることで、初期値をxinputとするカオス時系列を得ることができる。これにより、上述した離散時間積分器による負のβ写像を用いたA/D変換器を、そのままカオス発生回路として応用することが可能である。また、初期値を設定する必要がない場合は、離散時間tnで-∞<n<∞とすればよい。このときには、上述した離散時間積分器による負のβ写像に基づくA/D変換器において、入力信号をサンプルする部分が不要となり、より小型のカオス発生回路が実現できる。
【実施例】
【0056】
次に、本発明の実施例として、スイッチト・キャパシタ(SC)回路による負のβ写像に基づくA/D変換器の回路実現例を説明する。
【実施例】
【0057】
主な離散時間アナログ回路(サンプルド・データ回路)技術として、SC回路とSI(スイッチト・カレント)回路がある。ここでは、SC回路によりβ写像に基づくA/Dコンバータの回路を実現する手法を説明する。ただし、SI回路を用いても同様な手法で回路実現可能である。具体的には、上記式(18)と図1、上記式(20)と図2、あるいは、上記式(24)と図3、さらには、上記式(25)と図4で与えられる負のβ写像を用いたA/D変換器を、SC積分回路を用いて回路化する手法を示す。
【実施例】
【0058】
〔1〕SC回路による実装例1:上記式(18)と図1を用いる場合
図5は一般的なスイッチト・キャパシタ(SC)積分回路を示す図である。この回路のZ領域での伝達特性は、
【数22】
JP0005252668B2_000036t.gif
で与えられる。ただし、Vo(z),Vi0(z)及びVi1(z)は、それぞれ、υo(tn),υi0(tn)とυi1(tn)のZ領域での変数である。ここで、上記式(18)と式(26)とを比較すると、
o(z)=X(z) …(27)
【数23】
JP0005252668B2_000037t.gif
【数24】
JP0005252668B2_000038t.gif
f0/Ci=sβ …(30)
f1/Ci=s …(31)
k/Ci=β+1 …(32)
とすれば、上記式(18)が図5に示す回路を基に実現できることがわかる。
【実施例】
【0059】
JP0005252668B2_000039t.gif
【実施例】
【0060】
図6は本発明のスイッチト・キャパシタ積分回路を用いた第1の負のβ写像に基づくA/D変換器の構成図である。
【実施例】
【0061】
JP0005252668B2_000040t.gif
【実施例】
【0062】
さらに、図6,8~12に示す回路を駆動するクロックφA,φBと、入力信号をサンプルし、これと同時にCiの初期電荷をリセットするためのクロックφCを図7に示す。
【実施例】
【0063】
図7においてLはビット長であり、また、出力ビット列bnは、φBの立ち下がり、すなわち、tn+1/2でサンプルする。
【実施例】
【0064】
ここで、入力信号のサンプルを上記式(8)に従って行うとすると、出力の最下位ビットb1は、
【数25】
JP0005252668B2_000041t.gif
となる。一方、図6に示す回路で、図7に示したt1で入力信号をサンプルし、b1をt1+1/2で出力すると、この時の回路の伝達関数は、
【数26】
JP0005252668B2_000042t.gif
である。上記式(33)と式(34)を比較すると、入力信号のサンプルを上記式(8)に従って行う場合には、図6に示す回路において、
s/Ci=1 …(35)
とすればよいことがわかる。
【実施例】
【0065】
〔2〕SC回路による実装例2:上記式(20)と図2を用いる場合
図6に示す回路では、上記式(30)に示すように、Cf0がsとβの積に依存してしまう。そこで、回路パラメータがsあるいはβだけで決まるようにするため、上記式(20)を用いて図6に示す回路を改良する。上記式(20)と式(26)を比較すると、
o(z)=X(z) …(36)
【数27】
JP0005252668B2_000043t.gif
【数28】
JP0005252668B2_000044t.gif
f0/Ci=β …(39)
f1/Ci=1 …(40)
k/Ci=β+1 …(41)
を得ることができる。これに基づき構成したSC回路を図8に示す。
【実施例】
【0066】
図8は本発明のスイッチト・キャパシタ積分回路を用いた第2の負のβ写像に基づくA/D変換器の構成図である。
【実施例】
【0067】
JP0005252668B2_000045t.gif
【実施例】
【0068】
この図において、入力信号xinputをサンプルするためには、図6と同様に、上記式(35)で与えられるCsを付加する必要がある。しかし、上記式(35)と式(40)より、Cf1=Csであるため、図8に示すように、Cf1とCsを共有することが可能である。
【実施例】
【0069】
JP0005252668B2_000046t.gif
【実施例】
【0070】
図9は本発明のスイッチト・キャパシタ積分回路を用いた第2の負のβ写像に基づくA/D変換器の変形例を示す構成図である。
【実施例】
【0071】
JP0005252668B2_000047t.gifS=sV …(42)
である。また、図9中でスイッチを制御する信号FとGは、
【数29】
JP0005252668B2_000048t.gif
G=bn・φA …(44)
JP0005252668B2_000049t.gif
【実施例】
【0072】
〔3〕SC回路による実装例3:上記式(24)と図3を用いる場合
上記式(24)と上記式(26)を比較すると、
o(z)=X(z) …(45)
【数30】
JP0005252668B2_000050t.gif
i1(z)=1 …(47)
f0/Ci=s(β-1) …(48)
f1/Ci=s …(49)
k/Ci=β+1 …(50)
とすれば、図5に示すSC積分回路で上記式(24)が実現できることがわかる。入力信号をサンプルするスイッチト・キャパシタ回路(Cs)を含めた回路を図10に示す。
【実施例】
【0073】
図10は本発明のスイッチト・キャパシタ積分回路を用いた第3の負のβ写像に基づくA/D変換器の構成図である。
【実施例】
【0074】
JP0005252668B2_000051t.gifs/Ci=1 …(51)
U=1V …(52)
である。なお、一点鎖線で囲った部分は、初期値の設定を必要としないカオス発生回路に応用する際には不要となり、このときは、φP=φAでよい。
【実施例】
【0075】
〔4〕SC回路による実装例4:上記式(25)と図4を用いる場合
図10に示す回路では、上記式(48)に示すように、Cf0の値がsとβの両方に依存してしまうため、回路設計の自由度が制限される。そこで、上記式(25)を用いることにより、回路パラメータがsあるいはβのみに依存する回路構成を提案する。
【実施例】
【0076】
上記式(25)と上記式(26)を比較すると、
o(z)=X(z) …(53)
【数31】
JP0005252668B2_000052t.gif
i1(z)=s …(55)
f0/Ci=β-1 …(56)
f1/Ci=1 …(57)
k/Ci=β+1 …(58)
とすれば、図5に示すSC積分回路で上記式(25)が実現できることがわかる。全体の回路を図11に示す。
【実施例】
【0077】
図11は本発明のスイッチト・キャパシタ積分回路を用いた第4の負のβ写像に基づくA/D変換器の構成図である。
【実施例】
【0078】
JP0005252668B2_000053t.gifS=sV …(59)
である。さらに、入力信号をサンプルするキャパシタをCsとすると、その大きさはCs/Ci=1であるので、上記式(57)より、図11に示すように、これをCf1と共有して省くことができる。なお、一点鎖線で囲った部分は、初期値の設定を必要としないカオス発生回路に応用する際には不要となり、このときは、φP=φAとする。
【実施例】
【0079】
JP0005252668B2_000054t.gif
【実施例】
【0080】
図12は本発明のスイッチト・キャパシタ積分回路を用いた第4の負のβ写像に基づくA/D変換器の変形例を示す構成図である。
【実施例】
【0081】
JP0005252668B2_000055t.gifS=sV …(60)
である。また、図12中でスイッチを制御する信号JとKは、
【数32】
JP0005252668B2_000056t.gif
K=bn・φA …(62)
である。また、Cf0,Cf1,Ckは、それぞれ、上記式(56),上記式(57)及び式(58)で与えられる。なお、一点鎖線で囲った部分は、初期値の設定を必要としないカオス発生回路に応用する際には不要となり、このときは、J=φAとすればよい。
【実施例】
【0082】
以上で提案した全ての負のβ写像に基づくA/D変換回路は、上述したように、ビット長Lを無限大にすることで、そのままの構成でカオス発生回路として使用できる。すなわち、図7中のφCの周期を無限大(φCを単発パルスとする)とすればよい。
【実施例】
【0083】
さらに、カオス時系列の初期値の設定を必要としない場合には、図6,図8~12に示す回路で入力信号をサンプルするための回路(各図中で一点鎖線で囲った部分)とクロックφCは不要となる。
【実施例】
【0084】
次に、本発明の負のβ写像に基づくA/Dコンバータ回路の妥当性を確認するため、理想回路素子を用いたSPICE回路シミュレーションを行う。図6,図8~12の全ての回路についてSPICEシミュレーションを行い動作を確認したが、図12に示す回路は回路パラメータを調整することで他の回路と等価になるため、以下では図12に示す回路から得られた結果を示す。また、通常はβの値を変換後のビット列より推定するが(特許文献1,2,非特許文献1~4)、理想状態での動作を確認するのが目的であるため、βの値は既知であるとした。なお、以下のシミュレーションでは、β=5/3,s=3とした。
【実施例】
【0085】
まず最初に、回路から出力されるビット列BS(xinput)が、理論値と同じであるか検証する。表2は、図12に示す回路のSPICEシミュレーションと、上述の理論式から得られた、入力信号xinputに対するA/D変換出力ビット列の比較である。なお、ビット長はL=8としている。表2より、本発明の回路が負のβ写像に基づくA/D変換を正確に行っていることが確認できる。
【実施例】
【0086】
【表2】
JP0005252668B2_000057t.gif
【実施例】
【0087】
次いで、図12に示す回路のSPICEシミュレーションによって得られた出力ビット列のデコード値の変換誤差を評価する。変換ビット長がLの時、量子化誤差の上界は、
【数33】
JP0005252668B2_000058t.gif
で与えられる(特許文献1,非特許文献1,2)。これを用いて、εL(x)≦2-9となるようにビット長をL=13とした。
【実施例】
【0088】
各入力信号xinputについて、異なる量子化閾値θに対する変換誤差を評価した結果を図13に示す。さらに、θを変化させた場合の変換誤差を、異なる入力信号xinputに対して求めた結果を図14に示す。これらの結果より、本発明の回路は、量子化閾値θが変動しているにも関わらず、入力信号xinputを、設定した変換精度以上で正しくA/D変換していることが確認された。すなわち、本発明の回路は負のβ写像に基づくA/D変換の特徴である、θの変動に対してロバストであることが確認できた。
【実施例】
【0089】
さらに、図12に示す回路において、ビット長L=∞としてカオス発生回路を実現した。図15は、θ=1.5の時にSPICEシミュレーションから得られたカオスアトラクタの例である。表1より、この場合の不変部分区間は、[LB=s-ν=0.5,UB=βs-ν=2.5)である。図15に示すように、カオスアトラクタは不変部分区間内に留まっていることがわかる。
【実施例】
【0090】
上記したように本発明では、負のβ写像に基づくデータコンバート方式によるA/D変換器を、離散時間積分器を用いて実現する手法を提案した。離散時間積分器は、アナログ集積回路技術の中核をなす回路要素であり、集積回路中では最も良く用いられる。したがって、本発明の負のβ写像に基づくA/Dコンバータ回路は集積回路化に適していると考えられる。また、例としてスイッチト・キャパシタ回路を用いて具体的な回路を複数種類実現した。本発明の負のβ写像に基づくA/D変換器は、正のβ写像に基づくA/D変換器に比べ、閾値の許容範囲の端で不変部分区間が拡大するため、閾値が許容範囲の端に近付いても変換精度の劣化が少ない。
【実施例】
【0091】
さらに、負のβ写像に基づくデータコンバート方式によるA/D変換器を、カオス発生回路として応用する手法を提案した。負のβ写像の解軌道は、最終的には有限な不変部分区間内に閉じ込められるため、本発明に係るカオス発生回路は、回路素子の非理想特性やノイズに対しロバストであり、安定に動作する。
【実施例】
【0092】
最後に、理想回路素子を用いたSPICE回路シミュレーションにより、本発明の負のβ写像に基づくデータコンバート方式によるA/Dコンバータ回路の動作を確認し、その妥当性を検証した。
【実施例】
【0093】
本発明の負のβ写像に基づくA/D変換器は、回路素子の非理想特性などによる回路特性の変化やノイズに対してロバストであり、小型で低消費電力、また、安価で高性能なA/Dコンバータ回路やカオス発生回路の実現、特に、集積回路化に貢献できる。さらに集積回路化においては、回路素子のマッチングや素子特性が悪いため、アナログ回路の集積化には適さないサブミクロン以下の半導体プロセスなどでも、本発明の負のβ写像に基づくA/D変換回路やカオス発生回路は適している。また、本発明の負のβ写像に基づくA/D変換器は、使用環境が大きく変動するシステムに用いられる各種回路、例えば、大規模なセンサーネットワーク用回路やセンサーダスト用のセンサーノード回路、大規模災害時の緊急通信ノード回路、宇宙空間に用いる各種回路、車載回路、移動ロボット用回路、無線通信端末用回路など、非常に広範囲な回路やシステムに応用可能である。さらに、このA/D変換器を応用したカオス発生回路は、暗号、カオス通信、乱数発生、カオスを用いた情報処理の分野で広く利用可能である。
【実施例】
【0094】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【0095】
本発明の負のβ写像に基づくデータコンバート方式は、環境や回路特性の変化にロバストであり、小型で低消費電力、安価で高性能なA/Dコンバータ回路やカオス発生回路の実現に貢献できる。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
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【図17】
16