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明細書 :フリップフロップ回路、半導体装置および電子機器

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5728787号 (P5728787)
登録日 平成27年4月17日(2015.4.17)
発行日 平成27年6月3日(2015.6.3)
発明の名称または考案の名称 フリップフロップ回路、半導体装置および電子機器
国際特許分類 H03K   3/037       (2006.01)
H03K   3/013       (2006.01)
FI H03K 3/037 B
H03K 3/013
請求項の数または発明の数 9
全頁数 28
出願番号 特願2012-519416 (P2012-519416)
出願日 平成23年6月8日(2011.6.8)
権利譲渡・実施許諾 特許権者において、権利譲渡・実施許諾の用意がある。
国際出願番号 PCT/JP2011/063154
国際公開番号 WO2011/155532
国際公開日 平成23年12月15日(2011.12.15)
優先権出願番号 2010134066
優先日 平成22年6月11日(2010.6.11)
優先権主張国 日本国(JP)
審査請求日 平成26年3月6日(2014.3.6)
特許権者または実用新案権者 【識別番号】504255685
【氏名又は名称】国立大学法人京都工芸繊維大学
発明者または考案者 【氏名】小林 和淑
【氏名】古田 潤
【氏名】小野寺 秀俊
個別代理人の代理人 【識別番号】110000338、【氏名又は名称】特許業務法人HARAKENZO WORLD PATENT & TRADEMARK
審査官 【審査官】白井 孝治
参考文献・文献 米国特許出願公開第2010/0088565(US,A1)
特表2009-538549(JP,A)
特開2009-105967(JP,A)
特開2006-115311(JP,A)
特開2004-95063(JP,A)
S. Mitra, et al. ,"Built-In Soft Error Resilience for Robust System Design",Integrated Circuit Design and Technology, 2007. ICICDT '07. IEEE International Conference on,米国,IEEE,2007年 5月30日,pp. 1-6
J. Furuta, et al.,"A 65nm Bistable Cross-coupled Dual Modular Redundancy Flip-Flop Capable of Protecting Soft Errors on the C-element",VLSI Circuits (VLSIC), 2010 IEEE Symposium on,米国,IEEE,2010年 6月16日,pp. 123-124
調査した分野 H03K 3/00-3/36
H03K 19/003
G06F 11/00
IEEE Xplore
特許請求の範囲 【請求項1】
入力データを保持するフリップフロップ回路であって、
前記入力データをラッチする第1および第2のマスタラッチ回路と、
第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、
第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、
第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、
第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、
第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、
第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、
相互接続された第1および第2のインバータ回路と、
相互接続された第3および第4のインバータ回路と、を備え、
第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続され、
第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
【請求項2】
入力データを保持するフリップフロップ回路であって、
前記入力データをラッチする第1および第2のマスタラッチ回路と、
第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、
第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、
第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、
第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、
第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、
相互接続された第1および第2のインバータ回路と、
相互接続された第3および第4のインバータ回路と、を備え、
第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
【請求項3】
入力データを保持するフリップフロップ回路であって、
前記入力データをラッチする第1および第2のマスタラッチ回路と、
第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、
第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、
第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、
第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、
第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、
相互接続された第1および第2のインバータ回路と、
相互接続された第3および第4のインバータ回路と、を備え、
第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
【請求項4】
さらに遅延回路を備え、
前記入力データは、前記遅延回路を介して第2のマスタラッチ回路に入力される、ことを特徴とする請求項1~3のいずれか1項に記載のフリップフロップ回路。
【請求項5】
第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、
第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、
第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、
第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、
第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、
第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、
第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、
第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、
第4のCエレメント回路の出力端子と第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノード、
第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、
第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、
第3のCエレメント回路の出力端子と第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、
第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、第7~第9の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることを特徴とする請求項1に記載のフリップフロップ回路。
【請求項6】
第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、
第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、
第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、
第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、
第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、
第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、
第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、
第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、
第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノードとして、
第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第7~第9の各ノード間の距離が、0.86μm以上であることを特徴とする請求項2に記載のフリップフロップ回路。
【請求項7】
第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、
第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、
第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、
第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、
第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、
第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、
第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、
第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、
第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、
第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることを特徴とする請求項3に記載のフリップフロップ回路。
【請求項8】
請求項1~7のいずれか1項に記載のフリップフロップ回路を備えた半導体装置。
【請求項9】
請求項8に記載の半導体装置を備えた電子機器。
発明の詳細な説明 【技術分野】
【0001】
本発明は、ソフトエラーに対する耐性を高めたフリップフロップ回路に関する。
【背景技術】
【0002】
プロセスの微細化に伴い、ソフトエラーに代表される一過性のエラーが増加している。ソフトエラーは宇宙空間やSRAMの問題であったが、近年では地上でもソフトエラーの対策が必要となってきている。地上でのソフトエラーの主要因は、高エネルギー中性子である。
【0003】
図9に示すように、高エネルギー中性子が基板のSi原子に衝突すると2次イオンが生じる。2次イオンが拡散層の近傍を通過すると、拡散や空乏層の電界によるドリフトにより拡散層に電子または正孔が集まる。この電子または正孔によりドレインの電荷が変化して出力が反転する。
【0004】
ソフトエラーは、高エネルギー中性子が衝突する場所によって、SEU(Single Event Upset)、SET(Single Event Transient)およびMCU(Multiple Cell Upset)の3種類に分類される。SEUは、図10の(a)に示すように、高エネルギー中性子がFF(フリップフロップ)やSRAMに衝突して直接保持データを反転させるエラーである。SETは、図10の(b)に示すように、高エネルギー中性子が組合せ回路に衝突してパルスを発生させるエラーである。MCUは、図10の(c)に示すように、集積度の高いSRAMにおいて、一度に複数のSRAMの保持データが反転するエラーである。
【0005】
FFのSEUによるエラー率は1e-3FIT付近まで増加している。FITとは、1e9時間にエラーが発生する回数の期待値であり、100万個のFFが使用されるチップでは、約100年間使用すると1度エラーが起こる計算となる。なお、FFとSRAMとでは、SEUによるエラー率は同等である。
【0006】
SETの場合はパルスがラッチ回路に取り込まれることでエラーとなるため、SETによるエラー率はSEUによるエラー率に比べて小さくなる。しかしながら、高いソフトエラー耐性を持つ回路を実現するためには、SEUだけでなく、SETによるエラーの対策も不可欠である。SEUおよびSETによるエラーを軽減するために、FFを冗長化した複数モジュラーFFが使用されている。複数モジュラーFFを用いた回路構成として、TMR(Triple Modular Redundancy)および遅延挿入TMR(DTMR)がある。
【0007】
図11は、一般的なTMRであるフリップフロップ回路FF50の構成を示す図である。フリップフロップ回路FF50は、3つのマスタラッチ回路LAT51~LAT53、3つのスレーブラッチ回路LAT54~LAT56、3つの多数決回路VOT51~VOT53、および1つのインバータ回路INV51を備えている。マスタラッチ回路LAT51~LAT53の各入力端子にはそれぞれ、3つの組合せ回路COMB51~COMB53からの入力データIN0・IN1・IN2が入力される。また、スレーブラッチ回路LAT54~LAT56はそれぞれ、出力データOUT0・OUT1・OUT2を出力する。
【0008】
このように、フリップフロップ回路FF50では、組合せ回路、マスタラッチ回路、スレーブラッチ回路および多数決回路を3重化している。これにより、複数のラッチ回路が同時に反転しない限りエラーとならないため、エラー耐性は非常に高い。しかしながら、ラッチ回路および多数決回路だけでなく、組合せ回路も3重化しているため、フリップフロップ回路FF50の回路規模は、普通の非冗長FFの回路規模に比べ3倍以上となってしまい、面積のオーバーヘッドが大きい。
【0009】
図12は、一般的なDTMRであるフリップフロップ回路FF60の構成を示す図である。フリップフロップ回路FF60は、3つのマスタラッチ回路LAT61~LAT63、3つのスレーブラッチ回路LAT64~LAT66、1つの多数決回路VOT61、2つの遅延回路DEL61・DEL62および1つのインバータ回路INV61を備えている。マスタラッチ回路LAT61の入力端子および遅延回路DEL61の入力端子には、組合せ回路COMB61からの入力データINが入力される。また、多数決回路VOT61は、出力データOUTを出力する。
【0010】
このように、フリップフロップ回路FF60では、組合せ回路を3重化せずに、組合せ回路COMB61に生じたSETパルスを、2つの遅延回路DEL61・DEL62によって除去している。これにより、多数決回路VOT61で生じたSETパルスも次段の遅延回路によって除去されるため、多数決回路VOT61は3重化する必要がない。よって、フリップフロップ回路FF60は、TMRであるフリップフロップ回路FF50に比べ回路規模は小さい。しかしながら、フリップフロップ回路FF60では、2つの遅延回路DEL61・DEL62によって遅延時間が増大するという問題がある。
【0011】
また、フリップフロップ回路FF50およびフリップフロップ回路FF60では、多数決回路を使用しているため、MCUによるエラー耐性が低いという問題がある。具体的には、3つのマスタラッチ回路のうちの2つ、または3つのスレーブラッチ回路のうちの2つが反転すると、出力も反転してしまう。
【0012】
上記のフリップフロップ回路FF50およびフリップフロップ回路FF60に対し、Cエレメント回路およびウィークキーパー回路を使用した遅延挿入DMR(DDMR、BISER)が提案されている。図13の(a)は、BISERであるフリップフロップ回路FF70の構成を示す図であり、図13の(b)は、フリップフロップ回路FF70のCエレメント回路の構成を示す図である。
【0013】
図13の(a)に示すように、フリップフロップ回路FF70は、2つのマスタラッチ回路LAT71・LAT72、2つのスレーブラッチ回路LAT73・LAT74、2つのCエレメント回路CE71・CE72、2つのウィークキーパー回路WK71・WK72、1つの遅延回路DEL71および1つのインバータ回路INV71を備えている。マスタラッチ回路LAT71の入力端子および遅延回路DEL71の入力端子には、組合せ回路COMB71からの入力データINが入力される。
【0014】
ウィークキーパー回路WK71は、2つのインバータ回路INV72・INV73から構成されている。同様に、ウィークキーパー回路WK72は、2つのインバータ回路INV74・INV75から構成されている。これにより、ウィークキーパー回路WK71・WK72はそれぞれ、Cエレメント回路CE71・CE72からの出力データを保持する。
【0015】
図13の(b)に示すように、Cエレメント回路は、2つのPMOSトランジスタMP1・MP2および2つのNMOSトランジスタMN1・MN2を備えている。トランジスタMP1・MP2は、電源電位VCCと出力ノードN3との間に直列接続されており、NMOSトランジスタMN1・MN2は、出力ノードN3と接地電位VSSとの間に直列接続されている。また、トランジスタMP1・MN2の各ゲートがCエレメント回路の第1の入力ノードN1に接続され、トランジスタMP2・MN1の各ゲートがCエレメント回路の第2の入力ノードN2に接続されている。これにより、Cエレメント回路は、入力ノードN1・N2に入力される値が互いに異なる場合は、直前の値を保持する。
【0016】
このため、フリップフロップ回路FF70では、マスタラッチ回路の一方の保持データが反転してもエラーとならない。また、組合せ回路COMB71に生じたSETパルスも、遅延回路DEL71によって除去される。さらに、フリップフロップ回路FF70の回路規模はDTMRと比べても小さく、遅延回路も1つであるため遅延時間もDTMRほど大きくならない。
【0017】
しかしながら、図13に示すフリップフロップ回路FF70では、Cエレメント回路で生じたSETパルスによるエラーに脆弱であるという欠点がある。具体的には、図14に示すように、Cエレメント回路に高エネルギー中性子が衝突することによってSETパルスが生じると、そのSETパルスを2つのスレーブラッチ回路LAT73・LAT74の両方がラッチしてしまうため、後段のCエレメント回路CE72の出力が反転してしまう。また、フリップフロップ回路FF70は、クロック周波数が低いときにはエラー耐性が高いが、クロック周波数の増加とともにエラー耐性が低くなるという問題を有している。
【0018】
そこで、本出願の発明者は、エラー耐性をさらに強化したDMRとして、DMR(Double Delayed DMR)およびEDMR(Enhanced Delayed DMR)を提案した(非特許文献1)。
【0019】
図15は、DMRであるフリップフロップ回路FF80の構成を示す図である。フリップフロップ回路FF80は、図13に示すフリップフロップ回路FF70において、スレーブラッチ回路LAT74の入力端子の前に遅延回路DEL81を挿入した構成である。遅延回路DEL81によって、Cエレメント回路CE71で生じたSETパルスを除去することができる。
【0020】
図16は、EDMRであるフリップフロップ回路FF90の構成を示す図である。フリップフロップ回路FF90は、図13に示すフリップフロップ回路FF70において、Cエレメント回路CE91およびウィークキーパー回路WK91をさらに備え、Cエレメント回路CE71およびウィークキーパー回路WK71をスレーブラッチ回路LAT73に接続し、Cエレメント回路CE91およびウィークキーパー回路WK91をスレーブラッチ回路LAT74に接続した構成である。ウィークキーパー回路WK91は、ウィークキーパー回路WK71・WK72と同様に、2つのインバータ回路INV91・INV92から構成されている。
【0021】
フリップフロップ回路FF90では、マスタラッチ回路とスレーブラッチ回路との間のCエレメント回路とウィークキーパー回路を2重にしているので、Cエレメント回路CE71・CE91の一方でSETパルスが生じても、後段のCエレメント回路CE72の出力は反転しない。これにより、Cエレメント回路で生じたSETパルスによるエラーに対する耐性を高めることができる。
【先行技術文献】
【0022】

【非特許文献1】古田 潤、小林 和淑、小野寺 秀俊、「高いSEU/SET耐性を持つ省面積・低遅延二重化フリップフロップ」、第22回回路とシステム軽井沢ワークショップ、2009年4月、p.456-461
【発明の概要】
【発明が解決しようとする課題】
【0023】
しかしながら、図15に示すフリップフロップ回路FF80では、図13に示すフリップフロップ回路FF70に遅延回路をさらに挿入した構成であるため、遅延時間のオーバーヘッドが増大してしまうという問題がある。
【0024】
また、図16に示すフリップフロップ回路FF90では、図13に示すフリップフロップ回路FF70と比較して、遅延時間の増加なしにCエレメント回路で生じたSETパルスを防ぐことができるが、Cエレメント回路CE91およびウィークキーパー回路WK91を追加しているため、回路面積のオーバーヘッドが大きいという問題がある。
【0025】
また、従来のフリップフロップ回路では、Cエレメント回路およびウィークキーパー回路を構成するトランジスタの製造ばらつきに対する遅延時間の変化が大きいという問題がある。図17は、図13に示すフリップフロップ回路FF70および図16に示すフリップフロップ回路FF90における、遅延時間のばらつきを示すグラフである。同図では、Cエレメント回路およびウィークキーパー回路を構成するトランジスタのゲート長が製造ばらつきにより変化した場合の遅延時間の変化をモンテカルロシミュレーションにより評価したものである。ゲート長は1σ=1nmの正規分布に従ってばらつくと想定し、電源電圧は1.2Vとしている。横軸はフリップフロップ回路FF70・FF90の平均遅延時間を1として正規化している。フリップフロップ回路FF70の遅延時間は±3%まで分布しており、フリップフロップ回路FF90の遅延時間は±2.5%まで分布していることが分かる。
【0026】
本発明は、上記の問題点を解決するためになされたもので、その目的は、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することにある。
【課題を解決するための手段】
【0027】
上記の課題を解決するために、本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続され、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されていることを特徴としている。
【0028】
上記の構成によれば、第1のCエレメント回路は、第1のマスタラッチ回路の反転出力と第2のマスタラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第2のCエレメント回路は、第1のマスタラッチ回路の非反転出力と第2のマスタラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第1および第2のマスタラッチ回路のいずれかの出力が反転しても、第1および第2のCエレメント回路の出力は反転しない。すなわち、第1および第2のインバータ回路は、第1のCエレメント回路からの出力のウィークキーパー回路としての機能と、第2のCエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第1および第2のCエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。
【0029】
同様に、第3のCエレメント回路は、第1のスレーブラッチ回路の反転出力と第2のスレーブラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第4のCエレメント回路は、第1のスレーブラッチ回路の非反転出力と第2のスレーブラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第1および第2のスレーブラッチ回路のいずれかの出力が反転しても、第3および第4のCエレメント回路の出力は反転しない。すなわち、第3および第4のインバータ回路は、第3のCエレメント回路からの出力のウィークキーパー回路としての機能と、第4のCエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第3および第4のCエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。
【0030】
また、ソフトエラーによって第1および第2のCエレメント回路のいずれかの出力が反転しても、反転した出力が第1および第2のスレーブラッチ回路にラッチされることを防止することができる。同様に、ソフトエラーによって第3および第4のCエレメント回路のいずれかの出力が反転しても、反転した出力がフリップフロップ回路から出力されることを防止することができる。
【0031】
また、相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたCエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、第1~第4のCエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路のCエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。よって、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路に比べて、回路面積をさらに小さくすることが可能である。
【0032】
相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたCエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、ばらつきによってウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧が変化しても遅延時間に与える影響が小さい。
【0033】
また、保持データの書き換えが容易であるため、ウィークキーパー回路を構成するトランジスタのサイズを小さくする必要がない。そのため、ウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧のばらつきが小さくなり、遅延時間のばらつきが改善する。したがって、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができる。
【発明の効果】
【0034】
以上のように、本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続され、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている構成であるので、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができるという効果を奏する。
【図面の簡単な説明】
【0035】
【図1】本発明の第1の実施形態に係るフリップフロップ回路の構成を示す図である。
【図2】従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路における、遅延回路の遅延時間に対するエラー率を示すグラフである。
【図3】従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路の、回路面積に対するエラー率を示すグラフである。
【図4】従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路における、遅延時間のばらつきを示すグラフである。
【図5】(a)は、図16に示す従来のフリップフロップ回路の一部の回路構成を示す図であり、(b)は、本実施形態に係るフリップフロップ回路の一部の回路構成を示す図である。
【図6】図13に示す従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路の、動作電圧に対する遅延時間および出力を示す表である。
【図7】フリップフロップ回路のエラー耐性を測定するための回路構成を示す図である。
【図8】シフト動作させるクロック周波数と、約3万回シフト動作させた場合のSEUによるエラー数との関係を示すグラフである。
【図9】ソフトエラーの発生を模式的に示す図である。
【図10】(a)は、SEU(Single Event Upset)のソフトエラーを示す図であり、(b)は、SET(Single Event Transient)のソフトエラーを示す図であり、(c)は、MCU(Multiple Cell Upset)のソフトエラーを示す図である。
【図11】従来のフリップフロップ回路の構成を示す図である。
【図12】従来の他のフリップフロップ回路の構成を示す図である。
【図13】(a)は、従来のさらに他のフリップフロップ回路の構成を示す図であり、(b)は、当該フリップフロップ回路のCエレメント回路の構成を示す図である。
【図14】図13の(a)に示すフリップフロップ回路のCエレメント回路に高エネルギー中性子が衝突してソフトエラーが発生した状態を示す図である。
【図15】従来のさらに他のフリップフロップ回路の構成を示す図である。
【図16】従来のさらに他のフリップフロップ回路の構成を示す図である。
【図17】図13に示すフリップフロップ回路および図16に示すフリップフロップ回路における、遅延時間のばらつきを示すグラフである。
【図18】本発明に係るフリップフロップ回路および従来のフリップフロップ回路の回路面積と遅延時間との関係を示すグラフである。
【図19】(a)は、本発明に係るフリップフロップ回路で構成された発振器の発振周波数のばらつきを示すグラフであり、(b)は、従来のフリップフロップ回路で構成された発振器の発振周波数のばらつきを示すグラフである。
【図20】図1に示すフリップフロップ回路におけるセンシティブノードを示す図である。
【図21】(a)は、センシティブノード間の距離とソフトエラー発生率との関係を示すグラフであり、(b)は、(a)に示すグラフの一部を拡大したグラフである。
【図22】本発明の第2の実施形態に係るフリップフロップ回路の一例を示す図である。
【図23】本発明の第2の実施形態に係るフリップフロップ回路の他の一例を示す図である。
【図24】本発明の第2の実施形態に係る液晶表示装置の要部構成を示すブロック図である。
【発明を実施するための形態】
【0036】
〔実施形態1〕
本発明の第1の実施形態について図1~図21に基づいて説明すれば以下のとおりである。

【0037】
(本実施形態に係るフリップフロップ回路の構成)
図1は、本実施形態に係るフリップフロップ回路FF10の構成を示す図である。フリップフロップ回路FF10は、組合せ回路COMB11からの入力データINを保持するフリップフロップ回路であって、2つのマスタラッチ回路LAT11・LAT12、2つのスレーブラッチ回路LAT13・LAT14、4つのCエレメント回路CE11~CE14、5つのインバータ回路INV11~INV15、および遅延回路DEL11を備えている。

【0038】
マスタラッチ回路LAT11・LAT12はそれぞれ、特許請求の範囲に記載の第1および第2のマスタラッチ回路に相当する。マスタラッチ回路LAT11の入力端子には、組合せ回路COMB11からの入力データINが入力される。また、マスタラッチ回路LAT12の入力端子には、組合せ回路COMB11からの入力データINが遅延回路DEL11を介して入力される。これにより、マスタラッチ回路LAT11・LAT12は、クロックCLKに応じて入力データINをラッチする。

【0039】
Cエレメント回路CE11は、特許請求の範囲に記載の第1のCエレメント回路に相当する。Cエレメント回路CE11の一方の入力端子は、マスタラッチ回路LAT11の反転出力端子バーQに接続されており、Cエレメント回路CE11の他方の入力端子は、マスタラッチ回路LAT12の反転出力端子バーQに接続されている。すなわち、Cエレメント回路CE11には、マスタラッチ回路LAT11の反転出力およびマスタラッチ回路LAT12の反転出力が入力される。

【0040】
Cエレメント回路CE12は、特許請求の範囲に記載の第2のCエレメント回路に相当する。Cエレメント回路CE12の一方の入力端子は、マスタラッチ回路LAT11の非反転出力端子Qに接続されており、Cエレメント回路CE12の他方の入力端子は、マスタラッチ回路LAT12の非反転出力端子Qに接続されている。すなわち、Cエレメント回路CE12には、マスタラッチ回路LAT11の非反転出力およびマスタラッチ回路LAT12の非反転出力が入力される。

【0041】
スレーブラッチ回路LAT13・LAT14はそれぞれ、特許請求の範囲に記載の第1および第2のスレーブラッチ回路に相当する。スレーブラッチ回路LAT13のデータ入力端子は、Cエレメント回路CE11の出力端子に接続されており、スレーブラッチ回路LAT13は、Cエレメント回路CE11の出力をラッチする。スレーブラッチ回路LAT14のデータ入力端子は、Cエレメント回路CE12の出力端子に接続されており、スレーブラッチ回路LAT14は、Cエレメント回路CE12の出力をラッチする。

【0042】
Cエレメント回路CE13は、特許請求の範囲に記載の第3のCエレメント回路に相当する。Cエレメント回路CE13の一方の入力端子は、スレーブラッチ回路LAT13の反転出力端子バーQに接続されており、Cエレメント回路CE13の他方の入力端子は、スレーブラッチ回路LAT14の反転出力端子バーQに接続されている。すなわち、Cエレメント回路CE13には、スレーブラッチ回路LAT13の反転出力およびスレーブラッチ回路LAT14の反転出力が入力される。

【0043】
Cエレメント回路CE14は、特許請求の範囲に記載の第4のCエレメント回路に相当する。Cエレメント回路CE14の一方の入力端子は、スレーブラッチ回路LAT13の非反転出力端子Qに接続されており、Cエレメント回路CE14の他方の入力端子は、スレーブラッチ回路LAT14の非反転出力端子Qに接続されている。すなわち、Cエレメント回路CE14には、スレーブラッチ回路LAT13の非反転出力およびスレーブラッチ回路LAT14の非反転出力が入力される。

【0044】
インバータ回路INV11・INV12はそれぞれ、特許請求の範囲に記載の第1および第2のインバータ回路に相当する。インバータ回路INV11・INV12は、相互接続されていると共に、インバータ回路INV11の入力端子とインバータ回路INV12の出力端子とは、Cエレメント回路CE11の出力端子とスレーブラッチ回路LAT13のデータ入力端子との間の接続点に接続されている。また、インバータ回路INV11の出力端子とインバータ回路INV12の入力端子とは、Cエレメント回路CE12の出力端子とスレーブラッチ回路LAT14のデータ入力端子との間の接続点に接続されている。

【0045】
インバータ回路INV13・INV14はそれぞれ、特許請求の範囲に記載の第3および第4のインバータ回路に相当する。インバータ回路INV13・INV14は、相互接続されていると共に、インバータ回路INV13の入力端子とインバータ回路INV14の出力端子とは、Cエレメント回路CE13の出力端子に接続されている。また、インバータ回路INV13の出力端子とインバータ回路INV14の入力端子とは、Cエレメント回路CE14の出力端子に接続されている。

【0046】
なお、Cエレメント回路CE11~CE14の構成は、図13の(b)に示す構成と略同一である。

【0047】
(従来構成との比較)
このように、本実施形態に係るフリップフロップ回路FF10は、図16に示す従来のフリップフロップ回路FF90と同様に、Cエレメント回路を二重化した構造である。また、フリップフロップ回路FF10は、フリップフロップ回路FF90において、ウィークキーパー回路を二重化する代わりに、ウィークキーパー回路を構成していた2つのインバータ回路を、2つのCエレメント回路の間にクロスカップルさせた構成である。これにより、フリップフロップ回路FF10は、フリップフロップ回路FF90に比べてインバータ回路の個数を少なくすることができるので、回路規模を縮小させることができる。

【0048】
図2は、従来のフリップフロップ回路FF60、FF80、FF90および本実施形態に係るフリップフロップ回路FF10における、遅延回路の遅延時間に対するエラー率を示すグラフである。同図に示すように、本実施形態に係るフリップフロップ回路FF10の遅延時間に対するエラー率は、フリップフロップ回路FF80・FF90におけるものとほぼ同一である。

【0049】
図3は、従来のフリップフロップ回路FF60、FF80、FF90および本実施形態に係るフリップフロップ回路FF10の、回路面積に対するエラー率を示すグラフである。同図から明らかなように、本実施形態に係るフリップフロップ回路FF10は、従来のフリップフロップ回路FF60、FF80、FF90と比較して、小さい回路面積で高いエラー耐性を有していることが分かる。このように、本実施形態に係るフリップフロップ回路FF10は、従来のフリップフロップ回路と比較して、エラー耐性を低下させることなく、回路規模を縮小することができる。

【0050】
また、本実施形態に係るフリップフロップ回路FF10は、トランジスタの製造ばらつきに対する遅延時間の変化が小さいという利点を有している。図4は、従来のフリップフロップ回路FF70・FF90および本実施形態に係るフリップフロップ回路FF10における、遅延時間のばらつきを示すグラフである。フリップフロップ回路FF70・FF90の特性は、図17に示すものと同一である。図4において、フリップフロップ回路FF10の遅延時間の分布は、±2%の範囲内であり、フリップフロップ回路FF70・FF90に比べ、遅延時間の変化が小さいことが分かる。

【0051】
また、本実施形態に係るフリップフロップ回路FF10は、Cエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路FF70・FF80・FF90のCエレメント回路を構成するトランジスタよりも小さくすることができるという利点がある。以下、図5を参照して説明する。

【0052】
図5の(a)は、図16に示す従来のフリップフロップ回路FF90の一部の回路構成を示す図であり、図5の(b)は、本実施形態に係るフリップフロップ回路FF10の一部の回路構成を示す図である。図5の(a)では、インバータ回路INV72・INV73で構成されるウィークキーパー回路のデータを書き換える場合、インバータ回路INV73の出力がCエレメント回路71からの出力を妨げる。そのため、ウィークキーパー回路のデータ書き換えのために必要なCエレメント回路71の出力は、インバータ回路INV72・INV73の出力の約10倍となる。

【0053】
一方、図5の(b)では、2つのCエレメント回路CE11・CE12の出力によって、インバータ回路INV11・INV12で構成されるデータ保持回路のデータ書き換えを行う。そのため、インバータ回路INV11・INV12で構成されるデータ保持回路のデータ書き換えのために必要なCエレメント回路11の出力は、インバータ回路INV11・INV12の出力の約2倍程度でよい。このように、インバータ回路INV11・INV12で構成されるデータ保持回路は、従来のフリップフロップ回路FF90のウィークキーパー回路に比べ、保持データの書き換えが容易である。

【0054】
したがって、本実施形態に係るフリップフロップ回路FF10のCエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路FF90のCエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。したがって、フリップフロップ回路FF10は、従来のフリップフロップ回路に比べて、回路面積をさらに縮小することが可能である。

【0055】
また、本実施形態に係るフリップフロップ回路FF10は、動作電圧が極めて低い場合でも、従来のフリップフロップ回路に比べ性能が低下しないという利点を有している。図6は、図13に示す従来のフリップフロップ回路FF70および本実施形態に係るフリップフロップ回路FF10の、動作電圧に対する遅延時間および出力を示す表である。フリップフロップ回路FF10・FF70の回路面積はどちらも同一である。従来のフリップフロップ回路FF70では、動作電圧が0.5Vの場合は、動作電圧が1.2Vの場合に比べて、遅延時間が大きくなっている。これに対し、本実施形態に係るフリップフロップ回路FF10では、動作電圧が0.5Vの場合においても、動作電圧が1.2Vの場合に比べて遅延時間があまり大きくならない。

【0056】
このように、本実施形態に係るフリップフロップ回路FF10は、動作電圧が極めて低い場合でも高い性能を維持することができるので、将来的に実用化が検討されているサブスレシホールド回路等の低電圧回路に好適である。
【実施例1】
【0057】
本発明に係るフリップフロップ回路が従来のフリップフロップ回路よりも高いエラー耐性を有していることを証明するための実験を行った。
【実施例1】
【0058】
図7に示すように、本発明に係るフリップフロップ回路FF10が8個カスケード接続されたシフトレジスタを構成する。初段のフリップフロップ回路FF10には、2つのセレクタ回路SEL11・SEL12が接続されている。セレクタ回路SEL11の一方の入力端子には入力信号SIが入力され、セレクタ回路SEL12の一方の入力端子には反転入力信号バーSIが入力される。また、セレクタ回路SEL11の他方の入力端子には、最終段のフリップフロップ回路FF10の一方のデータ出力端子が接続され、セレクタ回路SEL12の他方の入力端子には、最終段のフリップフロップ回路FF10の他方のデータ出力端子が接続されている。また、セレクタ回路SEL11・SEL12には、セレクト信号として信号RSが入力される。
【実施例1】
【0059】
これにより、8個のフリップフロップ回路FF10で1つのローカルループユニットを形成する。さらに、このローカルループユニットを複数カスケード接続して、これらのローカルループユニットに対して、241Amが発生するα粒子を照射する。
【実施例1】
【0060】
α粒子を照射した状態で、セレクタ回路SEL11・SEL12がそれぞれ入力信号SIおよび反転入力信号バーSIを選択するように、信号RSを制御するとともに、図示しないクロックCLKを各フリップフロップ回路FF10に入力することにより、シフト動作を開始させる。続いて、セレクタ回路SEL11・SEL12が最終段のフリップフロップ回路FF10の出力を選択するように、信号RSを制御する。これにより、シフト動作が繰り返される。所定時間経過後、シフト動作を停止させて、最終段のフリップフロップ回路FF10の出力SO・バーSOを検出する。
【実施例1】
【0061】
また、上記構成と比較するため、図13の(a)に示す従来のフリップフロップ回路FF70を図7と同様に8個カスケード接続してローカルループユニットを構成し、241Amが発生するα粒子をカスケード接続された複数のローカルループユニットに照射した。
【実施例1】
【0062】
実験では、1MHz、10MHzおよび160MHzの3種類のクロックCLKでフリップフロップ回路を動作させた。それぞれの周波数で500分動作させながら、10分ごとに保持データを取り出して、エラーの検出を行った。その結果を図8に示す。
【実施例1】
【0063】
図8は、ローカルループ状態にし100分間α線を照射した場合のクロック周波数と反転したフリップフロップ数との関係を示すグラフである。同図において、黒棒が本発明に係るフリップフロップ回路FF10のエラー数を示しており、白棒が従来のフリップフロップ回路FF70のエラー数を示している。フリップフロップ回路FF70では、クロック周波数が大きくなるほどエラー数が大きくなっている。これに対し、フリップフロップ回路FF10では、クロック周波数に関わらず殆どエラーが観察されなかった。特に、クロック周波数が160MHzの場合は、フリップフロップ回路FF10のエラー数は、フリップフロップ回路FF70のエラー数の約1/150であり、クロック周波数が高いほどフリップフロップ回路FF10のエラー耐性は従来構成よりも高くなることが分かる。
【実施例1】
【0064】
以上の実験により、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路よりも非常に高いエラー耐性を有していることが分かった。
【実施例1】
【0065】
図18は、本発明に係るフリップフロップ回路FF10および従来のフリップフロップ回路FF60・FF70・FF80・FF90の回路面積と遅延時間との関係を示すグラフである。同図から、本発明に係るフリップフロップ回路FF10が最も面積遅延積(ADP)が小さいことが分かる。
【実施例2】
【0066】
さらに、本発明の発明者は、中性子線の照射実験も行った。本発明に係るフリップフロップ回路FF10が8個カスケード接続されたシフトレジスタ(図7)および従来のフリップフロップ回路FF90が8個カスケード接続されたシフトレジスタに対し中性子線を照射し、所定時間におけるエラー数を測定した。その結果、回路の動作周波数が100MHzの場合、フリップフロップ回路FF10で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路FF90で構成されるシフトレジスタにおけるエラー数の約31%であった。また、回路の動作周波数が10MHzの場合、フリップフロップ回路FF10で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路FF90で構成されるシフトレジスタにおけるエラー数の約47%であった。さらに、回路の動作周波数が1MHzの場合、フリップフロップ回路FF10で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路FF90で構成されるシフトレジスタにおけるエラー数の約6%であった。
【実施例2】
【0067】
このように、本発明に係るフリップフロップ回路FF10は、従来のフリップフロップ回路に比べ、中性子線に対するエラー耐性も高いことが分かった。
【実施例3】
【0068】
続いて、フリップフロップ回路で発振器(Ring Oscillator)を構成した場合の、発振周波数のばらつきを測定した。その結果を図19に示す。
【実施例3】
【0069】
図19の(a)は、本発明に係るフリップフロップ回路FF10で構成された発振器の発振周波数のばらつきを示すグラフであり、図19の(b)は、従来のフリップフロップ回路FF90で構成された発振器の発振周波数のばらつきを示すグラフである。これらのグラフから、本発明に係るフリップフロップ回路のほうが、発振周波数のばらつきが少ない、すなわち遅延時間のばらつきが小さいことが分かる。
【実施例3】
【0070】
(エラー耐性をさらに強化するためのレイアウト構造)
続いて、エラー耐性をさらに強化するためのレイアウト構造について説明する。フリップフロップ回路FF10では、電位が同時に反転すると出力が反転するノードの組合せ(以下、「センシティブノード」と称する)が存在する。センシティブノードの具体例を図20に示す。
【実施例3】
【0071】
本願発明の発明者は、図20に示すフリップフロップ回路FF10において、ノードn1・n2・n3の組合せ、n4・n5・n6の組合せ、n7・n8・n9の組合せ、および、n10・n11・n12の組合せがセンシティブノードであることを見出した。これらのノードは、以下のように定義される。
【実施例3】
【0072】
ノードn1は、ラッチ回路LAT11の反転出力端子バーQとCエレメント回路CE11の一方の入力端子との間を接続するノードである。ノードn2は、ラッチ回路LAT12の反転出力端子バーQとCエレメント回路CE11の他方の入力端子との間を接続するノードである。ノードn3は、Cエレメント回路CE12の出力端子とインバータ回路INV11の出力端子とインバータ回路INV12の入力端子とラッチ回路LAT14のデータ入力端子との間を接続するノードである。
【実施例3】
【0073】
ノードn4は、ラッチ回路LAT11の非反転出力端子QとCエレメント回路CE12の一方の入力端子との間を接続するノードである。ノードn5は、ラッチ回路LAT12の非反転出力端子QとCエレメント回路CE12の他方の入力端子との間を接続するノードである。ノードn6は、Cエレメント回路CE11の出力端子とインバータ回路INV11の入力端子とインバータ回路INV12の出力端子とラッチ回路LAT13のデータ入力端子との間を接続するノードである。
【実施例3】
【0074】
ノードn7は、ラッチ回路LAT13の反転出力端子バーQとCエレメント回路CE13の一方の入力端子との間を接続するノードである。ノードn8は、ラッチ回路LAT14の反転出力端子バーQとCエレメント回路CE13の他方の入力端子との間を接続するノードである。ノードn9は、Cエレメント回路CE14の出力端子とインバータ回路INV13の出力端子とインバータ回路INV14の入力端子との間を接続するノードである。
【実施例3】
【0075】
ノードn10は、ラッチ回路LAT13の非反転出力端子QとCエレメント回路CE14の一方の入力端子との間を接続するノードである。ノードn11は、ラッチ回路LAT14の非反転出力端子QとCエレメント回路CE14の他方の入力端子との間を接続するノードである。ノードn12は、Cエレメント回路CE13の出力端子とインバータ回路INV13の入力端子とインバータ回路INV14の出力端子との間を接続するノードである。
【実施例3】
【0076】
ノードn1~n12はそれぞれ、特許請求の範囲に記載の第1~第12のノードに相当する。このように各ノードを定義した場合、ノードn1・n2・n3の組合せ、ノードn4・n5・n6の組合せ、ノードn7・n8・n9の組合せ、およびノードn10・n11・n12の組合せが、それぞれセンシティブノードとなる。そのため、放射線により電位が同時に反転しないためにはノードn1・n2・n3間、ノードn4・n5・n6間、ノードn7・n8・n9間、およびノードn10・n11・n12間のそれぞれの距離を、できるだけ大きくすることが望ましい。
【実施例3】
【0077】
ここで、センシティブノード間の距離とソフトエラー発生率との関係について、図21を参照して説明する。
【実施例3】
【0078】
図21の(a)において、横軸は、センシティブノード間の距離であり、縦軸は、SEUに対するMCUの発生率である。図21の(b)は、図21の(a)に示すグラフの横軸の一部を拡大したものであり、センシティブノード間の距離が1.5~3.5μmにおける、SEUに対するMCUの発生率を示している。
【実施例3】
【0079】
また、実線は、MCUのうち電化共有(Charge Sharing,CS)によるMCUのSEUに対する発生率を示しており、破線は、MCUのうち連続衝突(Successive Hits,SH)によるMCUのSEUに対する発生率を示している。一点鎖線は、CSとSHとを合わせたMCUのSEUに対する発生率を示している。
【実施例3】
【0080】
SEUに対するMCUの発生率(以下、「エラー率」とする)は、冗長化されたフリップフロップ回路が通常のフリップフロップ回路に対してどの程度ソフトエラーに耐性があるかを表している。図21の(a)に示すように、センシティブノード間の距離を0.86μm以上とすれば、エラー率を1/10(10%)以下とすることができる。さらに、図21の(b)に示すように、センシティブノード間の距離を1.75μm以上とすれば、エラー率を1/100(1%)以下とすることができ、センシティブノード間の距離を3.50μm以上とすれば、エラー率を1/1000(0.1%)以下とすることができる。
【実施例3】
【0081】
そのため、図20に示すフリップフロップ回路FF10においても、各素子のレイアウトを適切に設定することにより、センシティブノード間の距離を0.86μm以上とすることが好ましい。さらに好ましくは、当該距離を1.75μm以上、さらに好ましくは、当該距離を3.50μm以上とすることにより、さらにソフトエラー耐性を高めることができる。
【実施例3】
【0082】
〔実施形態2〕
本発明の第2の実施形態について図22~図24に基づいて説明すれば以下のとおりである。本実施形態では、第1の実施形態に係るフリップフロップ回路FF10の変形例、および本発明に係るフリップフロップ回路を用いた半導体装置および電子機器について説明する。
【実施例3】
【0083】
(本実施形態に係るフリップフロップ回路の構成)
図22は、本実施形態に係るフリップフロップ回路FF20の構成を示す図である。フリップフロップ回路FF20は、第1の実施形態に係るフリップフロップ回路FF10において、Cエレメント回路CE14を省略した構成である。
【実施例3】
【0084】
すなわち、フリップフロップ回路FF20は、スレーブラッチ回路LAT13・LAT14の出力側に接続される構成が、図13~図16に示す従来のフリップフロップ回路におけるものと同一である。このフリップフロップ回路FF20をカスケード接続してシフトレジスタを構成した場合、Cエレメント回路CE13からSETパルスが生じても、SETパルスが生じたフリップフロップ回路FF20の後段に接続されたフリップフロップ回路FF20において、遅延回路DEL11が設けられていることにより、SETパルスが2つのマスタラッチ回路LAT11・LAT12に同時にラッチされることはない。そのため、フリップフロップ回路FF20は、第1の実施形態に係るフリップフロップ回路FF10と同等のエラー耐性を有している。
【実施例3】
【0085】
なお、マスタラッチ回路LAT11・LAT12とスレーブラッチ回路LAT13・LAT14との間を従来構成と同一にした場合、マスタラッチ回路LAT11・LAT12の出力側に接続されたCエレメント回路は直接スレーブラッチ回路に接続されているため、当該Cエレメント回路で生じたSETパルスは、スレーブラッチ回路LAT13・LAT14の両方に取込まれてしまう。
【実施例3】
【0086】
フリップフロップ回路FF20では、スレーブラッチ回路LAT13・LAT14の反転出力端子バーQにCエレメント回路CE13が接続されていたが、Cエレメント回路をスレーブラッチ回路LAT13・LAT14の非反転出力端子Qに接続させてもよい。その構成を図23に示す。
【実施例3】
【0087】
図23は、本実施形態に係るフリップフロップ回路FF30の構成を示す図である。フリップフロップ回路FF30は、第1の実施形態に係るフリップフロップ回路FF10において、Cエレメント回路CE13を省略した構成である。フリップフロップ回路FF30も、第1の実施形態に係るフリップフロップ回路FF10と同等のエラー耐性を有している。
【実施例3】
【0088】
また、フリップフロップ回路FF20・FF30は、フリップフロップ回路FF10に比べて回路を構成する素子の数が少ない。そのため、フリップフロップ回路FF20・FF30は、小型化が必要な電子機器に好適である。
【実施例3】
【0089】
また、エラー耐性をさらに高めるために、フリップフロップ回路FF20・FF30においても、センシティブノード間の距離をできるだけ大きくすることが望ましい。具体的には、図22に示すフリップフロップ回路FF20では、ノードn1・n2・n3間、ノードn4・n5・n6間、およびノードn7・n8・n9間のそれぞれの距離を、できるだけ大きくすることが望ましい。また、図23に示すフリップフロップ回路FF30では、ノードn1・n2・n3間、ノードn4・n5・n6間、およびノードn10・n11・n12間のそれぞれの距離を、できるだけ大きくすることが望ましい。
【実施例3】
【0090】
フリップフロップ回路FF20・FF30において、センシティブノード間の距離は、0.86μm以上であることが好ましい。さらに好ましくは、当該距離を1.75μm以上、さらに好ましくは、当該距離を3.50μm以上とすることにより、さらにソフトエラー耐性を高めることができる。
【実施例3】
【0091】
(フリップフロップ回路を用いた電子機器の一例)
本発明は、あらゆる電子機器に適用可能であるが、その電子機器が液晶表示装置である場合の例について説明する。
【実施例3】
【0092】
図24は、本実施形態に係る液晶表示装置1の要部構成を示すブロック図である。液晶表示装置1は、液晶パネル2、ゲートドライバ3、ソースドライバ4およびコントローラ5を有している。ゲートドライバ3は、コントローラ5から入力される動作クロック等に基づいて、液晶パネル2内のゲートラインを順次走査するための走査信号を出力する。ソースドライバ4は、コントローラ5から入力された表示データを時分割して、時分割された表示データをD/A変換することにより、表示対象画素の明るさに応じた階調表示用のデータ信号を液晶パネル2に出力する。
【実施例3】
【0093】
ここで、ゲートドライバ3は、特許請求の範囲に記載の半導体装置に相当するものであり、複数のフリップフロップ回路がカスケード接続されたシフトレジスタで構成されている。各フリップフロップ回路の出力端子は、次段のフリップフロップ回路および液晶パネル2内のゲートラインに接続されている。
【実施例3】
【0094】
また、液晶表示装置1では、ゲートドライバ3を構成するフリップフロップ回路として、上述したフリップフロップ回路FF10を用いている。これにより、液晶表示装置1は、ソフトエラーに起因する乱れが殆ど生じることのない高品質の画像を表示することができる。
【実施例3】
【0095】
〔付記事項〕
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【実施例3】
【0096】
本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続されている、ことを特徴としている。
【実施例3】
【0097】
本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第1および第2のマスタラッチ回路と、第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、相互接続された第1および第2のインバータ回路と、相互接続された第3および第4のインバータ回路と、を備え、第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている、ことを特徴としている。
【実施例3】
【0098】
上記の構成によれば、第1のCエレメント回路は、第1のマスタラッチ回路の反転出力と第2のマスタラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第2のCエレメント回路は、第1のマスタラッチ回路の非反転出力と第2のマスタラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第1および第2のマスタラッチ回路のいずれかの出力が反転しても、第1および第2のCエレメント回路の出力は反転しない。すなわち、第1および第2のインバータ回路は、第1のCエレメント回路からの出力のウィークキーパー回路としての機能と、第2のCエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第1および第2のCエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。
【実施例3】
【0099】
また、ソフトエラーによって第1および第2のCエレメント回路のいずれかの出力が反転しても、反転した出力が第1および第2のスレーブラッチ回路にラッチされることを防止することができる。
【実施例3】
【0100】
また、相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたCエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、第1および第2のCエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路のCエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。よって、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路に比べて、回路面積をさらに小さくすることが可能である。
【実施例3】
【0101】
相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたCエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、ばらつきによってウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧が変化しても遅延時間に与える影響が小さい。
【実施例3】
【0102】
また、保持データの書き換えが容易であるため、ウィークキーパー回路を構成するトランジスタのサイズを小さくする必要がない。そのため、ウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧のばらつきが小さくなり、遅延時間のばらつきが改善する。したがって、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができる。
【実施例3】
【0103】
本発明に係るフリップフロップ回路では、さらに遅延回路を備え、前記入力データは、前記遅延回路を介して第2のマスタラッチ回路に入力されることが好ましい。
【実施例3】
【0104】
上記の構成によれば、入力データをフリップフロップ回路に出力する組合せ回路等に高エネルギー中性子が衝突することによりソフトエラーが発生しても、遅延回路によって、第1および第2のマスタラッチ回路の両方がエラーパルスをラッチすることを防止することができる。よって、フリップフロップ回路のエラー耐性をさらに高めることができる。
【実施例3】
【0105】
本発明に係るフリップフロップ回路では、第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、第4のCエレメント回路の出力端子と第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノード、第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、第3のCエレメント回路の出力端子と第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、第7~第9の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることが好ましい。
【実施例3】
【0106】
本発明に係るフリップフロップ回路では、第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノードとして、第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第7~第9の各ノード間の距離が、0.86μm以上であることが好ましい。
【実施例3】
【0107】
本発明に係るフリップフロップ回路では、第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることが好ましい。
【実施例3】
【0108】
上記の構成によれば、センシティブノード間の距離が大きいため、ソフトエラー耐性をさらに強化することができる。
【実施例3】
【0109】
本発明に係る半導体装置は、上記のいずれかのフリップフロップ回路を備えている。また、本発明に係る電子機器は、上記の半導体装置を備えている。
【産業上の利用可能性】
【0110】
本発明は、特に低電圧で動作する集積回路に好適に利用することができる。また、本発明に係るフリップフロップ回路およびそれを用いた半導体装置は、あらゆる電子機器に適用できる。特に、エラーレートを極めて低くする必要があるため現時点では冗長性を大きく持たせた回路が使用されているスーパーコンピュータやサーバ用コンピュータといった高度で大規模な電子機器に対して、本発明は好適である。さらに、将来的には、パーソナルコンピュータ、表示装置、カメラ等の家庭用の電子機器や、携帯電話、スマートフォン、PDA、ノートパソコン、タブレット等の携帯用の電子機器も、確実に高性能化が進むと考えられる。そのため、本発明は、特殊用途の電子機器だけでなく、一般用途の電子機器においても、必須になると考えられる。
【符号の説明】
【0111】
1 液晶表示装置(電子機器)
3 ゲートドライバ(半導体装置)
FF10 フリップフロップ回路
FF20 フリップフロップ回路
FF30 フリップフロップ回路
CE11 Cエレメント回路(第1のCエレメント回路)
CE12 Cエレメント回路(第2のCエレメント回路)
CE13 Cエレメント回路(第3のCエレメント回路)
CE14 Cエレメント回路(第4のCエレメント回路)
COMB11 組合せ回路
DEL11 遅延回路
IN 入力データ
INV11 インバータ回路(第1のインバータ回路)
INV12 インバータ回路(第2のインバータ回路)
INV13 インバータ回路(第3のインバータ回路)
INV14 インバータ回路(第4のインバータ回路)
LAT11 マスタラッチ回路(第1のマスタラッチ回路)
LAT12 マスタラッチ回路(第2のマスタラッチ回路)
LAT13 スレーブラッチ回路(第1のスレーブラッチ回路)
LAT14 スレーブラッチ回路(第2のスレーブラッチ回路)
n1 ノード(第1のノード)
n2 ノード(第2のノード)
n3 ノード(第3のノード)
n4 ノード(第4のノード)
n5 ノード(第5のノード)
n6 ノード(第6のノード)
n7 ノード(第7のノード)
n8 ノード(第8のノード)
n9 ノード(第9のノード)
n10 ノード(第10のノード)
n11 ノード(第11のノード)
n12 ノード(第12のノード)
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図21】
20
【図22】
21
【図23】
22
【図24】
23