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明細書 :バスシステム及び電子装置

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2014-038394 (P2014-038394A)
公開日 平成26年2月27日(2014.2.27)
発明の名称または考案の名称 バスシステム及び電子装置
国際特許分類 G06F   3/00        (2006.01)
FI G06F 3/00 Z
請求項の数または発明の数 34
出願形態 OL
全頁数 56
出願番号 特願2012-178992 (P2012-178992)
出願日 平成24年8月10日(2012.8.10)
発明者または考案者 【氏名】黒田 忠広
【氏名】田口 眞男
出願人 【識別番号】899000079
【氏名又は名称】学校法人慶應義塾
個別代理人の代理人 【識別番号】100107766、【弁理士】、【氏名又は名称】伊東 忠重
【識別番号】100070150、【弁理士】、【氏名又は名称】伊東 忠彦
審査請求 未請求
要約 【課題】バス線に並列に接続される複数の電子装置間での高速通信を可能にする、バスシステムを提供すること。
【解決手段】バス線に並列に接続された複数の電子装置を備えるバスシステムであって、前記バス線に第1の方向性結合器を介して伝送信号を送信する第1の電子装置と、前記第1の電子装置から前記バス線に送信された伝送信号を前記バス線から第2の方向性結合器を介して受信する第2の電子装置とを備える、バスシステム。前記第2の方向性結合器は、前記第1の方向性結合器と前記バス線の一方の終端処理部との間に配置されるとよい。
【選択図】図3
特許請求の範囲 【請求項1】
バス線に並列に接続された複数の電子装置を備えるバスシステムであって、
前記バス線に第1の方向性結合器を介して伝送信号を送信する第1の電子装置と、
前記第1の電子装置から前記バス線に送信された伝送信号を前記バス線から第2の方向性結合器を介して受信する第2の電子装置とを備えることを特徴とする、バスシステム。
【請求項2】
前記第2の方向性結合器は、前記第1の方向性結合器と前記バス線の一方の終端処理部との間に配置された、請求項1に記載のバスシステム。
【請求項3】
前記第2の電子装置は、前記一方の終端処理部の方向に進行する伝送信号を前記バス線から前記第2の方向性結合器を介して受信する、請求項2に記載のバスシステム。
【請求項4】
前記第2の電子装置は、前記バス線に前記第2の方向性結合器を介して伝送信号を送信し、
前記第1の電子装置は、前記第2の電子装置から前記バス線に送信された伝送信号を前記バス線から前記第1の方向性結合器を介して受信する、請求項1から3のいずれか一項に記載のバスシステム。
【請求項5】
前記第2の方向性結合器は、前記第1の方向性結合器と前記バス線の一方の終端処理部との間に配置され、
前記第1の方向性結合器は、前記第2の方向性結合器と前記バス線の他方の終端処理部との間に配置された、請求項4に記載のバスシステム。
【請求項6】
前記第1の電子装置は、前記他方の終端処理部の方向に進行する伝送信号を前記バス線から前記第1の方向性結合器を介して受信する、請求項5に記載のバスシステム。
【請求項7】
前記第1の電子装置は、前記第1の方向性結合器の両側から送受信可能であり、
前記第2の電子装置は、前記第2の方向性結合器の両側から送受信可能である、請求項4から6のいずれか一項に記載のバスシステム。
【請求項8】
前記第2の方向性結合器は、前記第1の方向性結合器と前記バス線の一方の終端処理部との間に配置され、
前記第1の方向性結合器は、前記第2の方向性結合器と前記バス線の他方の開放端との間に配置された、請求項4に記載のバスシステム。
【請求項9】
前記バス線は、第1のバス線と第2のバス線とを含み、
前記第1の電子装置は、前記第1のバス線に前記第1の方向性結合器を介して伝送信号を送信し、前記第2の電子装置から前記第2のバス線に送信された伝送信号を前記第2のバス線から第3の方向性結合器を介して受信し、
前記第2の電子装置は、前記第2のバス線に第4の方向性結合器を介して伝送信号を送信し、前記第1の電子装置から前記第1のバス線に送信された伝送信号を前記第1のバス線から前記第2の方向性結合器を介して受信する、請求項1から3のいずれか一項に記載のバスシステム。
【請求項10】
前記第2の方向性結合器は、前記第1の方向性結合器と前記第1のバス線の一方の終端処理部との間に配置され、
前記第1の方向性結合器は、前記第2の方向性結合器と前記第1のバス線の他方の終端処理部との間に配置され、
前記第4の方向性結合器は、前記第3の方向性結合器と前記第2のバス線の一方の終端処理部との間に配置され、
前記第3の方向性結合器は、前記第4の方向性結合器と前記第2のバス線の他方の終端処理部との間に配置された、請求項9に記載のバスシステム。
【請求項11】
前記第2の方向性結合器は、前記第1の方向性結合器と前記第1のバス線の一方の終端処理部との間に配置され、
前記第1の方向性結合器は、前記第2の方向性結合器と前記第1のバス線の他方の開放端との間に配置され、
前記第3の方向性結合器は、前記第4の方向性結合器と前記第2のバス線の一方の終端処理部との間に配置され、
前記第4の方向性結合器は、前記第3の方向性結合器と前記第2のバス線の他方の開放端との間に配置された、請求項9に記載のバスシステム。
【請求項12】
前記バス線は、第1のバス線と、前記第1のバス線の終点側が始点となるように前記第1のバス線に直列に接続された第2のバス線とを含み、
前記第1の電子装置は、前記第1のバス線に前記第1の方向性結合器を介して伝送信号を送信し、前記第2の電子装置から前記第1のバス線に送信された伝送信号を前記第2のバス線から第3の方向性結合器を介して受信し、
前記第2の電子装置は、前記第1のバス線に第4の方向性結合器を介して伝送信号を送信し、前記第1の電子装置から前記第1のバス線に送信された伝送信号を前記第2のバス線から前記第2の方向性結合器を介して受信する、請求項1に記載のバスシステム。
【請求項13】
前記第4の方向性結合器は、前記第1の方向性結合器と前記第1のバス線の始点側の終端処理部との間に配置され、
前記第2の方向性結合器は、前記第3の方向性結合器と前記第2のバス線の終点側の終端処理部との間に配置される、請求項12に記載のバスシステム。
【請求項14】
前記第4の方向性結合器は、前記第1の方向性結合器と前記第1のバス線の始点側の開放端との間に配置され、
前記第2の方向性結合器は、前記第3の方向性結合器と前記第2のバス線の終点側の終端処理部との間に配置される、請求項12に記載のバスシステム。
【請求項15】
前記第1のバス線と前記第2のバス線の接続部分に挿入されたリピータ装置を備える、請求項12から14のいずれか一項に記載のバスシステム。
【請求項16】
前記方向性結合器を構成する電子装置側の電極の一端が交流的に接地されている、請求項1から6のいずれか一項に記載のバスシステム。
【請求項17】
前記方向性結合器を構成する電子装置側の電極の一端が開放されている、請求項1から6のいずれか一項に記載のバスシステム。
【請求項18】
前記バス線のトラフィックを制御する制御信号が前記複数の電子装置に付与される、請求項1から17のいずれか一項に記載のバスシステム。
【請求項19】
前記制御信号を付与するコントローラを備える、請求項18に記載のバスシステム。
【請求項20】
前記方向性結合器は、前記電子装置のパッケージに内蔵された導電部と、前記パッケージ外の導電部とによって構成された、請求項1から19のいずれか一項に記載のバスシステム。
【請求項21】
前記パッケージに内蔵された導電部は、リードフレームで形成された、請求項20に記載のバスシステム。
【請求項22】
前記パッケージに内蔵された導電部は、半導体チップのメタル配線で形成された、請求項20に記載のバスシステム。
【請求項23】
前記パッケージに内蔵された導電部は、半導体チップをマウントするインタポーザの配線で形成された、請求項20に記載のバスシステム。
【請求項24】
前記方向性結合器は、前記電子装置が実装されるプリント基板の配線で形成された、請求項1から19のいずれか一項に記載のバスシステム。
【請求項25】
前記方向性結合器は、前記プリント基板の互いに異なる層に形成された配線で形成された、請求項24に記載のバスシステム。
【請求項26】
前記パッケージ外の導電部は、前記パッケージの上面よりも上方に位置する、請求項20に記載のバスシステム。
【請求項27】
前記バス線が形成されている基板にリピータ装置が実装された、請求項20に記載のバスシステム。
【請求項28】
前記バス線が形成されている基板に終端抵抗が実装された、請求項20に記載のバスシステム。
【請求項29】
前記第1の電子装置を前記第1の方向性結合器毎に備える、請求項1から28のいずれか一項に記載のバスシステム。
【請求項30】
前記第2の電子装置を前記第2の方向性結合器毎に備える、請求項1から29のいずれか一項に記載のバスシステム。
【請求項31】
方向性結合器を構成する第1の電極及び第2の電極と、半導体チップとを備える電子装置であって、
前記第1の電極は、前記半導体チップのメタル層で形成され、前記第2の電極は、前記メタル層に近接配置された導体部で形成された、電子装置。
【請求項32】
前記第2の電極は、リードフレームによって形成された、請求項31に記載の電子装置。
【請求項33】
前記第1の電極とシリコン基板に形成された回路との間にシールド部を備える、請求項31又は32に記載の電子装置。
【請求項34】
請求項31から33のいずれか一項に記載の電子装置と、該電子装置が並列に複数接続されたバス線とを備える、バスシステム。
発明の詳細な説明 【技術分野】
【0001】
本発明は、半導体デバイス又は複数の半導体デバイスを組み合わせて構成されたモジュールなどの複数の電子装置が共通のバスに接続される通信技術に関する。
【背景技術】
【0002】
従来、携帯電話、スマートフォン、通信機能付き超小型ノートPCとも言えるタブレット型の携帯端末などに内蔵されるマザーボードでは、主要な電子装置であるマイクロプロセッサと各種のメモリーなどが多層配線のプリント基板の上に実装されている。プリント基板は例えば4層の配線層を持ち、各種電子装置への電源の供給、制御信号やデータの入出力が行われる。
【0003】
通信の高速化とともに取り扱うデータ量が増え、電子装置の動作は高速化されるとともに情報量の爆発的増大に対処するため、各電子装置を互いに近接配置する場合がある。例えば、マイクロプロセッサとメモリーを同一のパッケージに入れて両者の物理的距離を近づける場合がある。あるいは、パッケージ内部の配線によって並列64ビットや更に多くの並列ビット数のデータを入出力させる場合もある。
【0004】
このため、例えば、プロセッサのパッケージは、マイクロBGAと呼ばれるボールグリッドアレーを用い、0.65mmピッチで引き出された100以上(場合によっては数100)の端子を持つことがある。メモリー、例えばNAND型フラッシュメモリーに関しても、48などの多くの端子数が存在することがある。そうすると、マザーボードの配線は、これらのボールグリッドの間を通過させるために細くする必要がある上に、接続しない他の電極のスルーホールを避けるように配線するので、非常に複雑に曲がりくねった形状にならざるを得ない。ところが、信号の高速化を達成するにあたり、曲がりくねった形状は、寄生容量と寄生インダクタンスが多くなって信号の伝搬遅延を生じさせるばかりか、不要な電磁放射現象(EMIという)を引き起こすおそれもある。
【0005】
また、各電子装置には、電源がほぼ共通に供給され、クロックもクロック発生器から共通に供給され、場合によってはクロックバッファと称するデバイスを介して供給される。一方、ある電子装置(例えばプロセッサ)から他の電子装置(例えばメモリー)にデータを渡す場合において、他の電子装置が複数存在するとき、各電子装置は共通の配線に並列的に接続して配線を簡素化する事が行われてきた。
【0006】
最も典型的な例は、DRAMのデータバスであり、複数のDRAMが同じバス線に接続されている。装置によってはDRAMとNOR型フラッシュメモリーが同じバス線に接続される場合もある。別の例ではパソコンにあるPCIバスなどである。
【0007】
このように、各装置を同一の属性をもつデータを用いて共通配線上に接続させることで配線数を少なくするのは自然な考えである。しかしながら、従来の接続方法では、スピード(伝搬信号の最高周波数と同義と考えてよい)の高速化に伴って、共通接続することに問題が出てくることがある。例えば、バス配線上伝搬する信号波形の歪が、そのバス配線に接続する電子装置の数に対応して悪化することである。
【0008】
このため、近年の高速化されたシステムでは、バス配線構造を取らず、1:1型と称する、1つの電子装置に接続される他の電子装置の数は1つに限る配線方式が取られることがある。特に、1:1型の配線方式の場合、配線本数の爆発的増大に対処するため、高速な差動低振幅直列信号に変換する事が行われることがある。例えばハードディスクのインタフェースであるSCSIは、シリアル型のATAバスであるSATAに置き換えられている。このとき、LVDSと称する低振幅の差動信号を用いて低消費電力化と高速化を同時に達成している。
【0009】
しかしながら、このような1:1型の配線方式を用いると、複数の電子装置の接続形式は、デイジーチェーンと称する、リピータを介した数珠繋ぎ型の直列接続になる。そのため、比較的大型の電子装置(例えばハードディスクなど)では大きな問題にはならないが、小型の電子装置(SSD:Solid-State Drive)や各種メモリーではこれらを全て直列接続するとリピータの消費電力が問題になる。さらに、リピータを何度も通過すると信号の遅延が問題になることもある。リピータは、受けた信号をその受けたタイミングと同時に送り出すことが出来ず、少なくとも次のクロックに同期して送る必要があるからである。
【0010】
そして、近年、電子装置間の高速通信を可能にするため、方向性結合器を介して信号を伝送するバスシステムの開発が進んでいる(例えば、特許文献1を参照)。
【先行技術文献】
【0011】

【特許文献1】特開2002-123345号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
ところが、特許文献1のバスシステムは、バス線に直接接続されたバスマスタと該バス線に接続された複数のバススレーブとの間で通信を行うものであるため、バス線に並列に接続された複数のバススレーブ間で通信を行うことができない。
【0013】
本発明は、バス線に並列に接続される複数の電子装置間での高速通信を可能にする、バスシステム及び電子装置の提供を目的とする。
【課題を解決するための手段】
【0014】
上記目的を達成するため、本発明は、
バス線に並列に接続された複数の電子装置を備えるバスシステムであって、
前記バス線に第1の方向性結合器を介して伝送信号を送信する第1の電子装置と、
前記第1の電子装置から前記バス線に送信された伝送信号を前記バス線から第2の方向性結合器を介して受信する第2の電子装置とを備える、バスシステムを提供するものである。
【0015】
ここで、前記第1の電子装置を前記第1の方向性結合器毎に備えてもよいし、前記第2の電子装置を前記第2の方向性結合器毎に備えてもよい。つまり、前記第1の方向性結合器の数が複数であれば、その複数の前記第1の方向性結合器それぞれに対して前記第1の電子装置が存在することを表し、前記第1の方向性結合器の数が一つであれば、その一つの前記第1の方向性結合器に対して前記第1の電子装置が存在することを表す。同様に、前記第2の方向性結合器の数が複数であれば、その複数の前記第2の方向性結合器それぞれに対して前記第2の電子装置が存在することを表し、前記第2の方向性結合器の数が一つであれば、その一つの前記第2の方向性結合器に対して前記第2の電子装置が存在することを表す。
【0016】
また、上記目的を達成するため、本発明は、
方向性結合器を構成する第1の電極及び第2の電極と、半導体チップとを備える電子装置であって、
前記第1の電極は、前記半導体チップのメタル層で形成され、前記第2の電極は、前記メタル層に近接配置された導体部で形成された、電子装置を提供するものである。
【発明の効果】
【0017】
本発明によれば、バス線に並列に接続される複数の電子装置間での高速通信を可能にする。
【図面の簡単な説明】
【0018】
【図1】一実施形態のバスシステムの基本的構成を示した図である。
【図2】一実施形態の方向性結合器の原理を示した図である。
【図3】一実施形態のバスシステムである。
【図4】一実施形態のバスシステムである。
【図5】一実施形態のバスシステムである。
【図6】図5の動作例の説明図である。
【図7】一実施形態のバスシステムである。
【図8】図7の変形例である。
【図9】一実施形態のバスシステムである。
【図10】図9の変形例である。
【図11】一実施形態のバスシステムである。
【図12】図11の変形例である。
【図13】一実施形態のバスシステムである。
【図14】図13の動作例の説明図である。
【図15】図13の動作例の説明図である。
【図16】一実施形態のバスシステムである。
【図17】リードフレームの一例である。
【図18】リードフレームの一例である。
【図19】リードフレームとマザーボード上の配線との関係の一例である。
【図20】リードフレームの一例である。
【図21】リードフレームとマザーボード上の配線との関係の一例である。
【図22】NANDフラッシュメモリーのタイミングチャートの一例である。
【図23】NANDフラッシュメモリーの内部構成の一例である。
【図24】SSDの構成の一例である。
【図25】プリント基板への実装例である。
【図26】プリント基板への実装例である。
【図27】プリント基板への実装例である。
【図28】パケット制御型電子装置のタイミングチャートの一例である。
【図29】プリント基板への実装例である。
【図30】マザーボードへの実装例である。
【図31】一実施形態の方向性結合器の一例である。
【図32】プリント基板への実装例である。
【図33】プリント基板への実装例である。
【図34】インタポーザへの実装例である。
【図35】インタポーザへの実装例である。
【図36】図35の一部拡大図である。
【図37】インタポーザへの実装例である。
【図38】図37の一部拡大図である。
【図39】一実施形態の電子装置である。
【図40】図39の内部構造図である。
【図41】プリント基板への実装例である。
【図42】プリント基板への実装例である。
【図43】図41の等価回路図である。
【図44】プリント基板への実装例である。
【図45】プリント基板への実装例である。
【発明を実施するための形態】
【0019】
<本発明の一実施形態の基本構成>
図1は、本発明の一実施形態のバスシステムの基本的構成を示すが、最初は、電子装置が二つの場合で説明する。すなわち、本実施形態のバスシステムのバス線に方向性結合器を介して並列に接続される電子装置は、2つに限らず、3つ以上あってもよい。

【0020】
本実施形態では、二つの電子装置1,2が互いに対等の立場にある。すなわち、一方の電子装置1は、方向性結合器CP1を介して伝送線路10に並列に接続され、もう一方の電子装置2は、方向性結合器CP1とは別の方向性結合器CP2を介して伝送線路10に並列に接続されている事が特徴である。伝送線路10は、電子装置1と電子装置2が共に接続される共通のバス線(幹線)である。

【0021】
電子装置1,2の両者が、例えばマイクロプロセッサである場合、図1のシステムはマルチプロセッサ・システムを構築することになる。電子装置1,2の両者が対等の立場であるから、一方がデータを出力している場合は、他方がデータを入力する状態にあり、その逆も可能である。

【0022】
本実施形態の電子装置とは、他の電子装置との間で信号を送信又は受信又は送受信可能な電子装置(具体例として、マイクロプロセッサやメモリーなどの半導体デバイス)を指す。しかしながら、本実施形態の電子装置は、パッケージで覆われた半導体装置でもよいし、プリント基板に実装された回路素子がカード型のケースに覆われて構成された装置でもよいし、他の部品とともに筐体に覆われて構成された装置でもよい。

【0023】
本実施形態の各電子装置は、入出力回路(図1には、送受信回路IO1,IO2として例示)を備えている。入出力回路は、方向性結合器の一方の電極に接続され、その方向性結合器の他方の電極は、伝送線路10に接続されている。伝送線路10は、信号を伝送するための配線であり、伝送信号の忠実性を保つため、必要に応じて終端抵抗を挿入する等の終端処理を実施しても良い。終端抵抗は伝送線路10の特性インピーダンスに合わせるのが基本であるが、場合によって必ずしも一致させるとは限らない。

【0024】
<方向性結合器の原理>
図2は、伝送線路10に挿入された方向性結合器CPの原理を示した図である。各電子装置の送受信回路IOにおいて、送信回路Txは、例えば負荷抵抗RTTが接続されたnMOSトランジスタを含んで構成された送信部であるとよく、受信回路Rxは、伝送波形の特質に応じて設計された任意の受信部であるとよい。つまり、送受信回路IOは、方向性結合器CPを介して伝送線路10との間で信号をやり取りできる送受信部であれば、特に限定されない。

【0025】
方向性結合器CPは、伝送線路10の一部を構成する電極C2と、電極C2に対して非接触で近接配置された電極C1とを有し、電極C1を電極C2と平行になるように配置することで構成されている。例えば、電極C2は、伝送線路10に挿入された導体配線部であり、電極C1は、電極C2に対置して延在する導体配線部である。方向性結合器CPは、例えば、ストリップラインや、マイクロストリップラインで構成されているとよい。

【0026】
送受信回路IOの送信回路Txが信号を送信する場合、方向性結合器CPの端子A1に信号S1が与えられると、端子A1に接続された電極C1内を信号S2が伝搬して、端子B1と終端電源VTTとの間に直列挿入された終端抵抗RTTに吸収される。信号S2が電極C1内を伝搬することにより、電極C1と電極C2との間に電磁界結合(クロストーク)が起こる。この電磁界結合によって、信号S2の進行方向とは反対向きの方向に進行するように発生した信号S3が、電極C2を一体的に含んで構成された伝送線路10を伝搬する。信号S3は、端子A2に直列に接続された終端抵抗RTTで吸収される。

【0027】
一方、信号S3とは反対向き(図上、右向き)に伝送線路10を進行する伝送信号は、方向性結合器CPの電極C2内を伝搬することにより、電極C1と電極C2との間に電磁界結合(クロストーク)を起こして、端子B2とグランドとの間に直列挿入された終端抵抗RTTに吸収される。送受信回路IOの受信回路Rxは、この電磁界結合によって信号S2とは反対向き(図上、左向き)に電極C1に発生した信号を受信する。

【0028】
ここで、端子A1,B1は、電極C1の両側の端子である。端子A1は、送受信回路IO側の端子であり、端子B1は、端子A1とは反対側の端子である。端子A2,B2は、電極C2の両側の端子である。端子A2は、信号S3の進行方向側の端子であり、端子B2は、信号S3の進行方向とは反対方向側の端子である。
【実施例1】
【0029】
図3は、本発明の第1の実施例である。図3は、図1,図2の構成に従ったものであるが、電子装置1に接続する方向性結合器CP1の方向が、電子装置2に接続する方向性結合器CP2の方向に対して反対向きになっている。これは、図2で説明したように、方向性結合器によって伝送線路10に伝わる信号の方向性を反映させるためである。方向性結合器の方向を電子装置1と電子装置2との間で反対向きにすることによって、電子装置1から送られた信号を電子装置2が受信できるとともに、電子装置2から送られた信号を電子装置1が受信できる。つまり、これらの通信において、ある電子装置から出た信号は一旦方向性結合器を通して伝送線路に伝わり、別の方向性結合器を通して別の電子装置に至る。
【実施例1】
【0030】
電子装置1が、方向性結合器CP1を介して伝送線路10に伝送信号を送信し、電子装置2が、方向性結合器CP2を介してその伝送信号を受信する場合について説明する。電子装置1の送受信回路IO1の送信回路Txが、方向性結合器CP1の電極C1に信号を出力すると、その電極C1に流れる信号とは反対向きのAの方向に進行する伝送信号が、方向性結合器CP1によって伝送線路10に発生する。方向性結合器CP2は、伝送線路10を伝搬する伝送信号の進行方向がAの方向であれば受信できるがBの方向であれば受信できない。したがって、電子装置2の送受信回路IO2の受信回路Rxは、伝送線路10をAの方向に進行する伝送信号を方向性結合器CP2によって受信できる。
【実施例1】
【0031】
このように電子装置1から送信された伝送信号を電子装置2で受信する場合、伝送信号の忠実性を確保する点で、伝送線路10のAの方向の端に、Aの方向に進行する伝送信号が吸収されるように終端処理された一方の終端処理部として、終端抵抗RTTが設けられていると好ましい。このとき、方向性結合器CP2は、方向性結合器CP1と伝送線路10のAの方向の終端抵抗RTTとの間で伝送線路10に挿入配置されているとよい。また、方向性結合器CP2は、電子装置2の受信回路RxがAの方向に進行する伝送信号を伝送線路10から受信できるように配置されるとよい。
【実施例1】
【0032】
一方、電子装置2が、方向性結合器CP2を介して伝送線路10に伝送信号を送信し、電子装置1が、方向性結合器CP1を介してその伝送信号を受信する場合について説明する。電子装置2の送受信回路IO2の送信回路Txが、方向性結合器CP2の電極C1に信号を出力すると、その電極C1に流れる信号とは反対向きのBの方向に進行する伝送信号が、方向性結合器CP2によって伝送線路10に発生する。方向性結合器CP1は、伝送線路10を伝搬する伝送信号の進行方向がBの方向であれば受信できるがAの方向であれば受信できない。したがって、電子装置1の送受信回路IO1の受信回路Rxは、伝送線路10をBの方向に進行する伝送信号を方向性結合器CP1によって受信できる。
【実施例1】
【0033】
このように電子装置2から送信された伝送信号を電子装置1で受信する場合、伝送信号の忠実性を確保する点で、伝送線路10のBの方向の端に、Bの方向に進行する伝送信号が吸収されるように終端処理された他方の終端処理部として、終端抵抗RTTが設けられていると好ましい。このとき、方向性結合器CP1は、方向性結合器CP2と伝送線路10のBの方向の終端抵抗RTTとの間で伝送線路10に挿入配置されているとよい。また、方向性結合器CP1は、電子装置1の受信回路RxがBの方向に進行する伝送信号を伝送線路10から受信できるように配置されるとよい。
【実施例2】
【0034】
図4は、本発明の第2の実施例であって、本発明を、3つ以上のn個の電子装置が伝送線路10に接続される場合に適用したものである。特徴は、各方向性結合器の電子装置側の一方の電極(図2において、電極C1に相当)の両側の端子に送受信回路を接続して、その両側の端子から送受信可能にしたことである。
【実施例2】
【0035】
方向性結合器では伝送線路に伝わる信号の方向性がある。そのため、例えば図4において、電子装置2が電子装置1に伝送信号を送る場合は、送受信回路IO2aの送信回路Txを用いることで、電子装置2に対して電子装置1が存在する側の左向きに伝送信号を進行させることができる。さらに言えば、電子装置nが電子装置1,2に伝送信号を送る場合は、送受信回路IOnaの送信回路Txを用いることで、電子装置nに対して電子装置1,2が存在する側の左向きに伝送信号を進行させることができる。したがって、電子装置1(2)は、送受信回路IO1b(IO2b)の受信回路Rxを用いることで、伝送線路10を左向きに進行する伝送信号を受信できる。
【実施例2】
【0036】
一方、電子装置2が電子装置nに伝送信号を送る場合は、送受信回路IO2bの送信回路Txを用いることで、電子装置2に対して電子装置nが存在する側の右向きに伝送信号を進行させることができる。さらに言えば、電子装置1が電子装置2,nに伝送信号を送る場合は、送受信回路IO1bの送信回路Txを用いることで、電子装置1に対して電子装置2,nが存在する側の右向きに伝送信号を進行させることができる。したがって、電子装置2(n)は、送受信回路IO2a(IOna)の受信回路Rxを用いることで、伝送線路10を右向きに進行する伝送信号を受信できる。
【実施例2】
【0037】
つまり、任意の電子装置は、その任意の電子装置が伝送線路10に接続されている箇所に対して両側に存在する一又は二以上の電子装置との間で伝送信号を送受できる。このように送り先によって信号の伝搬方向を切り替える。このため、本実施例では、送信受信回路は方向性結合器毎に二組必要になる。
【実施例2】
【0038】
また、送受信回路は、送信した信号の反射を防ぐため、その内部インピーダンスが伝送線路10と整合している事が望ましい。具体的には、一の方向性結合器の両端に接続される2つの送受信回路において、送信回路Txの負荷抵抗RTTを伝送線路10のインピーダンスに合わせておけばよい。これにより、一方の送受信回路が受信状態での入力インピーダンスは負荷抵抗RTTとなるので(送信回路Txの駆動トランジスタはシャットダウンして高インピーダンスになるため)、他方の送受信回路が送信状態のとき、その他方の送受信回路から送信された信号を終端できる。このように、二つの送受信回路の使用を選択的に切り替えることで、任意の電子装置は、その任意の電子装置に対して両側に位置する一又は二以上の電子装置との間で通信できる。
【実施例3】
【0039】
図5は、本発明の第3の実施例を示す。この場合、電子装置に1組の送受信回路があれば良く、コストや回路実装面積の削減の点で有利である。
【実施例3】
【0040】
図6はその動作を説明する。第3の実施例では、電子装置1の送信回路Txによって信号S1が出力されると、信号S2が方向性結合器CP1の電極C1上を進み、信号S2が電極C1を進むことで、電極C1は伝送線路10の一部を構成する電極C2と電磁界結合する。電磁界結合によって生成された信号S3は、方向性結合器CP1の方向性に依存した片方向(図上、左向きの方向)に伝送線路10上を進行する。信号S3は伝送線路10の開放端10aで全反射されるため、その全反射された後の信号S4が、信号S3の進行方向に対して反対向き(図上、右向き)に進む。そして、信号S4は、電子装置2の方向性結合器CP2に入力され、方向性結合器CP2の電極C2は電極C1と電磁界結合して、信号S5が電極C1に転送される。その結果、信号S7は、電子装置2の受信回路Rxに入る。なお、信号S4が方向性結合器CP2の電極C2を通過した後の信号S6は、伝送線路10の終端抵抗RTTで吸収される。
【実施例3】
【0041】
電子装置2から送信した信号も、電子装置1の受信回路Rxに入ることも同様に考えることができる。
【実施例4】
【0042】
図7は、本発明を二重化したバス線(伝送線路)によって実現したものである。方向性結合器における伝送信号の方向性を考慮し、方向性結合器の伝送線路に対する結合方向を、2つの伝送線路11,12間で互いに逆向きにしている。つまり、2つの伝送線路を、左向きの信号が伝搬する伝送線路と右向きの信号が伝搬する伝送線路とに分けている。このため、例えば、電子装置1から電子装置2,nに送信する場合は右行きの伝送線路11を使い、電子装置2,nから電子装置1に送信する場合は左行きの伝送線路12を用いる。
【実施例4】
【0043】
例えば、電子装置1は、伝送線路11に方向性結合器Cp1aを介して伝送信号を送信する送信回路Txを送受信回路IO1aに有し、電子装置2又はnから伝送線路12に送信された伝送信号を伝送線路12から方向性結合器CP1bを介して受信する受信回路Rxを送受信回路IO1bに有している。そして、電子装置2は、伝送線路12に方向性結合器Cp2bを介して伝送信号を送信する送信回路Txを送受信回路IO2bに有し、電子装置1から伝送線路11に送信された伝送信号を伝送線路11から方向性結合器Cp2aを介して受信する受信回路Rxを送受信回路IO2aに有している。
【実施例4】
【0044】
方向性結合器Cp2aは、方向性結合器Cp1aと伝送線路11の一方の終端処理部である右側終端抵抗RTTとの間に配置されている。方向性結合器CP1aは、方向性結合器Cp2aと伝送線路11の他方の終端処理部である左側終端抵抗RTTとの間に配置されている。方向性結合器Cp2bは、方向性結合器CP1bと伝送線路12の一方の終端処理部である右側終端抵抗RTTとの間に配置されている。方向性結合器CP1bは、方向性結合器CP2bと伝送線路12の他方の終端処理部である左側終端抵抗RTTとの間に配置されている。このような終端抵抗RTTによって、伝送信号が全反射しないように吸収して、伝送信号の忠実性を確保できる。
【実施例4】
【0045】
他の電子装置が方向性結合器を介して伝送信号を送受する場合についても同様に考えることができる。
【実施例4】
【0046】
なお、これまで説明したように、方向性結合器から伝送線路に結合した信号の伝搬方向は、理想的には一方向である。そのため、図8に示すように、伝送信号が伝搬しない方向(伝送信号の進行方向とは反対向きの方向)の伝送線路11,12の端に接続された終端抵抗を省いて、その端を開放端11a,12aとすることができる。伝送線路を進んだ信号がその遠端の終端抵抗で全てエネルギーを消費し伝送線路に信号がほとんど反射しなければ、すなわちインピーダンス整合が十分行われていれば、このような開放端の形式をとってもよい。
【実施例5】
【0047】
一方、伝搬する信号が一方向であるという性質を利用して、図9のように、左行きの伝送線路12の終点側の端に右行きの伝送線路11の始点を直列に接続することで、その接続部分で伝送信号がUターンして折り返す形式を採用できる。このようにするメリットは、送信機および受信機の数を、バスを二重化する場合に比べて、半分にできることである。これによってチップを小型化しコストを下げることができる。
【実施例5】
【0048】
例えば、電子装置1から電子装置2に送信する場合、電子装置1の送信機Out1の送信回路Txが方向性結合器CP1bを介して送信した信号は、伝送線路12をBの方向に進行する。その後、U字に曲げられた伝送線路を経由して伝送線路11に沿って、電子装置2の方向性結合器Cp2aに達する。電子装置2の受信機In2の受信回路Rxは、方向性結合器CP2aを介して、Aの方向に伝送線路11上を進行する伝送信号を受信する。
【実施例5】
【0049】
逆に電子装置2から電子装置1に送信する場合、電子装置2の送信機Out2の送信回路Txが方向性結合器CP2bを介して送信した信号は、伝送線路12をBの方向に進行する。その後、U字に曲げられた伝送線路を経由して伝送線路11に沿って、電子装置1の方向性結合器Cp1aに達する。電子装置1の受信機In1の受信回路Rxは、方向性結合器CP1aを介して、Aの方向に伝送線路11上を進行する伝送信号を受信する。
【実施例5】
【0050】
方向性結合器Cp2bは、方向性結合器Cp1bと伝送線路12の始点側の終端処理部である終点抵抗RTTとの間に配置されている。方向性結合器Cp2aは、方向性結合器Cp1aと伝送線路11の終点側の終端処理部である終端抵抗RTTとの間に配置されている。
【実施例5】
【0051】
このように、電子装置1と電子装置2は互いに信号をやりとりできる。他の電子装置が方向性結合器を介して伝送信号を送受する場合についても同様に考えることができる。
【実施例5】
【0052】
なお、図10に示されるように、上述の図8と同様に、伝送線路上の信号伝搬方向を考慮して信号が到来しない送信側の遠端の終端抵抗を省いてもよい。すなわち、伝送信号が伝搬しない方向(伝送信号の進行方向とは反対向きの方向)の伝送線路12の始点側の端に接続された終端抵抗を省いて、その端を開放端12aとすることができる。
【実施例6】
【0053】
図11は、図9の伝送線路11と12の接続部分、すなわち送信セクションと受信セクションとの間に、信号再生用のリピータ装置RPを挿入配置したものである。
【実施例6】
【0054】
伝送線路を伝搬する信号は配線の寄生抵抗成分によって減衰するため、これを補うためにリピータ装置RPを用いる。寄生抵抗成分は伝送線路の表皮効果などによって生じるため、超伝導配線を用いない限り信号の減衰は避けられない。このため伝送線路が長い場合(例えば30cm以上)はリピータ装置RPを入れて信号を増幅すると良い。
【実施例6】
【0055】
具体的には二つの方法がある。その1つは、リピータ装置RPをアナログアンプRPTで構成し、その利得対周波数特性において、高い周波数成分での利得を低い周波数成分での利得よりも大きく設定することである。2つ目は、信号をアナログアンプRPTで受信して増幅したのち、ディジタルレベルに変換し、ディジタル回路でクロック再同期させることである。
【実施例6】
【0056】
本実施形態においては、ある特定の電子装置の出力回路から別の電子装置の入力回路に至るまでに、2つの方向性結合器を経由する。方向性結合器を通過できる信号の下限周波数は、その寸法に依存する(概略、方向性結合器の長さに対して伝搬波形の波長の1/4が目安となり、それ以下の周波数成分は伝搬しにくい)。そのため、実質的には、ローカットフィルター回路を2回経由することになるので、伝送信号の低周波成分が大幅にカットされてしまう。
【実施例6】
【0057】
このため、リピータ装置RPの受信機部分に、受信波形の低域成分を増強するイコライザを入れると良い。その上、伝送系の寄生抵抗成分による高域ロスに対する補正のため、イコライザを入れると更に良い。すなわち、低域も高域も増幅度を上げた受信機が好ましい。
【実施例6】
【0058】
一方、送信機にも送信信号に対する補正機能を持たせる事もできる。これをプリ・エンファシスと称する(場合によってはディ・エンファシスと呼ばれる事がある)。プリ・エンファシスに関しては伝送系の中で特定帯域に減衰がある場合に送信側で補正を行い情報シンボル間の干渉を最小限にする(要するに0,1の有限の組み合わせのディジタル信号パターンに対して最大の伝送可能環境を与えるということ)方法として周知である。
【実施例6】
【0059】
そのディジタル信号送信において高い周波数成分を強調して送信する、いわゆるプリ・エンファシス機能を持たせても良い。それに加えて伝送上最大マージンで信号が受信できるようにディジタル信号にタイミング的な変調をかけてもよい。すなわち、特定シンボルに対するパルス幅やパルスの振幅変調をかけてもよい。
【実施例6】
【0060】
これはディジタル方式とアナログ方式の動作の特徴の両方を取り入れたものと言える。なお、図12に示されるように、終端抵抗RTTを、伝送線路12上を進行する信号が到達する遠端(すなわち、リピータ装置RPの入力端)とグランドとの間に挿入することで、信号忠実性を向上させることができる。
【実施例7】
【0061】
図13は、方向性結合器を構成する電子装置側の電極の一端を開放端にして、その開放端での信号の全反射作用を利用した実施例である。この構成にすると、信号は伝送線路10の左右両方に伝搬するので、伝送線路を右行き用の線路と左行き用の線路とに分ける必要がない。ただし、右と左で信号の伝搬開始タイミングが僅かにずれるため、タイミングバジェットを考える時は考慮すべきである。これは図14によって説明できる。
【実施例7】
【0062】
図14は、図13のシステムの動作原理を示す。左側の図14(a)は、電子装置1が伝送信号を送信する送信サイクルにおける前半期間の状態を表し、右側の図14(b)は、電子装置1が伝送信号を送信する送信サイクルにおける後半期間の状態を表す。
【実施例7】
【0063】
図14(a)において、電子装置1の送信回路Txの出力S1が方向性結合器CP1の端子A1から入ることで、信号S2が電極C1内を右向きに伝搬し、それと同時に電磁界結合によって伝送線路10に左方向に向かう信号S3が誘起される。次に、図14(b)において、信号S2は方向性結合器CP1の電極C1の開放端子B1でS4のように全反射し、全反射後の信号S5が電極C1内を左向きに戻る。そのとき電磁界結合によって伝送線路10には右向きに進行する信号S6が誘起される。開放端子B1で反射した信号は、S7のように送信回路Txに戻る。しかしながら、送信回路Txは終端抵抗RTTを負荷として動作しており、この終端抵抗RTTを方向性結合器CP1の特性インピーダンスに合わせておけば、反射信号S7はこの終端抵抗RTTで吸収されて、それ以上の反射は起こらない。
【実施例7】
【0064】
以上の説明から分かるように、伝送線路10を右に向かう信号は、伝送線路10を左に向かう信号に対して、方向性結合器CP1の端子A1からB1に信号が進む時間だけ遅れるのであるが、これは実質的には無視できる程度の小さな値である。かくして伝送線路10には左右両方に信号が向かうので、伝送線路10の両端には終端抵抗RTTがあるとよい。
【実施例7】
【0065】
このような構成によって、伝送線路10を二重化する必要がない。また、方向性結合器CP1の端子A1は直流的には無限大の入力抵抗になるので,送信回路Txは信号を送信した後、自動的に電流が流れなくなる。従って、送信回路Txの消費電力が低いというメリットがある。
【実施例7】
【0066】
なお、送信回路Txをプッシュプル型で構成した場合は信号反射に関して更なる思慮が必要である。図15は、nMOSトランジスタのプッシュプル駆動回路を用いた例を示す。この場合、ハイレベルを出力すると上側のトランジスタQ1はソースフォロワー動作となるので信号が開放端B1で反射すると、ソース電圧が当初の駆動電圧よりも上昇する。そのため、トランジスタQ1はカットオフしてしまう。結果として送信端も開放端となって信号は多重反射してしまうのでリンギングが起こってしまう。電子装置どうしを結ぶ伝送線路においては、表皮効果による抵抗が発生するため、高い周波数成分はロスする。そのため、多少のリンギングが送信側で生じても、そのようなリンギングは、減衰するので放置できる。しかしながら、不要輻射(EMI)を抑制するためには、そのようなリンギングを早期に終息させる必要がある。
【実施例7】
【0067】
図15の直列抵抗Rsは、望ましくは方向性結合器CP1の結合部分に最近接して配置することで、そのようなリンギングを早期に減衰させることを達成する案である。
【実施例7】
【0068】
抵抗Rsと寄生容量Cout(送信回路Txの出力端子の寄生容量および送信回路Txから抵抗Rsまでの配線部分の寄生容量)とによって、RCハイカットフィルター効果が得られる。これにより、方向性結合器CP1の開放端B1から反射した信号のエネルギーは、急速に失われるため、リンギングが速やかに消失する。
【実施例7】
【0069】
一方、信号の送信時において、送信回路Txが十分に低い内部抵抗であれば、寄生容量Coutは高速で充放電できるので、抵抗Rsが高速性を阻害するものではない。具体的には直列抵抗Rsは10Ωから30Ω程度が望ましい。なぜならば、方向性結合器CP1は基本的に50Ωの特性インピーダンスで設計されるため、送信回路Txの内部抵抗を20Ω程度にしたときに、マッチング条件が近いからである。
【実施例8】
【0070】
以上の説明において、同一の伝送線路に接続される複数の電子装置は同じ機能レベルであることが許容されている。つまり同じプロセッサを複数並列接続する事も可能である。ここがDRAMのモジュールを対象にしたいわゆるメモリーバスと異なる。
【実施例8】
【0071】
同じ機能レベルの電子装置が接続された場合、バス線のトラフィックのアービトレーション(調停:どの電子装置が送信状態でどの電子装置が受信状態かを決める)が必要になる。さもないと複数の電子装置が同時にデータ出力を行ってしまい、いわゆるバスコンフリクト状態になってしまう。
【実施例8】
【0072】
図16の実施例のコントローラCNTは、伝送線路10とは別の制御用配線を介して各電子装置の送受信動作の調停をコントロールし、伝送線路10上で送信状態の電子装置を1つだけに限定する論理的コントロールをするものである。すなわち、本構成は、方向性結合器を介した高速データ読み出し書き込み配線方式による制御と通常の配線方式による制御とを組み合わせたものである。コントローラCNTは、CNT1からCNTnまでの制御信号を各電子装置に付与することによって、各電子装置のモードを、受信、送信、パワーダウンスタンバイなどのモードに切り替える。
【実施例9】
【0073】
方向性結合器を構成する方法は幾つかあるが、要は送信機から結合器までの接続配線部分の特性インピーダンスを可能な限り送信機の駆動回路の出力インピーダンスと整合させた上で、その接続配線部分の距離を可能な限り短くすることが肝要である。なぜならば、送信機から結合器までの間の配線からの不要輻射を防ぐためである。そこで、方向性結合器を構成する方法の一例として、パッケージのリードフレームを用いる事を以下に示す。
【実施例9】
【0074】
ここでは、電子装置の一例であるNAND型フラッシュメモリーを例に挙げて説明する。図17は従来のNANDフラッシュメモリーのリードフレーム形状を示す。NANDパッケージ20には、CLE(コマンドラッチイネーブル:コマンドを取り込む制御をする)、ALE(アドレスラッチイネーブル:アドレスを取り込む制御をする)、CE#(チップイネーブル・バー:チップがスタンバイ状態か活性状態かの制御をする)、WE#(ライトイネーブル・バー:データを取り込む制御をする)、RE#(リードイネーブル・バー:データを出力させる制御をする)、R/B#(レディーとビジー・バー:内部で動作中か動作完了かを知らせる)、WP#(ライトプロテクト・バー:書き込みを禁止し不測の状態でのデータ破壊を防止する)、I/O(データの入出力)などの各端子と、電源端子VCC,VSSとがある。
【実施例9】
【0075】
これに対し、図18は、高速性が必要なI/O端子(Input+/Input-,Output+/Output-)を方向性結合器TLCで形成し、伝送線路によってデータを入出力する場合のリードフレーム形状を示す。NANDフラッシュメモリーではI/Oピンが通常8本あるが(図17参照)、図18のNANDパッケージ21では高速のデータ入出力回路である方向性結合器TLCを用いているので、1セットだけである。1セットとは、この実施例では、入力用の方向性結合器TLC(W)を構成するリードフレームと出力用の方向性結合器TLC(R)を構成するリードフレームが形成されている。それぞれの方向性結合器は、差動型の伝送線路を用いるため、全部で4端子を必要とする。また、方向性結合器の電極を外部にある終端抵抗に繋げるため、RTT端子が4つ備えられている。
【実施例9】
【0076】
ずなわち、図18と図2を対比すると、I/O端子(Input+/Input-,Output+/Output-)が端子A1に相当し、RTT端子が端子B1に相当し、I/O端子とRTT端子との間のパッケージ21に内蔵された導電部であるリードフレームが電極C1に相当する。
【実施例9】
【0077】
図18のNANDメモリーが実装される不図示のマザーボードには、伝送線路が形成されており、この伝送線路とパッケージ21のリードフレームとによって方向性結合器を構成する。終端抵抗はマザーボード上の電源配線であるVTTに接続される。
【実施例9】
【0078】
図18では、方向性結合器を構成するリードフレームの一部が二本に分かれている。これは、リードフレームの伝送線路としての特性インピーダンスを保ちながら、結合器の電極としての幅を広くして、パッケージとマザーボードとの位置ずれが生じても、方向性結合器としての動作に支障が生じないようにするためである。
【実施例9】
【0079】
図19は、図18に例示したパッケージ21のリードフレームと、パッケージ21の外部に位置するマザーボードの配線(の一部だけ表示)との位置関係を例示したものである。マザーボードに導電部として形成された伝送線路は、Write busとRead busの二組の配線であり、それぞれマイクロストリップラインを形成している。方向性結合器を形成する部分では、その二組の配線の間隔が広くなっているが、これは間隔を広げることでその特性インピーダンスを高くするためである。方向性結合器が結合すると当該伝送線路部分の特性インピーダンスが下がるため、結合した結果として、特性インピーダンスの変化が相殺される事を狙っている。
【実施例9】
【0080】
図20は、方向性結合器の電子装置側の電極を開放終端型にした場合のNANDパッケージ22のリードフレーム形状を示す。これは、図13,図14,図15の方向性結合器の構成に対応したものである。このようにすると、終端抵抗への接続端子RTTが不要になるので、マザーボードの配線が単純になるメリットがある。また、入力と出力を同じ方向性結合器で行うことができるので、伝送線路は1組で良い。図21は、図20に例示したパッケージ22のリードフレームと、パッケージ22の外部に位置するマザーボードの配線(の一部だけ表示)との位置関係を例示したものである。
【実施例9】
【0081】
また、幾つかの低速の制御端子は従来通りの制御方式を採り、WE#やRE#のように書き込みや読み出しの制御は伝送線路を通じて行ってよい。図22は、NANDフラッシュメモリー等の電子装置のタイミングチャートの一例である。低速制御信号CE#がローレベルになると、電子装置は活性化され入力を受け付ける状態になる。ここではデータを書き込み次に読み出すサイクルを例に動作を説明する。
【実施例9】
【0082】
伝送線路にプリアンブル信号が送られると、受信機は、受信の準備すなわち信号からクロック信号成分を抽出(クロックリカバリーという)してPLL回路の位相を同期させ、コマンドをデコードできる状態にする。そして、書き込みコマンドと書き込み対象となるアドレスが到来すると、電子装置はそのコマンドをデコードし、内部動作がスタートする。一連の書き込みデータがメモリー内部のバッファ回路に転送されたあと、ポストアンブル信号によって書き込みデータの終了が伝えられる。次に読み出しコマンドと読み出し対象となるアドレスが到来すると、アクセス時間が経過したあとに、データが出力される。このときもプリアンブル信号をメモリーが出力し、それに続いて読み出しデータが出力され、終了がポストアンブル信号によって伝えられる。
【実施例10】
【0083】
図23は、本実施例におけるNAND型フラッシュメモリーのパッケージ23に内蔵されるNANDチップ24のレイアウト概念を示す。NANDチップ24は、半導体チップの一例である。NAND型フラッシュメモリーは、データの記憶にかかわるメモリーセルアレー27と、それに付随したデコーダ(図示せず)と、メモリーセルアレー27と外部回路との間で動作スピードの調整を行うページバッファ26と、入出力データレジスタ25と、送受信回路Tx,Rxとを備えている。送受信回路Tx,Rxの先に半導体チップの配線で使われるメタル層を延長したメタル配線を接続することで、方向性結合器TLC(W)及びTLC(R)の一方の電極(例えば図2の場合、電極C1に相当)をそのメタル配線で形成した例である。
【実施例11】
【0084】
図24は、方向性結合器TLC(W)及びTLC(R)の一方の電極(例えば図2の場合、電極C1に相当)をインタポーザ29の配線を利用して形成した例を示したものである。インタポーザ29は、システムインパッケージ28内に複数の半導体チップ(2つのNANDチップ24-1,24-2を例示)を収めるときに、それらの複数の半導体チップをマウントするサブボードであって、それらの半導体チップ同士を繋ぐ配線が形成されたものである。半導体チップとインタポーザ29は、ボンディングワイヤを用いて電気的に接続される。
【実施例12】
【0085】
図25は、方向性結合器CP1a,CP1b,CP2a,CP2bが、電子装置1,2が実装されるマザーボードのプリント基板の配線を利用して形成し、電子装置1,2間の通信を行う例を示したものである。電子装置1,2は、メモリーであっても、プロセッサなど論理機能をもつものであってもよい。
【実施例12】
【0086】
つまり、本実施例では、プリント配線の隣接配線間の電磁界結合を利用して、方向性結合器を構成している。電子装置1,2に内蔵された送受信回路に接続される出力ピンが、プリント基板の配線によって形成された方向性結合器の一方の電極に繋がる。そして、その一方の電極は、プリント基板に形成された伝送線路であるOutput bus又はInput busに電磁界結合可能な距離で近接させる。また、その一方の電極は、プリント基板に実装された終端抵抗素子RTTを介して、終端用の電源パターンVTTに繋がる。図面上、接続を記していないピンは、電源ピンや制御ピンなどであり、適宜他の回路に接続されているものとする。電子装置1,2のパッケージは、Dual-in-line型を例にしているが、BGA(Ball Grid Array)型でもよい。
【実施例12】
【0087】
図26は、電子装置1,2が実装されるマザーボードの多層プリント基板の異なった層の間で、方向性結合器CP1a,CP1b,CP2a,CP2bが形成された例である。このように、互いに異なる層に形成された配線間で方向性結合器を構成することによって、方向性結合器を構成する両配線が対向している面積を広げやすいため、方向性結合器の結合度が高くでき、伝送信号の忠実性をより高める結果が得られる。例えば、方向性結合器CP1a,CP1b,CP2a,CP2bにおいて、電子装置1,2のピンと終端抵抗素子RTTとの間の配線部分がプリント基板の表層に位置し、伝送線路Output bus又はInput busの配線部分がプリント基板の内層に位置する。
【実施例12】
【0088】
なお、図25,図26は、電子装置が並列に接続される伝送線路が2つ形成された図7から図12の回路に対応したものである。
【実施例13】
【0089】
図27は、データパケットを用い最少のピン数で動作する方向性結合器を用いた電子装置1,2,3の実装例を示したものであって、方向性結合器の一方の電極を開放端で形成した図13の回路に対応している。図27の下部には、電子装置の実装面が見えるように電子装置を裏返して見た絵が示されている。符号30は、四隅のバンプを示している。本実施例では、半導体チップ33に直接パターン形成するか、又は半導体チップ33を搭載するインタポーザにパターンを形成するかによって、方向性結合器の一方の電極C1を作り、もう一方の電極をプリント基板の配線パターンInput/Output Busで形成している。
【実施例13】
【0090】
この構成において、主要な入出力機能は全て方向性結合器を介したInput/Output Busを用い、最小限の制御を直接配線に接続した端子(具体的には、電源供給端子、Chip select端子32、Status端子31)で行っている。
【実施例13】
【0091】
Chip selectは、バスを共有する電子装置の中で、バスとの間で信号の入出力を許される装置を指定する信号である。従って原則的にバスで2つまたはそれ以上の装置がバスと接続される。すなわち、2つとは送信する装置と受信する装置である。複数の装置が同時に受信状態になる可能性もあるので3つ以上の装置がChip selectで選択される可能性はあるが、送信状態の装置は1つに限られる。Chip selectが活性化された電子装置では、受信機が受信モードに入り、バスに伝送されるプリアンブルを受けて、受信機のクロックリカバリー回路がPLL回路の動作を安定化させ、コマンドを受け付けられるようにする。コマンドはどの電子装置に向けたものであるかを示すアドレスを含んでおり、受信機に接続されたデコーダがコマンドとアドレスを解読して自分あてのものであると認識したらコマンドを実行する。
【実施例13】
【0092】
Status端子31は、電子装置の内部状態を示すための端子である。通信相手となる電子装置が信号を受け付けられる状態(Ready)か、信号を受け付けられない状態(Busy)かを示す。これが分からないと、受信できない相手に送信してしまう事態が起こる。
【実施例13】
【0093】
図28は、図27の構成のタイミングの一例を示す。この例ではChip select#がローになり電子装置が選択されると、Status信号がローになり、受信機はデータ入力可能状態になっている事を示している。データの先頭には、プリアンブルと称する一連の信号があり、これによって入力回路のクロックリカバリー回路が動作する。クロックリカバリー回路が動作すると、信号から通信用同期クロック成分が抽出されるとともに、電子装置内部ではPLL回路が動作することで、クロックと内部の位相が揃う。
【実施例13】
【0094】
次にコマンド(この例ではデータの取り込み)とアドレスデータが到来し取り込まれる。データ取り込みの終わりとともに、ポストアンブル信号が与えられる。この信号は次のコマンド入力までの間はNOP(ノン・オペレーション)であるが、クロックリカバリー回路の同期を継続させるために与えるものである。
【実施例13】
【0095】
その次に、コマンド(この例ではデータの取り出し)とアドレスデータが到来すると、電子装置の内部回路は演算を開始する。メモリーであれば読み出し動作である。その間の時間が相当長期になる場合(例えばNAND型不揮発性メモリーの場合はその可能性がある)、Input/Output Busは一旦開放されて、他の用途に使われる。電子装置の内部演算が終わると、Status#信号がハイになり、出力可能状態であることを知らせる。そうすると、プリアンブルが再び与えられ、クロックリカバリー回路が動作し、その動作完了とともに、データが出力される。
【実施例13】
【0096】
このように最小限の制御信号ピンだけでコマンドやデータは高速な伝送線路を経由して電子装置に与える事ができる。方向性結合器を用いて同一のバス上に複数の電子装置が接続されている場合、それぞれが信号の送り手にも受け手にもなれるため、相互の通信関係を高速バス以外のルートで制御する。
【実施例14】
【0097】
また、方向性結合器の一方の電極を電子装置のパッケージ内部又はパッケージ上面(すなわち、通常電極となる端子が引き出されている下面とは反対側の面)に形成し、他方の電極をこのパッケージ上面よりも上方に形成してもよい。例えば、パッケージ上面よりも上方に形成される他方の電極は、そのパッケージ上面から上方1mm以内に配置したフレキシブル基板に形成されたプリント配線で形成されるとよい。
【実施例14】
【0098】
図29は、方向性結合器の他方の電極をフレキシブル基板の配線で形成した構成を、スマートフォン内の電子回路基板に用いたた場合を示したものである。スマートフォンの基板40には、ベースバンドプロセッサ43(高周波受信と信号処理)、アプリケーションプロセッサ41(画像をディスプレーに表示するためのMPEG信号のデコード機能などの信号処理をするマルチメディアプロセッサ)、これらのプロセッサが演算を行うためのローパワーDRAM、アドレスブックや待ち受け画面のデータなどを蓄えておくフラッシュメモリー42,44などの電子装置が搭載されている。図29は、これらの電子装置がパッケージの上方に形成された高速の伝送線路10で結ばれた実施例を示す。
【実施例14】
【0099】
プロセッサでは100以上の多数のピンが引き出されることもあるため、基板40の配線は錯綜しやすい。扱われるデータの高速化とともに、配線については特性インピーダンスの管理をする必要が生じる。また、急激な曲げは不要な電波の輻射を起こすので避けなければならない。このため、特に高速性を必要とするクロックやデータバスの配線は容易ではない。本実施形態では、通常の配線方法で電源や低速な制御信号が供給され、高速信号の伝送は半導体パッケージの上方に配置された薄いフレキシブル基板46の伝送線路10を通じて行うことができる。フレキシブル基板46は、基板40上のコンデンサーや抵抗などの部品の上を通過してプロセッサとメモリー、あるいはプロセッサ同士を結合させられる。したがって、配線は比較的ストレートな形状にでき、高速信号の伝送に好適である。
【実施例14】
【0100】
図30は、図29の断面を示している。パッケージされた電子装置41,42,43,44は、通常の配線方法で多層プリント基板40にマウントされており、かつパッケージの上方に伝送線路10を形成したフレキシブル基板46が配置されている。パッケージに内蔵された方向性結合器の一方の電極と、伝送線路10の一部を構成する電極との間で、方向性結合器CP1,CP2が形成されている。この場合、伝送線路10は、電子装置42、44の上を通過するだけで、電子装置42,44とは結合されてない。伝送線路10は、必要な電子装置41,43だけに方向性結合器を介して結合されている。伝送線路10の遠端には、終端抵抗内蔵のリピータIC(リピータ装置RP)が接続されており、当該リピータICはフレキシブル基板46に実装されている。また、フレキシブル基板46の一部には、リピータICへの電源供給のための配線45があり、配線45は基板40に接続されている。また、フレキシブル基板46には、伝送線路10を終端する終端抵抗RTTが実装されている。
【実施例14】
【0101】
携帯電話やスマートフォンは、一般に、少なくとも2つのプロセッサを用いている。1つはベースバンドプロセッサであり、GSM(登録商標)やCDMAといった各種通信方式に応じた信号の処理を行って音声信号を得る一連の制御を司る。もうひとつのアプリケーションプロセッサは、通信で得た例えばJPEGやMPEGなどの画像データをデコードしてディスプレーに表示する機能や辞書機能などの応用機能を司る。両者は独立して動く事もあるがバスを共有してデータを高速に処理することが望ましい。このため、同一のパッケージの中に両プロセッサのチップを搭載する事も行われるが、商品によってアプリケーションプロセッサを変えたり、販売地域によってベースバンドプロセッサを変えたりする場合、同一パッケージに内蔵することは、フレキシビリティが良くない。一方、それぞれをプリント基板にマウントする使用法では、十分な高速性を発揮できないことがある。これに対して、本実施例では、高速な伝送線路をプリント基板とは異なった場所に形成することで、上述のような問題を解決できる。
【実施例15】
【0102】
図31は、方向性結合器を構成する電子装置側の電極の一端を交流的に接地して終端処理した実施例を示したものである。電極の一方の端部は、電子装置の送受信回路Tx,Rxが接続され、電極のもう一方の端部は、終端抵抗RTT1と終端容量CTTとの直列接続を介して、グランドに接続される。
【実施例15】
【0103】
終端抵抗RTT1は、方向性結合器CPを構成する伝送線路10の特性インピーダンスに略等しく設定し、終端抵抗RTT1と終端容量CTTとの直列接続によって決まる低域カットオフ周波数は、伝送信号の基本スペクトル周波数以下に設定するとよい。これによって、電子装置側の電極を伝搬する伝送信号は交流的に終端されるため、送信回路Tx側に反射信号が戻る割合を減らすことができる。
【実施例15】
【0104】
具体的には、終端容量CTT部分のリアクタンスが1/(jωCTT)であるから、伝送信号の基本波が5GHz(データレートでは10Gbpsに相当)の場合リアクタンスは31.8×10-12/CTTと計算される。CTT=1pFの場合リアクタンスは31.8Ωとなるので終端抵抗RTT1が50Ωの場合両者は近い値である。CTTが10pFとすればリアクタンスは3.18Ωであるから抵抗成分であるRTTに対して無視できる程度に小さくなる。このためCTTは1pF程度以上で効果がある。
【実施例15】
【0105】
なお、送信機Txの回路形式は、特に限定されない。
【実施例15】
【0106】
図32は、図31のAC終端方式をプリント基板に適用した例であって、図25の変形例である。AC終端用のキャパシタCTTは、セラミック型又はマイカ型のチップコンデンサであると好適である。図33は、図31のAC終端方式を多層プリント基板に適用した例であって、図26の変形例である。AC終端用のキャパシタCTTは、異なる導体層間の容量を利用して構成したものである。
【実施例16】
【0107】
図34は、インタポーザ52を介して、半導体チップ51と半導体チップ50との間の通信を行う例を示したものである。図35は、半導体チップ51とインタポーザ52との第1の接続例を示した断面図である。
【実施例16】
【0108】
インタポーザ52に実装される半導体チップ51と50との間を方向性結合器CP1,CP2を介して接続する2本の差動伝送線路53は、インタポーザ53の第一層(表面層)のプリント銅箔によって形成されている。グランドプレーン54は、差動伝送線路53の特性インピーダンスの調整用に設けられたグランドプレーンであって、インタポーザ53の第二層のプリント銅箔によって形成されている。
【実施例16】
【0109】
インタポーザ52は、半導体チップ50,51の熱膨張係数と略等しくなければ、マイクロバンプを用いて、半導体チップ50,51と接続できない。熱膨張係数の違いからマイクロバンプにストレスがかかり破壊が起こりやすいからである。
【実施例16】
【0110】
そこで、例えば、マイクロバンプの代わりに、図36に示されるように、半導体チップからボンディングワイヤ57(例えば、太さ10μmの金線または銅線等の金属線)を引き出し、これを短く(0.2mm程度)にカットする。符号58は、ネイルヘッドである。インタポーザの配線53(銅箔)には、導電性接着剤56でボンディングワイヤ57を接続する。機械的に変形可能な導電材であるボンディングワイヤ57は、多少の曲げに対応できるのでインタポーザと半導体チップの熱膨張係数の違いによる応力を吸収できる。なお、符号55は、スルーホールメッキで覆われた埋め込み金属である。また、図37,図38に示されるように、半導体チップのメタル配線とインタポーザ52の配線53とを、機械的に変形可能な導電材である導電性接着剤56で直接接続してもよい。
【実施例16】
【0111】
つまり、電源端子や制御信号端子などは、半導体チップとインタポーザの配線を直接接続してもよいが、半導体チップとインタポーザとを結ぶ高速のデータバスは、方向性結合器CP1,CP2(図34参照)を介して結合させるとよい。例えば、半導体チップのメタル配線と、そのメタル配線に対向したインタポーザの銅箔配線との間で、方向性結合器CP1,CP2を形成するとよい。
【実施例16】
【0112】
方向性結合器は、それを構成する電極間に多少のズレがあっても、その特性に大きな影響が無い。そのため、半導体チップとインタポーザの熱膨張係数の違いによる相互の位置ズレがある程度許される。さらに、方向性結合器は、GHzオーダーの信号を伝送できるため、伝達できる情報量は多い。半導体チップとインタポーザとの接続にマイクロバンプを用いた場合はGHzオーダーの信号を通過させるために、バンプの径を10μm程度に小型化しなければならない。しかし、このような小型バンプは、機械的に弱く、熱膨張係数の違いによって半導体チップとインタポーザ間のズレが数μmになると、破壊しやすい。方向性結合器を用いることで、このような破壊を回避できる。
【実施例16】
【0113】
つまり、方向性結合器が電極間に多少の位置ズレが生じても電気的特性に大きな影響が生じない特徴を用いれば、半導体チップと熱膨張係数が異なる材料のインタポーザを使えることができる。電源や低速制御信号が通る経路などは、バンプを用いて半導体チップとインタポーザ間を接続してもよいが、半導体チップとインタポーザ間に機械的に可塑性のある材料(例えば、ボンディングワイヤ57や導電性接着剤56)を用いることで、熱膨張による位置ズレを吸収できる。これによってコストの安いポリイミドやFR4などの材料でインタポーザを作ることができる。
【実施例17】
【0114】
また、方向性結合器を構成する両電極を電子装置のパッケージ内にいずれも内蔵してもよい。これにより、例えばシリコン系半導体集積回路においては、伝送信号を電子装置間で高速に伝送するインタフェースを容易に実現することができる。
【実施例17】
【0115】
図39,図40は、本実施例の電子装置(ここでは、半導体集積回路(半導体チップ)がパッケージ61で覆われた電子部品)の内部構造を示す。図39は、本実施例の電子装置の基本要素を示し、図40は、本実施例の電子装置を底面から見た内部構造、および側面から見た内部構造を示す。
【実施例17】
【0116】
半導体チップは多層メタル配線方式が用いられ、最近では10層を越すものまである。図示の電子装置は、シリコン基板62と、シリコン基板62に積層された中間メタル層及び最表面メタル層とから構成された半導体チップをパッケージ61内に備えるとともに、複数のリードフレーム67それぞれの一部をパッケージ61内に備える。
【実施例17】
【0117】
本実施例では、シリコン基板62に積層されたメタル配線層(好ましくは、最表面メタル層)に、方向性結合器の一方の電極64(例えば図2の場合、電極C1に相当)が形成されている。図には、電極64が最表面メタル層に形成された例が示されている。これによって、シリコン基板62に形成された送信回路または受信回路から方向性結合器の一方の電極64までの距離を可能な限り短くできる。つまり、方向性結合器の一方の電極64が半導体チップにこのように直接形成されることによって、高周波動作を妨げる寄生成分を可能な限り排除できる。
【実施例17】
【0118】
一方、方向性結合器の他方の電極(例えば図2の場合、電極C2に相当)は、半導体チップ上の一方の電極64から0.1mm程度のギャップで近接して配置された導体部に形成されるとよい。本実施例では、この近接配置の導体部として、パッケージ61の外部に引き出されるリードフレーム67を用いている。リードフレーム67は、パッケージ61内を貫通し、その貫通部分が電極64と近接配置することで、方向性結合器CP1bを形成している。
【実施例17】
【0119】
なお、高速信号を扱わない電源供給端子や各種コントロール端子に相当するリードフレーム67(すなわち、方向性結合器を構成しない他のリードフレーム)は、ボンディングワイヤ66によって、半導体チップの最表面メタル層に形成されたボンディングパッド63に接続されている。
【実施例17】
【0120】
また、方向性結合器の一方の電極64とシリコン基板62に形成された半導体回路との間にシールド部を備えると好適である。図には、半導体チップの最表面メタル層に形成された方向性結合器の電極64とシリコン基板62との間の中間メタル層に、方向性結合器とシリコン基板62に形成された半導体回路とを静電遮蔽するシールド板65が示されている。
【実施例17】
【0121】
シールド板65は、方向性結合器から放射される電磁界成分のうちの電界成分が半導体回路に影響を及ぼさないようにシールドする役目があるが、同時に方向性結合器の電極部分の特性インピーダンスを調整する役目がある。すなわち、方向性結合器を構成する電極とシールド板65の距離が近いほど当該電極の特性インピーダンスが下がるので、多層配線メタル層のうち最適な層にシールド板65を配置することによって、その特性インピーダンスをコントロールできる。なお、特性インピーダンスを高くする場合は、シールド板65を用いなくてもよい。
【実施例17】
【0122】
この実施例では、いわゆるLOC(Leas On Chip)の形の実装形態である。通常リードフレームはシリコンチップに重なる事はないが、DRAMなどで普及しているLOCではリードフレームをチップの上まで延長し、チップの中央付近にあるボンディングパッドとの接続を可能にしている。本実施例では、リードフレームと半導体チップとの間に方向性結合器を形成するため、リードフレームをチップの中央付近まで延長している。
【実施例17】
【0123】
半導体チップをパッケージ組み立てする際は、接着性のある材料(接着剤や両面テープなど)で半導体チップをリードフレーム67に固定し(または、事実上固定となるように半導体チップの動きを制限された状態にし)、次にボンディングマシーンでボンディングワイヤ66をかける。そしてエポキシレジンなどの材料で全体をモールドし、リードフレーム67をカットおよび折り曲げ加工する一般的な方法を用いることができる。
【実施例17】
【0124】
図41,図42は、図39,図40の電子装置をプリント基板69に実装した状態を示した図である。図41は、平面図を示し、図42は、断面図を示し、図43は、等価回路を示す。本実施例では、差動対の伝送線路11,12であるため、方向性結合器も差動型で構成されている。
【実施例17】
【0125】
方向性結合器CP1,CP2の片方の電極を構成するリードフレーム67は、電子装置1,2のパッケージ61内を貫通しており、プリント基板69上の伝送線路11,12の一部を構成する。プリント基板69の内層には、グランドプレーン68が銅箔で形成されている。
【実施例17】
【0126】
パッケージ61内の半導体チップは、上述のように、0.1mm程度のギャップで伝送線路11,12の一部となるリードフレーム67に近接配置されているが、電気的に(直流的に)繋がっていない。そのため、外部の静電気がリードフレーム67から半導体チップに入り破壊を起こす可能性が低く、リードフレーム67の静電気対策回路を省略又は簡素化できる。
【実施例17】
【0127】
また、高周波特性を更に良くするにはリードフレームの折り曲げが無い図44,図45の構造が適している。方向性結合器CP1,CP2の片方の電極を構成する直線状のリードフレーム77は、半導体チップのボンディングパッド63にバンプ78(半田ボールや金など)を用いて接続されている。ボンディングワイヤを用いないので、ボンディングワイヤがパッケージ71の外部に飛び出す可能性が無く、リードフレームを曲げてボンディングワイヤの曲げ部分を納める寸法が必要ないため、伝送線路を直線状に形成できる。この結果、信号伝送系が直線的になり、高速信号を通す事ができる。
【実施例17】
【0128】
<効果>
本実施形態のバスシステム及び電子装置によれば、共通のバス線に並列接続された任意の電子装置間の情報のやりとりを高速化できる。
【実施例17】
【0129】
従来のバス線では接続する電子装置が増えるにつれて伝送可能な信号の周波数上限が下がってしまう欠点があった。そのため、本実施形態では、バス線をインピーダンスの管理された伝送線路として形成し、かつ電子装置と当該伝送線路は方向性結合器で接続することとしている。
【実施例17】
【0130】
方向性結合器は、バス線に接続する区間のインピーダンス管理をする事ができ、伝送線路のインピーダンスは、方向性結合器が接続された部分でも他の伝送線路部分と同じ特性インピーダンスに設計することができる。このような一様な特性インピーダンスを実現した結果として、伝送線路は伝搬する信号を途中で反射する事なく、終端抵抗でエネルギーが吸収されるまで信号を伝えることができる。もし方向性結合器を用いずに単に配線を分岐した場合は分岐配線の特性インピーダンスとバス配線のインピーダンスが並列になってしまうので、必ずインピーダンスの不連続性が出てしまう。すると伝搬信号の一部は反射して波形が乱れてしまう。
【実施例17】
【0131】
また、本実施形態では、マザーボード上に共通の高速伝送線路を配置し、複数の電子装置を方向性結合器を介して接続して相互に通信することができる。例えば携帯電話の例では、ベースバンドプロセッサとマルチメディアプロセッサとフラッシュメモリーを同じデータバスに接続することが可能になる。高速伝送線路は差動型伝送線路(コプレナ型と称する)でもよいし、複数対のマイクロストリップライン型伝送線路でもよい。高速な信号伝送が可能であるから、従来の並列32ビットなど多数の配線を並列にする必要が無い(並列から直列への変換を行って伝送するから)ので、マザーボードの配線本数が減り、携帯電話システムの大きさを小さくできる。またシステムのコストは入出力ピン数に比例する要素があるので、システムのコストを下げる事が可能である。
【実施例17】
【0132】
更に、1:1伝送型においては接続のたびに受信回路と送信回路が入るため信号伝送に遅れが出る上に当該回路の消費電力はシステム構成が複雑になるほど増大してしまう問題があった。これに対し、本実施形態では、そのような問題を回避できる。
【実施例17】
【0133】
以上、バスシステム及び電子装置を実施例により説明したが、本発明は上記実施例に限定されるものではない。他の実施例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【実施例17】
【0134】
例えば、本発明は、いわゆる「ヘテロジニアスコンピューティング」のアーキテクチャに有効である。ヘテロジニアスコンピューティングとはいろいろな資源(プロセッサ、グラフィックプロセッサ、メモリー、外部インタフェースなど)を接続したマルチプロセッサ構造によって分散処理を行わせるものであり、特にグラフィックプロセッサを複数接続して処理能力を高めることを狙っている。見方を変えれば、ヘテロジニアスコンピューティングは、共通の高速バス配線に各種資源を接続した構造をもち、高速バスをタイムシェアリングすることでハードウェアを簡素化しているとも言える。従来の半導体集積回路の発展形態は単一の大型シリコンチップ上に全ての機能を集積するというものであったが、ヘテロジニアスコンピューティングは、これとは異なるものである。ヘテロジニアスコンピューティングは、本来高機能システムを狙ったものと言えるが、本発明は、ベースバンドプロセッサとマルチメディアプロセッサとメモリーとを内蔵するスマートフォンなどの携帯型電子装置にも有効である。
【実施例17】
【0135】
また、本発明は、上記説明したようなロジック集積回路とメモリーを接続する場合だけでなく、プロセッサとプロセッサを結合させてマルチプロセッシングシステムを構築する場合、あるいは一般のロジック集積回路を同一の高速バス上に結合させる場合にも使う事ができる。
【符号の説明】
【0136】
1,2,3,n 電子装置
10,11,12,53 伝送線路
20,21,22,23 NANDパッケージ
24,24-1,24-2 NANDチップ
25 入出力データレジスタ
26,26-1,26-2 ページバッファ
27 メモリーセルアレー
28 システムインパッケージ
29,52 インタポーザ
30,78 バンプ
31 ステータス端子
32 チップセレクト端子
33,50,51 半導体チップ
40 基板
46 フレキシブル基板
61,71 パッケージ
62 シリコン基板
63 ボンディングパッド
65 シールド板
67,77 リードフレーム
CNT コントローラ
IO 送受信回路
CP,TLC 方向性結合器(directional coupler)
RP リピータ装置
RTT 終端抵抗
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図21】
20
【図22】
21
【図23】
22
【図24】
23
【図25】
24
【図26】
25
【図27】
26
【図28】
27
【図29】
28
【図30】
29
【図31】
30
【図32】
31
【図33】
32
【図34】
33
【図35】
34
【図36】
35
【図37】
36
【図38】
37
【図39】
38
【図40】
39
【図41】
40
【図42】
41
【図43】
42
【図44】
43
【図45】
44