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明細書 :SiC半導体素子の製造方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第6057292号 (P6057292)
公開番号 特開2015-002217 (P2015-002217A)
登録日 平成28年12月16日(2016.12.16)
発行日 平成29年1月11日(2017.1.11)
公開日 平成27年1月5日(2015.1.5)
発明の名称または考案の名称 SiC半導体素子の製造方法
国際特許分類 H01L  21/20        (2006.01)
C30B  29/36        (2006.01)
H01L  21/304       (2006.01)
H01L  21/302       (2006.01)
H01L  21/205       (2006.01)
C30B  25/20        (2006.01)
C30B  31/22        (2006.01)
C30B  19/12        (2006.01)
H01L  21/265       (2006.01)
C30B  33/12        (2006.01)
FI H01L 21/20
C30B 29/36 A
H01L 21/304 622P
H01L 21/302 201A
H01L 21/205
C30B 25/20
C30B 31/22
C30B 19/12
H01L 21/265 Z
H01L 21/265 602Z
C30B 33/12
請求項の数または発明の数 11
全頁数 21
出願番号 特願2013-125018 (P2013-125018)
出願日 平成25年6月13日(2013.6.13)
審査請求日 平成28年2月5日(2016.2.5)
特許権者または実用新案権者 【識別番号】503092180
【氏名又は名称】学校法人関西学院
発明者または考案者 【氏名】金子 忠昭
【氏名】大谷 昇
【氏名】萩原 健太
個別代理人の代理人 【識別番号】100118784、【弁理士】、【氏名又は名称】桂川 直己
審査官 【審査官】長谷川 直也
参考文献・文献 特開2008-016691(JP,A)
特開2004-363326(JP,A)
特開2011-233780(JP,A)
特開2003-115472(JP,A)
特開2010-265126(JP,A)
調査した分野 H01L 21/18-21/20、21/205、
21/26-21/288、21/302-21/304、
21/3065-21/31、21/322-21/326、
21/34-21/36、21/365、
21/42-21/445、21/461-21/463、
21/469、21/477-21/479、
21/84-21/86、29/40-29/49、
29/872、
C30B 1/00-35/00
特許請求の範囲 【請求項1】
少なくとも表面がSiC層で構成されるとともにオフ角を有する基板を用いた半導体素子の製造方法において、
前記基板には、機械研磨を行うことで、表面に研磨傷が生じるとともに当該研磨傷の更に内部側にも変質層が生じており、当該基板をSi蒸気圧下で加熱して前記基板の表面から少なくとも10μmを除去することで、前記研磨傷及び前記変質層を除去する第1除去工程と、
前記研磨傷及び前記変質層を除去した前記基板にエピタキシャル層を形成するエピタキシャル層形成工程と、
前記エピタキシャル層にイオンを注入するイオン注入工程と、
前記基板を加熱してイオンを活性化するイオン活性化工程と、
前記イオン活性化工程が行われた前記基板表面のイオン注入不足部分、及び、前記イオン活性化工程で前記基板の表面に発生するマクロステップバンチングを、当該基板をSi蒸気圧下で加熱することで除去する第2除去工程と、
前記第2除去工程により前記イオン注入不足部分及び前記マクロステップバンチングが除去された前記基板に電極を形成する電極形成工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項2】
請求項1に記載の半導体素子の製造方法であって、
前記第1除去工程では、温度範囲が1800℃以上2300℃以下であって、Siの圧力が
10-2Pa以上で加熱することを特徴とする半導体素子の製造方法。
【請求項3】
請求項1又は2に記載の半導体素子の製造方法であって、
前記エピタキシャル層形成工程では、化学蒸気蒸着法を用いてエピタキシャル層を形成することを特徴とする半導体素子の製造方法。
【請求項4】
請求項1又は2に記載の半導体素子の製造方法であって、
前記エピタキシャル層形成工程では、液相エピタキシャル法を用いてエピタキシャル層を形成することを特徴とする半導体素子の製造方法。
【請求項5】
請求項1から4までの何れか一項に記載の半導体素子の製造方法であって、
前記イオン活性化工程では、温度範囲が1800℃以上2300℃以下であって、Siの圧力が
10-3Pa以下で加熱することを特徴とする半導体素子の製造方法。
【請求項6】
請求項1から5までの何れか一項に記載の半導体素子の製造方法であって、
前記第2除去工程では、温度範囲が1600℃以上2000℃以下であって、Siの圧力が
10-3Pa以下で加熱することを特徴とする半導体素子の製造方法。
【請求項7】
請求項1から6までの何れか一項に記載の半導体素子の製造方法であって、
前記SiC層の表面は、<11-20>方向のオフ角が4度以下の面であることを特徴とする半導体素子の製造方法。
【請求項8】
請求項1から7までの何れか一項に記載の半導体素子の製造方法であって、
前記SiC層の表面は、<1-100>方向のオフ角が4度以下の面であることを特徴とする半導体素子の製造方法。
【請求項9】
請求項1から8までの何れか一項に記載の半導体素子の製造方法であって、
前記SiC層の表面が、SiC分子の積層方向の1周期分であるフルユニットの高さ又は半周期分であるハーフユニットの高さからなるステップで終端していることを特徴とする半導体素子の製造方法。
【請求項10】
請求項1から9までの何れか一項に記載の半導体素子の製造方法であって、
前記電極形成工程と前記第2除去工程を同一の加熱装置を用いて連続的に行うことを特徴とする半導体素子の製造方法。
【請求項11】
請求項1から10までの何れか一項に記載の半導体素子の製造方法であって、
Siの圧力、加熱温度、及びエッチング速度を含んで構成される加熱条件と、マクロステップバンチングの発生の有無と、の関係性を考慮して、前記第1除去工程及び前記第2除去工程のうち少なくとも何れかにおける前記加熱条件が決定されることを特徴とする半導体素子の製造方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は少なくとも表面がSiC層で構成される基板を用いた半導体素子の製造方法に関する。
【背景技術】
【0002】
半導体材料としては、シリコン(Si)やガリウム砒素(GaAs)等が従来から知られるところである。半導体素子の利用分野は近年急速に拡大しており、それに伴って、高温環境等の苛酷な領域で使用される機会も増加している。従って、高温環境に耐えられる半導体素子の実現は、幅広い用途における動作の信頼性と大量の情報処理・制御性の向上にとって重要な課題の1つである。
【0003】
耐熱性に優れる半導体素子を製造する材料の1つとして、炭化ケイ素(SiC)が注目されている。SiCは、機械的強度に優れるとともに、放射線にも強い。また、SiCは、不純物の添加によって電子や正孔の価電子制御も容易にできるとともに、広い禁制帯幅(6H型の単結晶SiCで約3.0eV、4H型の単結晶SiCで3.2eV)を有するという特徴を備えている。このような理由から、SiCは、上述した既存の半導体材料では実現できない高温、高周波、耐電圧、及び耐環境性を実現できる次世代のパワーデバイスの材料として期待されている。特許文献1から3は、SiCを用いた半導体材料を製造する方法を開示する。
【0004】
特許文献1は、種結晶を成長させる成長炉内の温度を均一にすることで、SiC多結晶の生成を抑制して良質なSiC半導体を製造する方法を開示する。特許文献2は、種結晶に複数の窪みを形成することで、欠陥の少ない良質なSiC半導体を製造する方法を開示する。
【先行技術文献】
【0005】

【特許文献1】特開2012-193055号公報
【特許文献2】特開2012-176867号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、SiCを用いた半導体材料は、単結晶SiCで構成されるインゴットから所定の角度で切り出したバルク基板を用いて製造される。このバルク基板は、機械研磨等を行って表面を平坦にする必要がある。しかし、機械研磨では、サブミクロンオーダーの研磨傷が発生するので、従来では、化学機械研磨により当該研磨傷を除去して基板を更に平坦にする。
【0007】
その後、基板の表面にエピタキシャル層を形成し、イオンを注入した後に高温で加熱してイオンを活性化させる。しかし、基板にこれらの処理を行うと、基板の表面に多数の潜傷が露出してしまい、半導体素子として使用できなくなってしまう。本願出願人は、この件について解析を行った結果、機械研磨時に基板の表面に圧力が掛かることで生じる機械的歪み(以下、変質層)が原因であることを突き止めた。
【0008】
しかし、この変質層は、図20に示すように、基板の表面から10,000nm程度まで生じており、化学機械研磨の研磨速度は約2nm/minであるため、化学機械研磨でこの変質層を除去するためには80時間以上の膨大な時間が掛かってしまう。なお、化学機械研磨に代えて水素ガスによるエッチングを行った場合であってもそれ以上の時間が掛かってしまう。従って、従来の方法では、半導体素子の生産効率が非常に低くなってしまう。これに対し、特許文献1及び2等の先行技術文献では、この課題を解決する方法は開示されていない。
【0009】
本発明は以上の事情に鑑みてされたものであり、その主要な目的は、バルク基板に機械研磨を行うことで発生する変質層を短時間で除去可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段及び効果】
【0010】
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。
【課題を解決するための手段及び効果】
【0011】
本発明の観点によれば、少なくとも表面がSiC層で構成されるとともにオフ角を有する基板を用いた半導体素子の製造方法において、以下の方法が提供される。即ち、この半導体素子の製造方法は、第1除去工程と、エピタキシャル層形成工程と、イオン注入工程と、イオン活性化工程と、第2除去工程と、電極形成工程と、を含む。前記第1除去工程は、前記基板には、機械研磨を行うことで、表面に研磨傷が生じるとともに当該研磨傷の更に内部側にも変質層が生じており、当該基板をSi蒸気圧下で加熱して前記基板の表面から少なくとも10μmを除去することで、前記研磨傷及び前記変質層を除去する。前記エピタキシャル層形成工程は、前記研磨傷及び前記変質層を除去した前記基板にエピタキシャル層を形成する。前記イオン注入工程は、前記エピタキシャル層にイオンを注入する。前記イオン活性化工程は、前記基板を加熱してイオンを活性化する。前記第2除去工程は、前記イオン活性化工程が行われた前記基板表面のイオン注入不足部分、及び、前記イオン活性化工程で前記基板の表面に発生するマクロステップバンチングを、当該基板をSi蒸気圧下で加熱することで除去する。前記電極形成工程は、前記第2除去工程により前記イオン注入不足部分及び前記マクロステップバンチングが除去された前記基板に電極を形成する。
【課題を解決するための手段及び効果】
【0012】
これにより、第1除去工程で変質層を除去することで、潜傷の発生を防止できるので、半導体素子の歩留まりを向上させることができる。また、第1除去工程はエッチング速度(研磨速度)が高速なので、変質層を短時間で除去でき、半導体素子の生産効率を向上させることができる。
【課題を解決するための手段及び効果】
【0013】
前記の半導体素子の製造方法においては、前記第1除去工程では、温度範囲が1800℃以上2300℃以下であって、Siの圧力が10-2Pa以上で加熱することが好ましい。
【課題を解決するための手段及び効果】
【0014】
これにより、第1除去工程におけるエッチング速度を100nm/min程度以上に制御することができるので、変質層を短時間で除去できる。
【課題を解決するための手段及び効果】
【0015】
前記の半導体素子の製造方法においては、前記エピタキシャル層形成工程では、化学蒸気蒸着法を用いてエピタキシャル層を形成することが好ましい。
【課題を解決するための手段及び効果】
【0016】
これにより、オフ角が比較的大きい基板であってもエピタキシャル層を適切に形成することができる。
【課題を解決するための手段及び効果】
【0017】
前記の半導体素子の製造方法においては、前記エピタキシャル層形成工程では、液相エピタキシャル法を用いてエピタキシャル層を形成することが好ましい。
【課題を解決するための手段及び効果】
【0018】
これにより、オフ角が比較的小さい基板であってもエピタキシャル層を適切に形成することができる。
【課題を解決するための手段及び効果】
【0019】
前記の半導体素子の製造方法においては、前記イオン活性化工程では、温度範囲が1800℃以上2300℃以下であって、Siの圧力が10-3Pa以下で加熱することが好ましい。
【課題を解決するための手段及び効果】
【0020】
これにより、Siの圧力を下げることでエッチング速度を下げることができるので、イオン活性化工程中に基板が過剰に除去されることを防止できる。また、この温度範囲で加熱することにより、イオン活性化率を100%にすることができる。
【課題を解決するための手段及び効果】
【0021】
前記の半導体素子の製造方法においては、前記第2除去工程では、温度範囲が1600℃以上2000℃以下であって、Siの圧力が10-3Pa以下で加熱することが好ましい。
【課題を解決するための手段及び効果】
【0022】
これにより、この範囲のSiの圧力で加熱処理を行うことで、マクロステップバンチングが形成された部分を素早く除去しつつ、イオン注入部分が過剰に削られることを防止できる。
【課題を解決するための手段及び効果】
【0023】
前記の半導体素子の製造方法においては、前記SiC層の表面は、<11-20>方向のオフ角が4度以下の面であることが好ましい。
【課題を解決するための手段及び効果】
【0024】
前記の半導体素子の製造方法においては、前記SiC層の表面は、<1-100>方向のオフ角が4度以下の面であることが好ましい。
【課題を解決するための手段及び効果】
【0025】
前記の半導体素子の製造方法においては、前記SiC層の表面が、SiC分子の積層方向の1周期分であるフルユニットの高さ又は半周期分であるハーフユニットの高さからなるステップで終端していることが好ましい。
【課題を解決するための手段及び効果】
【0026】
以上により、基板の表面の平坦度が一層高いものになるので、より高品質な半導体素子を製造することができる。
【課題を解決するための手段及び効果】
【0027】
前記の半導体素子の製造方法においては、前記電極形成工程と前記第2除去工程を同一の加熱装置を用いて連続的に行うことが好ましい。
【課題を解決するための手段及び効果】
【0028】
これにより、効率的に半導体素子を製造することができる。
【課題を解決するための手段及び効果】
【0029】
前記の半導体素子の製造方法においては、Siの圧力、加熱温度、及びエッチング速度を含んで構成される加熱条件と、マクロステップバンチングの発生の有無と、の関係性を考慮して、前記第1除去工程及び前記第2除去工程のうち少なくとも何れかにおける前記加熱条件が決定されることが好ましい。
【課題を解決するための手段及び効果】
【0030】
これにより、所望の加熱条件を設定しつつ、マクロステップバンチングを確実に除去することができる。
【図面の簡単な説明】
【0031】
【図1】半導体素子を製造するための加熱処理に用いられる高温真空炉を示す模式図。
【図2】高温真空炉の本加熱室内の坩堝の密閉度を制御する仕組みを詳細に示す断面図。
【図3】(a)坩堝が予備加熱室内にあるときの高温真空炉の正面断面図。(b)密閉された坩堝が加熱室内にあるときの高温真空炉の正面断面図。(c)開放された坩堝が加熱室内にあるときの高温真空炉の正面断面図。
【図4】炭素ゲッター効果を有する坩堝の外観写真及び断面写真。
【図5】炭素ゲッター効果を説明する模式図。
【図6】従来技術における半導体素子の製造工程の前半部を示す図。
【図7】従来技術における半導体素子の製造工程の後半部を示す図。
【図8】(a)Si高圧雰囲気での加熱処理を行うときの状況と(b)Si低圧雰囲気での加熱処理を行うときの状況とを示す図。
【図9】本実施形態のオフ角が4°の基板を用いて半導体素子を製造する工程の前半部を示す図。
【図10】本実施形態のオフ角が4°の基板を用いて半導体素子を製造する工程の後半部を示す図。
【図11】4H-SiC(0001)単結晶基板表面形状とオフ角度との関係を説明する原子配列概念図、及び、加熱処理によるエッチングを施した場合にマクロステップバンチングが基板表面に発生する仕組みを説明する図。
【図12】イオンドープ活性化率と加熱温度の関係を示すグラフ。
【図13】4H-SiC単結晶及び6H-SiC単結晶の分子配列と周期を説明するための模式図。
【図14】基板に注入したイオンの濃度とイオン注入深さの関係を概念的に示した模式図
【図15】本実施形態のオフ角が1°の基板を用いて半導体素子を製造する工程の前半部を示す図。
【図16】本実施形態のオフ角が1°の基板を用いて半導体素子を製造する工程の後半部を示す図。
【図17】一定の温度において(例1800℃)高真空下でSi圧力を変化させたときに発現するSiC基板表面上のエッチング特性とAr導入に伴い現れるエッチング特性の変化(Si分圧に依存したエッチング速度の関係性)と、エッチング速度に依存したSiC単結晶基板表面の変質層を除去する第1除去工程とマクロステップバンチングを除去する第2除去工程の条件と、を示す図。
【図18】加熱温度を変化させたときにおけるSi圧力に依存したエッチング速度と4H-SiC(0001)オフ基板表面([11-20]方向に4°オフ)でのマクロステップバンチングの発生の有無を示すグラフ。
【図19】所定の加熱温度及び加熱時間の条件下における、エッチング速度とSiC基板表面の状態との関係を示すグラフ。
【図20】機械研磨による研磨傷及び変質層を示すSiC単結晶基板の模式的な断面形状と、研磨傷及び変質層を除去するための方法及びその所要時間と、を示す図。
【図21】機械研磨による潜傷がSiC基板の半導体ウエハの欠陥となりチップサイズの大きなデバイスの歩留まりの大幅な低下の原因となっていることを説明する図。
【発明を実施するための形態】
【0032】
次に発明の実施の形態について説明する。

【0033】
まず、半導体素子を製造するために用いる高温真空炉(加熱炉)11と坩堝(収容容器)2について説明する。図1は、半導体素子を製造するための加熱処理に用いられる高温真空炉を示す模式図である。図2は、高温真空炉の本加熱室内の坩堝の密閉度を制御する仕組みを詳細に示す断面図である。図3は、加熱処理を行うときにおける高温真空炉11の坩堝等の配置を示した正面断面図である。

【0034】
図1及び図2に示すように、高温真空炉11は、坩堝2に収容された被処理物を1000℃以上2300℃以下の温度に加熱することが可能な本加熱室21と、被処理物を500℃以上の温度に予備加熱可能な予備加熱室22と、を備えている。予備加熱室22は本加熱室21の下方に配置され、本加熱室21に対して上下方向に隣接している。

【0035】
高温真空炉11は真空チャンバ19を備え、前記本加熱室21と予備加熱室22は、この真空チャンバ19の内部に備えられている。真空チャンバ19には真空形成装置としてのターボ分子ポンプ34が接続されており、例えば10-2Pa以下、望ましくは10-7Pa以下の真空を真空チャンバ19内に得ることができるようになっている。ターボ分子ポンプ34と真空チャンバ19との間には、ゲートバルブ25が介設される。また、ターボ分子ポンプ34には、補助のためのロータリポンプ26が接続される。

【0036】
高温真空炉11には、真空度を測定するための真空計31、及び、質量分析法を行うための質量分析装置32が設けられている。前記真空チャンバ19は、被処理物を保管しておくための図略のストック室と、搬送路14を通じて接続されている。なお、この搬送路14は、ゲートバルブ36によって開閉可能になっている。

【0037】
前記本加熱室21は、平面断面視で正九角形に形成されるとともに、真空チャンバ19の内部空間の上部に配置される。図2に示すように、本加熱室21の内部には、加熱装置33が備えられている。この加熱装置33は、本加熱室21を取り囲むように配置されるメッシュヒータ(加熱ヒータ)80及びこのメッシュヒータ80に電流を流すための電源等で構成される。加熱装置33は、図略の温度検出部の検出結果に基づいてメッシュヒータ80に流す電流を調整することにより、本加熱室21内の温度分布を精度良く制御することができる。また、本加熱室21の側壁や天井には第1多層熱反射金属板41が固定され、この第1多層熱反射金属板41によって、メッシュヒータ80が発生させた熱を本加熱室21の中央部に向けて反射させるように構成されている。

【0038】
これにより、本加熱室21内において、加熱処理対象としての被処理物を取り囲むようにメッシュヒータ80が配置され、更にその外側に多層熱反射金属板41が配置されるレイアウトが実現されている。従って、被処理物を強力且つ均等に加熱し、1000℃以上2300℃以下の温度まで昇温させることができる。

【0039】
本加熱室21の天井側は第1多層熱反射金属板41によって閉鎖される一方、底面の第1多層熱反射金属板41には開放部55が形成されている。坩堝2は、この開放部55を介して、本加熱室21と前記予備加熱室22との間を移動できるようになっている。

【0040】
予備加熱室22は、本加熱室21の下側の空間を、多層熱反射金属板46で囲うことにより構成されている。この予備加熱室22は、平面断面視で円状となるように構成されている。なお、予備加熱室22内には、加熱装置33のような加熱手段は備えられていない。

【0041】
また、予備加熱室22の側壁をなす多層熱反射金属板46において、前記搬送路14と対面する部位に図略の開閉部材を備えている。そして、この開閉部材によって、搬送路14と対面する部位に通路孔を形成して坩堝2を搬送可能に構成する状態と、当該通路孔を閉鎖して加熱処理を行うことが可能な状態と、を切り替えることができる。

【0042】
また、図2に示すように、予備加熱室22の底面部においては、前記多層熱反射金属板46に開放部56が形成されている。

【0043】
高温真空炉11は、坩堝2を上下方向に移動させるための構成として、移動機構100を備えている。この移動機構100は、第1支持体111と第2支持体121とを独立して上下方向に動作させることが可能に構成されている。

【0044】
第1支持体111の上部には第1昇降シャフト112が接続されており、この第1昇降シャフト112の上部には、第4多層熱反射金属板44が配置されている。そして、この第4多層熱反射金属板44と、その上方に位置する第3多層熱反射金属板43と、更に上方に位置する第2多層熱反射金属板42と、は互いに間隔を空けて配置されるとともに、垂直方向に設けた柱部113によって互いに連結されている。また、第2多層熱反射金属板42には、坩堝2の密閉度を調整するための蓋部(調整手段)114が取り付けられており、この蓋部114は後述の受け台123の上方に位置している。なお、第2多層熱反射金属板42の積層枚数は、本加熱室21の第1多層熱反射金属板41の積層枚数よりも少なくなっている。

【0045】
一方、第2支持体121の上部には、第2昇降シャフト122が接続されている。この第2昇降シャフト122は、第3多層熱反射金属板43及び第4多層熱反射金属板44の中心に形成された孔を挿通するように配置されており、この第3多層熱反射金属板43及び第4多層熱反射金属板44に対して相対移動可能に構成されている。そして、第2昇降シャフト122の上端部には、坩堝2を載置するためのタングステン製の受け台123が接続されている。また、本実施形態で用いる坩堝2は上部に孔が形成されており、この孔と前記蓋部114との位置関係を変えることにより、坩堝2の密閉度を調整することができる。

【0046】
また、図2に示すように、第4多層熱反射金属板44の下方には、内部に液体窒素が循環されているシュラウド60が配置されている。これにより、本加熱室21から排気された不要なガスは、シュラウド60と接触した際に表面に吸着するので、本加熱室21から不要なガスを良好に排気して真空度を保つことができる。

【0047】
以上の構成の高温真空炉11により行われる加熱処理の流れの一例について説明する。初めに、被処理物を収容した坩堝2を搬送路14から真空チャンバ19の内部へ導入し、予備加熱室22内にある前記受け台123上に載置する(図3(a)参照)。この状態で前記加熱装置33を駆動すると、本加熱室21が1000℃以上2300℃以下の所定の温度(例えば約1800℃)に加熱される。またこのとき、前記ターボ分子ポンプ34の駆動によって、真空チャンバ19内の圧力は10-2Pa以下、好ましくは10-7Pa以下となるように調整されている。

【0048】
前述したとおり、第2多層熱反射金属板42の積層枚数は、前記第1多層熱反射金属板41の積層枚数よりも少なくなっている。従って、加熱装置33のメッシュヒータ80が発生する熱の一部が第2多層熱反射金属板42を介して予備加熱室22に適度に供給(分配)され、予備加熱室22内の被処理物を500℃以上の所定の温度(例えば800℃)となるように予備加熱することができる。即ち、予備加熱室22にヒータを設置しなくても予備加熱を実現でき、予備加熱室22の簡素な構造が実現できている。

【0049】
上記の予備加熱処理を所定時間行った後、第1支持体111及び第1昇降シャフト112を上昇させる。これにより、坩堝2が開放部55を通過して本加熱室21に移動するとともに、当該本加熱室21を第3多層熱反射金属板43によって閉鎖することができる。これにより、直ちに加熱処理が開始され、本加熱室21内の被処理物を所定の温度(約1800℃)に急速に昇温させることができる。このとき、第2支持体121を上下させて坩堝2の密閉度を変化させることにより、内部の圧力を調整することができる(詳細は後述)。

【0050】
また、以上で示した多層熱反射金属板41~44,46は何れも、金属板(タングステン製)を所定の間隔をあけて積層した構造になっている。

【0051】
多層熱反射金属板41~44,46の材質としては、メッシュヒータ80の熱輻射に対して十分な加熱特性を有し、また、融点が雰囲気温度より高い物質であれば、任意のものを用いることができる。例えば、前記タングステンのほか、タンタル、ニオブ、モリブデン等の高融点金属材料を多層熱反射金属板41~44,46として用いることができる。また、タングステンカーバイド、ジリコニウムカーバイド、タンタルカーバイド、ハフニウムカーバイド、モリブデンカーバイド等の炭化物を、多層熱反射金属板41~44,46として用いることもできる。また、その反射面に、金やタングステンカーバイド等からなる赤外線反射膜を更に形成しても良い。

【0052】
次に、坩堝2について図4及び図5を参照して説明する。図4は、炭素ゲッター効果を有する坩堝の外観写真及び断面写真である。図5は、炭素ゲッター効果を説明する模式図である。図4(a)に示すように、坩堝2は互いに嵌合可能な上容器2aと下容器2bとを備える嵌合容器である。また、この坩堝2は、真空下で高温処理を行う場合に後述の炭素ゲッター効果を発揮するように構成されており、具体的には、タンタル金属からなるとともに、炭化タンタル層を内部空間に露出させるようにして備えている。

【0053】
更に詳細に説明すると、坩堝2は図4(b)に示すように、その最表層の部分にTaC層を形成し、このTaC層の内側にTa2C層を形成し、更にその内側に基材としてのタンタル金属を配置した構成となっている。なお、タンタルと炭素の結合状態は温度依存性を示すため、前記坩堝2は、炭素濃度が高いTaCを最も表層の部分に配置するとともに、炭素濃度が若干低いTa2Cが内側に配置される。そして、Ta2Cの更に内側には、炭素濃度がゼロである基材のタンタル金属を配置した構成となっている。

【0054】
また、前記坩堝2は上述したように、その表面が炭化タンタル層に覆われており、当該炭化タンタル層(TaC層)が坩堝2の内部空間に露出する構成になっている。従って、上述のように真空下で高温処理を続ける限りにおいて、坩堝2は図5に示すように、炭化タンタル層の表面から連続的に炭素原子を吸着して取り込む機能を奏する。この意味で、本実施形態の坩堝2は炭素原子吸着イオンポンプ機能(イオンゲッター機能)を有するということができる。これにより、加熱処理時に坩堝2内の雰囲気に含まれているシリコン蒸気及び炭化珪素蒸気のうち、炭素だけが坩堝2に選択的に吸蔵されるので、坩堝2内を高純度のシリコン雰囲気に保つことができる。

【0055】
本実施形態においては、以上のように構成される高温真空炉11と坩堝2を用いて基板から半導体素子を製造する。以下の説明において、単に加熱処理等といった場合は上述した高温真空炉11を用いて行うものとする。

【0056】
次に、半導体素子の製造方法について説明する。初めに、従来の製造方法及びその課題について説明する。図6及び図7は、従来技術における半導体素子の製造工程を示す図である。なお、図6等に示す基板70の図は、基板の断面図を模式的に示した図である。

【0057】
半導体素子を製造する元となるバルク基板は、4H-SiC単結晶又は6H-SiC単結晶から構成されるインゴット90を所定の厚みに切り出すことで得られる。特に、インゴット90を斜めに切り出すことにより、オフ角を有する基板70を得ることができる。その後、基板70の表面の凹凸を除去するために、基板70に対して機械研磨を行う。機械研磨後の基板70の表面は、図6(a)の顕微鏡写真に示すように、複数の研磨傷が形成されている。

【0058】
そのため、従来では、化学機械研磨により基板70をより平坦にする方法が採用されていた。化学機械研磨は、研磨液に含まれる化学作用又は研磨剤が有する表面化学作用によって、機械研磨の効果をより有効に発揮させ、機械研磨よりも平坦な面を形成する研磨方法である。化学機械研磨を行うことで、図6(b)の顕微鏡写真に示すように、基板70の表面は見かけ上良好となる。

【0059】
次に、CVD法を用いたエピタキシャル層形成工程を行う。この方法では、基板70の表面のオフ角を利用して、CVD法を用いてエピタキシャル層71を形成する。このCVD法には、例えば図6(c)に示すサセプタ91等が用いられる。サセプタ91は、基板70の支持及び加熱を行うための装置である。サセプタ91は、複数の基板70を同時に支持可能であり、それぞれの基板70を個別に回転させることが可能であるとともに、複数の基板70をまとめて回転軸92を中心に回転させることが可能である。この構成により、基板70を均等に加熱することができる。なお、この加熱処理は、1200℃以上1600℃以下の温度範囲で行われることが好ましい。

【0060】
そして、図6(c)の矢印に示す方向に原料ガスを流しながら基板70を加熱することにより、基板70の表面に、SiC単結晶(4H-SiC単結晶又は6H-SiC単結晶)で構成されるエピタキシャル層71を形成することができる。

【0061】
しかし、上述したように、基板70の表面には、機械研磨時に圧力が掛かることにより機械的歪み(変質層)が生じている。この変質層の影響により、図6(c)の顕微鏡写真に示すように、エピタキシャル層71の表面には、潜傷による結晶欠陥が発生する。なお、図20に示すように変質層は基板70の表面から10,000nmにまで生じているので研磨速度が低速(約2nm/min)である化学機械研磨で変質層を全て除去するためには80時間以上も掛かり現実的でない。

【0062】
また、CVD法で行った加熱処理により、基板70のステップが基板の表面に沿う方向に成長する。その後、基板70にはイオン注入及び注入したイオンを活性化する処理が行われるが、これらの工程を経ても潜傷は除去されない。また、基板70は、オフ角を有しているため、イオンを活性化する際の高温の加熱処理により基板70のステップが更に成長し、マクロステップバンチングが発生することがある。マクロステップバンチングとは、複数のSiC層によってステップの束が形成される現象(又は複数のSiC層によって形成されたステップそのもの)である。このマクロステップバンチングが発生すると、表面粗さが大きくなってしまう。

【0063】
このマクロステップバンチングの発生により、半導体素子のデバイス構造が不安定になったり、電界の局所集中によって半導体素子としての性能が低下したりする。また、潜傷の影響により半導体素子としての機能を発揮することができないことがある。以下、図21を用いて具体的に説明する。

【0064】
図21には、2枚の基板が示されており、1mm角毎に良部分(灰色)又は不良部分(白色)が表示されている。図21の左側は、1枚の基板から1mm角の半導体ウエハを得る場合である。この場合、図に灰色で示された部分は良品となり、白色で示された部分は不良品となる。図に示す例では歩留まりは80%である。

【0065】
図21の右側は、1枚の基板から10mm角の半導体ウエハを得る場合である。この場合、10mm×10mmの全てが灰色で示されていれば良品となるが、図から明らかなように、良品に該当する部分は存在しない。従って、歩留まりは0%となってしまう。このように、従来の半導体素子の製造方法では、特に半導体のチップサイズが大きくなるに従って不良品の割合が非常に多くなる(歩留まりが悪化する)。

【0066】
以下、潜傷及びマクロステップバンチングを低コストかつ簡単な処理で除去可能な本実施形態の製造方法について説明する。初めに、上記で説明した高温真空炉11を用いて加熱環境(詳細にはSiの圧力)を変化させる方法について説明する。図8は、Si高圧雰囲気又はSi低圧雰囲気での加熱処理を行うときの状況を示す図である。

【0067】
加熱処理を行う際は、図8に示すように坩堝2の内部にシリコンペレット77を供給しておく。なお、シリコンペレット77に代えて、坩堝2の壁面にシリコンを塗布しても良い。この状態で蓋部114の位置を変えて坩堝2の密閉度を変化させることで、坩堝2内のSiの圧力を調整することができる。

【0068】
例えば、図8(b)に示すように坩堝2の密閉度を低くすることで、Si低圧雰囲気で加熱処理を行うことができる。一方、図8(a)に示すように坩堝2の密閉度を高くすることで、Si高圧雰囲気で加熱処理を行うことができる。なお、坩堝2の密閉度は細かく調整できるので、Siの圧力を所望の値にして加熱処理を行うことができる。

【0069】
次に、本実施形態の具体的な工程について説明する。図9及び図10は、オフ角が4°の基板を用いて半導体素子を製造する工程の前半部と後半部を示す図である。

【0070】
図9(a)に示すオフ基板の切出し及び機械研磨は、従来技術と同様である。図9及び図10は、オフ角が4°の基板70を用いて半導体素子を製造する方法を説明する。詳細には、基板70の表面は、(0001)Si面又は(000-1)C面であり、<11-20>方向のオフ角が4度になっており、<1-100>方向のオフ角が4度になっている(図11を参照)。なお、以下に示すCVD法によって効率的にエピタキシャル層を形成するためには、<11-20>方向のオフ角及び<1-100>方向のオフ角は、例えば4度程度であることが好ましい。

【0071】
その後、従来では機械化学研磨を行うが、本実施形態では、Si高圧雰囲気(図8(a)の状態)において1800℃以上2300℃以下での加熱処理を行うことで基板70の表面をエッチングする(図9(b)、第1除去工程を参照)。この加熱処理により、表面のSiCがSi2C又はSiC2になって昇華することで、基板70の表面を除去していくことができる。

【0072】
なお、詳細は後述するが、このエッチング処理では坩堝内のSiの圧力が上昇するに従ってエッチング速度が上昇する。例えば10-1Paの真空中におけるSiの圧力が5×10-2Paである場合、基板70のエッチング速度(研磨速度)は約500nm/minとなる。これにより、従来の方法では80時間以上の膨大な時間が掛かる変質層の除去を約20分で完了させることができる。また、このエッチング処理(第1除去処理)を行うことで、図9(b)の顕微鏡写真に示すように、基板70の表面を分子レベルに平坦にすることができる。

【0073】
次に、従来と同様にCVD法によるエピタキシャル層成長工程を行う。本実施形態では第1除去工程により変質層が除去されているので、図9(c)の顕微鏡写真に示すように、潜傷等は発生していない。しかし、基板70の表面には図11に示すオフ角度のマクロステップバンチングが発生することがある

【0074】
図11に示すように、<11-20>方向にオフした階段状のステップ端部ではSiC単結晶の積層形態に依存せず炭素原子は常に1本の不対電子(ダングリングボンド)をもつのに対して、<1-100>方向にオフしたステップ端部では積層形態に依存して1本の場合と(α-step)と2本の場合(β-step)の2種類が2分子層ごと現れる。SiC単結晶を高温に加熱した場合、ステップ端部に存在する炭素原子の脱離のし易さが表面全体のエッチング機構を律することから、α-stepとβ-stepを比較するとβ-stepの炭素原子の方が結合手数の観点から脱離し易く、その結果、β-stepのエッチングはより早く進行する。β-stepはやがてα-stepに追いつくことからステップどうしが束となるバンチングが誘発され、エネルギー的に安定なファセット面の形成へと至る。<11-20>方向に4度オフした基板では、ステップ端部の安定性は<11-20>方向からそれぞれ30°ずれた<1-100>方向へ発展する小さなファセットの集団として形成される。

【0075】
次に、エピタキシャル層71が形成された基板70に対してイオン注入工程を行う。イオン注入工程では、エピタキシャル層71が形成された基板70にイオン注入を行う。このイオン注入は、対象物にイオン(例えばAl)を照射する機能を有するイオンドーピング装置を用いて行う。イオンドーピング装置によって、エピタキシャル層71の表面の全面又は一部に選択的にイオンが注入される。そして、イオンが注入されたイオン注入部分72に基づいて半導体素子の所望の領域が形成されることになる。

【0076】
次に、イオンが注入された基板70に対してイオン活性化工程を行う。イオン活性化工程では、Si低圧雰囲気(図8(b)の状態)において、1800℃以上2300℃以下での加熱処理を行う。イオンを1800℃以上の高温で加熱することで、図12に示すように、イオンドープを100%活性化させることができる。また、Si雰囲気を低圧とすることで、エッチング速度を抑えることができるので、イオン活性化中に基板70の表面が過剰にエッチングされることを防止できる。また、本実施形態でも、従来と同様にマクロステップバンチングが発生する。

【0077】
次に、基板70に対して第2除去工程を行う。第2除去工程では、Siの圧力を所定の値にして1600℃以上2300℃以下での加熱処理を行う。この加熱処理を行うことにより、第1除去工程と同じ原理で基板70の表面がエッチングされる。これにより、図10(f)の模式図及び顕微鏡写真に示すように、マクロステップバンチングを除去することができる。

【0078】
次に、基板70に対して電極形成工程を行う。電極形成工程では、基板70の表面のうち、イオン注入工程で形成したイオン注入部分に応じて、例えばSiO2やSiON等の酸化膜及びゲート金属等で構成される電極73を形成する。これにより、MOS(Metal Oxide Semiconductor)型の半導体素子(トランジスタ等)が実現できる。なお、電極73は、半導体素子としての機能を発揮可能であれば任意の構成を採用することができる。

【0079】
電極73を形成する方法は任意であるが、例えば酸化膜を形成する方法としては、基板70を乾燥酸素中で加熱して酸化させる方法を用いることができる。また、ゲート金属は、例えば蒸着により形成することができる。また、電極形成工程は、高温真空炉11を用いて少なくとも第2除去工程と連続して行うことも可能であるし、他の装置を用いて行うことも可能である。

【0080】
なお、第2除去工程では、マクロステップバンチングが除去されることで、エピタキシャル層71の表面が平坦化して、SiC分子の積層方向の1周期分であるフルユニット高さ、又は半周期分であるハーフユニット高さからなるステップで終端する。「フルユニット高さ」とは、SiとCからなるSiC単分子層が積層方向に積み重ねられる1周期分の前記積層方向の高さをいう。従って、フルユニット高さのステップとは、図13(a)に示すように、4H-SiCの場合は1.01nmのステップを意味する。「ハーフユニット高さ」とは、前記1周期の半分の時点での積層方向の高さをいう。従って、ハーフユニット高さのステップとは、図13(a)に示すように、4H-SiCの場合0.50nmのステップを意味する。なお、6H-SiCの場合は、図13(b)に示すように、フルユニット高さのステップとは1.51nmのステップを意味し、ハーフユニット高さのステップとは0.76nmのステップを意味する。

【0081】
次に、第2除去工程でのエッチングについて、図14を参照して説明する。図14は、基板70に注入したイオンの濃度とイオン注入深さの関係を概念的に示した模式図である。図14に示すように、エピタキシャル層71の表面から50nmの範囲(不足領域)では、注入イオン濃度が不足していることが判り、50nmから500nmの範囲では、十分なイオン濃度があることが判る。また、エピタキシャル層71の表面から数10nm程度の範囲には、マクロステップバンチングが発生することが知られている。

【0082】
従って、第2除去工程では、不足領域及びマクロステップバンチングを完全に除去する一方で、イオン濃度を十分に有する範囲の過剰なエッチングを防止するために、エピタキシャル層71の表面から100nm程度の範囲をエッチングすることが好ましい。従って、この範囲がエッチングされるように調整を行う必要がある。また、この範囲がエッチングされることにより、エピタキシャル層71の平坦度を良好にできるとともに(マクロステップバンチングが残らない)、イオン濃度が十分な領域を表面にすることができる。

【0083】
以上のように図9及び図10に示した工程を行うことで、SiCを用いた半導体素子を製造することができる。

【0084】
次に、低オフ角(例えば1°)の基板70を用いて半導体を製造する方法について説明する。図15及び図16は、オフ角が1°の基板70を用いて半導体素子を製造する工程を示す図である。オフ角が小さい場合、CVD法では有効にエピタキシャル層71を形成することができないため、代わりに準安定溶媒エピタキシー法(MSE法)を用いる。

【0085】
MSE法は、単結晶SiCからなり、シード基板として動作する基板70と、この基板70より材料の化学エネルギーのポテンシャルの差による自由エネルギーの高い炭素供給フィード基板94と、を対向配置し、基板70と炭素供給フィード基板94との間にSi融液層93を溶媒(炭素移動媒体)として介在させる。そして、Si蒸気圧下で、基板70及び炭素供給フィード基板94を加熱処理することにより、基板70の表面に単結晶SiCをエピタキシャル成長させる方法である。これにより、低オフ角の基板70であってもエピタキシャル層71を形成することができる。

【0086】
その他の工程は、オフ角が4°の場合と同様に処理を行えば良いため説明を省略する。以上により、低オフ角の基板70を用いて半導体素子を製造することができる。

【0087】
次に、図17を参照して、Siの圧力と基板70のエッチング速度との関係性について説明する。図17のグラフの左半分には、10-1Paの真空中におけるSiの圧力を変化させたときのエッチング速度の変化が示されている。このグラフから分かるように、Siの圧力を変化させることで、エッチング速度を例えば1nm/minから1000nm/min程度まで変化させることができる。

【0088】
ここで、本実施形態の高温真空炉11は、坩堝2の蓋部114を移動させることでSiの圧力を容易に変化させることができるので、状況に応じて簡単にエッチング速度を変化させることができる。

【0089】
例えば、上述の第1除去工程では、基板70の表面から10,000nm程を除去する必要があるので、エッチング速度を高速にすることが好ましい。従って、第1除去工程では、例えばSiの圧力を10-2Pa以上とすることが好ましい。また、上述のイオン活性化工程では、基板70の過剰なエッチングを防ぐ必要があるので、エッチング速度を低速にすることが好ましい。従って、イオン活性化工程では、Siの圧力を10-3Pa以下(例えば10-4Pa以上10-3Pa以下)とすることが好ましい。また、第2除去工程では、基板70の表面から100nm程度を除去しつつ、過剰な除去を防止することが好ましい。従って、第2除去工程ではSiの圧力を10-3Pa以下とすることが好ましい。

【0090】
次に、加熱条件と、マクロステップバンチングの発生の有無と、の関係性について図18及び図19を参照して説明する。

【0091】
図18は、Siの圧力を一定にし加熱温度等の条件を変化させたときにおける、マクロステップバンチングの発生の有無を示すグラフである。図18のグラフでは、境界線(図18の破線)より上の高速エッチング領域では等方性のエッチングが、境界線より下の低速エッチング領域では異方性のエッチングが発現する。ここで、マクロステップバンチングが分解されるのは等方性エッチング領域である。つまり、図18のグラフからは、エッチング速度を対数表示した場合、境界線よりも上側の領域ではマクロステップバンチングを除去可能であり、この直線よりも下側の領域ではマクロステップバンチングを除去できないことが分かる。このように、マクロステップバンチングの発生の有無は、加熱条件(Siの圧力、加熱温度、エッチング速度等)と関係性を有していることが分かる。従って、この関係性を利用して加熱条件を設定することで、第1除去工程時にマクロステップバンチングの発生を防止したり、第2除去工程時にマクロステップバンチングを適切に除去したりすることができる。

【0092】
また、図19には、1800℃で60分間加熱処理を行ったときにおける、エッチング速度とSiC基板表面の状態(マクロステップバンチングの発生の有無)との関係が示されている。図19のグラフからは、エッチング速度が低速である場合(低速エッチングモード)ではマクロステップバンチングは除去されず、エッチング速度が高速である場合(高速エッチングモード)ではマクロステップバンチングの分解および発生抑制が可能であることが分かる。
また、図20には、機械研磨による研磨傷及び変質層を示すSiC単結晶基板の模式的な断面形状と、研磨傷及び変質層を除去するための方法及びその所要時間とが示されている。

【0093】
以上に説明したように、本実施形態では、半導体素子の製造方法において、以下の方法が提供される。即ち、この半導体素子の製造方法は、第1除去工程と、エピタキシャル層形成工程と、イオン注入工程と、イオン活性化工程と、第2除去工程と、電極形成工程と、を含む。第1除去工程は、基板70に機械的研磨を行うことで生じた変質層を、当該基板70をSi蒸気圧下で加熱することで除去する。エピタキシャル層形成工程は、変質層を除去した基板にエピタキシャル層71を形成する。イオン注入工程は、エピタキシャル層71にイオンを注入する。イオン活性化工程は、基板70を加熱してイオンを活性化する。第2除去工程は、イオン活性化工程が行われた基板70の表面のイオン注入不足部分、及びマクロステップバンチングを、当該基板70をSi蒸気圧下で加熱することで除去する電極形成工程は、第2除去工程によりイオン注入不足部分及びマクロステップバンチングが除去された基板70に電極を形成する。

【0094】
これにより、第1除去工程で変質層を除去することで、潜傷により発生する結晶欠陥の発生を防止できるので、半導体素子の歩留まりを向上させることができる。また、第1除去工程はエッチング速度(研磨速度)が高速なので、変質層を短時間で除去でき、半導体素子の生産効率を著しく向上させることができる。

【0095】
以上に本発明の好適な実施の形態を説明したが、上記の構成は例えば以下のように変更することができる。

【0096】
上記実施形態ではイオン注入工程においてAlを注入していたが、Alに代えてBを注入しても良い。また、Alに代えて、n型領域を形成する場合は窒素やP(リン)を注入してもよい。

【0097】
処理を行った環境及び用いた単結晶SiC基板等は一例であり、様々な環境及び単結晶SiC基板に対して適用することができる。例えば、加熱温度及び圧力は上記で挙げた値に限られず、適宜変更することができる。
【符号の説明】
【0098】
2 坩堝
11 高温真空炉
70 基板
71 エピタキシャル層
72 イオン注入部分
73 電極
114 蓋部
図面
【図1】
0
【図2】
1
【図3】
2
【図5】
3
【図8】
4
【図12】
5
【図13】
6
【図14】
7
【図17】
8
【図18】
9
【図20】
10
【図4】
11
【図6】
12
【図7】
13
【図9】
14
【図10】
15
【図11】
16
【図15】
17
【図16】
18
【図19】
19
【図21】
20