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明細書 :ナノデバイス及びその製造方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5674220号 (P5674220)
登録日 平成27年1月9日(2015.1.9)
発行日 平成27年2月25日(2015.2.25)
発明の名称または考案の名称 ナノデバイス及びその製造方法
国際特許分類 H01L  29/786       (2006.01)
H01L  21/336       (2006.01)
H01L  29/06        (2006.01)
H01L  29/66        (2006.01)
FI H01L 29/78 622
H01L 29/78 618B
H01L 29/78 617N
H01L 29/78 619A
H01L 29/06 601N
H01L 29/66 S
請求項の数または発明の数 11
全頁数 24
出願番号 特願2014-502342 (P2014-502342)
出願日 平成25年2月27日(2013.2.27)
新規性喪失の例外の表示 特許法第30条第2項適用 刊行物 2012年8月27日 Availability of Silicon Nitride Passivation to Chemically Assembled Single—Elecron Transistors
国際出願番号 PCT/JP2013/055261
国際公開番号 WO2013/129535
国際公開日 平成25年9月6日(2013.9.6)
優先権出願番号 2012042588
優先日 平成24年2月28日(2012.2.28)
優先権主張国 日本国(JP)
審査請求日 平成26年5月2日(2014.5.2)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】真島 豊
【氏名】寺西 利治
【氏名】松本 和彦
【氏名】前橋 兼三
【氏名】東 康男
【氏名】大野 恭秀
【氏名】前田 幸祐
【氏名】ギョーム ヒューベル フレデリック ハケンベルジェ
早期審査対象出願または早期審理対象出願 早期審査対象出願
個別代理人の代理人 【識別番号】100082876、【弁理士】、【氏名又は名称】平山 一幸
審査官 【審査官】鈴木 聡一郎
参考文献・文献 国際公開第2007/091364(WO,A1)
特開平06-196720(JP,A)
国際公開第2006/083112(WO,A1)
特開2010-181202(JP,A)
国際公開第2011/037003(WO,A1)
特開2008-218439(JP,A)
特開2004-247343(JP,A)
特開2008-192712(JP,A)
特開平11-266007(JP,A)
調査した分野 H01L 21/33-21/331
H01L 21/336
H01L 27/28
H01L 29/00-29/12
H01L 29/16-29/38
H01L 29/66-29/70
H01L 29/73-29/732
H01L 29/737
H01L 29/786
H01L 51/00
H01L 51/05-51/40
特許請求の範囲 【請求項1】
第1の絶縁層と、
上記第1の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、
上記一方の電極と上記他方の電極との間に配置された金属ナノ粒子と、
上記第1の絶縁層、上記一方の電極及び上記他方の電極の上に設けられ、上記金属ナノ粒子を埋設する第2の絶縁層と、
上記第1の絶縁層上に上記一方の電極と上記他方の電極との配置方向に対して交差する方向に設けられ、かつ上記第2の絶縁層によって被覆された一又は複数のサイドゲート電極と、
上記第2の絶縁層上に設けられたトップゲート電極と、
を備え
上記金属ナノ粒子と上記一方の電極との間、上記金属ナノ粒子と上記他方の電極との間には、上記第2の絶縁層の一部として単分子膜が介在する、ナノデバイス。
【請求項2】
第1の絶縁層と、
上記第1の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、
上記一方の電極と上記他方の電極との間に配置された機能分子と、
上記第1の絶縁層、上記一方の電極及び上記他方の電極の上に設けられ、上記機能分子を埋設する第2の絶縁層と、
上記第1の絶縁層上に上記一方の電極と上記他方の電極との配置方向に対して交差する方向に設けられ、かつ上記第2の絶縁層によって被覆された一又は複数のサイドゲート電極と、
上記第2の絶縁層上に設けられたトップゲート電極と、
を備え
上記機能分子が、上記一方の電極及び上記他方の電極に固定するためのアンカー部を含む、ナノデバイス。
【請求項3】
前記第2の絶縁層は、SiN、SiO、SiON、Si、SiO、Al、MgOの何れかでなる、請求項1又は2に記載のナノデバイス。
【請求項4】
前記金属ナノ粒子が、前記一方の電極と前記他方の電極とのギャップ間において断面視で前記一方の電極及び前記他方の電極の厚みの中央又は前記一方の電極及び前記他方の電極の厚みの中央より上寄りに配置され、前記第2の絶縁層中に固定されている、請求項1に記載のナノデバイス。
【請求項5】
前記金属ナノ粒子の保護基としてアルカンチオールと前記単分子膜を構成する単分子の欠損部との化学結合により前記金属ナノ粒子が前記一方の電極及び前記他方の電極と絶縁されて、前記金属ナノ粒子が前記一方の電極と前記他方の電極との間に配置されている、請求項1に記載のナノデバイス。
【請求項6】
前記金属ナノ粒子は、前記一方の電極、前記他方の電極の少なくとも一方にアルカンジチオールにより吸着されている、請求項1に記載のナノデバイス。
【請求項7】
請求項1乃至の何れかに記載のナノデバイスと電子デバイスとが半導体基板上に形成されてなる、集積回路。
【請求項8】
電子デバイスが形成された半導体基板上に設けられた第1の絶縁層と、
上記第1の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、
上記一方の電極と上記他方の電極との間に配置された金属ナノ粒子と、
上記第1の絶縁層、上記一方の電極及び上記他方の電極の上に設けられ、上記金属ナノ粒子を埋設する第2の絶縁層と、
上記第1の絶縁層上に上記一方の電極と上記他方の電極との配置方向に対して交差する方向に設けられ、かつ上記第2の絶縁層によって被覆された一又は複数のサイドゲート電極と、
上記第2の絶縁層上に設けられたトップゲート電極と、
を備え、
上記金属ナノ粒子と上記一方の電極との間、上記金属ナノ粒子と上記他方の電極との間には、上記第2の絶縁層の一部として単分子膜が介在し、
上記電子デバイスの複数の電極のうち一つが、前記第1の絶縁層に設けたビアを介して上記一方の電極、上記他方の電極の何れかに接続されている、集積回路。
【請求項9】
電子デバイスが形成された半導体基板上に設けられた第1の絶縁層と、
上記第1の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、
上記一方の電極と上記他方の電極との間に配置された機能分子と、
上記第1の絶縁層、上記一方の電極及び上記他方の電極の上に設けられ、上記機能分子を埋設する第2の絶縁層と、
上記第1の絶縁層上に上記一方の電極と上記他方の電極との配置方向に対して交差する方向に設けられ、かつ上記第2の絶縁層によって被覆された一又は複数のサイドゲート電極と、
上記第2の絶縁層上に設けられたトップゲート電極と、
を備え、
上記機能分子が、上記一方の電極及び上記他方の電極に固定するためのアンカー部を含み、
上記電子デバイスの複数の電極のうち一つが、上記第1の絶縁層に設けたビアを介して上記一方の電極、上記他方の電極の何れかに接続されている、集積回路。
【請求項10】
ナノギャップを有する一方の電極及び他方の電極を設けた絶縁層付き基板に金属ナノ粒子又は機能分子を配置し、
上記絶縁層付基板を冷却しながら上記一方の電極、上記他方の電極及び上記絶縁層付き基板の上にパッシベーション膜を形成することで上記金属ナノ粒子又は上記機能分子を埋設する、ナノデバイスの製造方法。
【請求項11】
前記パッシベーション膜は、触媒CVD法、プラズマCVD法、光CVD法、パルスレーザー堆積法、原子層エピタキシー法、熱CVD法の何れかを用いて形成する、請求項10に記載のナノデバイスの製造方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、ダイオード、トンネル素子、MOSトランジスタなどの電子デバイスと組み合わされるナノデバイスとその集積回路、及びナノデバイスの製造方法に関する。
【背景技術】
【0002】
ナノデバイスとして単電子トランジスタがある。その単電子トランジスタの製造技術を確立するため、本発明者らは、単電子デバイスにおけるクーロン島として金ナノ粒子に注目し、STMを用いて1.8nmの粒径の金ナノ粒子が常温でクーロン島として機能していることを解明してきた。また、固体基板上に電子デバイスの構築に向けて、無電解メッキを用いて5nmのギャップ長を有するナノギャップ電極を一度に高歩留まりで作製することを確立してきた。さらに、ナノギャップ電極間に金ナノ粒子を化学吸着法により導入した単電子トランジスタの動作について報告してきた(非特許文献1乃至5)。
【先行技術文献】
【0003】

【非特許文献1】S. Kano, Y. Azuma, M. Kanehara, T. Teranishi, Y. Majima, Appl. Phys. Express, 3, 105003 (2010)
【非特許文献2】Y. Yasutake, K. Kono, M. Kanehara, T. Teranishi, M. R. Buitelaar, C. G. Smith, Y. Majima, Appl. Phys. Lett., 91, 203107 (2007)
【非特許文献3】Victor M. Serdio V., Yasuo Azuma, Shuhei Takeshita, Taro Muraki, Toshiharu Teranishi and Yutaka Majima, Nanoscale, 4, 7161 (2012)
【非特許文献4】N. Okabayashi, K. Maeda, T. Muraki, D. Tanaka, M. Sakamoto, T. Teranishi, Y. Majima, Appl. Phys. Lett., 100, 033101 (2012)
【非特許文献5】猪川洋、藤原聡、高橋庸夫、信学技報、ED2001-241、SDM2001-250、15-20頁
【非特許文献6】See Kei Lee, Ryo Yamada, Shoji Tanaka, Gap Soo Chang, Yoshihiro Asai, and Hirokazu Tada, ACS Nano, 6, 5078 (2012)
【発明の概要】
【発明が解決しようとする課題】
【0004】
このように作製した単電子トランジスタは、5nm以下のギャップ長を有するナノギャップ電極と、有機分子を配位子として有するナノ粒子からなっており、プロトタイプなものに限られ、集積化することができなかった。
【0005】
そこで、本発明は、上記課題に鑑み、ダイオード、トンネル素子、MOSトランジスタなどの電子デバイスと組み合わされるナノデバイス、その集積回路及びナノデバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本発明のナノデバイスは、第1の絶縁層と、第1の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、一方の電極と他方の電極との間に配置された金属ナノ粒子又は機能分子と、第1の絶縁層、一方の電極及び他方の電極の上に設けられ、金属ナノ粒子又は機能分子を埋設する第2の絶縁層と、を備える。
【0007】
上記構成において、第1の絶縁層上に、一方の電極と他方の電極との配置方向に対して交差する方向に一又は複数のゲート電極を備え、ゲート電極が第2の絶縁層によって被覆されている。
上記構成において、金属ナノ粒子に電圧を印加するためのゲート電極が、第2の絶縁層上に設けられている。
上記構成において、第2の絶縁層は、SiN、SiO、SiON、Si23、Si34、SiO2、Al23、MgOの何れかでなる。
上記構成において、一方の電極と金属ナノ粒子との間、他方の電極と金属ナノ粒子との間には絶縁膜が介在されており、絶縁膜が、無機材料又は有機材料からなる。
【0008】
本発明の集積回路は、本発明のナノデバイスと電子デバイスとが半導体基板上に形成されてなる。例えば、電子デバイスが形成された半導体基板上に設けられた第1の絶縁層と、第1の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、一方の電極と他方の電極との間に配置された金属ナノ粒子又は機能分子と、第1の絶縁層、一方の電極及び他方の電極の上に設けられ、金属ナノ粒子又は機能分子を埋設する第2の絶縁層とを備え、電子デバイスの複数の電極のうち一つが、第1の絶縁層に設けたビアを介して一方の電極に接続されている。
【0009】
本発明のナノデバイスの製造方法は、ナノギャップを有する一方の電極及び他方の電極を設けた絶縁層付き基板に金属ナノ粒子又は機能分子を配置し、一方の電極、他方の電極及び絶縁層付き基板の上にパッシベーション膜を形成することで金属ナノ粒子又は機能分子を埋設する。
特に、パッシベーション膜を形成する際、絶縁層付き基板を冷却する。
特に、パッシベーション膜は、触媒CVD法、プラズマCVD法、光CVD法、パルスレーザー堆積法、原子層エピタキシー法、熱CVD法の何れかを用いて形成する。
【発明の効果】
【0010】
発明によれば、ナノ粒子又は機能分子が配位子としてナノギャップ電極の間に設けられ、それらを別の絶縁層で覆っているので、別の絶縁層がパッシベーション膜として機能する。従って、パッシベーション層上で金属ナノ粒子又は機能分子の上に、ゲート電極を設けることができ、ナノデバイスを集積化することができる。さらにゲート電極上に別の絶縁膜を設け、適宜ビアホールを開けることにより、配線のための電極を構築することで集積化を図ることができる。
【0011】
また、ナノギャップ電極は、リソグラフィー技術により種電極を基板上に設け、無電解メッキに界面活性剤を混ぜて、ナノギャップ長を制御して作製することができる。そのため、ナノギャップ電極の作製とほぼ同時に、ダイオード、トンネル素子、MOSトランジスタを作製することができる。よって、デバイスの三次元集積化を図ることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の第1の実施形態に係るナノデバイスとしての単電子素子を模式的に示し、(A)は断面図、(B)は平面図である。
【図2】(A)~(C)は、ナノギャップ長を有する電極に対し、例えばジチオール分子を用いた化学結合による単電子島の設置工程を模式的に示す図である。
【図3】本発明の第2の実施形態に係るナノデバイスとしての単電子素子を模式的に示し、(A)は断面図、(B)は平面図である。
【図4】本発明の第3の実施形態に係る集積回路の断面図である。
【図5】図4に示す集積回路の平面図である。
【図6】図4及び図5に示す集積回路の回路図である。
【図7】本発明の第4の実施形態に係るナノデバイスとしての単電子素子の断面図である。
【図8】本発明の第5の実施形態に係るナノデバイスとしての分子素子の断面図である。
【図9】実施例1で作製した単電子トランジスタの平面図である。
【図10】実施例1で作製した単電子トランジスタの断面図である。
【図11】実施例1に関し、ドレイン電流-サイドゲート電圧依存性を示す図である。
【図12】実施例1に関し、ドレイン電圧及びサイドゲート電圧をそれぞれ掃引した際の、微分コンダクタンスのマッピングを示す図である。
【図13】実施例1で作製したサンプルの特性を示し、(A)はドレイン電圧Vdを印加したときのドレイン電流Idを示し、(B)は第1のサイドゲートに印加する電圧Vg1に対するドレイン電流Idを示す図である。
【図14】実施例2で作製した単電子トランジスタの平面図である。
【図15】実施例2で作製した単電子トランジスタの断面図である。
【図16】実施例2で作製した単電子トランジスタにおいて、トップゲート電圧を掃引した際に得られた、ドレイン電流-トップゲート電圧依存性を示す図である。
【図17】実施例2に関し、ドレイン電圧及びサイドゲート電圧をそれぞれ掃引した際の、微分コンダクタンスのマッピングを示す図である。
【図18】実施例2に関し、ドレイン電圧に対するドレイン電流を示す図である。
【図19】実施例2に関し、ドレイン電流のトップゲート電圧依存性、いわゆる、クーロンオシレーション特性であり、(A)は測定温度9K,80Kの場合、(B)は160K,220Kの場合である。
【図20】実施例2に関し、微分コンダクタンスのマッピングを示す図であり、(A)、(B)、(C)、(D)は測定温度が、それぞれ40K,80K,160K,220Kの場合である。
【図21】実施例3に関し、(A),(D)はドレイン電圧に対するドレイン電流の特性であり、(B),(E)はサイドゲートに印加する電圧に対するドレイン電流の特性であり、(C),(F)はサイドゲート電圧とドレイン電圧に対するdI/dV(nS)を示す。
【図22】実施例3に関し、電圧を印加するゲートが一方のサイドゲートと他方のサイドゲートとトップゲートでの特性を示す図であり、(A)~(C)は、それぞれ一方のサイドゲート、他方のサイドゲート、トップゲートに印加した電圧に対するドレイン電流の特性であり、(D)~(F)はそれぞれ一方のサイドゲート、他方のサイドゲート、トップゲートに印加した電圧及びドレイン電圧に対するドレイン電圧に対するdI/dVを示す。
【図23】実施例4として作製途中の単電子トランジスタのSEM像である。
【図24】実施例4に関し、(A)、(B)は第1のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、(C)は第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、(D)は第2のサイドゲート電圧及びドレイン電圧に対するdI/dV(微分コンダクタンス)を示す図である。
【図25】実施例5として作製途中の単電子トランジスタのSEM像である。
【図26】実施例5に関し、(A)、(B)、(C)は第1のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第2のサイドゲート電圧及びドレイン電圧に対するdI/dV(微分コンダクタンス)を示す図であり、(D)は第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示す図である。
【図27】実施例6に関し、(A)、(B)、(C)はそれぞれトップゲート電極、第1のサイドゲート電極、第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、(D)はトップゲート電圧及びドレイン電圧に対するdI/dV(微分コンダクタンス)を示し、(E)は第1のサイドゲート電圧及びドレイン電圧に対するdI/dV(微分コンダクタンス)を示す図である。
【符号の説明】
【0013】
1:基板
2:第1の絶縁層
3A,3B,4A,4B:金属層
5A:ナノギャップ電極(一方の電極)
5B:ナノギャップ電極(他方の電極)
5C,5D:ゲート電極(サイドゲート電極)
6,6A,6B:自己組織化単分子膜
7:金属ナノ粒子
8:第2の絶縁層
9:自己組織化単分子混合膜(SAM混合膜)
9A:アルカンチオール
10,20:単電子素子
21:ゲート電極(トップゲート電極)
30,60:集積回路
40,62:MOSFET
50,61:単電子素子
31:基板
41:ソース
42:ドレイン
43:第1の絶縁層
43A:第1の絶縁層の下部
43B:第1の絶縁層の上部
44:ゲート電極
45,46,48,49:ビア
51:ソース電極
52:ドレイン電極
53:金属ナノ粒子
54:第2の絶縁層
55:ゲート電極
70,80:ナノデバイス
71:絶縁膜
81:機能分子
【発明を実施するための形態】
【0014】
以下、図面を参照しながら本発明の実施形態について説明する。

【0015】
本発明の実施形態を説明する前提として、従来のDRAM等の製造においてなされていたパッシベーション膜の堆積が、単電子素子などのナノデバイスの製造において実現できなかった理由について説明する。

【0016】
SiNのような無機絶縁膜を触媒CVD法、プラズマCVD法、光CVD法又はPLD法を用いて形成する際、一般的に、プラズマ中にサンプルがさらされたり、運動エネルギーの高い粒子がサンプル表面をスパッタしたり、主に膜質を向上させるために基板の温度が高くなる場合がある。これらの基板に対するプラズマ、高エネルギー粒子、熱等により、単電子素子は容易に破壊されるため、無機絶縁膜を堆積することがこれまで困難であった。

【0017】
すなわち、自己組織化単分子膜(SAM:Self-Assembled Monolayer)のような有機物によって表面を覆われたナノ粒子や配位子分子によって表面を覆われたナノ粒子に、無機絶縁膜を堆積させると、堆積物のソース源がSAM及び配位子分子を壊し、ナノ粒子が壊れることによって素子を破壊してしまう。素子が破壊されなくても、ギャップ間に存在するナノ粒子が無機絶縁体の堆積中に移動してしまい、単電子素子として機能しなくなる。特に、金ナノギャップ電極として用いるナノスケールの金電極は熱に対して流動性が高いために、熱を加えることで、ナノギャップの構造変化が起こり、単電子素子が壊れてしまう。

【0018】
しかしながら、本発明者らの鋭意研究により、次のような観点に着目して本発明を完成するに至ったのである。
1)無電解メッキによりギャップ長を制御して電極対を形成することができ、そのようなナノギャップ電極は熱に対して安定であること。
2)無機絶縁物を堆積する際、金属ナノ粒子が配位分子により覆われ、ナノギャップ電極がSAMで覆われていることから電極表面を破壊しないこと。
3)単電子島(「クーロン島」とも呼ばれる。)として働く金属ナノ粒子が、ナノギャップ間にアンカー分子、例えばジチオール分子によって化学的に固定したこと。

【0019】
本発明は、単電子素子の場合のみならず、金属ナノ粒子の代わりにフラーレンン等の機能分子を、一方の電極と他方の電極との間のナノギャップ間に配置してもよい。これは、無電解メッキによりギャップ長を制御して電極対を形成することができ、そのようなナノギャップ電極は熱に対して安定であること、クーロン島として働くフラーレンなどの機能分子が、ナノギャップ間にアンカー分子により化学的に固定したことによる。その際、機能分子には電極へオーミック接触するアンカー部分を含むように、機能分子を直接合成すると素子の抵抗を低減させるという観点で効果的である。機能分子と電極対の伝導パスは、一方の電極と機能分子、および他方の電極と機能分子の計2カ所ある。これら2つの伝導パスのうち、片方あるいは両方の伝導パスにおいて機能分子と電極とをオーミック接触させることが好ましい。ショットキーバリアやトンネル抵抗があると抵抗が大きくなり、抵抗によって電圧分担が起きるからである。

【0020】
機能分子のうち導電性を示す部分と電極界面との間にトンネル抵抗が存在することがある。例えば、機能分子としてフラーレンを直接ナノギャップ間に入れると、トンネルバリアが存在する。化学式1に示すような官能基を有する機能分子(非特許文献6)を用いると、オーミック接触が実現でき、機能分子の機能を発現させやすくなる。ここで、化学式1の2つの官能基の間にオリゴチオフェン分子(mは自然数)を導入すると、導電性分子ワイヤとなる。なお、オーミック接触させる官能基は、片側だけに存在し、もう片方はオーミック接触しない機能分子の構造であってもよい。この場合、機能分子への電荷の出入りはオーミック接触側で容易に起き、他方の導電パス側に、電極への電位がそのまま加わるので、機能分子に電界が加わりやすくなり、機能を発現させやすい。
【化1】
JP0005674220B2_000002t.gif

【0021】
以上説明したように、分子の電子準位を利用して機能を発現させたり、分子の価数を変化させたりする際には、上述のように片側の伝導パスの抵抗を低く、つまりオーミック接触した方が好ましい。機能分子には電極へのアンカーとなる部分が含まれるように、機能分子を直接合成するためには、アンカー部分は、例えば化学式1のようなπ共役系があり、このπ共役系が電極金属表面との波動関数の重なりがあるような構造が、オーミック接触には好ましい。アンカー部位の化学式1のようなπ共役系と、分子機能部位のπ共役系の波動関数の重なりは、機能分子の伝導性を決定する。波動関数の重なりが大きい平面状にπ共役系を配置すると分子内の導電性は高くなる。ちなみに、上述の分子は平面構造となるように設計されている。一方、π共役系の平面性が乱れると機能部位を含めた分子内の導電性は低くなる。

【0022】
〔第1の実施形態〕
図1(A)は本発明の第1の実施形態に係る単電子素子を模式的に示す断面図であり、(B)は単電子素子の平面である。第1の実施形態に係るナノデバイスとしての単電子素子10は、基板1と、基板1上に設けられた第1の絶縁層2と、第1の絶縁層2上にナノギャップ長を有するように設けられた一方の電極5A及び他方の電極5Bと、一方の電極5A及び他方の電極5Bに設けられた絶縁膜としての自己組織化単分子膜6と、自己組織化単分子膜6に吸着して一方の電極5Aと他方の電極5Bとの間に配置された金属ナノ粒子7と、第1の絶縁層2、一方の電極5A、他方の電極5B上で、自己組織化単分子膜6及び金属ナノ粒子7を埋設するように設けられた第2の絶縁層8と、からなる。

【0023】
ここで、ナノギャップ長とは数nm、例えば2nm~12nmの寸法である。金属ナノ粒子7の周囲には、自己組織化単分子と有機分子との反応により形成された自己組織化単分子混合膜が吸着し絶縁膜として設けられている。第1の実施形態では、第1の絶縁層2上で、一方の電極5A及び他方の電極5Bの配設方向と交差する方向、具体的には直交する方向にゲート電極(サイドゲート電極と呼んでもよい。)5C,5Dが設けられている。

【0024】
基板1にはSi基板など各種半導体基板が用いられる。
第1の絶縁層2は、SiO2 、Si34などにより形成される。
一方の電極5A及び他方の電極5Bは、Au、Al、Ag、Cuなどにより形成される。一方の金属5A及び他方の金属5Bは、密着層と金属層とを順に積層することにより形成されてもよい。ここで、密着層はTi、Cr、Niなどで形成され、金属層は密着層上にAu、Al、Ag、Cuなどの別の金属で形成される。

【0025】
自己組織化単分子膜6は、各種のものが用いられる。自己組織化単分子膜6は、第1の電極5A、第2の電極5Bを構成する金属原子に化学吸着する第1の官能基と、第1の官能基に結合する第2の官能基とから成る。第1の官能基は、チオール基、ジチオカルバメート基、キサンテート基の何れかの基である。第2の官能基は、アルカン、アルケン、アルカン又はアルケンの水素分子の一部又は全部をフッ素に置換したもの、アミノ基、ニトロ基、アミド基の何れかの基である。

【0026】
金属ナノ粒子7は、数nmの直径を有する粒子で、金、銀、銅、ニッケル、鉄、コバルト、ルテニウム、ロジウム、パラジウム、イリジウム、白金などが用いられる。金属ナノ粒子7は、自己組織化単分子膜6を構成する分子の直鎖部分と結合するアルカンチオールなどの分子が周囲に結合している。
第2の絶縁層6は、SiN、SiO、SiON、Si23 、SiO2 、Si34 、Al23 、MgOなど、無機絶縁物により形成される。無機絶縁物は化学量論組成のものが好ましいが、化学量論組成に近いものであってもよい。

【0027】
以下、図1に示すナノデバイスとしての単電子素子10の作製方法について詳細に説明する。
先ず、基板1上に第1の絶縁層2を形成する。
次に、分子定規無電解メッキ法によりナノギャップ電極5A,5Bと、サイドゲート電極5C,5Dを形成する。

【0028】
例えば、第1の絶縁層2上にナノギャップよりも広いギャップを有するように金属層3A,3Bを間隔をあけて対を成すように形成しておき、次に、無電解メッキ液に基板1を浸漬する。無機電解メッキ液は、金属イオンを含む電解液に還元剤及び界面活性剤が混入されて作製される。この無機電解メッキ液に基板1を浸すと、金属イオンが還元剤により還元されて金属が金属層3A,3Bの表面に析出して金属層4Aと金属層4Bとなり、金属層4Aと金属層4Bとのギャップが狭くなり、無電解メッキ液に含まれる界面活性剤がその析出により形成される金属層4A,4Bに化学吸着する。界面活性剤がギャップの長さ(単に「ギャップ長」と呼ぶ。)をナノメートルサイズに制御する。電解液中の金属イオンが還元剤により還元されて金属が析出するため、このような手法は無電解メッキ法に分類される。金属層3A、3Bに金属層4A、4Bがメッキにより形成され、電極5A,5Bの対が得られる。このように、ナノギャップ電極5A,5B表面に保護基である界面活性剤分子を分子定規として用いた無電解メッキ法(以下、「分子定規無電解メッキ法」と呼ぶ。)により、ギャップ長を界面活性剤の分子によって制御する。これにより、ナノギャップ電極5A,5Bを精度よく形成することができる。ゲート電極5C,5Dについても同時に形成することができる。

【0029】
次に、ジチオール分子によるアルカンチオールで保護された金ナノ粒子7の配位子交換を用いて、ナノギャップ電極5A,5B間に金属ナノ粒子7を化学結合させる。これにより、金属ナノ粒子7を例えば自己組織化単分子膜6に固定する。

【0030】
図2は、ナノギャップ長を有する電極5A,5Bに対し、例えばジチオール分子を用いた化学結合による単電子島の設置工程を模式的に示す図である。図2(A)に示すように、電極5A,5Bとしての金電極表面に、自己組織化単分子膜(Self-Assembled Monolayer:SAM)5A,5Bを形成する。次に、図2(B)に示すように、アルカンジチオール9Aを導入することでSAM欠損部にアルカンジチオールが配位するか又はアルカンチオールとアルカンジチオールが交換するかによって、SAMとアルカンチオールとからなる絶縁膜としてのSAM混合膜9が形成される。次に、アルカンチオールで保護された金属ナノ粒子7Aを導入する。すると、図2(C)に示すように、金属ナノ粒子7の保護基であるアルカンチオールと、アルカンチオールとアルカンジチオールの混合自己組織化単分子膜6A,6B中のアルカンジチオールとの配位子交換により金属ナノ粒子7が自己組織化単分子に化学吸着する。

【0031】
このようにして、ナノギャップ長を有する電極5A,5Bの間に、自己組織化単分子膜6A,6Bを利用し、絶縁膜としてのSAM混合膜9を介在して化学吸着によって金属ナノ粒子7を単電子島として導入する。

【0032】
その後、触媒CVD法、プラズマCVD法、光CVD法又はパルスレーザー堆積(PLD)法を用いて、金属ナノ粒子7を自己組織化単分子層6A,6Bによって化学吸着したナノギャップ電極付き基板を冷却しながら、サンプルが所定の温度を超えて昇温しないようにして、その上に第2の絶縁層8を堆積させる。

【0033】
なお、第2の絶縁層8としてAl23又はSi34を堆積させる際には、原子層エピタキシー法や熱CVD法を用いてガスを熱分解してもよい。その場合は、サンプル台を十分冷却する必要がある。

【0034】
その後、ナノギャップ電極5A,5Bを外部接続するために、外部への取出用電極を形成する。例えば、第2の絶縁層8の上にレジストを形成してレジスト上にマスクを配置して露光することにより、レジストにマスクパターンを形成する。その後、第2の絶縁層8にビアホールを形成する。ビアホールにある自己組織化単分子については必要に応じてアッシングにより除去する。このビアホールに金属を充填させて外部取出用電極を形成する。

【0035】
以上により、第1の実施形態に係るナノデバイスとしての単電子素子10を作製することができる。

【0036】
〔第2の実施形態〕
第2の実施形態に係るナノデバイスとしての単電子素子20について説明する。図3(A)は第2の実施形態に係るナノデバイスとしての単電子素子を模式的に示す断面図であり、(B)はナノデバイスとしての単電子素子の平面図である。

【0037】
第2の実施形態に係るナノデバイスとしての単電子素子20は、基板1と、基板1上に設けた第1の絶縁層2と、第1の絶縁層2上にナノギャップ長を有するように設けた一方の電極5A及び他方の電極5Bと、一方の電極5A及び他方の電極5Bに設けた自己組織化単分子膜6と、自己組織化単分子膜6に吸着して一方の電極5Aと他方の電極5Bとの間に配置した金属ナノ粒子7と、第1の絶縁膜2、一方の電極5A及び他方の電極5B上で、自己組織化単分子膜6及び金属ナノ粒子7とを埋設するように設けた第2の絶縁層8と、第2の絶縁層8上で金属ナノ粒子7の真上で、一方の電極5Aと他方の電極5Bとに跨ぐように設けたゲート電極21とからなる。

【0038】
第2の実施形態に係る単電子素子20の作製方法としては、第1の実施形態の単電子素子10を作製した要領で第2の絶縁層8を堆積させたのち、レジストを塗布し、電子ビームリソグラフィー技術又は光リソグラフィーによりゲート電極21のパターンを描いて、現像後、一又は二種類の金属層を形成することにより、ゲート電極21を形成する。その際、密着層を設けた方がよい。

【0039】
上述では、電極材料としては金を用いているが、金に限らず別の金属であってもよい。例えば電極材料としてイニシャル電極の材料を銅としてもよい。その際、イニシャル電極は、電子ビームリソグラフィー法又は光リソグラフィー法を用いて銅電極を形成し、次いで銅電極表面を塩化銅とする。その後、メッキ液としてアスコルビン酸を還元剤として用いた塩化金溶液を用い、銅電極表面を金で覆う。具体的には、塩化金(III)酸水溶液に界面活性剤臭化アルキルトリメチルアンモニウムCn2n+1〔CH33+・Br-を混ぜ、還元剤L(+)-アスコルビン酸を加え、ギャップ電極上に、自己触媒型無電解金メッキを行う。その後、分子定規メッキ法により表面が金のナノギャップ電極を作製する。

【0040】
〔第3の実施形態〕
次に、本発明の第3の実施形態に係る集積回路について説明する。この集積回路は、半導体基板上に電子デバイス、例えば、ダイオード、トンネル素子、MOSトランジスタなどを形成したあと、第1及び第2の実施形態に係るナノデバイスとしての単電子素子を作製して成るものである。

【0041】
図4は本発明の第3の実施形態に係る集積回路の断面図であり、図5は図4に示す集積回路の平面図である。図4及び図5に示す集積回路30では、Si基板31上にMOSFET40を設け、平面視でそのMOSFET40に重ならない位置にナノデバイスとしての単電子素子50が設けられている。図6は図4及び図5に示す集積回路30の回路図である。図6に示す回路60は、単電子素子61とMOSFET62とを直列接続したユニバーサルリテラルゲート回路と呼ばれているものである(非特許文献5参照)。

【0042】
基板31、例えばp型Si基板の一部を間隔をあけて部分的に不純物を拡散することにより、基板31と逆導電としたソース41及びドレイン42が設けられる。基板31上にマスクを設け、不純物を熱拡散やイオン注入などで拡散することで、ソース41及びドレイン42を形成することができる。

【0043】
第1の絶縁層43が、ソース41、ドレイン42及び基板31上に設けられ、ゲート電極44が、第1の絶縁層43中で基板31から所定の高さに設けられる。第1の絶縁層43のうち、第1の絶縁層43の下部43Aを形成したあと、電子ビーム蒸着法などによりMOSFET40のゲート電極44を第1の絶縁層43の下部43A上に形成する。その後、ゲート電極44及び第1の絶縁層43の下部43A上に上側の第1の絶縁層43Bを形成すればよい。次に、第1の絶縁層43でソース41の上方を貫通してコンタクトホールを設けて電極材料を充填することにより、ビア46が形成される。ソース41に接続したビア46の下端がソース電極となる。これと同時に、第1の絶縁層43でドレイン42の上方を貫通してコンタクトホールを設け、電極材料を充填することにより、ビア45の下部だけを形成してもよい。

【0044】
次に、第1の絶縁層43上には前述した第1及び第2実施形態に係る単電子素子50が設けられる。すなわち、第1の絶縁層43上にナノギャップを有するようにソース電極51及びドレイン電極52が設けられ、ソース電極51及びドレイン電極52上に図示しない自己組織化単分子膜を介在させて金属ナノ粒子53が配位子として設けられる。その手法については既に説明した通りである。その際、ビア46の上端がドレイン電極52の一端部となるようにする。

【0045】
このようにして、第2の絶縁層54が、第1の絶縁層43上でかつ単電子素子50のソース電極51及びドレイン電極52上に設けられ、第2の絶縁層54が自己組織化単分子膜及び金属ナノ粒子53を埋設している。

【0046】
単電子素子50のゲート電極55が、第2の絶縁層54上で金属ナノ粒子53の頭上に設けられる。その際、ゲート電極55は、MOSFET40や単電子素子50のソース電極及びドレイン電極の配列方向と平行とせず、交差するように、できれば直交するように形成される。これは寄生静電容量を低減させるためである。

【0047】
このように、集積回路30では、MOSFET40のソース41と単電子素子50のドレイン電極52とは、第1の絶縁層43のコンタクトホールに電極材料を充填してビア46を介して接続され、ビア46下端側がソース電極47として機能する。

【0048】
本発明の第3の実施形態に係る集積回路30は、MOSFET40と単電子素子50とが直列接続されている。ソース、ドレインの配置方向と交差する方向に各ゲート電極が上下方向に分離して配置されている。MOSFET40のゲート電極44は、上側の第1の絶縁層43Bと第2の絶縁層54に形成したコンタクトホールに電極材料を充填してなるビア48で配線され、第2の絶縁層54上に外部接続用の配線として取り出すことができる。MOSFET40のドレイン電極が第1及び第2の絶縁層43,54に貫通配線したビア45によって形成されている。

【0049】
また、単電子素子50のソース電極51が第2の絶縁層54上の配線とビア49を介して接続される。単電子素子50のドレイン電極52とMOSFET40ソース電極47とが、第1の絶縁層43に設けたビア46を介して接続される。

【0050】
以上説明したように、半導体の基板31上にMOSFT40などの電子デバイスを形成し、電子デバイスを第1の絶縁層43で覆い、第1の絶縁層43にビア46を形成しておく。そして第1の絶縁層43上に、第1及び第2の実施形態と同様に、単電子素子50を形成し、単電子素子50の一方の制御電極と電子素子40の一方の制御電極とがビア46により配線接続される。図では、単電子素子50の一方の制御電極はドレイン電極であり、電子素子40の一方の制御電極はソース電極であるが、逆の構成であってもよい。単電子素子50のその他の制御電極と電子素子40のその他の電極については、それぞれ第1及び第2の絶縁層43,54にそれぞれ設けたビア45,48,49により第2の絶縁層43上に配線接続することができる。これにより、各素子の電気信号の入出力を行うことができる。

【0051】
以上説明したナノデバイス及びそれを用いた集積回路では、例えば第1及び第2実施形態として示されているように、ナノデバイスが単電子素子であって、金属ナノ粒子7とナノギャップ電極5A,5Bとの間に、自己組織化単分子膜とアルカンチオールとからなるSAM混合膜9が設けられている場合を説明したが、次のような形態であってもよい。

【0052】
〔第4の実施形態〕
図7は、本発明の第4の実施形態に係るナノデバイスとしての単電子素子の断面図である。第4の実施形態では、ナノデバイス70が、第1乃至第3の実施形態とは異なり、金属ナノ粒子7の一部又は全部が数~数十nmの絶縁膜71で覆われている。ナノギャップ電極5Aと金属ナノ粒子7との間は絶縁膜71を介在して接続され、金属ナノ粒子7とナノギャップ電極5Bとの間は絶縁膜71を介在して接続されている。

【0053】
このようなナノデバイス70では、薄い絶縁膜71によりナノギャップ電極5Aとナノギャップ電極5Bとの間で金属ナノ粒子7を経由してトンネル電流が流れる。

【0054】
〔第5の実施形態〕
図8は、本発明の第5の実施形態に係るナノデバイスとしての分子素子の断面図である。第5の実施形態では、ナノデバイス80が、第1乃至4の実施形態とは異なり、金属ナノ粒子7ではなく、機能分子81としている。すなわち、ナノギャップ電極5Aとナノギャップ電極5Bとの間に、機能分子81が配置される。その際、ナノギャップ電極5A,5Bと機能分子81とは絶縁されている。機能分子81としてはπ共役系骨格を有する分子、オリゴマーが挙げられる。このような分子素子も、既に説明した単電子素子の場合と同様な手法により、作製することができる。
【実施例1】
【0055】
図9は実施例1で作製した単電子トランジスタの平面図であり、図10はその断面図である。実施例1として、第1の実施形態に係る単電子素子10としての単電子トランジスタを次の要領で作製した。Si基板1の上に第1の絶縁層2としてSiO2膜を熱CVD法で作製し、その上に、金ナノギャップ電極5A,5Bを形成し、自己組織化単分子膜としてオクタンチオールとデカンジチオールの混合膜を利用して金ナノ粒子7を金ナノギャップ電極間に配置した。このようにして作製した単電子トランジスタ上に、すなわち、金ナノギャップ電極5A,5B及びSiO2膜2上に第2の絶縁層8としてSiNのパッシベーション層を形成した。
【実施例1】
【0056】
SiNのパッシベーション層の形成は次の要領で行った。作製した単電子トランジスタを真空チャンバー内に導入し、水冷により単電子トランジスタの温度が65℃以上にならないように温度制御を行った。この条件の下で真空チャンバー内にシランガス、アンモニアガス及び水素ガスを導入し、触媒CVD法にてSiN層を堆積した。この実施例1では、加熱により単電子トランジスタが破壊されることを防止するため、SiNのパッシベーション層は65℃を超えないように冷却した。もっともパッシベーション層の堆積は180℃以下であればよいが、出来るだけ堆積の際の温度が低くなるよう、好ましくは65℃以下になるよう、サンプルを冷却する。
【実施例1】
【0057】
SiNのパッシベーション層の厚みをエリプソメトリー法及び走査電子顕微鏡でそれぞれ測定したところ、いずれも50nmであった。実施例1で作製した単電子トランジスタ10において、ドレイン電圧Vd=50mVを印加した状態で、サイドゲート電圧を掃引して、ドレイン電流-サイドゲート電圧依存性を測定した。測定温度は9Kとした。図11は、ドレイン電流-サイドゲート電圧依存性を示す図である。横軸は第1のサイドゲートに印加する電圧Vg1(V)であり、縦軸はドレイン電流(A)である。図11から、サイドゲート電圧によりドレイン電流を変調できることが分かる。
【実施例1】
【0058】
図12は、ドレイン電圧及びサイドゲート電圧をそれぞれ掃引した際の、微分コンダクタンスのマッピングを示す図である。横軸は第1のサイドゲートに印加する電圧Vg1(V)であり、縦軸はドレイン電圧Vd(V)であり、濃淡がドレイン電流(A)の微分コンダクタンスを示す。測定温度は9Kとした。ドレイン・ソース間電流の抑制に起因した、いわゆるクーロンダイヤモンドと呼ばれる平行四辺形状の電圧領域が観察されて
いることが分かった。このことから実施例1で作製した素子が単電子トランジスタとして動作していることが分かった。
【実施例1】
【0059】
図13は、実施例1で作製したサンプルの特性を示し、(A)はドレイン電圧Vdを印加したときのドレイン電流Idを示し、(B)は第1のサイドゲートに印加する電圧Vg1に対するドレイン電流Idを示す図である。(A)において、横軸はドレイン電圧Vd(V)であり、左縦軸はパッシベーション膜としてSiNxを堆積したときのドレイン電流Id(nA)であり、右縦軸はパッシベーション膜としてSiNxを堆積する前のドレイン電流Id(pA)である。(B)において、横軸は第1のサイドゲートに印加する電圧Vg1(V)であり、左縦軸はパッシベーション膜としてSiNxを堆積したときのドレイン電流Id(pA)であり、右縦軸はパッシベーション膜としてSiNxを堆積する前のドレイン電流Id(pA)である。なお、測定温度は9Kとした。
【実施例1】
【0060】
図13(A)から、SiNxを堆積することによりドレイン電流が増加していることが分かる。堆積したSiNxの比誘電率は、対向する電極でSiNxを挟んだキャパシタンスにおける交流電圧印加時の静電容量測定により7.5であった。また、図13(B)からSiNxを堆積させてもクーロンブロッケード効果を確認することができた。
【実施例2】
【0061】
図14は実施例2で作製した単電子トランジスタの平面図であり、図15はその断面図である。実施例2では、実施例1と同様に、金ナノ粒子7を金ナノギャップ電極5A,5B間に配置し、上部に第2の絶縁層8としてSiNパッシベーション層を形成することにより、単電子トランジスタを作製した。その後、この単電子トランジスタ上にレジストを塗布し、電子ビームリソグラフィー法によって、金ナノギャップ部の直上に電極パターンを描画した。現像後、電子ビーム蒸着によりTi層30nm,Au層70nmを順に蒸着した。これにより、金ナノギャップの直上に第2の絶縁層8としてのSiN層を介してトップゲート電極21を配置した。
【実施例2】
【0062】
作製した単電子トランジスタにおいて、ドレイン電圧Vdを50mVで一定に印加した状態でトップゲート電圧を掃引し、ドレイン電流-トップゲート電圧を測定した。なお、測定温度は9Kとした。図16は、そのドレイン電流-トップゲート電圧依存性の測定結果を示す。横軸はトップゲート電極の電圧(V)、縦軸はドレイン電流Is(A)である。図16に示すように、サイドゲート電圧によりドレイン電流を変調できることが分かった。
【実施例2】
【0063】
図17は、ドレイン電圧及びサイドゲート電圧をそれぞれ掃引した際の、微分コンダクタンスのマッピングを示す図である。横軸はトップゲートに印加する電圧(V)、縦軸はドレイン電圧Vd(V)であり、濃淡がドレイン電流(A)の微分コンダクタンスを示す。測定温度9Kとした。ドレイン・ソース間電流の抑制に起因した、いわゆるクーロンダイヤモンドと呼ばれる平行四辺形状の電圧領域が観察される。このことから、実施例2で作製した素子が単電子トランジスタとして動作していることが分かる。
【実施例2】
【0064】
図18は、実施例2で作製したサンプルにおいてドレイン電圧に対するドレイン電流を示す図である。測定温度は9Kとした。横軸はドレイン電圧Vd(mV)、左縦軸はドレイン電流Id(pA)、右縦軸はドレイン電流Id(nA)である。パッシベーション膜としてのSiNxを堆積する前のドレイン電流は±約百pAの範囲であるが、SiNxを堆積した後のドレイン電流は±400pAの範囲で大きくなっており、ドレイン電流Idが流れないドレイン電圧Vdの幅も大きくなっている。さらに、トップゲートを堆積させた後は、ドレイン電流は±4nAとなっている。
【実施例2】
【0065】
トップゲートを設けた実施例2では、実施例1と比較して、クーロンダイヤモンドが鮮明となっている。
【実施例2】
【0066】
図19は、ドレイン電流のトップゲート電圧依存性、いわゆる、クーロンオシレーション特性であり、(A)は測定温度9K,80Kの場合、(B)は160K,220Kの場合である。各測定温度においても、ドレイン電流はゲート電圧の挿引により繰り返し増減している。低温の9Kでは、ゼロ電流領域が-1.5~1.2Vのゲート電圧領域において明瞭に観察されている。測定温度が80K, 160K, 220Kと増加していくにつれて、ゲート電圧挿引時の電流の最低値が徐々に大きくなっていることが分かる。これは、単電子島に1つ電子が入った際の系のエネルギー変化に相当する帯電エネルギーEcと熱揺らぎkTの比Ec/kTが温度の上昇に伴い小さくなり、クーロンブロッケード現象が起き難くなることに起因している。kはボルツマン定数である。しかしながら、220Kにおいてもゲート電圧の挿引に起因したクーロンオシレーションは観察されており、SiNxでパッシベーションされた単電子トランジスタは、220Kにおいても動作することが分かる。
【実施例2】
【0067】
図20は、微分コンダクタンスのマッピングを示す図であり、(A)、(B)、(C)、(D)は測定温度がそれぞれ40K,80K,160K,220Kの場合である。横軸はゲート電圧で、縦軸がドレイン電圧である。測定温度を40K、80K、160K、220Kと上昇させると、クーロンダイヤモンドがあいまいになっていくが、220Kにおいても単電子素子としての特性が維持されていることが分かる。
【実施例3】
【0068】
実施例3では、パッシベーション膜としてAlOxを室温にて堆積させ、その上にトップゲート電極を設けた点で、実施例2と異なる。AlOxの堆積には、パルスレーザー堆積法を用いた。トップゲートとしてはEBL法を用いてTi層とAu層の二層構造とした。
【実施例3】
【0069】
図21(A),(D)はドレイン電圧に対するドレイン電流の特性であり、(B),(E)はサイドゲートに印加する電圧に対するドレイン電流の特性であり、(C),(F)はサイドゲート電圧とドレイン電圧に対するdI/dV(nS)を表す。(A)~(C)はAlを堆積する前の特性であり、(D)~(F)はAlを堆積した後の特性である。測定温度は9Kとした。パッシベーション膜としてSiNxを堆積させたときよりも電流値が高いことが分かる。クーロンオシレーションの1周期に相当するゲート電圧の幅をΔVとすると、ゲート容量は、e/ΔV (eは素電荷)となる。(B)と(E)を比較すると、クーロンオシレーションの周期がAlの堆積後に小さくなっている。これは、Alを堆積することにより、サイドゲートとクーロン島の間の空間が誘電率の大きいAlで満たされることにより、ゲート容量が大きくなったことを示している。Alでクーロン島の周囲が満たされていることは、(C)と(F)を比較することによっても分かる。クーロンダイヤモンドのドレイン電圧方向のピークの幅をΔVdとすると、帯電エネルギーEcは、Ec=eΔVd/4となる。(F)のΔVdは50mV程度であるの対して、(C)のΔVdは200mV程度あることから、帯電エネルギーはAl層の堆積により4分の1程度に小さくなっている。
【実施例3】
【0070】
図22は、電圧を印加するゲートが一方のサイドゲートと他方のサイドゲートとトップゲートでの特性を示す図である。測定温度は9Kとした。(A)~(C)は、それぞれ一方のサイドゲート、他方のサイドゲート、トップゲートに印加した電圧に対するドレイン電流の特性(クーロンオシレーション)であり、(D)~(F)はそれぞれ一方のサイドゲート、他方のサイドゲート、トップゲートに印加した電圧及びドレイン電圧に対するドレイン電圧に対するdI/dV(nS)(スタビリティダイアグラム)である。パッシベーション膜としてSiNxを用いた場合と比較して安定したオシレーションが生じることが分かった。
【実施例4】
【0071】
実施例4として、実施例1と同様に、単電子トランジスタを作製した。図23は、実施例4として作製途中の単電子トランジスタのSEM像である。図23のSEM像に示すように、一方の電極5Aと他方の電極5Bとの間のナノギャップの平面視で上下左右のほぼ中央に、金ナノ粒子7を絶縁膜6を介して配置した後に、パッシベーション膜としてSiNxを堆積させた。
【実施例4】
【0072】
図24は実施例4に関し、(A)、(B)はそれぞれ、第1のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、何れもSiNxを堆積する前のサンプルでの測定である。(C)は第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、(D)は第2のサイドゲート電圧及びドレイン電圧に対するdI/dV(微分コンダクタンス)を示す図である。(C)及び(D)はSiNxを堆積した後のサンプルでの測定である。何れも測定温度は9Kとした。
【実施例4】
【0073】
図24から、パッシベーション前には、第1のサイドゲート電極5Cよりも第2のサイドゲート電極5Dの方が若干ゲート容量が大きいが、後述する実施例5と異なり、大きな差ではない。このことから、金ナノ粒子7は、SEM像におけるナノギャップの上下方向のほぼ中心に、すなわち、一方の電極5Aと他方の電極5Bのほぼ中心軸上に位置していると考えられる。パッシベーション後には、クーロンオシレーションが1周期観察され、ゲート容量が大きくなっていることが分かる。実施例4では、金ナノ粒子7がナノギャップの中心に位置していることにより、ナノギャップ電極5a,5Bが金ナノ粒子7を囲む効果が高く、パッシベーションプロセス時に破壊されることなく、堆積されたと考えられる。
【実施例5】
【0074】
実施例5として、実施例1と同様に、単電子トランジスタを作製した。図25は、実施例5として作製途中の単電子トランジスタのSEM像である。図25のSEM像に示すように、一方の電極5Aと他方の電極5Bとの間のナノギャップの平面視で左右ほぼ中央で下寄りに、金ナノ粒子7を絶縁膜を介在して配置した後に、パッシベーション膜としてSiNxを堆積させた。その他の詳細は他の実施例と同様である。
【実施例5】
【0075】
図26は実施例5に関し、(A)、(B)、(C)はそれぞれ、第1のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第2のサイドゲート電圧及びドレイン電圧に対するdI/dV(微分コンダクタンス)を示す図であり、何れもSiNxを堆積する前のサンプルでの測定である。(D)は第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示す図であり、SiNxを堆積した後のサンプルでの測定結果である。何れも測定温度は9Kとした。
【実施例5】
【0076】
図26は、パッシベーション前後の特性を示している。第1のサイドゲートのクーロンオシレーションは、-4V~4Vの間でなだらかに電流が増加している。一方、第2のサイドゲートでは電流の最大値のピークが-3.5Vと4.5V近傍にそれぞれ観察されており、1周期分のクーロンオシレーションが観察されている。このことから、金ナノ粒子7は第2のサイドゲート電極5Dの近傍に位置しており、ナノギャップ長がナノ粒子よりも若干大きいために、第1のサイドゲートによるクーロンオシレーションも若干観察されていることが分かる。パッシベーション後に電流は一定値となっている。これは、パッシベーションによりナノ粒子が破壊され、電極間にコアの金の破壊による伝導パスが形成されたことを示している。
【実施例5】
【0077】
実施例4及び実施例5を比較すると、次のことが分かった。パッシベーションによるAuナノ粒子7の破壊による導電パスは、Auナノ粒子7がナノギャップ電極間の断面視で下寄り、すなわちSiO基板に近い場所に位置する場合に起きやすい。パッシベーションによりAuナノ粒子7が破壊された際に、SiOに金ナノ粒子7が近いとそのままコアの金がSiO表面を支持面として、電極間を電気的に接続し伝送パスが形成されることがある。一方、Auナノ粒子7が断面視で中央や上寄りにあると、Auナノ粒子が破壊されても、ナノギャップ電極表面に付着するが支持面が無いため伝導パスは形成されにくい。
【実施例6】
【0078】
実施例6として、本発明における第2実施形態のように、一方の電極5Aと他方の電極5Bとの間のナノギャップの平面視で左右ほぼ中央で下寄りに、金ナノ粒子7を絶縁膜を介在して配置した後に、パッシベーション膜としてSiNxを堆積させた。その後、パッシベーション膜上で金属ナノ粒子の真上にトップゲートを配置した。その他の詳細は他の実施例と同様である。
【実施例6】
【0079】
図27は実施例6に関し、(A)、(B)、(C)はそれぞれトップゲート電極、第1のサイドゲート電極、第2のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、(D)はトップゲート電圧及びドレイン電圧に対するdI/dV(微分コンダクタンス)を示し、(E)は第1のサイドゲート電圧及びドレイン電圧に対するdI/dV(微分コンダクタンス)を示す。測定温度は9Kとした。
【実施例6】
【0080】
図27から、パッシベーション後のトップゲート、第1のサイドゲート、第2のサイドゲートのそれぞれのクーロンオシレーションと、トップゲート、第1のサイドゲートのクーロンオシレーションが確認される。クーロンオシレーションの間隔から、ゲート容量は、第1のサイドゲートが最も大きく、トップゲート、第2のサイドゲートの順に小さくなっている。トップゲートよりも第1のサイドゲートのゲート容量が大きいことから、ナノ粒子(クーロン島)は、ナノギャップ電極の基板近傍で第1のサイドゲートに近い位置にある。そのために、第1のサイドゲートのゲート容量が、トップゲートのゲート容量よりも大きくなったものと考えられる。さらに、第2のサイドゲートのクーロンオシレーションも観察されていることから、ギャップ長は、ナノ粒子の粒径よりも若干大きいものと予想され、第2のサイドゲート2よりも第1のサイドゲートに近い位置で、基板側に近い位置に金ナノ粒子が存在していることが示唆される。このように、ゲート容量を比較することにより、ナノギャップ電極の形状とナノギャップ間に存在するナノ粒子の位置を知ることができる。
【実施例6】
【0081】
本発明は実施形態及び実施例に限定されるものではなく、特許請求の範囲に記載した発明の範囲において種々変更して適用することが可能である。
【実施例6】
【0082】
本発明の実施形態によれば、金属ナノ粒子又は機能分子をナノギャップ電極間に配置し、金属ナノ粒子とナノギャップ電極との間には絶縁膜を介在し、これ又はこれらを無機絶縁層で覆うことができる。よって、無機絶縁層上にトップゲート電極を設けたり、別のトランジスタを設けたり、半導体基板上に形成したCMOS回路などの各種電子素子と配線で接続することにより、3次元的に集積化した単電子トランジスタを含む論理回路素子、メモリ、センサ回路を製造することができる。
図面
【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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