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明細書 :メモリ回路

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2016-015186 (P2016-015186A)
公開日 平成28年1月28日(2016.1.28)
発明の名称または考案の名称 メモリ回路
国際特許分類 G11C  11/412       (2006.01)
FI G11C 11/40 301
請求項の数または発明の数 7
出願形態 OL
全頁数 24
出願番号 特願2014-135698 (P2014-135698)
出願日 平成26年7月1日(2014.7.1)
発明者または考案者 【氏名】松田 吉雄
出願人 【識別番号】504160781
【氏名又は名称】国立大学法人金沢大学
個別代理人の代理人 【識別番号】100121120、【弁理士】、【氏名又は名称】渡辺 尚
【識別番号】100094145、【弁理士】、【氏名又は名称】小野 由己男
審査請求 未請求
テーマコード 5B015
Fターム 5B015HH01
5B015HH03
5B015JJ24
5B015KA02
5B015KA06
5B015KA13
5B015KA28
5B015KB92
5B015QQ01
要約 【課題】SRAMにおいて、より簡単な回路構成により書き込みマージンと読み出しマージンとを拡大させる。
【解決手段】メモリ回路100は、メモリセル1とアクセストランジスタSW1、SW2とメモリ出力抵抗調整部3とを備える。メモリセル1においては、2個のCMOSインバータINV1、INV2が相補的に接続される。アクセストランジスタSW1、SW2は、データ出力ノードOut1、Out2と接続される第1端子と、ビット線BL、/BLと接続される第2端子と、ワード電圧VDDWが入力される第3端子とを有する。メモリ出力抵抗調整部3は、接続抵抗の抵抗値Rの第1の倍数以上の抵抗値Rを有するメモリ出力抵抗を形成する。読み出し動作時において、接続抵抗の抵抗値RはCMOSインバータINV1、INV2のON状態のnMOSトランジスタ又はpMOSトランジスタのソース-ドレイン間の抵抗値Rの第2の倍数である。
【選択図】図1
特許請求の範囲 【請求項1】
直列に接続されたnMOSトランジスタとpMOSトランジスタから構成される2個のCMOSインバータを相補的に接続したフリップフロップ回路であるメモリセルと、
前記CMOSインバータの出力とデータ出力ノードにおいて接続される第1端子と、前記メモリセルへ記憶するビットデータの値に対応する書き込み電圧が印加され前記メモリセルに記憶されているビットデータの値に対応する読み出し電圧が出力されるビット線と接続される第2端子と、書き込み動作時及び読み出し動作時に前記第1端子と前記第2端子とを接続するワード電圧が入力される第3端子と、を有するアクセストランジスタと、
前記メモリセルに駆動電力を供給する電源が接続される電力供給ノードと前記データ出力ノードとの間に配置され、前記書き込み動作時に前記第1端子と前記第2端子との間の接続抵抗の抵抗値の第1の倍数以上の抵抗値を有するメモリ出力抵抗を前記nMOSトランジスタ又は前記pMOSトランジスタとともに形成するメモリ出力抵抗調整部と、を備え、
前記読み出し動作時において、前記接続抵抗の抵抗値はON状態の前記nMOSトランジスタ又は前記pMOSトランジスタのソース-ドレイン間の抵抗値の第2の倍数となっている、メモリ回路。
【請求項2】
前記ワード電圧は前記電源から出力される駆動電圧よりも低い、請求項1に記載のメモリ回路。
【請求項3】
前記メモリ出力抵抗調整部は、前記nMOSトランジスタ又は前記pMOSトランジスタに対して直列に接続されたMOSトランジスタにより構成される、請求項1又は2に記載のメモリ回路。
【請求項4】
前記書き込み動作時及び前記読み出し動作時に、前記メモリ出力抵抗調整部を構成する前記MOSトランジスタのゲート端子には前記ワード電圧が入力される、請求項3に記載のメモリ回路。
【請求項5】
前記書き込み動作時及び前記読み出し動作時に、前記メモリ出力抵抗調整部を構成する前記MOSトランジスタのゲート端子には、前記MOSトランジスタのソース-ドレイン間の抵抗値を制御するメモリ出力抵抗調整電圧が入力される、請求項3に記載のメモリ回路。
【請求項6】
前記メモリ出力抵抗調整部は、前記電力供給ノードと前記nMOSトランジスタ又は前記pMOSトランジスタとの間に配置される、請求項1~5のいずれかに記載のメモリ回路。
【請求項7】
前記メモリ出力抵抗調整部は、前記nMOSトランジスタ又は前記pMOSトランジスタと前記データ出力ノードとの間に配置される、請求項1~6のいずれかに記載のメモリ回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、半導体記憶装置のメモリ回路、特に、SRAM(Static Random Access Memory)のメモリ回路に関する。
【背景技術】
【0002】
従来、高速動作可能なメモリとして、主にMOSトランジスタ(CMOS(Complementary Metal-Oxide-Semiconductor))により構成されているSRAMが知られている。SRAMが用いられるシステム(例えば、コンピュータなど)における動作の高速化、システムの低電圧化、及び、SRAMの高密度化によるMOSトランジスタなどの素子や配線幅の縮小に伴い、SRAMの動作マージン(読み出しマージン及び書き込みマージン)の拡大が期待されている。
【0003】
システムの動作の高速化や低電圧化によりシステム中の信号波形が変動すると、信号電圧の電圧値が変動するために、SRAMの動作マージンが小さいと、SRAMは信号が示している値を精度よく認識できなくなる。例えば、信号の電圧値がしきい電圧(信号が「1」を示すか「0」を示すかを決定する閾を決定する電圧値)からずれた場合に、本来は「1」であった信号を「0」と認識してしまう。
【0004】
また、SRAMの高密度化による素子や配線幅の縮小により、SRAM中の素子間の特性にばらつきが生じる。その結果、同じ信号に対して、ある素子においては「1」と認識する一方、他の素子においては「0」と認識してしまう。
【0005】
書き込みマージンを改善する方法としては、例えば、特許文献1には、書き込み操作時にSRAMセル電源の制御を行う際、最適な電源制御を行うために制御量として書き込みマージンをモニターし、書き込み時の電源電圧を切り換えることが開示されている。
一方、読み込みマージンを改善する方法としては、非特許文献1に、SRAMに記憶されているビットデータを読み出す際にワード線に印加する電圧を駆動電圧(VDD)よりも低くすることが開示されている。
【先行技術文献】
【0006】

【特許文献1】特許第4924838号公報
【0007】

【非特許文献1】オオバヤシ,エス.、他14名、「読み出し及び書き込みセル安定回路とともに製造するための65nmSoC組み込み6T-SRAMの設計(A 65 nm SoC Embedded 6T-SRAM Design for Manufacturing with Read and Write Cell Stabilizing Circuits)」、ダイジェスト・オブ・テクニカル・ペーパーズ(Digest of Technical Papers)、シンポジウム・オン・ヴイエルエスアイ・サーキッツ(Symposium on VLSI Circuits)、2006年、p.17-18
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記のような従来の書き込みマージンの改善方法と、従来の読み出しマージンの改善方法とを、共通の回路構成により達成することはできなかった。なぜなら、従来の書き込みマージン改善方法を従来のSRAMに適用した場合には読み込みマージンが悪化し、その逆に、従来の読み出しマージンの改善方法を従来のSRAMに適用した場合には書き込みマージンが悪化するからである。
【0009】
そのため、書き込みマージンと読み出しマージンとを同時に改善するためには、書き込みマージンの改善のための回路構成と、読み出しマージンの改善のための回路構成とをSRAMに両方備える必要があった。SRAM中に2つの異なる回路構成を備えた場合、SRAMの回路構成が複雑になったり、回路面積が広くなったりする。
【0010】
本発明の課題は、SRAMにおいて、簡単な回路構成により書き込みマージンと読み込みマージンとを同時に拡大することにある。
【課題を解決するための手段】
【0011】
以下に、課題を解決するための手段として複数の態様を説明する。これら態様は、必要に応じて任意に組み合せることができる。
本発明の一見地に係るメモリ回路は、メモリセルと、アクセストランジスタと、メモリ出力抵抗調整部と、を備える。
メモリセルは、直列に接続されたnMOSトランジスタとpMOSトランジスタから構成される2個のCMOSインバータを相補的に接続したフリップフロップ回路である。
アクセストランジスタは、第1端子と、第2端子と、第3端子とを有する。第1端子は、CMOSインバータの出力とデータ出力ノードにおいて接続される。第2端子は、ビット線と接続されている。ビット線には、書き込み電圧が印加され、読み出し電圧が出力される。書き込み電圧は、メモリセルへ記憶するビットデータの値に対応する電圧値を有する電圧である。読み出し電圧は、メモリセルに記憶されているビットデータの値に対応する電圧値を有する電圧である。第3端子には書き込み動作時及び読み出し動作時にワード電圧が入力される。ワード電圧は、第1端子と第2端子とを接続する電圧である。
メモリ出力抵抗調整部は、電力供給ノードとデータ出力ノードとの間に配置される。電力供給ノードには、メモリセルに駆動電力を供給する電源が接続される。メモリ出力調整部は、nMOSトランジスタ又はpMOSトランジスタとともにメモリ出力抵抗を形成する。メモリ出力抵抗は、書き込み動作時の接続抵抗の抵抗値の第1の倍数以上の抵抗値を有する。接続抵抗は、第1端子と第2端子との間の抵抗成分である。
【0012】
また、上記のメモリ回路では、読み出し動作時において、接続抵抗の抵抗値は、ON状態のnMOSトランジスタ又はpMOSトランジスタのソース-ドレイン間の抵抗値の第2の倍数となっている。
【0013】
上記のメモリ回路においては、ビットデータの読み出し動作時には、アクセストランジスタの第3端子にワード電圧が入力される。これにより、アクセストランジスタを介して、メモリセルのデータ出力ノードとビット線とが接続される。このとき、ビット線の電圧が、メモリセルに記憶されているビットデータの値に対応する電圧(読み出し電圧)へと変化する。その結果、メモリセルからビット線へのビットデータの読み出しが実行される。
【0014】
読み出し動作時に、接続抵抗の抵抗値は、ON状態のnMOSトランジスタ又はpMOSトランジスタのソース-ドレイン間の抵抗値の第2の倍数となっている。これにより、読み出し動作時にビット線からメモリセルへと流れる電流を制限して、読み出し時のメモリセルの動作を安定化できる。その結果、読み出しマージンを拡大できる。
【0015】
一方、ビットデータの書き込み動作時には、書き込みたいビットデータの値に対応する電圧がビット線に印加された状態にて、アクセストランジスタの第3端子にワード電圧が入力される。これにより、アクセストランジスタを介して、メモリセルのデータ出力ノードとビット線とが接続され、ビット線に印加された電圧に対応する値のビットデータが、メモリセルに書き込まれる。
【0016】
上記のメモリ回路においては、書き込み動作時に、メモリ出力抵抗調整部が、書き込み動作時の接続抵抗の抵抗値の第1の倍数以上の抵抗値を有するメモリ出力抵抗を、nMOSトランジスタ又はpMOSトランジスタとともに形成している。これにより、書き込み動作時にメモリセルからビット線へ流れる電流を制限して、書き込み時のメモリセルの動作を安定化できる。その結果、書き込みマージンを拡大できる。
【0017】
メモリ回路が上記の特徴を有することにより、より簡単な回路構成を有するメモリ回路により、書き込みマージンと読み出しマージンとを同時に拡大できる。
【0018】
ワード電圧は駆動電圧よりも低くてもよい。駆動電圧は、電源から出力される電圧である。これにより、メモリ回路において、より簡単に接続抵抗の抵抗値を、ON状態のnMOSトランジスタ又はpMOSトランジスタのソース-ドレイン間の抵抗値の第2の倍数とできる。その結果、より簡単に読み出しマージンを拡大できる。
【0019】
メモリ出力抵抗調整部は、nMOSトランジスタ又はpMOSトランジスタに対して直列に接続されたMOSトランジスタにより構成されてもよい。これにより、より簡単な構成によりメモリ出力抵抗調整部を実現できる。その結果、メモリ回路の回路構成をより簡単にできる。
【0020】
書き込み動作時及び読み出し動作時に、メモリ出力抵抗調整部を構成するMOSトランジスタのゲート端子には、ワード電圧が入力されてもよい。これにより、アクセストランジスタの第3端子へ入力する信号とメモリ出力抵抗調整部のMOSトランジスタのゲート端子に入力する信号とを共通化できる。その結果、メモリ回路の回路構成をより簡単にできる。
【0021】
書き込み動作時及び読み出し動作時に、メモリ出力抵抗調整部を構成するMOSトランジスタのゲート端子には、メモリ出力抵抗調整電圧が入力されてもよい。メモリ出力抵抗調整電圧は、MOSトランジスタのソース-ドレイン間の抵抗値を制御する。これにより、より精度よくメモリ出力抵抗の抵抗値を調整できる。
【0022】
メモリ出力抵抗調整部は、電力供給ノードとnMOSトランジスタ又はpMOSトランジスタとの間に配置されてもよい。これにより、nMOSトランジスタ又はpMOSトランジスタのソース端子又はドレイン端子に駆動電圧が印加されることを回避して、nMOSトランジスタ又はpMOSトランジスタの駆動能力を低下できる。その結果、書き込みマージンをさらに拡大できる。
【0023】
メモリ出力抵抗調整部は、nMOSトランジスタ又はpMOSトランジスタとデータ出力ノードとの間に配置されてもよい。
【発明の効果】
【0024】
SRAMにおいて、簡単な回路構成により書き込みマージンと読み込みマージンとを同時に拡大できる。
【図面の簡単な説明】
【0025】
【図1】第1実施形態に係るメモリ回路の構成を示す図。
【図2】マージンを算出する際のメモリ回路を示す図。
【図3A】読み出しマージンの定義を示す図。
【図3B】書き込みマージンの定義を示す図。
【図4】第1実施形態に係るメモリ回路の読み出しマージン及び書き込みマージンの算出結果を示す図。
【図5A】比較例1の読み出しマージン及び書き込みマージンの算出結果を示す図。
【図5B】比較例2の読み出しマージン及び書き込みマージンの算出結果を示す図。
【図6A】読み出し電流が流れる様子を示す図。
【図6B】読み出し電流が流れる経路の等価回路を示す図。
【図7A】書き込み電流が流れる様子を示す図。
【図7B】書き込み電流が流れる経路の等価回路を示す図。
【図8】変形例1に係るメモリ回路の構成を示す図。
【図9】変形例2に係るメモリ回路の構成を示す図。
【図10】変形例3に係るメモリ回路の構成を示す図。
【図11】変形例4に係るメモリ回路の構成を示す図。
【図12】変形例5に係るメモリ回路の構成を示す図。
【図13】変形例6に係るメモリ回路の構成を示す図。
【図14】変形例7に係るメモリ回路の構成を示す図。
【発明を実施するための形態】
【0026】
(1)第1実施形態
第1実施形態に係るメモリ回路100の構成について、図1を用いて説明する。図1は、第1実施形態に係るメモリ回路の構成を示す図である。
第1実施形態に係るメモリ回路100は、メモリセル1と、アクセストランジスタSW1、SW2と、メモリ出力抵抗調整部3と、を備える。

【0027】
メモリセル1は、2個のCMOSインバータINV1、INV2を相補的に接続したフリップフロップ回路である。ここで、「インバータ」は、論理回路における「NOT回路」と言い換えることができる。本実施形態において、CMOSインバータINV1は、直列に接続されたnMOS(n-type Metal-Oxide-Semiconductor)トランジスタN1とpMOS(p-type Metal-Oxide-Semiconductor)トランジスタP1とから構成される。一方、CMOSインバータINV2は、直列に接続されたnMOSトランジスタN2とpMOSトランジスタP2から構成される。

【0028】
また、「2個のCMOSインバータINV1、INV2が相補的に接続された」とは、CMOSインバータINV1の出力(データ出力ノードOut1(後述))がCMOSインバータINV2の入力In2に接続され、CMOSインバータINV2の出力(データ出力ノードOut2(後述))がCMOSインバータINV1の入力In1に接続された状態をいう。

【0029】
本実施形態において、アクセストランジスタSW1、SW2は、nMOSトランジスタである。nMOSトランジスタであるアクセストランジスタSW1、SW2は、それぞれ、第1端子T11、T12と、第2端子T21、T22と、第3端子T31、T32と、を有する。
アクセストランジスタSW1、SW2の第1端子T11、T12は、アクセストランジスタSW1、SW2を構成しているnMOSトランジスタのソース端子又はドレイン端子である。第1端子T11は、CMOSインバータINV1の出力とデータ出力ノードOut1において接続されている。また、第1端子T12は、CMOSインバータINV2の出力とデータ出力ノードOut2において接続されている。

【0030】
第1端子T11、T12がドレイン端子の場合には、第2端子T21、T22はソース端子である。また、第1端子T11、T12がソース端子の場合には、第2端子T21、T22はドレイン端子である。
第2端子T21、T22は、それぞれ、ビット線BL、/BLと接続されている。ビット線BL、/BLには、メモリセル1へビットデータを書き込む書き込み動作時には、書き込み電圧が印加される。一方、メモリセル1に記憶されているビットデータを読み出す読み出し動作時には、ビット線BL、/BLには、読み出し電圧が出力される。

【0031】
書き込み電圧は、メモリセル1に記憶するビットデータの値に対応する電圧値を有する電圧である。図1に示すメモリ回路100においては、メモリセル1に「1」の値を示すビットデータを書き込みたい場合、ビット線BLには書き込み電圧としてプレチャージ電圧Vbl(後述)が印加され、ビット線/BLには0Vが印加される。一方、メモリセル1に「0」の値を示すビットデータを書き込みたい場合、ビット線BLには書き込み電圧として0Vが印加され、ビット線/BLにはプレチャージ電圧Vblが印加される。

【0032】
一方、読み出し電圧は、メモリセル1に記憶されたビットデータの値に対応する電圧値を有する電圧である。図1に示すメモリ回路100においては、メモリセル1に「1」の値を示すビットデータが記憶されている場合、ビット線BLには駆動電圧VDD(あるいはそれに近い電圧)を有する読み出し電圧が出力され、ビット線/BLには0V(あるいはそれに近い電圧)が出力される。一方、メモリセル1に「0」の値を示すビットデータが記憶されている場合、ビット線BLには、0V(あるいはそれに近い電圧)が読み出し電圧として出力され、ビット線/BLには、駆動電圧VDD(あるいはそれに近い電圧)が出力される。

【0033】
第3端子T31、T32は、それぞれ、アクセストランジスタSW1、SW2であるnMOSトランジスタのゲート端子である。図1に示すメモリ回路100において、第3端子T31、T32はワード線WLに接続されている。

【0034】
ワード線WLには、書き込み動作時及び読み出し動作時において、アクセストランジスタSW1、SW2をON状態、すなわち、第1端子T11、T12と第2端子T21、T22とを電気的に接続するワード電圧VDDWが印加される。これにより、書き込み動作時に、メモリセル1に書き込み電圧の電圧値に応じたビットデータ値を記憶したり、読み出し動作時に読み出し電圧をビット線BL、/BLに出力したりできる。
なお、ビット線BL、/BLとメモリセル1とを接続する必要のないときには、アクセストランジスタSW1、SW2をOFF状態とする電圧(0V)が印加される。

【0035】
一般的に、nMOSトランジスタなどのMOSトランジスタにおいては、ゲート端子に印加される電圧値により、ソース-ドレイン間に流れる電流値が変化する。すなわち、アクセストランジスタSW1、SW2の第3端子T31、T32に印加される電圧値により、第1端子T11、T12と第2端子T21、T22との間の抵抗成分(接続抵抗と呼ぶことにする)の抵抗値を制御できる。

【0036】
従って、本実施形態においては、読み出し動作時において、ワード電圧VDDWを駆動電圧VDDよりも低くしている。これにより、読み出し動作時の接続抵抗の抵抗値を、より簡単に、ON状態のnMOSトランジスタ又はpMOSトランジスタN1、N2のソース-ドレイン間の抵抗値の第2の倍数とできる。その結果、より簡単に読み出しマージンを拡大できる。

【0037】
図1に示すように、メモリ回路100において、メモリ出力抵抗調整部3は、2つのpMOSトランジスタP3、P4により構成されている。pMOSトランジスタP3、P4は、それぞれ、ソース端子又はドレイン端子の一方がpMOSトランジスタP1、P2側の電力供給ノードDVN(後述)に接続され、他方がCMOSインバータINV1、INV2のpMOSトランジスタP1、P2のソース端子又はドレイン端子に接続されている。すなわち、メモリ出力抵抗調整部3を構成するpMOSトランジスタP3、P4は、それぞれ、電力供給ノードDVNとpMOSトランジスタP1、P2との間に配置された状態にて、pMOSトランジスタP1、P2と直列に接続されている。

【0038】
上記のようなメモリ出力抵抗調整部3とCMOSインバータINV1、INV2のpMOSトランジスタP1、P2との接続により、メモリ出力抵抗調整部3は、pMOSトランジスタP1、P2と共に、駆動電圧VDD(後述)が印加された電力供給ノードDVNとデータ出力ノードOut1、Out2との間に、メモリ出力抵抗を形成する。

【0039】
メモリ出力抵抗調整部3をpMOSトランジスタP3、P4のようなMOSトランジスタにより構成することにより、より簡単な構成によりメモリ出力抵抗調整部3を実現できる。その結果、メモリ回路100の回路構成をより簡単にできる。
また、メモリ出力抵抗調整部3を構成するpMOSトランジスタP3、P4を、電力供給ノードDVNとpMOSトランジスタP1、P2との間に配置することにより、pMOSトランジスタP1、P2のソース端子又はドレイン端子に駆動電圧が印加されることを回避して、pMOSトランジスタP1、P2の駆動能力を低下(流れる電流を低下)できる。その結果、書き込みマージンをさらに拡大できる。

【0040】
さらに、図1に示すように、メモリ回路100においては、メモリ出力抵抗調整部3を構成するpMOSトランジスタP3、P4のゲート端子はワード線WLと接続されている。すなわち、書き込み動作時及び読み出し動作時において、メモリ出力抵抗調整部3を構成するpMOSトランジスタP3、P4のゲート端子にはワード電圧VDDWが入力される。
これにより、アクセストランジスタSW1、SW2の第3端子T31、T32へ入力する信号とメモリ出力抵抗調整部3のpMOSトランジスタP3、P4のゲート端子に入力する信号とを共通化できる。その結果、メモリ回路100の回路構成をより簡単にできる。

【0041】
また、メモリ回路100においては、書き込み動作時においても、読み出し動作時のワード電圧VDDWと同じ電圧を印加している。これにより、書き込み用のワード電圧と読み出し用のワード電圧とを個別に発生させる必要がなくなる。その結果、メモリ回路100の構成を簡単にできる。

【0042】
なお、メモリ回路100において、ワード電圧VDDWは駆動電圧VDDよりも小さいが、アクセストランジスタSW1、SW2の接続抵抗を、ビット線BL、/BLとメモリセル1とを電気的にアクセス可能な程度とする(すなわち、アクセストランジスタSW1、SW2を実質的にON状態とする)電圧には少なくとも設定されている。なぜなら、アクセストランジスタSW1、SW2をON状態にしておかないと、メモリセル1に記憶されたビットデータを読み出せないからである。

【0043】
一方、書き込み動作時において、上記のワード電圧VDDWがメモリ出力抵抗調整部3のpMOSトランジスタP3、P4のゲート端子に入力されると、pMOSトランジスタP3、P4は実質的にほぼOFF状態となっている。これにより、ワード電圧VDDWが駆動電圧VDDよりも低くなっても、pMOSトランジスタP3、P4のソース-ドレイン間の抵抗値を十分に大きな値(接続抵抗の抵抗値の第1の倍数以上)とできる。

【0044】
上記のように、アクセストランジスタSW1、SW2及びメモリ出力抵抗調整部3をMOSトランジスタにより構成し、ワード線WLをアクセストランジスタSW1、SW2とメモリ出力抵抗調整部3とにおいて共通化する場合、アクセストランジスタSW1、SW2のMOSトランジスタの型と、メモリ出力抵抗調整部3のMOSトランジスタとの型とを異ならせることが好ましい。

【0045】
これにより、より簡単な回路構成により、メモリ出力抵抗の抵抗値を、書き込み動作時のアクセストランジスタSW1、SW2の接続抵抗の抵抗値の第1の倍数以上にできる。なぜなら、アクセストランジスタSW1、SW2が実質的にON状態となると、メモリ出力抵抗調整部3のMOSトランジスタが実質的にOFF状態となるからである。その結果、メモリ回路100においては、より簡単な回路構成により、読み出しマージンと書き込みマージンとを同時に拡大できる。

【0046】
(2)メモリ回路の動作
次に、上記のメモリ回路100の動作について説明する。以下の説明においては、メモリセル1にビットデータを書き込むときの書き込み動作と、メモリセル1に記憶されているビットデータを読み出すときの読み出し動作とを、それぞれ説明する。

【0047】
I.書き込み動作
まず、書き込み動作について説明する。メモリセル1へのビットデータの書き込みを開始すると、まず、ワード線WLにワード電圧VDDWを印加することなく、外部回路(図示せず)などを用いて、ビット線BL、/BLをプレチャージ電圧Vblに「プレチャージ」する。

【0048】
プレチャージとは、外部回路にてビット線BL、/BLにプレチャージ電圧を印加した後、外部回路とビット線BL、/BLとを切り離してビット線BL、/BLをプレチャージ電圧Vblに保持(チャージ)することをいう。

【0049】
プレチャージ後、ビット線BL又はビット線/BLのいずれかを、ビットデータの値として「0」を示す電圧値(本実施形態においては、0V)とする。例えば、メモリセル1に「1」を示すビットデータを記憶したい場合には、ビット線/BLを0Vとする。このとき、ビット線BLには、プレチャージ電圧Vblが書き込み電圧として印加される。一方、メモリセル1にビットデータとして「0」を記憶したい場合には、ビット線BLを0V(書き込み電圧)とする。

【0050】
次に、ワード線WLにワード電圧VDDWを印加(入力)し、アクセストランジスタSW1、SW2を実質的にON状態とする。これにより、接続抵抗(アクセストランジスタSW1、SW2)を介して、ビット線BL、/BLとデータ出力ノードOut1、Out2とがそれぞれ接続される。

【0051】
これにより、例えば、ビット線BLが0Vとされている場合には、データ出力ノードOut1が0Vとなり、データ出力ノードOut1と接続されたCMOSインバータINV2の入力In2が0Vとなる。その結果、CMOSインバータINV2のpMOSトランジスタP2がON状態、nMOSトランジスタN2がOFF状態となる。
ビット線BLが0Vのとき、ビット線/BLにはプレチャージ電圧Vblが印加されているため、データ出力ノードOut2とCMOSインバータINV1の入力In1の電圧は、プレチャージ電圧Vblとなっている。これにより、CMOSインバータINV1においては、nMOSトランジスタN1がON状態、pMOSトランジスタP1がOFF状態となる。

【0052】
上記の状態において、ワード線WLを0VにしてアクセストランジスタSW1、SW2をOFF状態とし、ビット線BL、/BLとデータ出力ノードOut1、Out2とを電気的に切断すると、CMOSインバータINV1においては、nMOSトランジスタN1がON状態、pMOSトランジスタP1がOFF状態となっているので、データ出力ノードOut1は0V(あるいはそれに近い値)となる。すなわち、メモリセル1に「0」を示すビットデータが記憶される。なぜなら、図1に示すように、データ出力ノードOut1は、nMOSトランジスタN1を介して、電源のグラウンド電位(0V)側の電力供給ノードDVNに電気的に接続されるからである。

【0053】
一方、CMOSインバータINV2においては、CMOSインバータINV2のpMOSトランジスタP2がON状態、nMOSトランジスタN2がOFF状態となっているため、データ出力ノードOut2は、駆動電圧VDD(あるいはそれに近い値)となっている。なぜなら、この場合、データ出力ノードOut2は、メモリ出力抵抗調整部3の(ON状態の)pMOSトランジスタP4と、pMOSトランジスタP2とを介して、電源の駆動電圧VDDが印加される側の電力供給ノードDVNに電気的に接続されるからである。

【0054】
アクセストランジスタSW1、SW2をOFF状態にした後の上記のデータ出力ノードOut1、Out2の状態は、次にアクセストランジスタSW1、SW2がON状態となるまで(すなわち、ワード電圧VDDWがワード線WLに印加されるまで)保持され続ける。なぜなら、CMOSインバータINV1とCMOSインバータINV2とが、相補的に接続されているからである。
上記のようにして、ビット線BL、/BLに印加された電圧に対応した値を有するビットデータをメモリセル1に書き込み、記憶(保持)できる。

【0055】
II.読み出し動作
次に、読み出し動作について説明する。以下においては、メモリセル1に「0」を示すビットデータが記憶されている場合を例にとって読み出し動作を説明する。すなわち、読み出し動作前に、データ出力ノードOut1の電圧が0V(あるいはそれに近い値)に保持され、データ出力ノードOut2の電圧が駆動電圧VDD(あるいはそれに近い値)に保持されているとする。

【0056】
メモリセル1からのビットデータの読み出しを開始すると、まず、書き込み動作時と同様に、ビット線BL、/BLをプレチャージ電圧Vblにてプレチャージする。その後、ワード線WLにワード電圧VDDWを印加(入力)することにより、アクセストランジスタSW1、SW2をON状態にして、ビット線BL、/BLとデータ出力ノードOut1、Out2とを、接続抵抗を介して電気的に接続する。

【0057】
ビット線BL、/BLとデータ出力ノードOut1、Out2とが、接続抵抗を介して電気的に接続されると、ビット線/BLの電圧がプレチャージ電圧Vblに保持される一方、ビット線BLの電圧はプレチャージ電圧Vblから0V(あるいはそれに近い電圧)である読み出し電圧へと変化する。
上記のビット線BL、/BLのいずれかにおいて発生した電圧値の下降変化を、図示しないセンスアンプなどにより増幅検知することにより、メモリセル1に記憶されているビットデータの値を読み出せる。

【0058】
具体的には、ビット線BL側にて上記の電圧の下降変化が検出された(あるいは、ビット線/BL側にて下降変化されなかった)が場合には、メモリセル1から「0」を示すビットデータを読み出したと判断できる。一方、ビット線/BL側にて下降変化が検出された(あるいは、ビット線BL側にて下降変化が検出されなかった)場合、メモリセル1から「1」を示すビットデータを読み出したと判断できる。
このようにして、メモリ回路100においては、メモリセル1に記憶されたビットデータを読み出すことができる。

【0059】
(3)回路シミュレーション
次に、メモリ回路100における上記の書き込み動作及び読み出し動作をシミュレート(回路シミュレーション)し、書き込み動作時及び読み出し動作時の書き込みマージン及び読み出しマージンを算出した結果について説明する。
I.読み出しマージンの定義
まず、読み出しマージン及び書き込みマージンの定義と算出方法について説明する。読み出しマージン及び書き込みマージンを算出するにあたり、図2のように、メモリ回路(簡単のため、図2に示すメモリ回路は、メモリ出力抵抗調整部3を省略している)を、メモリセル1のCMOSインバータINV1、INV2の単位毎に2つの回路I及び回路IIに分割する。図2は、マージンを算出する際のメモリ回路を示す図である。

【0060】
マージンは、図2に示す回路I及び回路IIにおいて、次のようにして書き込み動作及び読み出し動作を行わせた時の、回路I及び回路IIの特性に基づき算出される。回路Iにおいては、アクセストランジスタSW1の第3端子T31にワード電圧VDDWを印加し、CMOSインバータINV1の入力In1には、データ出力ノードOut2における電圧であるVOUT2を印加する。
一方、回路IIにおいては、アクセストランジスタSW2の第3端子T32にワード電圧VDDWを印加し、CMOSインバータINV2の入力In2には、データ出力ノードOut1における電圧であるVOUT1を印加する。
上記の状態において、読み出し動作時には、ビット線BLとビット線/BLの両方にプレチャージ電圧Vblを印加する。

【0061】
次に、上記のような電圧の印加状態において、回路IにおいてVOUT2を0Vから駆動電圧VDDまで変化したときのデータ出力ノードOut1の電圧(VOUT1)の変化と、回路IIにおいてVOUT1を0Vから駆動電圧VDDまで変化したときのデータ出力ノードOut2の電圧(VOUT2)の変化とを、横軸をVOUT1とし縦軸をVOUT2としたグラフ(横軸をVOUT2、縦軸をVOUT1としてもよい)上にプロットすると、図3Aのようなグラフが得られる。図3Aは、読み出しマージンの定義を示す図である。

【0062】
図3Aにおいて、点線にて示した特性曲線がCMOSインバータINV1における特性曲線であり、一点鎖線にて示した特性曲線がCMOSインバータINV2における特性曲線である。読み出しマージンは、上記の2つの特性曲線に内接する正方形のうち、最大の辺を有する正方形の1辺の長さとして定義される。

【0063】
II.書き込みマージンの定義
一方、書き込み動作時には、図2に示す回路Iのビット線BLに0Vを印加し、回路IIのビット線/BLにプレチャージ電圧Vblを印加する。この場合、回路IにおいてVOUT2を0Vから駆動電圧VDDまで変化したときのデータ出力ノードOut1の電圧(VOUT1)の変化と、回路IIにおいてVOUT1を0Vから駆動電圧VDDまで変化したときのデータ出力ノードOut2の電圧(VOUT2)の変化とを、横軸をVOUT1とし縦軸をVOUT2としたグラフ上にプロットすると、図3Bのようなグラフが得られる。図3Bは、書き込みマージンの定義を示す図である。
書き込みマージンは、図3Bに示す2つの特性曲線に内接する正方形のうち、最小の辺を有する正方形の1辺の長さとして定義される。

【0064】
III.回路シミュレーションによる読み出しマージン及び書き込みマージンの算出結果
次に、メモリ回路100を回路シミュレーションした結果得られる、上記のように定義した読み出しマージン及び書き込みマージンの算出結果について説明する。本実施形態においては、メモリ回路100の回路シミュレーションは、以下のような条件を用いて実行した。
メモリ回路100における各MOSトランジスタのパラメータとしては、40nmのトランジスタパラメータを用いた。また、駆動電圧VDDは1Vとし、ワード電圧VDDWは0.5Vとした。さらに、ビット線BL、/BLに印加するプレチャージ電圧Vblを0~1Vの範囲にて変化し、それぞれのプレチャージ電圧値の時の書き込みマージン及び読み出しマージンを、上記の定義に従って算出した。

【0065】
本実施形態のメモリ回路100の回路シミュレーションを実行して読み出しマージン(図4においては点線にて示す)及び書き込みマージン(図4においては実線にて示す)を算出した結果を、図4に示す。図4は、第1実施形態に係るメモリ回路の読み出しマージン及び書き込みマージンの算出結果を示す図である。
図4に示すように、メモリ回路100においては、後述する比較例と比較すると、書き込みマージン、読み出しマージンとも0.3以上の大きな値を示している。すなわち、本実施形態のメモリ回路100は、読み出し動作及び書き込み動作の両方において安定に動作できる。

【0066】
また、図4に示すように、本実施形態のメモリ回路100においては、プレチャージ電圧Vblが0.2Vと低電圧であっても、大きな読み出しマージン及び書き込みマージンを得られている。また、上記のように、本実施形態のメモリ回路100において、ワード線WLに印加するワード電圧VDDWは0.5Vである。すなわち、本実施形態のメモリ回路100は、低電圧動作が可能である。このように、ビット線BL、/BL及びワード線WLを低電圧にすることにより、メモリ回路100及びメモリ回路100の周辺回路の消費電力を削減できる。また、低電圧化により消費電力を削減できることにより、メモリ回路100の高速動作も可能となる。

【0067】
比較例1として、メモリ出力抵抗調整部3を備えていないこと以外はメモリ回路100と同じにしたメモリ回路において、ワード電圧VDDWを1V(駆動電圧VDDと同一)とした以外は上記と同様の条件を用いて回路シミュレーションを行い、読み出しマージン及び書き込みマージンを算出した結果を、図5Aに示す。図5Aは、比較例1の読み出しマージン及び書き込みマージンの算出結果を示す図である。図5Aに示すように、プレチャージ電圧Vblが比較的大きい(0.4V以上)場合においては、書き込みマージンの値は大きくなっている。一方、読み出しマージンは、すべてのプレチャージ電圧Vblの範囲にて0.2以下と本実施形態のメモリ回路100よりも低くなっている。

【0068】
このように、メモリ出力抵抗調整部3を備えず、ワード電圧VDDWを駆動電圧VDDと同じにすると、書き込みマージンと読み出しマージンとを同時に拡大できない。

【0069】
また、比較例2として、メモリ出力抵抗調整部3を備えていないこと以外はメモリ回路100と同じにしたメモリ回路において、ワード電圧VDDWを0.5Vとして回路シミュレーションを行い、読み出しマージン及び書き込みマージンを算出した結果を、図5Bに示す。図5Bは、比較例2の読み出しマージン及び書き込みマージンの算出結果を示す図である。

【0070】
図5Bに示すように、比較例2においては、メモリ出力抵抗調整部3を備えることなくワード電圧VDDWを1Vから0.5Vに下げることにより、読み出しマージンに改善は見られるものの、書き込みマージンは負値を示すほど悪化している。書き込みマージンが負値であることは、ビット線BL、/BLに与えられた電圧値に対応した適切なビットデータを書き込むことができない、又は、メモリ回路が不安定になることを意味している。すなわち、比較例2においては、メモリ回路において書き込み動作が不可能になることを意味している。

【0071】
このように、メモリ出力抵抗調整部3を備えず、ワード電圧VDDWを駆動電圧VDDよりも小さく(0.5V)しても、読み出しマージンと書き込みマージンとを同時に拡大できない。特に、書き込みマージンが悪化して、比較例2のようにメモリ回路において書き込み動作が不可能となる場合もある。

【0072】
(4)読み出し動作時の接続抵抗を大きくする効果
ここで、読み出し動作時において、アクセストランジスタSW1、SW2の接続抵抗の抵抗値を、ON状態のnMOSトランジスタN1、N2のソース-ドレイン間の抵抗値の第2の倍数にする効果についてさらに説明する。
以下においては、メモリセル1に「0」を示すビットデータが記憶されている場合のCMOSインバータINV1の動作を例にとって、読み出し動作時の接続抵抗をON状態のnMOSトランジスタN1、N2のソース-ドレイン間の抵抗値の第2の倍数にする効果について説明する。すなわち、データ出力ノードOut1の電圧が0Vに保持されている場合の動作について説明する。

【0073】
図6Aのように、読み出し動作時において、データ出力ノードOut1の電圧が0Vであると、プレチャージ電圧Vblが印加されたビット線BLから、アクセストランジスタSW1及びnMOSトランジスタN1を通り、CMOSインバータINV1のグラウンド電位(0V)へ読み出し電流Iが流れる。図6Aは、読み出し電流が流れる様子を示す図である。

【0074】
この場合、上記の読み出し電流Iが流れる経路における等価回路は、図6Bに示すように、プレチャージ電圧Vblに印加されたビット線BLとグラウンド電位(0V)の間に、接続抵抗(抵抗値R)とON状態のnMOSトランジスタのソース-ドレイン間の抵抗(抵抗値R)とが直列に接続された回路となる。図6Bは、読み出し電流が流れる経路の等価回路を示す図である。

【0075】
図6Bに示す等価回路において、読み出し電流IはVbl/(R+R)と算出される。また、データ出力ノードOut1における電圧VOUT1は、I*Rと算出される。

【0076】
ここで、例えば、アクセストランジスタSW1の第3端子T31に駆動電圧VDDと同一のワード電圧VDDWを入力するなどして、接続抵抗の抵抗値Rが相対的に小さくなった場合に、プレチャージ電圧Vblが変動などにより過剰に大きくなると、読み出し電流Iが大きくなる。それに伴ってデータ出力ノードOut1の電圧VOUT1の大きくなる。

【0077】
データ出力ノードOut1はCMOSインバータINV2の入力In2に接続されているため、データ出力ノードOut1の電圧VOUT1が大きくなると、nMOSトランジスタN2がON状態、pMOSトランジスタP2がOFF状態に近づく。このような場合、nMOSトランジスタN2のON状態、pMOSトランジスタP2のOFF状態の程度により、メモリセル1の動作が不安定になるか、最悪の場合は、メモリセル1のビットデータが書き換わる。

【0078】
一方、接続抵抗の抵抗値Rを、ON状態のnMOSトランジスタN1のソース-ドレイン間の抵抗値の第2の倍数とすることにより、Vblが過剰に大きくなったとしても、読み出し電流Iは制限できることが、上記の式からわかる。これにより、ビット線BLの電圧(プレチャージ電圧Vbl)が変動しても、データ出力ノードOut1における電圧VOUT1をグラウンド電位(0V)に近い値に保持でき、CMOSインバータINV2が上記のようなスイッチング状態になることを抑制できる。その結果、メモリセル1の動作が安定する。

【0079】
なお、接続抵抗の抵抗値Rをa*R(すなわち、接続抵抗の抵抗値Rは、ON状態のnMOSトランジスタのソース-ドレイン間の抵抗値Rのa倍、aは第2の倍数に対応)とした場合、データ出力ノードOut1の電圧VOUT1は、I*R=Vbl/(a+1)と表現できる。従って、上記の第2の倍数は、プレチャージ電圧Vblの変動範囲などに応じて、適切な値に設定できる。

【0080】
例えば、プレチャージ電圧Vblが小さな電圧であり変動も小さい場合には、第2の倍数(aの値)は比較的小さな値に設定できる。一方、プレチャージ電圧Vblが大きな電圧(あるいは大きく変動する)の場合には、第2の倍数は、大きな値に設定にすることが好ましい。
ただし、第2の倍数は過剰に大きな値にしないこともまた好ましい。なぜなら、第2の倍数を過剰に大きくすると(すなわち、接続抵抗の抵抗値Rを大きくしすぎると)、読み出し電流Iが過剰に小さくなるからである。その結果、ビット線BL、/BLの電圧がプレチャージ電圧Vblから0V(読み出し電圧)へ変化するまでに時間がかかるからである。その結果、メモリ回路100の読み出し動作が遅くなるからである。

【0081】
(5)メモリ出力抵抗調整部を備える効果
次に、メモリ回路100がメモリ出力抵抗調整部3を備える効果についてさらに説明する。以下においては、図7Aに示すように、書き込み動作開始前においてメモリセル1に「1」を示すビットデータが記憶された状態にて、メモリセル1に「0」を示すビットデータを書き込む場合のCMOSインバータINV1の動作を例にとって、メモリ出力抵抗調整部3を備える効果を説明する。図7Aは、書き込み電流が流れる様子を示す図である。

【0082】
上記の書き込み動作の開始前、データ出力ノードOut1の電圧は駆動電圧VDD(あるいはそれに近い電圧)となっており、ビット線BLには0Vが印加されている。このような電圧の印加状態においてアクセストランジスタSW1をON状態にすると、図7Aに示すように、メモリセル1の駆動電圧VDDが印加された電力供給ノードDVNから、pMOSトランジスタP3(メモリ出力抵抗調整部3)、pMOSトランジスタP1、及びアクセストランジスタSW1を通り、0Vに印加されたビット線BLへと書き込み電流Iが流れる。

【0083】
この場合、書き込み電流Iが流れる経路における等価回路は、図7Bに示すように、電力供給ノードDVNの駆動電圧VDD側とビット線BLとの間に、メモリ出力抵抗調整部3の抵抗成分(抵抗値R)と、ON状態のpMOSトランジスタP1のソース-ドレイン間の抵抗(抵抗値R)と、接続抵抗(抵抗値R)とが直列に接続された回路となる。図7Bは、書き込み電流が流れる経路の等価回路を示す図である。また、図7Bに示す等価回路において、メモリ出力抵抗の抵抗値(Rと表すものとする)はR+Rとなる。

【0084】
図7Bに示す等価回路において、書き込み電流IはVDD/(R+R)と算出される。また、データ出力ノードOut1における電圧VOUT1は、I*R=(R/(R+R))*VDDと算出される。
今、メモリ出力抵抗調整部3を備えない場合(抵抗値R=0の場合)を考えると、メモリ出力抵抗は、ON状態のpMOSトランジスタP1のソース-ドレイン間の抵抗成分のみとなる(すなわち、R=R)。従って、データ出力ノードOut1における電圧VOUT1は、(R/(R+R))*VDDとなる。上記の式にて表されるデータ出力ノードOut1の電圧VOUT1は、0.5VDD(駆動電圧VDDの半分の電圧値)よりも大きな電圧値となる。なぜなら、本実施形態においてはワード電圧VDDWが駆動電圧VDDよりも低いため、ON状態のpMOSトランジスタP1のソース・ドレイン間の抵抗値Rは、接続抵抗の抵抗値Rよりも小さいからである。

【0085】
データ出力ノードOut1における電圧VOUT1が0.5VDDよりも大きな電圧値となると、CMOSインバータINV2のnMOSトランジスタN2がON状態に近くなり(実質的にはON状態)、pMOSトランジスタP2がOFF状態に近くなる(実質的にはOFF状態)ため、書き込み動作時において、メモリセル1の動作が不安定になる。その結果、メモリ回路において書き込み動作が不可能になる。

【0086】
一方、メモリ出力抵抗調整部3を電力供給ノードDVNとデータ出力ノードOut1との間(本実施形態においては、電力供給ノードDVNとpMOSトランジスタP1、P2との間)に配置することにより、メモリ出力抵抗の抵抗値RをRから増加できる。その結果、上記のように表された書き込み電流Iを抑制でき、データ出力ノードOut1の電圧VOUT1を低下できる。
また、電力供給ノードDVNとpMOSトランジスタP1、P2との間にメモリ出力抵抗調整部3を配置することにより、pMOSトランジスタP1、P2のソース端子又はドレイン端子に駆動電圧VDDが印加されることを回避できる。その結果、pMOSトランジスタの駆動能力を低下(すなわち、書き込み電流Iを抑制)できる。

【0087】
さらに、本実施形態においては、アクセストランジスタSW1、SW2のMOSトランジスタの型(n型)と、メモリ出力抵抗調整部3のMOSトランジスタP3、P4の型(p型)とを異ならせているため、メモリ出力抵抗の抵抗値Rを接続抵抗の抵抗値Rの第1の倍数以上とできる。なぜなら、上記のように、書き込み動作時には、アクセストランジスタSW1、SW2がON状態となり、メモリ出力抵抗調整部3のpMOSトランジスタP3、P4がOFF状態となるため、メモリ出力抵抗調整部3の抵抗値Rが、接続抵抗の抵抗値Rよりはるかに大きくなっているからである。

【0088】
上記のようにメモリ出力抵抗の抵抗値Rを接続抵抗の抵抗値Rの第1の倍数以上とすることにより、データ出力ノードOut1の電圧VOUT1を0Vに近い電圧値に保持できる。これにより、上記の書き込み動作時において、CMOSインバータINV2のpMOSトランジスタをON状態にnMOSトランジスタをOFF状態にして、CMOSインバータINV1の入力In1に駆動電圧VDD(あるいはそれに近い電圧)を入力できる。その結果、上記の書き込み動作を安定して実行できる。

【0089】
また、メモリ回路100において、接続抵抗の抵抗値Rを増加して読み出し電流Iを制限し、メモリ出力抵抗調整部3を備えて書き込み電流Iを制限することにより、書き込みマージン及び読み出しマージンを同時に拡大するとともに、メモリ回路100の書き込み動作及び読み出し動作時の電力消費を減少できる。その結果、メモリ回路100からの発熱を減少できる。

【0090】
以上、第1実施形態に係るメモリ回路100について説明したが、書き込みマージンと読み出しマージンとを同時に拡大できるという効果を有するメモリ回路の回路構成は、図1に示したメモリ回路100の回路構成に限られない。以下に説明する変形例1~7の回路構成を有するメモリ回路も、第1実施形態に係るメモリ回路100と同様の効果を有する。

【0091】
(6)変形例1
上記のメモリ回路100において、メモリ出力抵抗調整部3のpMOSトランジスタP3、P4のゲート端子にはワード線WLが入力されていた。しかし、これに限られず、図8に示すように、変形例1にとして、メモリ出力抵抗調整部3のpMOSトランジスタP3、P4のゲート端子が、ワード線WLとは別に設けられたメモリ出力抵抗調整線CPLに接続されてもよい。図8は、変形例1に係るメモリ回路の構成を示す図である。

【0092】
変形例1に係るメモリ回路101においては、メモリ出力抵抗調整線CPLにワード電圧VDDWとは異なるメモリ出力抵抗調整電圧を印加してもよい。このように、pMOSトランジスタP3、P4のゲート端子に、ワード電圧VDDWとは別の電圧を入力することにより、より精度よくメモリ出力抵抗の抵抗値Rを調整できる。

【0093】
例えば、メモリ出力抵抗調整電圧として、読み出しマージンを最大化するための電圧と、書き込みマージンを最大化するための電圧とを用意してもよい。このとき、読み出し動作時にはメモリ出力抵抗を最小とするための電圧(例えば、0V)を印加し、書き込み動作時にはメモリ出力抵抗を最大とするための信号(例えば、駆動電圧VDD)を印加してもよい。これにより、メモリ回路101において、読み出しマージンと書き込みマージンとをより拡大できる。

【0094】
(7)変形例2
上記のメモリ回路100、101において、メモリ出力抵抗調整部3は、電力供給ノードDVNとCMOSインバータINV1、INV2のpMOSトランジスタP1、P2との間に配置されていた。しかし、これに限られず、図9に示すように、変形例2にとして、メモリ出力抵抗調整部3を、pMOSトランジスタP1、P2とデータ出力ノードOut1、Out2との間に配置してもよい。図9は、変形例2に係るメモリ回路の構成を示す図である。

【0095】
(8)変形例3
変形例3として、上記の変形例1と変形例2における構成を組み合わせてもよい。すなわち、図10に示すように、メモリ出力抵抗調整部3を、CMOSインバータINV1、INV2のpMOSトランジスタP1、P2とデータ出力ノードOut1、Out2との間に配置し、メモリ出力抵抗調整部3のpMOSトランジスタP3、P4のゲート端子を、ワード線WLとは別に設けられたメモリ出力抵抗調整線CPLと接続してもよい。図10は、変形例3に係るメモリ回路の構成を示す図である。

【0096】
(9)変形例4
上記のメモリ回路100~103は、ワード線WLに0Vを印加してアクセストランジスタSW1、SW2をOFF状態にし、ワード電圧VDDWを印加してアクセストランジスタSW1、SW2をON状態にしていた。しかし、これに限られず、変形例4として、ワード線WLにワード電圧VDDWが印加されたときにアクセストランジスタSW1、SW2をON状態とし、ワード線WLに駆動電圧VDDが印加されたときにアクセストランジスタSW1、SW2をOFF状態としてもよい。

【0097】
従って、図11に示すように、変形例4に係るメモリ回路104においては、アクセストランジスタSW1、SW2がpMOSトランジスタにより構成されている。また、メモリ出力抵抗調整部3は、nMOSトランジスタN3、N4により構成されている。さらに、メモリ出力抵抗調整部3は、CMOSインバータINV1、INV2のnMOSトランジスタN1、N2とグラウンド電位(0V)に接続された電力供給ノードDVNとの間に配置されている。図11は、変形例4に係るメモリ回路の構成を示す図である。

【0098】
変形例4に係るメモリ回路104においては、ワード線WLにワード電圧VDDWが印加されたときに、nMOSトランジスタN3、N4は実質的にOFF状態になり、メモリ出力抵抗調整部3の抵抗値Rは高くなる。一方、ワード線WLに駆動電圧VDDが印加されたとき、nMOSトランジスタN3、N4はON状態となり、抵抗値Rは低くなる。このように、変形例4のメモリ回路104の動作においては、第1実施形態のメモリ回路100及び変形例1~3のメモリ回路100~103とは動作が逆となる。

【0099】
(10)変形例5
変形例5として、上記の変形例4に係るメモリ回路104において、ワード線WLとは別にメモリ出力抵抗調整線CPLを設けて、メモリ出力抵抗調整線CPLを、メモリ出力抵抗調整部3のnMOSトランジスタN3、N4のゲート端子に接続する回路構成としてもよい。図12は、変形例5に係るメモリ回路の構成を示す図である。

【0100】
(11)変形例6
変形例6として、図13に示すように、変形例4に係るメモリ回路104において、メモリ出力抵抗調整部3を、データ出力ノードOut1、Out2とnMOSトランジスタN1、N2との間に配置した回路構成としてもよい。図13は、変形例6に係るメモリ回路の構成を示す図である。

【0101】
(12)変形例7
変形例7として、図14に示すように、変形例5に係るメモリ回路105と変形例6に係るメモリ回路106とを組み合わせた回路構成としてもよい。図14は、変形例7に係るメモリ回路の構成を示す図である。
すなわち、変形例7に係るメモリ回路107において、ワード線WLとは別に設けられたメモリ出力抵抗調整線CPLがメモリ出力抵抗調整部3のnMOSトランジスタN3、N4のゲート端子に接続されてもよい。また、メモリ出力抵抗調整部3が、データ出力ノードOut1、Out2とnMOSトランジスタN1、N2との間に配置されてもよい。

【0102】
(13)実施形態の共通事項
上記第1実施形態及び上記変形例1~7は、下記の構成及び機能を共通に有している。
メモリ回路(例えば、メモリ回路100)は、メモリセル(例えば、メモリセル1)と、アクセストランジスタ(例えば、アクセストランジスタSW1、SW2)と、メモリ出力抵抗調整部(例えば、メモリ出力抵抗調整部3)と、を備える。
メモリセルは、直列に接続されたnMOSトランジスタ(例えば、nMOSトランジスタN1、N2)とpMOSトランジスタ(例えば、pMOSトランジスタP1、P2)から構成される2個のCMOSインバータ(例えば、CMOSインバータINV1、INV2)を相補的に接続したフリップフロップ回路である。
アクセストランジスタは、第1端子(例えば、第1端子T11、T12)と、第2端子(例えば、第2端子T21、T22)と、第3端子(例えば、第3端子T31、T32)とを有する。第1端子は、CMOSインバータの出力とデータ出力ノード(例えば、データ出力ノードOut1、Out2)において接続される。第2端子は、ビット線(例えば、ビット線BL、/BL)と接続されている。ビット線には、書き込み電圧が印加され、読み出し電圧が出力される。書き込み電圧は、メモリセルへ記憶するビットデータの値に対応する電圧値を有する電圧である。読み出し電圧は、メモリセルに記憶されているビットデータの値に対応する電圧値を有する電圧である。第3端子には書き込み動作時及び読み出し動作時にワード電圧(例えば、ワード電圧VDDW)が入力される。ワード電圧は、第1端子と第2端子とを接続する電圧である。
メモリ出力抵抗調整部は、電力供給ノード(例えば、電力供給ノードDVN)とデータ出力ノードとの間に配置される。電力供給ノードには、メモリセルに駆動電力を供給する電源が接続される。メモリ出力調整部は、nMOSトランジスタ又はpMOSトランジスタとともにメモリ出力抵抗を形成する。メモリ出力抵抗は、書き込み動作時の接続抵抗の抵抗値(例えば、抵抗値R)の第1の倍数以上の抵抗値(例えば、抵抗値R)を有する。接続抵抗は、第1端子と第2端子との間の抵抗成分である。

【0103】
また、メモリ回路では、読み出し動作時において、接続抵抗の抵抗値は、ON状態のnMOSトランジスタ又はpMOSトランジスタのソース-ドレイン間の抵抗値(例えば、抵抗値R)の第2の倍数となっている。

【0104】
メモリ回路においては、ビットデータの読み出し動作時には、アクセストランジスタの第3端子にワード電圧が入力される。これにより、アクセストランジスタを介して、メモリセルのデータ出力ノードとビット線とが接続される。このとき、ビット線の電圧が、メモリセルに記憶されているビットデータの値に対応する電圧(読み出し電圧)へと変化する。その結果、メモリセルからビット線へのビットデータの読み出しが実行される。

【0105】
読み出し動作時に、接続抵抗の抵抗値は、ON状態のnMOSトランジスタ又はpMOSトランジスタのソース-ドレイン間の抵抗値の第2の倍数となっている。これにより、読み出し動作時にビット線からメモリセルへと流れる電流を制限して、読み出し時のメモリセルの動作を安定化できる。その結果、読み出しマージンを拡大できる。

【0106】
一方、ビットデータの書き込み動作時には、書き込みたいビットデータの値に対応する電圧がビット線に印加された状態にて、アクセストランジスタの第3端子にワード電圧が入力される。これにより、アクセストランジスタを介して、メモリセルのデータ出力ノードとビット線とが接続され、ビット線に印加された電圧に対応する値のビットデータが、メモリセルに書き込まれる。

【0107】
メモリ回路においては、書き込み動作時に、メモリ出力抵抗調整部が、書き込み動作時の接続抵抗の抵抗値の第1の倍数以上の抵抗値を有するメモリ出力抵抗を、nMOSトランジスタ又はpMOSトランジスタとともに形成している。これにより、書き込み動作時にメモリセルからビット線へ流れる電流を制限して、書き込み時のメモリセルの動作を安定化できる。その結果、書き込みマージンを拡大できる。

【0108】
メモリ回路が上記の特徴を有することにより、より簡単な回路構成を有するメモリ回路により、書き込みマージンと読み出しマージンとを同時に拡大できる。

【0109】
メモリ出力抵抗調整部は、nMOSトランジスタ又はpMOSトランジスタに対して直列に接続されたMOSトランジスタ(例えば、pMOSトランジスタP3、P4、又は、nMOSトランジスタN3、N4)により構成されている。これにより、より簡単な構成によりメモリ出力抵抗調整部を実現できる。その結果、メモリ回路の回路構成をより簡単にできる。

【0110】
(14)他の実施形態
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で種々の変更が可能である。特に、本明細書に書かれた複数の実施形態及び変形例は必要に応じて任意に組み合せ可能である。
(A)メモリ出力抵抗調整部に関する他の実施形態
上記の第1実施形態及び変形例1~7に係るメモリ回路100~107において、メモリ出力抵抗調整部3は、pMOSトランジスタP3、P4又はnMOSトランジスタN3、N4により構成されていた。しかし、これに限られず、メモリ出力抵抗調整部3を抵抗などの他の電子素子(能動素子及び/又は受動素子)により構成してもよい。

【0111】
例えば、メモリ出力抵抗調整部3を抵抗にて構成することにより、ワード信号やメモリ出力抵抗調整信号などを用いることなく、メモリ出力抵抗の抵抗値Rを接続抵抗の抵抗値Rの第1の倍数以上とできる。

【0112】
また、メモリ出力抵抗調整部3を抵抗により構成する場合、メモリ出力抵抗調整部3を抵抗値が高い抵抗と抵抗値が低い(あるいは実質的に導通の)抵抗とを並列に接続して構成し、スイッチなどによりいずれの抵抗を用いるかを選択可能としておいてもよい。
この場合、例えば、書き込み動作時においては、抵抗値が高い抵抗を選択して、メモリ出力抵抗調整部3の抵抗値Rを高くし、読み出し動作時においては、抵抗値が低い抵抗を選択してメモリ出力抵抗調整部3の抵抗値Rを低くしてもよい。
これにより、書き込みマージンを最大にできる最適な抵抗値と読み出しマージンを最大に出来る最適な抵抗値とを切り替えて、書き込みマージンと読み出しマージンを両方最大にできる。

【0113】
また、メモリ回路において複数のメモリ出力抵抗調整部3が存在していてもよい。この場合、例えば、複数のメモリ出力抵抗調整部3のいくつかを、電力供給ノードDVNとpMOSトランジスタP1、P2又はnMOSトランジスタN1、N2との間に配置し、他のいくつかのメモリ出力抵抗調整部3を、pMOSトランジスタP1、P2又はnMOSトランジスタN1、N2とデータ出力ノードOut1、Out2との間に配置してもよい。

【0114】
(B)駆動電圧に関する他の実施形態
第1実施形態に係るメモリ回路100において、駆動電圧VDDを1Vとしていたが、これに限られない。駆動電圧VDDを1V以外の電圧としてもよい。例えば、駆動電圧VDDを1Vより小さくすることにより、メモリ回路100における駆動電力をさらに低下できる。駆動電圧VDDの電圧値を変更した場合、駆動電圧VDDの値に応じて、他の電圧(ワード電圧VDDW、プレチャージ電圧Vblなど)の動作電圧を変更してもよい。
【産業上の利用可能性】
【0115】
本発明は、半導体記憶装置のメモリ回路、特に、SRAMのメモリ回路に広く適用できる。
【符号の説明】
【0116】
100、101、102 メモリ回路
103、104、105 メモリ回路
106、107 メモリ回路
1 メモリセル
3 メモリ出力抵抗調整部
BL、/BL ビット線
WL ワード線
CPL メモリ出力抵抗調整線
DVN 電力供給ノード
INV1、INV2 CMOSインバータ
In1、In2入力
N1、N2、N3、N4 nMOSトランジスタ
P1、P2、P3、P4 pMOSトランジスタ
Out1、Out2 データ出力ノード
SW1、SW2アクセストランジスタ
読み出し電流
書き込み電流
、R、R、R、R抵抗値
T11、T12 第1端子
T21、T22 第2端子
T31、T32 第3端子
Vbl プレチャージ電圧
VDD 駆動電圧
VDDW ワード電圧
図面
【図1】
0
【図2】
1
【図3A】
2
【図3B】
3
【図4】
4
【図5A】
5
【図5B】
6
【図6A】
7
【図6B】
8
【図7A】
9
【図7B】
10
【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
17