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明細書 :スイッチング電源装置および該装置で使用されるパルス幅変調回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5875073号 (P5875073)
公開番号 特開2013-169133 (P2013-169133A)
登録日 平成28年1月29日(2016.1.29)
発行日 平成28年3月2日(2016.3.2)
公開日 平成25年8月29日(2013.8.29)
発明の名称または考案の名称 スイッチング電源装置および該装置で使用されるパルス幅変調回路
国際特許分類 H02M   3/155       (2006.01)
FI H02M 3/155 P
請求項の数または発明の数 7
全頁数 16
出願番号 特願2012-159236 (P2012-159236)
出願日 平成24年7月18日(2012.7.18)
新規性喪失の例外の表示 特許法第30条第1項適用 (刊行物1)社団法人電子情報通信学会が平成23年7月21日に発行した「信学技報vol.111 No.161電子情報通信学会技術研究報告 EE2011-6-EE2011-17電子通信エネルギー技術」において発表
特許法第30条第1項適用 (刊行物2)IEEE(the Institute of Electrical and Electronics Engineers)が平成23年12月5日に発行した「The 9th IEEE International Conference on Power Electronics and Drive Systems(IEEE PEDS 2011)」において発表
優先権出願番号 2012009979
優先日 平成24年1月20日(2012.1.20)
優先権主張国 日本国(JP)
審査請求日 平成27年4月9日(2015.4.9)
特許権者または実用新案権者 【識別番号】304028726
【氏名又は名称】国立大学法人 大分大学
発明者または考案者 【氏名】佐藤 輝被
個別代理人の代理人 【識別番号】110000475、【氏名又は名称】特許業務法人みのり特許事務所
審査官 【審査官】鈴木 重幸
参考文献・文献 特開2009-33883(JP,A)
特開2003-33027(JP,A)
特開2001-339953(JP,A)
特開2010-68553(JP,A)
調査した分野 H02M 3/00- 3/44
特許請求の範囲 【請求項1】
コンバータ部を構成するスイッチング素子を駆動するためのLレベルとHレベルの2つの状態を持った方形波電圧を生成するパルス幅変調回路であって、
前記方形波電圧を積分してなる積分電圧が上昇して上方閾値電圧以上になると前記方形波電圧をLレベルに切り替え、前記積分電圧が下降して下方閾値電圧以下になると前記方形波電圧をHレベルに切り替える方形波電圧出力手段と、
互いに180°の位相差を有する第1クロック信号および第2クロック信号を前記方形波電圧出力手段に向けて出力するクロック手段と、
を備え、
前記方形波電圧出力手段は、(1)前記積分電圧が下降している最中に前記第1クロック信号が変化すると、前記積分電圧が前記下方閾値電圧に達していなくても前記方形波電圧をHレベルに切り替え、(2)前記積分電圧が上昇している最中に前記第2クロック信号が変化すると、前記積分電圧が前記上方閾値電圧に達していなくても前記方形波電圧をLレベルに切り替えることを特徴とするパルス幅変調回路。
【請求項2】
前記方形波電圧出力手段が、
予め設定された目標電圧および前記コンバータ部の出力電圧の誤差電圧を出力するエラーアンプ部と、
第1抵抗を介して正入力端子に前記誤差電圧が入力され、出力端子から出力される前記方形波電圧を積分してなる積分電圧が負入力端子に入力され、かつ前記出力端子および前記正入力端子が第2抵抗を介して接続されたコンパレータを有するコンパレータ部と、
を含むことを特徴とする請求項1に記載のパルス幅変調回路。
【請求項3】
前記クロック手段が、
アノードに前記第1クロック信号が印加され、かつ前記第1抵抗が介装されたラインにカソードが接続された第1ダイオードと、
カソードに前記第2クロック信号が印加され、かつ前記第1抵抗が介装されたラインにアノードが接続された第2ダイオードと、
を含むことを特徴とする請求項2に記載のパルス幅変調回路。
【請求項4】
前記クロック手段が、
アノードに前記第1クロック信号が印加され、かつ前記第2抵抗が介装されたラインにカソードが接続された第1ダイオードと、
カソードに前記第2クロック信号が印加され、かつ前記第2抵抗が介装されたラインにアノードが接続された第2ダイオードと、
を含むことを特徴とする請求項2に記載のパルス幅変調回路。
【請求項5】
前記方形波電圧出力手段が、
予め設定された目標電圧および前記コンバータ部の出力電圧の誤差電圧を出力するエラーアンプ部と、
前記方形波電圧を出力する論理回路部と、
前記論理回路部の入力に出力端子が接続され、第3抵抗を介して正入力端子に前記誤差電圧が入力され、前記方形波電圧を積分してなる積分電圧が負入力端子に入力され、かつ第4抵抗を介して前記正入力端子に前記方形波電圧が入力されるコンパレータを有するコンパレータ部と、
を含むことを特徴とする請求項1に記載のパルス幅変調回路。
【請求項6】
前記論理回路部が、2入力型の第1論理演算部および第2論理演算部を含み、
前記第1論理演算部に、前記コンパレータ部の出力と、前記第1クロック信号および前記第2クロック信号のうちの一方とが入力され、
前記第2論理演算部に、前記第1論理演算部の出力と、前記第1クロック信号および前記第2クロック信号のうちの他方とが入力され、
前記第2論理演算部から前記方形波電圧が出力されることを特徴とする請求項5に記載のパルス幅変調回路。
【請求項7】
請求項1に記載のパルス幅変調回路から出力される方形波電圧によってコンバータ部を構成するスイッチング素子が駆動されることを特徴とするスイッチング電源装置。
発明の詳細な説明 【技術分野】
【0001】
本発明は、主にマルチフェーズ方式の電源装置で使用されるスイッチング電源装置、および該スイッチング電源装置においてコンバータ部を制御するために使用されるパルス幅変調回路に関する。
【背景技術】
【0002】
近年、互いに位相をずらして駆動される複数のスイッチング電源装置を並列接続してなるマルチフェーズ方式の電源装置が広く用いられるようになってきている。この方式の電源装置は、相の数、すなわち使用するスイッチングコンバータの数に比例した大電流を出力することができるという利点がある。
【0003】
マルチフェーズ方式の電源装置に使用されるスイッチング電源装置としては、例えば、図11に示すスイッチング電源装置100が知られている(例えば、非特許文献1参照)。同図に示すように、スイッチング電源装置100は、直流電源30から出力される入力電圧Vを降圧型DC-DCコンバータからなるコンバータ部2で降圧し、予め設定された目標電圧Vに等しい出力電圧vを負荷31に出力するもので、上記コンバータ部2の他、コンバータ部2を構成するスイッチング素子を駆動するための方形波電圧VPWMを生成するパルス幅変調回路101を備えている。
【0004】
パルス幅変調回路101は、出力電圧vおよび目標電圧Vの誤差電圧vを出力するエラーアンプ部102と、第1抵抗15を介して正入力端子に誤差電圧vが入力され、出力端子から出力される方形波電圧VPWMを積分してなる積分電圧vが負入力端子に入力され、かつ出力端子および正入力端子が第2抵抗17を介して接続されたコンパレータ16を有するコンパレータ部103と、クロック信号VCLをコンパレータ16の正入力端子に印加するクロック部104とを有している。
【0005】
図12(A)および図12(B)に示すように、スイッチング電源装置100では、正入力端子の電圧vが積分電圧vよりも低いときにクロック信号VCLが変化することで正入力端子の電圧vが強制的にHレベルに引き上げられる。つまり、このスイッチング電源装置100では、クロック信号VCLに同期して方形波電圧VPWMが変化する。
【0006】
一般に、自励で動作するスイッチング電源装置は、負荷の変動に伴って動作周波数が変動するので、複数のスイッチング電源装置を並列接続してマルチフェーズ化したときに各相の同期をとるのが難しいという問題がある。この点、上記スイッチング電源装置100によれば、並列接続された各相のスイッチング電源装置100に同じクロック信号VCLを入力することで、上記の問題を解決することができる。
【先行技術文献】
【0007】

【非特許文献1】K.Taniguchi, T.Sato, T.Nabeshima and K.Nishijima,“Constant Frequency Hysteretic PWM Controller for Buck Converter”, 電子情報通信学会技術研究報告, 2009年10月, Vol.109, No.216 ,EE2009, pp.7-11.
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、図11に示す従来のスイッチング電源装置100は、クロック信号VCLの周期Tにおける方形波電圧VPWMのデューティ比Dが50%を上回るとサブハーモニック発振が起こり、図12(C)に示すように、方形波電圧VPWMが不安定になるという問題があった。このため、従来のスイッチング電源装置100では、いかなる場合もデューティ比Dが50%を上回らないように回路定数を選定する必要があり、設計者に負担が生じていた。
【0009】
本発明は上記事情に鑑みてなされたものであって、その課題とするところは、デューティ比Dが50%を上回る場合においても、クロック信号に同期して安定的に動作可能なスイッチング電源装置およびパルス幅変調回路を提供することを課題とする。
【課題を解決するための手段】
【0010】
上記課題を解決するために、本発明に係るパルス幅変調回路は、コンバータ部を構成するスイッチング素子を駆動するためのLレベルとHレベルの2つの状態を持った方形波電圧を生成するパルス幅変調回路であって、方形波電圧を積分してなる積分電圧が上昇して上方閾値電圧以上になると方形波電圧をLレベルに切り替え、積分電圧が下降して下方閾値電圧以下になると方形波電圧をHレベルに切り替える方形波電圧出力手段と、互いに180°の位相差を有する第1クロック信号および第2クロック信号を方形波電圧出力手段に向けて出力するクロック手段とを備え、方形波電圧出力手段は、(1)積分電圧が下降している最中に第1クロック信号が変化すると、積分電圧が下方閾値電圧に達していなくても方形波電圧をHレベルに切り替え、(2)積分電圧が上昇している最中に第2クロック信号が変化すると、積分電圧が上方閾値電圧に達していなくても方形波電圧をLレベルに切り替えることを特徴としている。
【0011】
上記方形波電圧出力手段の具体的な構成としては、例えば、予め設定された目標電圧およびコンバータ部の出力電圧の誤差電圧を出力するエラーアンプ部と、第1抵抗を介して正入力端子に誤差電圧が入力され、出力端子から出力される方形波電圧を積分してなる積分電圧が負入力端子に入力され、かつ出力端子および正入力端子が第2抵抗を介して接続されたコンパレータを有するコンパレータ部とを含む構成が考えられる。
【0012】
この場合は、上記クロック手段の構成を、アノードに第1クロック信号が印加され、かつ第1抵抗が介装されたラインにカソードが接続された第1ダイオードと、カソードに第2クロック信号が印加され、かつ第1抵抗が介装されたラインにアノードが接続された第2ダイオードとを含む構成、または、アノードに第1クロック信号が印加され、かつ第2抵抗が介装されたラインにカソードが接続された第1ダイオードと、カソードに第2クロック信号が印加され、かつ第2抵抗が介装されたラインにアノードが接続された第2ダイオードとを含む構成とすればよい。
【0013】
上記方形波電圧出力手段の別の具体的な構成としては、例えば、予め設定された目標電圧および前記コンバータ部の出力電圧の誤差電圧を出力するエラーアンプ部と、方形波電圧を出力する論理回路部と、論理回路部の入力に出力端子が接続され、第3抵抗を介して正入力端子に誤差電圧が入力され、方形波電圧を積分してなる積分電圧が負入力端子に入力され、かつ第4抵抗を介して正入力端子に方形波電圧が入力されるコンパレータを有するコンパレータ部とを含む構成も考えられる。
【0014】
この場合は、上記論理回路部の具体的な構成としては、例えば、2入力型の第1論理演算部および第2論理演算部を含み、第1論理演算部に、コンパレータ部の出力と、第1クロック信号および前記第2クロック信号のうちの一方とが入力され、第2論理演算部に、第1論理演算部の出力と、第1クロック信号および第2クロック信号のうちの他方とが入力され、第2論理演算部から方形波電圧が出力されるような構成が考えられる。
【0015】
また、上記課題を解決するために、本発明に係るスイッチング電源装置は、上記パルス幅変調回路から出力される方形波電圧によってコンバータ部を構成するスイッチング素子が駆動されることを特徴としている。
【0016】
なお、本明細書における「クロック信号(第1クロック信号、第2クロック信号)の変化」には、Lレベル→Hレベル→Lレベルの順に連続的に変化する上向きのパルス状の変化と、Hレベル→Lレベル→Hレベルの順に連続的に変化する下向きのパルス状の変化とが含まれるものとする。Lレベル→Hレベルの順に変化するだけのステップ状の変化、およびHレベル→Lレベルの順に変化するだけのステップ状の変化は、本明細書における「クロック信号の変化」に含まれないので、注意されたい。
【0017】
また、本発明では、第1クロック信号および第2クロック信号が互いに180°の位相差を有するが、これは、第1クロック信号の周期T毎のパルス状変化と、第2クロック信号の周期T毎のパルス状変化とが、T/2だけずれていることを意味するものとする。
【発明の効果】
【0018】
本発明によれば、デューティ比Dが50%を上回る場合においても、クロック信号に同期して安定的に動作可能なスイッチング電源装置およびパルス幅変調回路を提供することができる。
【図面の簡単な説明】
【0019】
【図1】本発明の第1実施形態に係るスイッチング電源装置の回路図である。
【図2】第1実施形態に係るスイッチング電源装置の動作波形図であって、(A)は第1クロック信号および第2クロック信号、(B)はデューティ比が50%を下回る場合の方形波電圧等、(C)はデューティ比が50%を上回る場合の方形波電圧等の波形図である。
【図3】方形波電圧の測定波形図であって、(A)は第1実施形態に係るスイッチング電源装置において第2クロック信号を未使用とした場合、(B)は第1クロック信号を未使用とした場合、(C)は両方のクロック信号を使用した場合の波形図である。
【図4】第1実施形態に係るスイッチング電源装置に備えられたコンバータ部の具体的一例を示す回路図である。
【図5】第1実施形態に係るスイッチング電源装置のフリーラン時の動作周波数の具体的一例を示すグラフである。
【図6】第1実施形態に係るスイッチング電源装置の変形例を示す回路図である。
【図7】第1実施形態に係るスイッチング電源装置の変形例を示す回路図である。
【図8】本発明の第2実施形態に係るスイッチング電源装置の回路図である。
【図9】第2実施形態に係るスイッチング電源装置における論理回路部の変形例を示す回路図である。
【図10】マルチフェーズ方式の電源装置のブロック図であって、(A)は第1実施形態に係るスイッチング電源装置を並列接続した場合、(B)は第2実施形態に係るスイッチング電源装置を並列接続した場合のブロック図である。
【図11】従来のスイッチング電源装置の回路図である。
【図12】従来のスイッチング電源装置の動作波形図であって、(A)はクロック信号、(B)はデューティ比が50%を下回る場合の方形波電圧等、(C)はデューティ比が50%を上回る場合の方形波電圧等の波形図である。
【発明を実施するための形態】
【0020】
[第1実施形態]
まず、図1~図7を参照しつつ、本発明の第1実施形態に係るスイッチング電源装置およびパルス幅変調回路について説明する。なお、図1のカッコ内の符号は回路定数を示しており、例えば、抵抗18の抵抗値はR[Ω]、コンデンサ19の容量はC[F]である。

【0021】
図1に示すように、本発明の第1実施形態に係るスイッチング電源装置1Aは、直流電源30から出力される入力電圧Vを降圧型DC-DCコンバータからなるコンバータ部2で降圧し、予め設定された目標電圧Vに等しい出力電圧vを負荷31に出力するもので、上記コンバータ部2の他、コンバータ部2を構成するスイッチング素子を駆動するための方形波電圧VPWMを生成するパルス幅変調回路3Aを備えている。

【0022】
本発明では、コンバータ部2の回路構成は特に限定されず、後述する方形波電圧VPWMによって2以上のスイッチング素子(例えば、MOSFET)が駆動(ON/OFF制御)され、これにより入力電圧Vを出力電圧vに変換可能な任意のスイッチングコンバータを使用することができる。

【0023】
本実施形態に係るパルス幅変調回路3Aは、エラーアンプ部4、コンパレータ部5Aおよびクロック部6Aを有している。このうち、エラーアンプ部4およびコンパレータ部5Aは、本発明の「方形波電圧出力手段」8Aに相当する。また、クロック部6Aは、本発明の「クロック手段」9Aに相当する。

【0024】
エラーアンプ部4は、コンバータ部2の出力電圧vと、基準電源10から出力される目標電圧Vとの誤差電圧vを出力するもので、主にオペアンプ12を有している。オペアンプ12は、基準電源10に接続された非反転入力端子(+)と、抵抗11を介してコンバータ部2の出力に接続された反転入力端子(-)と、誤差電圧vを出力する出力端子とを有している。また、出力端子および反転入力端子は、コンデンサ13および抵抗14からなる直列回路を介して接続されている。

【0025】
コンパレータ部5Aは、エラーアンプ部4から出力される誤差電圧vと、クロック部6Aから出力されるクロック信号と基づいて方形波電圧VPWMを生成し、該方形波電圧VPWMをコンバータ部2のスイッチング素子に出力するもので、主にヒステリシス付きのコンパレータ16を有している。コンパレータ16は、第1抵抗15を介してオペアンプ12の出力端子に接続された正入力端子(+)と、方形波電圧VPWMを出力する出力端子と、出力端子に接続された抵抗18およびコンデンサ19からなる積分回路の中点に接続された負入力端子(-)とを備えている。また、出力端子および正入力端子は第2抵抗17を介して接続され、正入力端子と負入力端子との間にはコンデンサ20が接続されている。

【0026】
抵抗18およびコンデンサ19からなる積分回路は、方形波電圧VPWMを積分して三角波状の積分電圧vを生成する。生成された積分電圧vは、コンパレータ16の負入力端子に入力される。

【0027】
コンパレータ16は、負入力端子の電圧(積分電圧v)および正入力端子の電圧vを比較し、電圧vの方が高い場合は電圧値VOHを有するHレベルの方形波電圧VPWMを出力する。一方、電圧vの方が低い場合、コンパレータ16は電圧値VOLを有するLレベルの方形波電圧VPWMを出力する。

【0028】
クロック部6Aは、アノードに第1クロック信号VCL1が印加され、かつカソードがコンパレータ16の正入力端子に接続された第1ダイオード23と、カソードに第2クロック信号VCL2が印加され、かつアノードがコンパレータ16の正入力端子に接続された第2ダイオード24と、不図示のクロック信号生成器とを有している。図2(A)に示すように、第1クロック信号VCL1は周期T毎にHレベルとなり、第2クロック信号VCL2は周期T毎にLレベルとなる。言い換えると、第1クロック信号VCL1は周期T毎に上向きのパルス状に変化し、第2クロック信号VCL2は周期T毎に下向きのパルス状に変化する。また、第1クロック信号VCL1および第2クロック信号VCL2は180°の位相差を有している。第1クロック信号VCL1がHレベルとなる時間および第2クロック信号VCL2がLレベルとなる時間は任意に設定することができるが、周期Tよりも十分に短くしておくことが好ましい。

【0029】
第1クロック信号VCL1および第2クロック信号VCL2のHレベルは、コンパレータ16の上方閾値電圧Vよりも高い電圧に設定されている。また。第1クロック信号VCL1および第2クロック信号VCL2のLレベルは、コンパレータ16の下方閾値電圧Vよりも低い電圧に設定されている。第1抵抗15の抵抗値をR、第2抵抗17の抵抗値をRとしたとき、上方閾値電圧Vおよび下方閾値電圧Vはそれぞれ次式により表される。
【数1】
JP0005875073B2_000002t.gif

【0030】
本実施形態に係るスイッチング電源装置1Aでは、方形波電圧VPWMがLレベルになっているとき、すなわちコンパレータ16の正入力端子の電圧vがLレベルになっているときに第1クロック信号VCL1がHレベルになると、電圧vが強制的にHレベルに引き上げられ、これにより方形波電圧VPWMもHレベルに引き上げられる。一方、方形波電圧VPWMがHレベルになっているとき、すなわち電圧vがHレベルになっているときに第2クロック信号VCL2がLレベルになると、電圧vが強制的にLレベルに引き下げられ、これにより方形波電圧VPWMもLレベルに引き下げられる。

【0031】
図2は、スイッチング電源装置1Aの動作波形図である。第1クロック信号VCL1および第2クロック信号VCL2の周期Tにおける方形波電圧VPWMのデューティ比Dが50%を下回る場合、スイッチング電源装置1Aは第1クロック信号VCL1に同期する(図2(B)参照)。一方、デューティ比Dが50%を上回る場合、スイッチング電源装置1Aは第2クロック信号VCL2に同期する(図2(C)参照)。

【0032】
すなわち、デューティ比Dが50%を下回る場合、第1クロック信号VCL1がHレベルになると、電圧vおよび方形波電圧VPWMが強制的にHレベルに引き上げられ、積分電圧vは上昇に転ずる。その後、積分電圧vが上方閾値電圧Vをわずかに上回り、電圧vと積分電圧vとの大小関係が逆転すると、電圧vおよび方形波電圧VPWMはLレベルになり、積分電圧vは下降に転ずる。そして、第1クロック信号VCL1が次にHレベルになるタイミングで、電圧vおよび方形波電圧VPWMが強制的にHレベルに引き上げられ、積分電圧vは下方閾値電圧Vに到達する前に再び上昇に転ずる。

【0033】
なお、デューティ比Dが50%を下回る場合、第2クロック信号VCL2がLレベルとなるタイミングでは何も起こらない。電圧vおよび方形波電圧VPWMが既にLレベルになっているからである。

【0034】
一方、デューティ比Dが50%を上回る場合、第2クロック信号VCL2がLレベルになると、電圧vおよび方形波電圧VPWMが強制的にLレベルに引き下げられ、積分電圧vは下降に転ずる。その後、積分電圧vが下方閾値電圧Vをわずかに下回り、電圧vと積分電圧vとの大小関係が逆転すると、電圧vおよび方形波電圧VPWMはHレベルになり、積分電圧vは上昇に転ずる。そして、第2クロック信号VCL2が次にLレベルになるタイミングで、電圧vおよび方形波電圧VPWMが強制的にLレベルに引き下げられ、積分電圧vは上方閾値電圧Vに到達する前に再び下降に転ずる。

【0035】
なお、デューティ比Dが50%を上回る場合、第1クロック信号VCL1がHレベルとなるタイミングでは何も起こらない。電圧vおよび方形波電圧VPWMが既にHレベルになっているからである。

【0036】
図3は、方形波電圧VPWMの測定波形図である。図3(A)に示すように、第2クロック信号VCL2をHレベルに固定した場合、すなわち第2クロック信号VCL2を未使用とした場合は、デューティ比D=70%の条件下でサブハーモニック発振による方形波電圧VPWMの乱れが観測された。また。第1クロック信号VCL1をLレベルに固定した場合、すなわち第1クロック信号VCL1を未使用とした場合は、図3(B)に示すように、デューティ比D=30%の条件下でサブハーモニック発振による方形波電圧VPWMの乱れが観測された。一方、第1クロック信号VCL1および第2クロック信号VCL2を使用した場合は、図3(C)に示すように、デューティ比D=30%の条件下でもデューティ比D=70%の条件下でもサブハーモニック発振による方形波電圧VPWMの乱れは観測されなかった。

【0037】
以上のように、本実施形態に係るスイッチング電源装置1Aは、パルス幅変調回路3Aを備えたことにより、デューティ比Dが50%を上回る場合およびデューティ比Dが50%を下回る場合のいずれの場合においても、サブハーモニック発振を起こすことなく、第1クロック信号VCL1または第2クロック信号VCL2に同期して安定的に動作することができる。

【0038】
続いて、第1クロック信号VCL1および第2クロック信号VCL2の周期Tの決定方法について説明する。周期Tを決定するためには、まず、第1クロック信号VCL1および第2クロック信号VCL2を使用しないフリーランの状態における動作周波数を測定する必要がある。

【0039】
コンバータ部2として、図4に示す一般的な降圧型DC-DCコンバータを使用し、回路定数を以下のように設定した場合、目標電圧Vを0.5~4.5[V]の範囲で変化させると、図5に示すように、動作周波数は目標電圧V=2.5[V]でピーク値の680[kHz]となった。

[回路定数]
:5[V]、V:0.5~4.5[V]
:12[kΩ]、R:10[kΩ]、R:1[kΩ]
:1[kΩ]、R:100[kΩ]
:470[pF]、C:1000[pF]、C:2200[pF]
L:0.47[μH]、C:500[μF]


【0040】
本実施形態に係るスイッチング電源装置1Aでは、第1クロック信号VCL1および第2クロック信号VCL2の周波数Fがピーク値よりも高くなるように周期Tを設定する必要がある。周波数Fがピーク値に等しい、または周波数Fがピーク値を下回ると、発振する可能性があるからである。ピーク値が680[kHz]の場合、第1クロック信号VCL1および第2クロック信号VCL2の周期Tは、1/680k=1.47μs未満に設定する必要がある。

【0041】
後述するように、本発明には種々の実施形態および変形例が存在するが、いずれの場合においても、第1実施形態の場合と同様、フリーラン時の動作周波数に基づいて第1クロック信号VCL1および第2クロック信号VCL2の周期Tを決定すればよい。

【0042】
[第1実施形態の変形例]
図6に、第1実施形態の変形例に係るスイッチング電源装置1Bを示す。スイッチング電源装置1Bは、コンパレータ部5Bを備えたパルス幅変調回路3Bを備えている点においてスイッチング電源装置1Aと相違しているが、他の部分の構成はスイッチング電源装置1Aと同一である。

【0043】
同図に示すように、本変形例では、コンパレータ部5Bが2分割された第1抵抗15を有し、その中点にクロック部6Aの第1ダイオード23および第2ダイオード24が接続されている。言い換えると、本変形例では、分割された一方の第1抵抗15を介して第1クロック信号VCL1および第2クロック信号VCL2がコンパレータ16の正入力端子に入力される。

【0044】
図7に、第1実施形態の別の変形例に係るスイッチング電源装置1Cを示す。スイッチング電源装置1Cは、コンパレータ部5Cを備えたパルス幅変調回路3Cを備えている点においてスイッチング電源装置1Aと相違しているが、他の部分の構成はスイッチング電源装置1Aと同一である。

【0045】
同図に示すように、本変形例では、コンパレータ部5Cが2分割された第2抵抗17を有し、その中点にクロック部6Aの第1ダイオード23および第2ダイオード24が接続されている。言い換えると、本変形例では、分割された一方の第2抵抗17を介して第1クロック信号VCL1および第2クロック信号VCL2がコンパレータ16の正入力端子に入力される。

【0046】
スイッチング電源装置1Aと同様、これら2つの変形例に係るスイッチング電源装置1Bおよび1Cでも、方形波電圧VPWMがLレベルになっているとき、すなわちコンパレータ16の正入力端子の電圧vがLレベルになっているときに第1クロック信号VCL1がHレベルになると、電圧vが強制的にHレベルに引き上げられ、これにより方形波電圧VPWMもHレベルに引き上げられる。一方、方形波電圧VPWMがHレベルになっているとき、すなわち電圧vがHレベルになっているときに第2クロック信号VCL2がLレベルになると、電圧vが強制的にLレベルに引き下げられ、これにより方形波電圧VPWMもLレベルに引き下げられる。

【0047】
つまり、変形例に係るスイッチング電源装置1Bおよび1Cは、スイッチング電源装置1Aと同様、デューティ比Dが50%を上回る場合およびデューティ比Dが50%を下回る場合のいずれの場合においても、サブハーモニック発振を起こすことなく、クロック信号に同期して安定的に動作することができる。

【0048】
第1実施形態に係るスイッチング電源装置1Aの変形例は、この他にも種々存在する。例えば、第1クロック信号VCL1および第2クロック信号VCL2を入力する位置は、第1抵抗15が介装されたライン21(エラーアンプ部4およびコンパレータ16の正入力端子を接続するライン)上、または第2抵抗17が介装されたライン22(コンパレータ16の出力端子および正入力端子を接続するライン)上の任意の位置に適宜変更することができる。

【0049】
[第2実施形態]
次に、図8および図9を参照しつつ、本発明の第2実施形態に係るスイッチング電源装置およびパルス幅変調回路について説明する。

【0050】
図8に示すように、本発明の第2実施形態に係るスイッチング電源装置1Dは、直流電源30から出力される入力電圧Vをコンバータ部2で降圧し、予め設定された目標電圧Vに等しい出力電圧vを負荷31に出力するもので、上記コンバータ部2の他、コンバータ部2を構成するスイッチング素子を駆動するための方形波電圧VPWMを生成するパルス幅変調回路3Dを備えている。

【0051】
本実施形態に係るパルス幅変調回路3Dは、エラーアンプ部4、コンパレータ部5D、クロック部6Dに加え、さらに論理回路部7Dを有している。このうち、エラーアンプ部4、コンパレータ部5Dおよび論理回路部7Dは、本発明の「方形波電圧出力手段」8Dに相当する。また、クロック部6Dは、本発明の「クロック手段」9Dに相当する。

【0052】
エラーアンプ部4は、第1実施形態に係るスイッチング電源装置1Aに備えられたエラーアンプ部4と同一の構成を有している。

【0053】
コンパレータ部5Dは、エラーアンプ部4から出力される誤差電圧vに基づいて方形波電圧VPWM’を生成し、該方形波電圧VPWM’を論理回路部7Dに出力するもので、主にヒステリシス付きのコンパレータ25を有している。コンパレータ25は、第1抵抗15を介してエラーアンプ部4に接続された正入力端子(+)と、方形波電圧VPWM’を出力する出力端子と、論理回路部7Dの出力に接続された抵抗27およびコンデンサ19からなる積分回路の中点に接続された負入力端子(-)とを備えている。また、論理回路部7D(後述する第2論理演算部29D)の出力およびコンパレータ25の正入力端子は第3抵抗26を介して接続され、正入力端子と負入力端子との間にはコンデンサ20が接続されている。

【0054】
抵抗27およびコンデンサ19からなる積分回路は、論理回路部7Dから出力される方形波電圧VPWMを積分して三角波状の積分電圧vを生成する。生成された積分電圧vは、コンパレータ25の負入力端子に入力される。

【0055】
コンパレータ25は、負入力端子の電圧(積分電圧v)および正入力端子の電圧vを比較し、電圧vの方が高い場合は電圧値VOHを有するHレベルの方形波電圧VPWM’を出力する。一方、電圧vの方が低い場合、コンパレータ25は電圧値VOLを有するLレベルの方形波電圧VPWM’を出力する。

【0056】
クロック部6Dは、不図示のクロック信号生成器によって生成された第1クロック信号VCL1および第2クロック信号VCL2を出力する。第1クロック信号VCL1および第2クロック信号VCL2は周期T毎にHレベルとなる。また、第1クロック信号VCL1および第2クロック信号VCL2は180°の位相差を有している。第1クロック信号VCL1および第2クロック信号VCL2がHレベルとなる時間は任意に設定することができるが、周期Tよりも十分に短くしておくことが好ましい。

【0057】
論理回路部7Dは、直列的に接続された第1論理演算部28Dおよび第2論理演算部29Dを有している。本実施形態では、第1論理演算部28Dおよび第2論理演算部29Dはいずれも2入力型のNOR回路である。

【0058】
第1論理演算部28Dの一方の入力には、コンパレータ25の出力端子から出力される方形波電圧VPWM’が入力される。第1論理演算部28Dの他方の入力には、クロック部6Dから出力される第2クロック信号VCL2が入力される。また、第1論理演算部28Dの出力からは、方形波電圧VPWM’および第2クロック信号VCL2の双方がLレベルとなっている場合にHレベルとなり、それ以外の場合はLレベルとなる信号が出力される。

【0059】
第2論理演算部29Dの一方の入力には、第1論理演算部28Dから出力される信号が入力される。第2論理演算部29Dの他方の入力には、クロック部6Dから出力される第1クロック信号VCL1が入力される。また、第2論理演算部29Dの出力からは、コンバータ部2に向けて出力される方形波電圧VPWMが出力される。方形波電圧VPWMは、第1論理演算部28Dから出力される信号および第1クロック信号VCL1の双方がLレベルとなっている場合にHレベルとなり、それ以外の場合はLレベルとなる。

【0060】
本実施形態に係るスイッチング電源装置1Dでは、第1実施形態に係るスイッチング電源装置1Aと同様、積分電圧Vが下降している最中に第1クロック信号VCL1が変化する(本実施形態では、Hレベルとなる)と、積分電圧Vが下方閾値電圧に達していなくても方形波電圧VPWMがHレベルに切り替わり、積分電圧Vが上昇している最中に第2クロック信号VCL2が変化する(本実施形態では、Hレベルとなる)と、積分電圧Vが上方閾値電圧に達していなくても方形波電圧VPWMがLレベルに切り替わる。

【0061】
すなわち、本実施形態に係るスイッチング電源装置1Dは、パルス幅変調回路3Dを備えたことにより、デューティ比Dが50%を上回る場合およびデューティ比Dが50%を下回る場合のいずれの場合においても、サブハーモニック発振を起こすことなく、第1クロック信号VCL1または第2クロック信号VCL2に同期して安定的に動作することができる。

【0062】
[第2実施形態の変形例]
第2実施形態に係るスイッチング電源装置1D(パルス幅変調回路3D)は、論理回路部7Dの代わりに図9に示す論理回路部7E、7Fまたは7Gを備えていても良い。

【0063】
図9(A)は、第1論理演算部28Eおよび第2論理演算部29Eを2入力型のNAND回路とした場合である。この場合は、周期T毎にLレベルとなる第1クロック信号VCL1および第2クロック信号VCL2を使用することにより、第1クロック信号VCL1および第2クロック信号VCL2に同期した方形波電圧VPWMが得られる。

【0064】
図9(B)は、第1論理演算部28Fを2入力型のAND回路、第2論理演算部29Fを2入力型のOR回路とした場合である。この場合は、周期T毎にHレベルとなる第1クロック信号VCL1、および周期T毎にLレベルとなる第2クロック信号VCL2を使用することにより、第1クロック信号VCL1および第2クロック信号VCL2に同期した方形波電圧VPWMが得られる。

【0065】
また、図9(C)は、第1論理演算部28Gを2入力型のOR回路、第2論理演算部29Gを2入力型のAND回路とした場合である。この場合は、周期T毎にLレベルとなる第1クロック信号VCL1、および周期T毎にHレベルとなる第2クロック信号VCL2を使用することにより、第1クロック信号VCL1および第2クロック信号VCL2に同期した方形波電圧VPWMが得られる。

【0066】
[マルチフェーズ方式の電源装置]
続いて、図10を参照しつつ、マルチフェーズ方式の電源装置について説明する。なお、図10においては、クロック部6の図示を省略している。

【0067】
図10(A)は、第1実施形態に係る複数個のスイッチング電源装置からなるマルチフェーズ方式の電源装置である。この電源装置では、各コンバータ部2に直流電源30から出力される入力電圧Vが入力されるとともに、1つにまとめられた各コンバータ部2の出力から出力電圧vが出力される。そして、エラーアンプ部4は、出力電圧vに基づいて生成した誤差電圧vを各コンパレータ部5に出力し、各コンパレータ部5はクロック信号に同期した方形波電圧VPWMを対応するコンバータ部2に出力する。

【0068】
図10(B)は、第2実施形態に係る複数個のスイッチング電源装置からなるマルチフェーズ方式の電源装置である。この電源装置では、各コンパレータ部5の後段に論理回路部7が接続されており、各論理回路部7がクロック信号に同期した方形波電圧VPWMを対応するコンバータ部2に出力する。

【0069】
以上、本発明に係るスイッチング電源装置およびパルス幅変調回路の実施形態および変形例について説明してきたが、本発明は上記の構成に限定されるものではない。

【0070】
すなわち、本発明においては、パルス幅変調回路が、方形波電圧VPWMを積分してなる積分電圧Vが上昇して上方閾値電圧以上になると方形波電圧VPWMをLレベルに切り替え、積分電圧Vが下降して下方閾値電圧以下になると方形波電圧VPWMをHレベルに切り替える方形波電圧出力手段と、互いに180°の位相差を有する第1クロック信号VCL1および第2クロック信号VCL2を方形波電圧出力手段に向けて出力するクロック手段とを備えており、かつ、方形波電圧出力手段が、(1)積分電圧Vが下降している最中に第1クロック信号VCL1が変化すると、積分電圧Vが下方閾値電圧に達していなくても方形波電圧VPWMをHレベルに切り替え、(2)積分電圧Vが上昇している最中に第2クロック信号VCL2が変化すると、積分電圧Vが上方閾値電圧に達していなくても方形波電圧VPWMをLレベルに切り替えるよう構成されていればよく、そのための具体的な回路構成は上記実施形態および変形例に限定されない。
【符号の説明】
【0071】
1 スイッチング電源装置
2 コンバータ部
3 パルス幅変調回路
4 エラーアンプ部
5 コンパレータ部
6 クロック部
7 論理回路部
8 方形波電圧出力手段
9 クロック手段
12 オペアンプ
15 第1抵抗
16 コンパレータ
17 第2抵抗
23 第1ダイオード
24 第2ダイオード
25 コンパレータ
26 第3抵抗
28 第1論理演算部
29 第2論理演算部
30 直流電源
31 負荷
入力電圧
出力電圧
目標電圧
誤差電圧
正入力端子の電圧
積分電圧
PWM 方形波電圧
CL1 第1クロック信号
CL2 第2クロック信号
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11