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明細書 :スキャンBISTのLFSRシード生成法及びそのプログラムを記憶する記憶媒体

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2015-038473 (P2015-038473A)
公開日 平成27年2月26日(2015.2.26)
発明の名称または考案の名称 スキャンBISTのLFSRシード生成法及びそのプログラムを記憶する記憶媒体
国際特許分類 G01R  31/28        (2006.01)
H01L  21/822       (2006.01)
H01L  27/04        (2006.01)
FI G01R 31/28 V
H01L 27/04 T
請求項の数または発明の数 17
出願形態 OL
全頁数 35
出願番号 特願2014-146027 (P2014-146027)
出願日 平成26年7月16日(2014.7.16)
新規性喪失の例外の表示 特許法第30条第2項適用申請有り
優先権出願番号 2013148663
2013148812
優先日 平成25年7月17日(2013.7.17)
平成25年7月17日(2013.7.17)
優先権主張国 日本国(JP)
日本国(JP)
発明者または考案者 【氏名】大竹 哲史
【氏名】本田 太郎
【氏名】森保 孝憲
出願人 【識別番号】304028726
【氏名又は名称】国立大学法人 大分大学
個別代理人の代理人 【識別番号】100099759、【弁理士】、【氏名又は名称】青木 篤
【識別番号】100092624、【弁理士】、【氏名又は名称】鶴田 準一
【識別番号】100114018、【弁理士】、【氏名又は名称】南山 知広
【識別番号】100165191、【弁理士】、【氏名又は名称】河合 章
【識別番号】100119987、【弁理士】、【氏名又は名称】伊坪 公一
審査請求 未請求
テーマコード 2G132
5F038
Fターム 2G132AA03
2G132AB01
2G132AC14
2G132AD07
2G132AK08
2G132AK29
2G132AL11
5F038CD09
5F038DT06
5F038DT08
5F038EZ09
5F038EZ20
要約 【課題】スキャンBISTの故障検出率向上のための新たなLFSRシード生成法を提供する。
【解決手段】この課題を解決する為に、スキャンBISTのシード生成モデルを形成し、形成したシードモデルに対して対象故障のテスト生成を行ってLFSRのシードを生成する、各手順を備え、シード生成モデルは、前記スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開して構成したXORネットワークと、前記被検査回路の組合せ回路部分とを備え、前記組合せ回路部分に前記XORネットワーク出力が接続された構成を有する、スキャンBISTのLFSRシード生成方法を提供する。
【選択図】図4
特許請求の範囲 【請求項1】
スキャンBISTのシード生成モデルを形成し、
前記形成したシード生成モデルに対して対象故障のテスト生成を行ってLFSRのシードを生成する、各手順を備え、
前記シード生成モデルは、前記スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開して構成したXORネットワークと、前記被検査回路の組合せ回路部分とを備え、前記組合せ回路部分に前記XORネットワーク出力が接続された構成を有する、スキャンBISTのLFSRシード生成方法。
【請求項2】
請求項1に記載の方法において、前記シード生成モデルは、前記XORネットワークと前記被検査回路の組合せ回路部分との間にフェーズシフタグループが接続されている、スキャンBISTのLFSRシード生成方法。
【請求項3】
請求項1に記載の方法において、前記シード生成モデルは、前記XORネットワークと前記被検査回路の組合せ回路部分との間にランダム反転回路グループが接続されている、スキャンBISTのLFSRシード生成方法。
【請求項4】
請求項3に記載の方法において、前記ランダム反転回路グループのそれぞれのランダム反転回路は、前記XORネットワークと前記被検査回路の組合せ回路部分との間に挿入された反転論理回路と、第2のXORネットワークと、第2のXORネットワークの出力を用いて前記反転論回路の動作を制御するための反転制御回路とを備える、スキャンBISTのLFSRシード生成方法。
【請求項5】
請求項1乃至4の何れか1項に記載の方法において、前記対象故障はスタティック故障である、スキャンBISTのLFSRシード生成方法。
【請求項6】
請求項1に記載の方法において、前記シード生成モデルは更に、前記XORネットワーク出力と前記スキャンFF出力とを時間的に切り替えて前記組合せ回路部分に入力するためのマルチプレクサと、前記マルチプレクサの切り替えのタイミングを制御するタイミング生成器とを備える、スキャンBISTのLFSRシード生成方法。
【請求項7】
請求項6に記載の方法において、前記シード生成モデルは更に、前記XORネットワーク出力に接続されたフェーズシフタグループを備え、前記フェーズシフタグループの出力が前記被検査回路の組合せ回路部分および前記マルチプレクサに入力される、スキャンBISTのLFSRシード生成方法。
【請求項8】
請求項6に記載の方法において、前記シード生成モデルは更に、前記XORネットワーク出力に接続されたランダム反転回路グループを備え、前記ランダム反転回路グループの出力が前記被検査回路の組合せ回路部分および前記マルチプレクサに入力される、スキャンBISTのLFSRシード生成方法。
【請求項9】
請求項8に記載の方法において、前記ランダム反転回路グループのそれぞれのランダム反転回路は、前記XORネットワークと前記被検査回路の組合せ回路部分との間に挿入された反転論理回路と、第2のXORネットワークと、第2のXORネットワークの出力を用いて前記反転論理回路の動作を制御するための反転制御回路とを備える、スキャンBISTのLFSRシード生成方法。
【請求項10】
請求項1に記載の方法において、前記シード生成モデルは更に、前記組合せ回路部分の複製である第2の組合せ回路部分を有し、当該第2の組合せ回路部分の入力には前記XORネットワークの出力と前記組合せ回路部分の出力とが接続される、スキャンBISTのLFSRシード生成方法。
【請求項11】
請求項1に記載の方法において、前記シード生成モデルは更に、前記LFSRを前記スキャンパス長+1スキャンシフト分時間展開して構成した第2のXORネットワークと、前記XORネットワーク出力と前記第2のXORネットワーク出力とを時間的に切り替えて前記組合せ回路部分に入力するためのマルチプレクサと、前記マルチプレクサの切り替えのタイミングを制御するタイミング生成器とを備える、スキャンBISTのLFSRシード生成方法。
【請求項12】
請求項6乃至11の何れか1項に記載の方法において、前記対象故障は遅延故障である、スキャンBISTのLFSRシード生成方法。
【請求項13】
請求項1乃至12の何れか1項に記載の方法において、前記対象故障のテスト生成は自動テストパターン生成ツールを用いて行われる、スキャンBISTのLFSRシード生成方法。
【請求項14】
スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開してXORネットワークを形成し、当該XORネットワークを前記被検査回路の組合せ回路部分に接続することによってシード生成モデルを形成する手順と、
前記シード生成モデルに対して対象故障のテスト生成を行って前記LFSRのシードを生成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体。
【請求項15】
スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開して構成したXORネットワークと、前記XORネットワーク出力と前記スキャンFF出力とを時間的に切り替えて前記被検査回路の組合せ回路部分に印加するマルチプレクサと、前記マルチプレクサの切換えタイミングを制御するタイミング生成器と、によってシード生成モデルを形成する手順と、
前記シード生成モデルに対して対象故障のテスト生成を行って、前記LFSRのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体。
【請求項16】
スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開して構成したXORネットワークと、前記被検査回路の組合せ回路部分と、前記LFSRを前記スキャンパス長+1スキャンシフト分時間展開して構成した第2の組合せ回路部分とを備え、前記XORネットワーク出力を前記組合せ回路部分の入力に接続し、前記XORネットワーク出力と前記組合せ回路部分出力とを前記第2の組合せ回路部分の入力に接続してシード生成モデルを形成する手順と、
前記シード生成モデルに対して対象故障のテスト生成を行って、前記LFSRのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体。
【請求項17】
スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開して構成したXORネットワークと、前記被検査回路の組合せ回路部分と、前記LFSRを前記スキャンパス長+1スキャンシフト分時間展開して構成した第2のXORネットワークと、前記XORネットワークまたは前記第2のXORネットワーク出力を時間的に切り替えて前記組合せ回路部分に印加するマルチプレクサと、前記マルチプレクサの切換えタイミングを制御するタイミング生成器とによって、シード生成モデルを形成する手順と、
前記シード生成モデルに対して対象故障のテスト生成を行って、前記LFSRのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体。
発明の詳細な説明 【技術分野】
【0001】
本発明は、半導体集積回路の組込み自己テストのためのシード生成方法であり、更に具体的には、高い故障検出率が得られ、高速にシード生成することができ、且つシード数も減らすことができるスキャンBISTのLFSRシード生成法及びそのプログラムを記憶する記憶媒体に関するものである。
【背景技術】
【0002】
近年のデバイス技術の進歩により、ディジタル集積回路の集積度が向上し、大規模なシステムをLSI上に実装することが可能となった。しかし、回路の大規模化に伴い、テストはますます困難となり、テスト生成時間の増加など、テストコストの増大が問題となっている。テストコストとテスト容易性は相関があり、増大するテストコストを少なくするためにはテストを容易にすることが考えられる。テストを容易にするために、回路内に付加回路を組み込んでおくことをテスト容易化設計といい、その1つとしてスキャン設計がある。スキャン設計は順序回路を構成する各フリップフロップに外部から自由に状態を設定でき、それらのフリップフロップの状態を外部から観測できる。スキャン設計された順序回路のテスト生成の問題は、組合せ回路のテスト生成問題として扱うことができ、テスト生成容易性が向上する。
【0003】
外部テスト装置を簡略化する設計法として組込み自己テスト方式(BIST:Built-in self test)がある。BISTではテストパターンを発生する回路およびテストパターンに対する出力応答を調べる回路を用いる。BISTでのパターン発生回路としては、疑似ランダムパターンを発生する線形フィードバックシフトレジスタ(LFSR:Linear feedback shift register)が主に用いられ、出力応答を調べる回路はMISR(multiple-input signature register)を使用する。MISRは回路の出力応答を圧縮する回路であるが、本発明ではパターン発生回路と被検査回路のみを扱う。
【0004】
パターン発生回路のLFSRはフィードバック位置によってはすべて0のパターンを除くすべてのパターンを疑似ランダムに発生することができる。しかし、LFSRの動作は決定的であるため、回路によっては疑似ランダムパターンでは高い故障検出率を達成できないものがある。疑似ランダムパターンによるテストに耐性がある故障をランダムパターン耐性故障という。このような故障がある回路で高い故障検出率を達成するには、LFSRのレジスタの初期値(LFSRのレジスタへ最初に設定する値のことをシード(seed)と言う)を再設定する(リシードするという)ことが有効であることが知られている。
【0005】
具体的には、あるシードからいくつかのパターンを生成してテストを行い、それまでに印加されたテストで未検出の故障に対してそれぞれの故障を検出できるシードにリシードし、テストを繰り返す。
【先行技術文献】
【0006】

【特許文献1】特開2009-156761号公報
【特許文献2】特開平6-52005号公報
【特許文献3】特開2008-117383号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
従来のLFSRシード生成法として、その故障に対してテスト生成し、得られたテストパターンをLFSRのシードに変換する方法があるが、必ずしも変換できるとは限らず、故障検出率が低下することがある。また、シードへの変換率を向上するためのドントケア付きテスト生成によりシード数が多くなるといった問題がある。本発明は、これらの問題点を踏まえたうえで、スキャンBISTの故障検出率向上のための新たなLFSRシード生成法を提供することを課題とする。
【課題を解決するための手段】
【0008】
本発明の第1の態様では、前記課題を解決する為に、スキャンBISTのシード生成モデルを形成し、前記形成したシード生成モデルに対して対象故障のテスト生成を行って前記LFSRのシードを生成する、各手順を備え、前記シード生成モデルは、前記スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開して構成したXORネットワークと、前記被検査回路の組合せ回路部分とを備え、前記組合せ回路部分に前記XORネットワーク出力が接続された構成を有する、スキャンBISTのLFSRシード生成方法を提供する。
【0009】
第1の態様において、前記シード生成モデルは、前記XORネットワークと前記被検査回路の組合せ回路部分との間にフェーズシフタグループが接続されていても良い。また、前記XORネットワークと前記被検査回路の組合せ回路部分との間にランダム反転回路グループが接続されていても良い。このランダム反転回路グループのそれぞれのランダム反転回路は、前記XORネットワークと前記被検査回路の組合せ回路部分との間に挿入された反転論理回路と、第2のXORネットワークと、第2のXORネットワークの出力を用いて前記反転論理回路の動作を制御するための反転制御回路とを備える。また、前記対象故障は縮退故障であっても良い。また、対象故障のテスト生成は自動テストパターン生成ツールを用いて行っても良い。
【0010】
さらに、第1の態様において、前記シード生成モデルは更に、前記XORネットワーク出力と前記スキャンFF出力とを時間的に切り替えて前記組合せ回路部分に入力するためのマルチプレクサと、前記マルチプレクサの切り替えのタイミングを制御するタイミング生成器とを備えていても良い。このシード生成モデルは、更に、フェーズシフタグループまたはランダム反転回路グループを備えていても良い。
【0011】
さらに、第1の態様において、前記シード生成モデルは更に、前記組合せ回路部分の複製である第2の組合せ回路部分を有し、当該第2の組合せ回路部分の入力には前記XORネットワークの出力と前記組合せ回路部分の出力とが接続されるようにしても良い。
【0012】
さらに、第1の態様において、前記シード生成モデルは更に、前記スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長+1スキャンシフト分時間展開して構成した第2のXORネットワークと、前記XORネットワーク出力と前記第2のXORネットワーク出力とを時間的に切り替えて前記組合せ回路部分に入力するためのマルチプレクサと、前記マルチプレクサの切り替えのタイミングを制御するタイミング生成器とを備えるようにしても良い。
【0013】
本発明の第2の態様では、前記課題を解決する為に、スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開してXORネットワークを形成し、当該XORネットワークを前記被検査回路の組合せ回路部分に接続することによってシード生成モデルを形成する手順と、前記シード生成モデルに対して対象故障のテスト生成を行って前記LFSRのシードを生成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体を提供する。
【0014】
本発明の第3の態様では、前記課題を解決する為に、スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開して構成したXORネットワークと、前記XORネットワーク出力と前記スキャンFF出力とを時間的に切り替えて前記被検査回路の組合せ回路部分に印加するマルチプレクサと、前記マルチプレクサの切換えタイミングを制御するタイミング生成器と、によってシード生成モデルを形成する手順と、前記シード生成モデルに対して対象故障のテスト生成を行って、前記LFSRのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体を提供する。
【0015】
本発明の第4の態様では、前記課題を解決する為に、スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開して構成したXORネットワークと、前記組合せ回路部分を複製した第2の組合せ回路部分とを備え、前記XORネットワーク出力を前記組合せ回路部分の入力に接続し、前記XORネットワーク出力と前記組合せ回路部分出力とを前記第2の組合せ回路部分の入力に接続してシード生成モデルを形成する手順と、前記シード生成モデルに対して対象故障のテスト生成を行って、前記LFSRのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体を提供する。
【0016】
本発明の第5の態様では、前記課題を解決する為に、スキャンBISTのLFSRを被検査回路のスキャンFFにおけるスキャンパス長分時間展開して構成したXORネットワークと、前記被検査回路の組合せ回路部分と、前記LFSRを前記スキャンFFにおけるスキャンパス長+1スキャンシフト分時間展開して構成した第2のXORネットワークと、前記XORネットワークまたは前記第2のXORネットワーク出力を時間的に切り替えて前記組合せ回路部分に印加するマルチプレクサと、前記マルチプレクサの切換えタイミングを制御するタイミング生成器とによって、シード生成モデルを形成する手順と、前記シード生成モデルに対して対象故障のテスト生成を行って、前記LFSRのシードを形成する手順と、をコンピュータに実行させるためのプログラムを記憶する、記憶媒体を提供する。
【発明の効果】
【0017】
本発明のスキャンBISTのLFSRシード生成法では、高い故障検出率が得られ、高速にシード生成することができ、さらにシード数も減らすことができる優れた作用効果を呈するものである。即ち、本発明の方法によれば、被検査回路に対して、テストモード時のスキャンBIST回路と同じ動作を模擬できる。そして直接シードを求めることが出来るため、ドントケア付きテスト生成をする必要がなく、従来手法と比べてパターン数を抑えることができる。また、シードを生成する過程で生成したシードがどの程度の故障を検出できるか確認するため、改めて故障シミュレーションを行わなくて済む。そのためテスト時間を減らせる利点もある。
【図面の簡単な説明】
【0018】
【図1】従来のシード生成方法を示す図。
【図2】本発明に係るシード生成方法を示す図。
【図3】BISTモデルを示す図。
【図4】本発明の第1の実施形態に係るシード生成モデルを示す図。
【図5(A)】本発明の第2の実施形態に係るシード生成モデルを示す図。
【図5(B)】図5(A)に示すモデルの他の実施例を示す図。
【図5(C)】図5(B)のモデルで対象とするLoC方式のテスト動作を示すタイミングチャート。
【図6】本発明の第3の実施形態に係るシード生成モデルを示す図。
【図7(A)】本発明の第4の実施形態に係るシード生成モデルを示す図。
【図7(B)】図7(A)のモデルで対象とするLoS方式のテスト動作を示すタイミングチャート。
【図8】3ステージLFSR、外部入力数2、スキャンパス長3のサンプル回路を示す図。
【図9】LFSRの時間展開の一例を示す図。
【図10】XORネットワークの一例を示す図。
【図11】シード生成モデルの一例を示す図。
【図12】縮退故障を有するサンプル回路の一例を示す図。
【図13】本発明の一実施形態に係るシード生成例を示す図。
【図14】従来法によるテスト生成とシード変換の一例を示す図。
【図15(A)】組合せ回路を示す図。
【図15(B)】順序回路を示す図。
【図16】D型フリップフロップを示す図。
【図17】ANDゲート入力の0縮退故障を示す図。
【図18】テスト生成を示す図。
【図19】スキャン設計されたフリップフロップを示す図。
【図20】スキャン設計された順序回路を示す図。
【図21】LFSRの構造を示す図。
【図22】3ステージLFSRの構造を示す図。
【図23】BISTの構造を示すブロック図。
【図24】スキャン設計された回路のBISTを示す図。
【図25】ランダムパターン耐性故障がある回路を示す図。
【図26(A)】フェーズシフタを備えたBISTモデルを示す図。
【図26(B)】ランダム反転回路を備えたBISTモデルを示す図。
【図26(C)】フェーズシフタ付きシード生成モデル(スタティック)を示す図。
【図26(D)】フェーズシフタ付きシード生成モデル(遅延)を示す図。
【図26(E)】ランダム反転付きシード生成モデル(スタティック)を示す図。
【図26(F)】ランダム反転付きシード生成モデル(遅延)を示す図。
【図27】遷移故障を説明するための図。
【図28】LoC(ブロードサイド)方式のタイミングチャート。
【図29】LoC方式テスト(ブロードサイドテスト)の時間展開モデル表現。
【図30】LoS(スキュードロード)方式のタイミングチャート。
【図31】遅延故障用シード生成モデル1を示す図。
【図32】シード生成モデル1のタイミングチャート
【図33】b21-全故障に対する検出率推移を示す図。
【図34】b21-10k印加後未検出故障に対する検出率推移を示す図。
【図35】b19-50k印加後未検出故障に対する検出率推移を示す図。
【図36】b19-50k印加後未検出故障に対する検出率推移を示す図。
【発明を実施するための形態】
【0019】
以下に、本発明の一実施形態を図面を参照して説明する。なお、以下の実施形態は本発明の説明目的のために提供され、本発明を限定するものではなく、本発明は、特許請求の範囲によってのみ限定される。

【0020】
図1は、従来のスキャンBISTのLFSRシード生成方法を概念的に示すブロック図である。従来の手法では、先ず、被検査回路(CUT)のネットリストを自動テストパターン生成ツール(ATPG)によって処理することにより、テストパターンを生成する。次に、このようにして得たテストパターンをシード変換してLFSRのシードを求める。このように、従来の手法では、テストパターン生成とシード生成との2段階の処理(ツーパス)を経てLFSRのシードを求めている。ところがこの方法では、テストパターンをシードに変換できない場合も発生し、その結果、故障の検出率が低下すると言う問題が存在する。

【0021】
このような従来のツーパスシード生成法に対して、本発明者等は、ネットリストからテストパターンを作成することなく、ATPGによって直接シードを生成することができれば全てのシードが作成可能であると考えた。

【0022】
図2は、本発明者等が提案するワンパスシード作成方法の手順を概念的に示すブロック図である。本方法では、ATPGによって直接シードを作成する為に、先ず、ネットリストから、製造する回路(被検査回路、CUT)をシードを作るために適した回路に擬似的に変換し、変換された回路に対してATPGを適用してシードを生成する。図2では、変換された回路をシード生成モデルとして示している。このワンパスシード生成方法を実現することにより、完全なシード生成を行うことができ、シード品質の向上が期待できる。また、シミュレーションの効果が期待できるので、シード数が少なくなる可能性がある。

【0023】
本発明では、図2のワンパスシード生成を実現する為に、BISTにおいてテストパターン発生器として使用されるLFSRと、被テスト回路である順序回路の各スキャンFFの状態情報とを時間的に展開してXOR(Exclusive-OR)ネットワークを構成し、このXORネットワークをCUTの組合せ回路部分に接続した構成のシード生成モデルを提案する。

【0024】
図3は、対象BISTモデルを示すブロック図である。図3において、1はLFSR、2は被検査回路(CUT)、3は応答圧縮器(MISR)を示す。CUT2は、順序回路の組合せ回路部分20とスキャンFFチェーン30とから構成される。本発明では、応答圧縮器3については考慮しない。

【0025】
図4は、本発明の第1の実施形態に係るシード生成モデルの構成を示す図である。本実施形態のモデルはベースモデルであって、スタティック故障を対象とする。図示するように、本実施形態のシード生成モデルは、BISTのLFSR1をスキャンFF30(図3参照)の最長スキャンパス長分だけ時間的に展開して構成したXORネットワーク10を順序回路の組合せ回路部分20の入力に接続して構成される。ここで、図3に示す被検査回路(CUT)2からスキャンFF30を取り除いたときの、元のスキャンFF30から組合せ回路部分20への入力を擬似外部入力(PPIs)とし、組合せ回路部分20から元のスキャンFF30への出力を擬似外部出力(PPOs)とする。このモデルによって、テストモード時のスキャンBIST回路と同じ動作を模擬することができる。従って、このシード生成モデルに対して単一縮退故障モデルなど向けのATPGを適用すれば、図2に示すように、CUTに対するテストパターンを生成することなく当該故障モデルの故障を検出するためのシードを直接求めることができる。XORネットワークについては、図8~図10を参照して後述する。

【0026】
以下の図5(A)、図5(B)、図6および図7(A)は、遅延故障検出用のシード生成モデルを示す。図5(A)に示すシード生成モデルは、遅延故障LoCテスト向けシード生成モデル1であり、図6は遅延故障LoCテスト向けシード生成モデル2を示す。更に、図7(A)に示すモデルは、遅延故障LoSテスト向けのシード生成モデルである。

【0027】
図5(A)に示すモデルは、ランチオフキャプチャ(或いはブロードサイド、以下LoC)方式で遅延故障をテストするためのシード生成モデルであり、マルチクロックキャプチャに対応するモデルを示す。このモデルは、図4に示すベースモデル(XORネットワーク10と組合せ回路部分20)に対して、マルチプレクサ40とマルチプレクサ40の入力を時間的に切り替えるタイミング生成回路50とを付加した構成を有する。マルチプレクサ40は、組合せ回路部分20への入力信号を、XORネットワーク10の出力とスキャンFF30の出力との間で切り替える働きをする。マルチプレクサ40は、スキャンシフト中、および、第1パターン目印加時は1に設定され、第2パターン目印加時は0(マルチサイクルキャプチャではキャプチャ中0)に設定される。

【0028】
図5(B)は、図5(A)に示すモデルの他の実施例を示す図であって、遅延故障を2パターンテスト(2サイクルキャプチャ)で検出するためのモデルである。点線52で示す回路が、2パターンテストの場合のタイミング生成回路の一例である。図5(C)は、2パターンテストに対応したLoCテストにおけるテストパターン取り込みのタイミングチャートである。

【0029】
LoCテストにおいては、まず、スキャンイネーブル信号(SE)を1(スキャンシフトモード)にしてスキャンパス長(複数スキャンパスがある場合は最も長いスキャンパスのスキャンFF数)分のサイクルだけスキャンクロックを印加することにより、スキャン入力(SI)からテストパターンをスキャンFFに設定(シフトイン)すると同時にスキャンFFの値(2パターンテストに対する応答)をスキャン出力(SO)から観測(シフトアウト)する。ここで設定されたパターンが2パターンテストの第1パターンに対応する。次に、SEを0(通常動作モード)にして通常クロックを2サイクル印加する。このとき、1サイクル目でFFにロードされた値が2パターンテストの第2パターンとなる。また、2サイクル目でFFにロードされた値が2パターンテストに対する応答になる。これを繰り返すことによりテストを実施する。なお、通常動作モードにおいて通常クロックを2サイクル以上入れるテストをマルチサイクルキャプチャテストという。

【0030】
図6は、LoCテスト用シード生成モデル2を示す。このモデルは、XORネットワーク10と、被検出回路の組合せ回路部分20と、この組合せ回路部分20を複製した第2の組合せ回路部分20’とからなる。縮退故障のテスト生成により遅延故障のための2パターンテストを生成することができることが知られている。これには2時刻展開モデルを用いる。組合せ回路部分を2つ複製し、PIは2つの回路ともにXORネットワークの出力に接続し、1つ目の回路のPPOと2つ目の回路のPPIを接続することで組合せ回路のみで2パターンテストを生成することができる。例えば、対象とする回路のある信号線に対し立ち上がり遷移故障のテスト生成を行うものとして考えるためには、1つ目の組合せ回路は、対象とする回路の故障を想定した信号線と同じ部位を0に設定し、2つ目の組合せ回路では同じ部位に0縮退故障を想定してテスト生成を行えばよい。

【0031】
図7(A)は、ランチオフシフト(またはスキュードロード、以下、LoS)方式によって遅延故障をテストするためのシード生成モデルを示す。このモデルは、図4のベースモデルに対して、図3のLFSR1をスキャンFF30の最長スキャンパス長+1スキャンシフト分だけ時間的に展開して構成した第2のXORネットワーク10’と、XORネットワーク10と第2のXORネットワーク10’のいずれかの出力を時間的に選択して組合せ回路部分20に印加するためのマルチプレクサ40とタイミング生成回路50とを付加した構成を有する。図示するモデルはマルチクロックキャプチャに対応しているが、タイミング生成回路として第1パターン印加時に1を出力し第2パターンキャプチャクロックに同期して0を出力する回路を用いれば、2パターンテストに対応するモデルとなる。

【0032】
図7(B)に2パターンテストに対応したLoSテストにおけるテストパターン取り込みのタイミングチャートを示す。LoSテストにおいては、まず、スキャンシフトモードにしてスキャンパス長分のサイクルだけスキャンクロックを印加することにより、スキャン入力から2パターンテストの第1パターンをシフトインすると同時に2パターンテストに対する応答をシフトアウトする。次に、スキャンシフトモードのまま、スキャンクロックをもう1サイクル印加する。ここでスキャンFFに設定される値が2パターンテストの第2パターンとなる。そして、SEを0(通常動作モード)にして通常クロックを1サイクル印加する。ここでFFにロードされた値が2パターンテストに対する応答になる。ただし、最後のスキャンクロック印加から通常クロックを印加するまでの周期は、通常クロックと等しくなければならない。これを繰り返すことによりテストを実施する。

【0033】
以下に、図4~図7に示した本発明の各実施形態に係るシード生成モデルを、更に詳細に説明する。
先ず、XORネットワークについて説明する。
図8は、3ステージLFSR、外部入力数2、スキャンパス長3のサンプル回路を示す図である。図において、81は3ステージLFSR、82はCUT,83はCUT82の組合せ回路部分、84はCUT82のスキャンパスを示す。LFSRはXORとFFとによって構成されている。従って、スキャンパス84の状態情報を時間的に展開すると、被検査回路はFFのない組合せ回路と考えることができる。そのため、ある時刻の各スキャンFFと外部入力の値を、シードの関数として表現することができる。

【0034】
図9は、図8のLFSR81のシードを(FF0、FF1、FF2)=(S0、S1、S2)とし、スキャンパス84に値が満たされたときのPI0、PI1およびスキャンパス84の各FF(SFF0、SFF1、SFF2)の値を、上述の通り時間的に展開し、シードだけで表現した図である。図示するように、LFSR81に入力されるシードの値と組合せ回路部分83への外部入力の値とは依存関係があり、従ってこの関係を論理回路に表すことができる。LFSRとスキャンパスの構造をこのようにして時間展開したものをXORネットワークと呼ぶ。図10に、図9の入出力関係に基づいて形成したXORネットワーク101を示す。

【0035】
図11は、図10に示したXORネットワーク101をCUTの組合せ回路部分83に接続して構成したシード生成モデルを示す図であり、図4に示したベースモデルを図8のサンプル回路に適用したものである。このように、CUTの組合せ回路部分83のみを抽出して、その入力にXORネットワーク101を接続することにより、テストモード時のスキャンBIST回路と同じ動作を模擬でき、このモデルにATPGを適用することにより、直接シードを求めることができる。その結果、ドントケア付きテスト生成をする必要がなく、従来手法よりパターン数を抑えることができる。また、シードを生成する過程で生成したシードがどの程度の故障を検出できるか確認するため、改めて故障シミュレーションを行わなくて済む。そのためシード生成時間を減らせる利点もある。これらの点について実験により評価する。本発明法の有効性は、後述する実験例におけるITC’99ベンチマーク回路を用いた実験によって評価した結果で紹介する。

【0036】
図12は、3ステージLFSR、外部入力数2、スキャンパス長3のサンプル回路を示す図であり、組合せ回路部分に1縮退故障を有している。図13は、図12の回路に対して形成したシード生成モデルによって、対象故障に対するシードを生成する例を示している。図14は、従来手法によるテスト生成とシード変換例を示し、テストパターン:(0、X、X、1、1)がシードに変換できない場合を示している。

【0037】
以下に、本発明の理解を容易にするために、スキャンBIST:組込み自己テスト方式、LFSR:線形フィードバックシフトレジスタ(LFSR、linear feed-back shift register)等の諸定義と本発明に関係する各例について説明する。

【0038】
図15(A)に組合せ回路を、図15(B)に順序回路を示す。入力値、出力値および内部状態の値が0または1の値の組み合わせとして表現することのできる回路を論理回路(logic circuit)という。論理回路はさらに、組合せ回路(combinational circuit)(a)と順序回路(sequential circuit)(b)に分類できる。組合せ回路では、回路の出力値がそのときの入力値だけにより決まり、順序回路では、入力値だけでは決まらず、回路の内部状態に依存する。組合せ回路は図15(A)に示すように組合せ回路部分(combinational component)152のみから成る。PI、POはそれぞれ外部入力、外部出力を表す。順序回路は、図15(B)に示すように、組合せ回路部分152と複数のフリップフロップ(Flip-Flop、FF)155によって構成される状態記憶部分から成る。順序回路において、出力はそのときに印加された入力の値と内部状態の値によって決められる。また、内部状態は、そのときの入力と内部状態によって次の時刻の内部状態へと変化する。本実施形態では、図16に示すD型のフリップフロップ166を扱う。FF166はデータ入力(D)とデータ出力(Q)およびクロック入力(CLK)があり、クロック信号によってデータを取り込む。

【0039】
回路を構成する要素に物理的欠陥があれば、回路が正しい動作をしなくなる。このような物理的欠陥を回路の故障という。故障は回路の故障による影響をモデル化した故障モデルとして扱う。論理回路の論理機能が故障により別な論理機能に変化してしまう故障モデルを論理(スタティック)故障という。代表的なスタティック故障モデルには縮退故障(stuck-at-fault)がある。縮退故障とは回路内の信号線の値が1または0に固定される故障で、1に固定される故障を1縮退故障(stuck-at-1、s-a-1)といい、0に固定される故障を0縮退故障(stuck-at-0、s-a-0)という。縮退故障の例として、図17に示す回路について考える。

【0040】
図17のアンド回路177において、信号線x、yにそれぞれ1を印加したとき、故障がない場合は信号線zに1が出力されるが、x上にs-a-0が存在する場合は0が出力される。なお、故障モデルには、縮退故障の他にブリッジ故障、遅延故障、トランジスタ故障など多くのモデルが考えられている。

【0041】
論理回路が設計通りに製造されているかどうかを確かめることをテスト(testing)という。テストは、テスト生成(test generation)とテスト実行(test application)の2つの過程からなり、テスト生成では故障を想定し、その故障箇所を故障値とは逆の値を設定(活性化)し、その値を外部出力まで伝搬するテストパターンを求める。テスト実行ではテスト生成で得られたテストパターンを回路に印加し、その出力応答と期待値とを比較することで故障の有無を判断する。

【0042】
例えば図18に示す信号線Fがs-a-0である回路のテスト生成について考える。s-a-0を活性化するためにA、Bは1となる。その値を誤り信号として外部出力までに伝搬するためにGを0、Iを1にする必要がある。Gを0にするのはC、Dのどちらかが0、もう片方はドントケア(X)となり、Iを1にするためにEは0となる。以上より、信号線Fのs-a-0を検出するテストパターンの1つは(A、B、C、D、E)=(1、1、0、X、0)であることがわかる。

【0043】
テストの評価尺度には故障検出率と故障検出効率がある。故障検出率とは対象とする故障の内、どれだけの故障が検出できたかというものであり、数1で表される。

【0044】
【数1】
JP2015038473A_000003t.gif

【0045】
故障検出効率は対象とする故障のうち、どれだけの故障を検出できたかに加えて、冗長故障と呼ばれる入出力対応では故障を検出できない故障であると識別された故障をいくつ識別したかを示す比率であり、数2で表される。

【0046】
【数2】
JP2015038473A_000004t.gif

【0047】
図19にスキャン設計されたFFの一例を示す。テスト容易化設計の1つとしてスキャン設計がある。スキャン設計では、FF191に外部から直接入力できるようにスキャン入力(scan in)を設け、通常動作時のデータ入力(Din)とスキャン入力をマルチプレクサ(MUX)192で切り替えてFF191に入力できるようにする。FF191の出力はスキャン出力(scan out)から外部へ観測できるようにする。FF191ごとにスキャン入力出力端子を用意すると余分の端子がFF191の個数の2倍必要となり実用的でない。そこでFF191を一列に連結し、シフトレジスタとして動作できるようにする。このようにスキャン設計されたFFの集合をスキャンパスと呼ぶ。

【0048】
図20にスキャン設計された順序回路の一例を示す。スキャン設計された順序回路では、FF191をシフトレジスタとして動作させることができるので、容易に各FF191を任意の状態に設定できると同時に、それらの状態を観測することができる。そのため、スキャン設計された回路のテスト生成の問題は組合せ回路の問題として取り扱うことができる。

【0049】
図21は、LFSRの一例を示す。
組込み自己テスト方式(BIST)のテストパターン発生回路としては、主に線形フィードバックシフトレジスタ(LFSR:linear feed-back shift register)が用いられている。図示のLFSRのモデルにおいて、ci=0のとき、XORへフィードバック無、ci=1のとき、XORへフィードバック有である。XORへのフィードバック位置を多項式で表現することができ、その多項式のことを特性多項式という。図21におけるLFSRの特性多項式は数3のように表せる。

【0050】
【数3】
JP2015038473A_000005t.gif

【0051】
この式に原始多項式が用いられたとき、すべて0のパターンを除く、すべてのパターンを疑似ランダムに発生することができる。したがって、LFSRを用いて疑似ランダムテストや、すべて0以外のパターンを印加する全数テスト(exhaustive test)を行うことができる。

【0052】
図21に示すLFSRにおいて、ある時刻tのFFの値と特性多項式を用いて、次の時刻t+1のFFの値を次の数4で表現することができる。

【0053】
【数4】
JP2015038473A_000006t.gif

【0054】
LFSRの例として、図22に3ビットのLFSRを示す。このとき時刻0のときのFFの値をシードとし、値を(FF0、FF1、FF2)=(0、1、0)と設定したときの動作結果を表1に示す。

【0055】
【表1】
JP2015038473A_000007t.gif

【0056】
表1の結果から、すべて0以外のパターンを生成できることがわかる。

【0057】
外部テスト装置を簡略化する設計法に組込み自己テスト(BIST、built-in self-test)方式がある。BIST方式ではテストパターンを発生する回路とテストパターンに対する出力応答を調べる回路を用い、パターン発生回路は主にLFSRが使用されている。

【0058】
図23に、BISTの概略図を示す。BISTでは、パターン発生回路230でテストパターンを生成し、それを被検査回路231に印加し、その出力を、応答解析器(MISR)231で期待値と比較することで故障の有無や故障状態を確認する。パターン発生回路230として、例えば上記のLFSRが用いられる。

【0059】
図24に、スキャン設計された回路のBISTを示す。244はパターン発生器としてのLFSR、246は順序回路における組合せ回路部分、248は順序回路におけるFFで構成されたスキャンパス、250は応答解析器としてのMISRを示す。このBISTにおいて、LFSR244をスキャンパス248に値が満たされるまで動かし、そのときのスキャンパス248の値とPIの値が被検査回路の組合せ回路部分246に印加されることで疑似ランダムテストが行われる。なお、本発明では、この構造のBISTを、図3に示すように、本願のBISTモデルとして用いている。

【0060】
BISTの問題点として、ランダムパターン耐性故障を検出しにくいことが挙げられる。例として図25の信号線Eがs-a-0である回路を示す。故障を検出するパターンは4つの入力すべてが1であるパターンが必要があるが、4ビットのLFSRの場合、このパターンが生成される確率は15分の1になる。LFSRで発生できるパターンのうち、僅かな限定されたパターンでしか検出できない故障のことをランダムパターン耐性故障と呼ぶ。BISTでランダムパターン耐性故障を検出するためにはLFSRのシードを再設定すること(リシードという)が有効であることが知られている。

【0061】
LFSRによる疑似ランダムパターンテストでは一般にスキャンパス内のFF間や、外部入力やスキャンパス間にその値の依存関係が生じる。この依存関係を低減するための技術の1つとして、フェーズシフタを用いる方法がある。フェーズシフタとは、LFSRの出力に配置するXORを用いて作成する回路で、LFSRにより発生するパターンの順番を入れ替えるものである。また、フェーズシフタと同様にFF、外部入力、スキャンパス間の依存関係を低減する技術として、ランダム反転回路を用いる方法がある。

【0062】
フェーズシフタを用いる場合のBIST構成の一例の概略図を図26(A)に示す。図26(A)で、200はフェーズシフタであり、上述したようにLFSR1により発生するパターンの順番を入れ替える働きをする。

【0063】
ランダム反転回路を用いる場合のBIST構成の一例の概略図を図26(B)に示す。このBISTは、被検査回路(CUT)2と、そのスキャンを可能とするスキャンパスと、スキャンパスに供給されるテストパターンを形成するための第1パターン発生回路1とを備えている。ランダム反転回路は、第1パターン発生回路1とは別個に設けられた第2パターン発生回路1bによって発生されるパターンを用いて第1パターン発生回路1で発生されるパターンを変化させるためのパターン制御回路を有し、このパターン制御回路は、第1パターン発生回路1の出力値の論理を反転可能な反転論理部266と、第2パターン発生回路1bによって発生されるパターンを用いて上記反転論理部266の動作を制御可能な反転制御回路268を含んだものであり、上記反転論理部266の出力信号が被検査回路2に供給される。具体的には、第2パターン発生回路1bで生成される1の値の数と反転条件設定REG270の値によって第1パターン発生回路1bで生成した値が反転するかが決まる。なお、ランダム反転回路は、第2パターン発生回路1b、反転論理部266、反転制御回路268および反転条件設定REG270によって構成される。

【0064】
図26(C)および図26(D)に、図26(A)に示すフェーズシフタ付きBISTモデルに対応したシード生成モデルを示す。図26(C)は、スタティック故障用のフェーズシフタ付きシード生成モデルであって、図4に示すベースモデルに対して、XORネットワーク10と組合せ回路部分20間にフェーズシフタグループ200aを挿入した構成を有する。フェーズシフタグループ200aは、図26(A)に示すフェーズシフタ200をスキャンパス長分コピーして並列に配置した回路である。厳密に言うと、図26(C),(D)のフェーズシフタグループ200aは、図26(A)に示すフェーズシフタ200と、フェーズシフタ200のPIに接続するXORを削除したもの(SIに接続するXORのみにしたもの)をスキャンパス長-1個分だけコピーした回路となる。図26(D)は、遅延故障LoCテスト用のフェーズシフタ付きシード生成モデルであって、図5(A)に示すシード生成モデルに対して、XORネットワーク10の出力にフェーズシフタグループ200aを接続した構成を有する。

【0065】
図26(E)および図26(F)に、図26(B)に示すランダム反転回路付きBISTモデルに対応したシード生成モデルを示す。図26(E)は、スタティック故障用のランダム反転回路付きシード生成モデルであって、図4に示すベースモデルに対して、第2のXORネットワーク10a、反転論理回路グループ266a、反転制御回路グループ268aを備える。反転論理回路グループ266aは、図26(B)に示す反転論理部266をスキャンパス長分コピーして並列に配置した回路であり、反転制御回路グループ268aも同様に、反転制御回路268をスキャンパス長分コピーして並列に配置した回路である。第2のXORネットワーク10aは、第2パターン発生回路1bを構成するLFSRをスキャンFFのスキャンパス長分時間展開して構成したものである。(第1の)XORネットワーク10に入力される第1のシードは、図26(B)の第1のパターン発生回路1のシードであり、第2のXORネットワーク10aに入力される第2のシードは、図26(B)の第2のパターン発生回路1bに入力されるシードとなる。

【0066】
図26(F)は、遅延故障LoCテスト用のランダム反転回路付きシード生成モデルであって、図5(A)に示すシード生成モデルに対して、第2のXORネットワーク10a、反転制御回路グループ268a、反転論理回路グループ266aからなるランダム反転回路グループを付加した構成を有する。図26(E)のモデルと同様に、(第1の)XORネットワーク10に入力されるシードは第1のパターン発生回路1のシードであり、第2のXORネットワーク10aのシードは第2のパターン発生回路1bのシードとなる。

【0067】
以下に、図5(A)~図7(B)に示した遅延故障検出用のシード生成モデルについて、更に詳細に説明する。
[遅延故障モデルとテスト手法]
近年のVLSIの高速化により、論理故障だけでなく、タイミングに関する故障モデルである遅延故障の重要性が高まっている。遅延故障とはゲートや信号線の遅延により規定時間内に信号を伝播させることができず誤動作を起してしまう故障モデルである。遅延故障には遷移故障、ゲート遅延故障、パス遅延故障などある。以下の説明では遷移故障を対象とするが、これに限定するものではない。

【0068】
図27に遷移故障の例を示す。遷移故障は回路中のある信号線に遅延故障が生じると仮定し、その遅延を伝播する経路にかかわらず外部出力やFFで観測されるのに十分に大きな遅延が生じるとする。遷移故障には信号の立ち上がりが遅れる立ち上がり遷移故障、立ち下がりが遅れる立ち下がり遷移故障の2種類がある。

【0069】
遷移故障のテストは、はじめに対象としている箇所の信号の値を設定し、その後その値を変化させ、外部出力やFFへ伝搬し、応答を観測する。例えば、1パターン目にある信号線を0(low)に設定するパターンを印加し、2パターン目にその信号線を1(high)に設定するパターンを印加して、外部出力やFFへ伝搬させ、値の変化を観測すればその信号線の立ち上がり遷移故障を検出することができる。このようなテスト手法を2パターンテストという。

【0070】
スキャン設計した回路において実速度(at-speed)で2パターンテストを行う代表的な手法としてLoC方式と、LoS方式がある。LoC方式のテストはスキャン動作により1パターン目を設定した後にシステムクロックにより実速度で2パターン目の設定と応答のFFへの格納を行う(図28)。この動作をキャプチャという。2パターン目のFFに設定する信号には内部状態を用いることを考慮して1パターン目を設定する。LoC方式テストの動作を時間毎に展開した時間展開モデルを図29に表す。なお、図28に示したLoC方式のタイミングチャートは、図5(C)に示す遅延故障LoCテスト用シード生成モデル1の動作説明のためのタイミングチャートに相当する。

【0071】
図30に、LoS方式による遅延故障テストの基本的なタイミングチャートを示す。このタイミングチャートは、図7(A)に示す本発明の一実施形態に係る遅延故障LoSテスト用シード生成モデルの動作説明のためのタイミングチャート(図7(B))と基本的に同じものであり、従ってLoS方式テストの動作詳細は図7(A)および7(B)の説明の項に記載したものを援用することが可能である。

【0072】
遅延故障用シード生成モデル1
図31に遅延故障用のシード生成モデル1を示す。LoC方式テストでのシード生成回路のマルチプレクサの制御信号m1の遅延を図32に示す。なお、図31の遅延故障用シード生成モデル1は、図5(A)の遅延故障用シード生成モデルの他の実施形態である。

【0073】
LoC方式テスト向けの2パターンテストを生成するために2時刻を考慮する必要がある。そのために対象回路のスキャンイネーブル端子、スキャンFFに回路を追加し、XORネットワーク10を接続する。スキャンイネーブル端子にORゲート、FFを順に追加して接続し、追加したFFの出力を分岐させNOTゲート追加してこれを通してORゲートのもう1つの入力とする。これらのORゲート、FFおよびNOTゲートはタイミング生成回路を形成する。

【0074】
また、スキャンFFの出力に、マルチプレクサを追加する。マルチプレクサの制御信号はスキャンイネーブルに追加したFFの出力とする。マルチプレクサの入力はXORネットワークを接続する外部入力と、スキャンFFからの出力である。回路の追加により、2パターンテストにおいて1パターン目にPPIにはXORネットワーク10が選択され、2パターン目にはスキャンFFを選択することができる。

【0075】
なお、フェーズシフタおよびランダム反転回路を用いたBIST構成の場合には、それらに対応したLoC遅延故障用のシード生成モデルが必要になる。これらのモデルについては、図26(D)および図26(F)を参照して上記で説明した通りである。

【0076】
遅延故障用シード生成モデル2および3
図6に遅延故障用シード生成モデル2を示し、さらに図7(A)においてLoS方式テスト用の遅延故障用シード生成モデル3を示した。

【0077】
以上に示したスタティック故障向けのシード生成モデル(ベースモデル)、遅延故障用のシード生成モデル1~3を使用した、本発明のLFSRシード生成方法によれば、シード生成モデルでシード生成が不可能であった(シードが存在しないと判明した)故障は元のBIST回路でも検出ができないことが保証される。したがってBIST機構の故障検出能力を知ることができる。また、一旦生成したテストパターンからシードへ変換をせずとも、テスト生成に制約を設けることで、テスト生成ツールを用いてシードを直接生成することが出来る。従来法ではシード変換ができるまで、テスト生成とシード変換作業を繰り返すので、提案手法と同じ故障検出率を得るためにはテスト生成のやり直しが多発し、時間がかかると考えられる。

【0078】
[評価]
まず、スタティック故障向けシード生成モデルによる提案手法の有効性を実験によって示す。
実験環境を表2に示す。実験対象回路にはITC’99ベンチマーク回路を用い、ランダムパターン耐性故障(RPRF)を対象としてシード生成の実験を行った。RPRFは10,000パターンを印加して未検出の故障とする。ITC’99ベンチマーク回路の回路特性を表3に示す。

【0079】
【表2】
JP2015038473A_000008t.gif

【0080】
【表3】
JP2015038473A_000009t.gif

【0081】
表3において、#PIs、#POs、#Gates、#FFsはそれぞれ外部入力数、外部出力数、ゲート数、FF数を表している。

【0082】
ベンチマーク回路b_19についてはスキャンパスの本数を6本、13本、22本に分割した回路を用意し、回路名をそれぞれb19_scan6、b19_scan13、b19_scan22と表記する。

【0083】
実験方法を以下に示す。まず、適当なシードでLFSRにより10、000疑似ランダムパターンを生成し、生成したパターンで被検査回路に対して故障シミュレーションを行う。次に故障シミュレーションの結果、未検出であった故障をランダムパターン耐性故障(RPRF)とし、それらの故障に対して従来手法、提案手法でそれぞれシードを求め、両手法の故障検出率、故障検出効率、シード生成時間、シード数を比較する。また、LFSRにフェーズシフタを付けた場合についても併せて評価した。本実験でのテスト生成については、アボート時間を10秒と設定した。アボート時間とは1つのパターンを生成するのにかける時間の上限である。また、使用したLFSRはランダム反転回路を付けていない場合および付けた場合の第1パターン発生回路については100ステージLFSRを、ランダム反転回路の第2パターン発生回路に10ステージのものを使用した。また、フェーズシフタをつけた場合のフェーズシフタは、複数のスキャンパスにLFSRから生成される同じ部分系列が入らないよう、各スキャンパスの入力はスキャンパス長以上位相がずれるように設計した。従来手法でのシードへの変換はSATを解く方法を採用し、SATソルバとしてMiniSATを用いた。

【0084】
表4に、LFSRを用いた10、000疑似ランダムパターンによる故障シミュレーションの結果を示す。

【0085】
【表4】
JP2015038473A_000010t.gif

【0086】
表4での未検出故障を対象に従来手法、提案手法でシード生成したところ、表5に示す結果が得られた。
【表5】
JP2015038473A_000011t.gif

【0087】
実験では、従来手法ではテスト生成したパターンの一部をシードに変換できず、故障検出率が低下していることが確認された。また、表5から、すべての回路に対して提案手法の方が高い故障検出率が得られた。シード生成時間の点についてもほとんどの回路で提案手法の方が優れていることがわかる。

【0088】
次にLFSRにフェーズシフタを付けた場合の従来手法、提案手法について考える。表6にフェーズシフタを付けたLFSRを用いた10、000疑似ランダムパターンによる故障シミュレーションの結果を示す。

【0089】
【表6】
JP2015038473A_000012t.gif

【0090】
表6での未検出故障を対象に、従来手法、提案手法でシード生成した結果を表7に示す。

【0091】
【表7】
JP2015038473A_000013t.gif

【0092】
表7から、フェーズシフタを付けた場合においても、ほとんどの回路において提案手法の方が高速にシードを求めることができ、シード数も従来手法よりも少なくて済むことがわかる。さらに、故障検出率についても提案手法の方が優れていることがわかる。

【0093】
次にLFSRにランダム反転回路を付けた場合の従来手法、提案手法について考える。表8にランダム反転回路を付けたLFSRを用いた10、000疑似ランダムパターンによる故障シミュレーションの結果を示す。

【0094】
【表8】
JP2015038473A_000014t.gif

【0095】
表8での未検出故障を対象に、従来手法、提案手法でシード生成した結果を表9に示す。

【0096】
【表9】
JP2015038473A_000015t.gif

【0097】
次に、遅延故障用のシード生成モデル1を用いた提案法の有効性を実験によって示す。実験に用いた回路はITC’99ベンチマーク回路b14、b17、b18、b19、b20、b21、b22である。実験環境は表2に示したものと同一である。

【0098】
以下の表10~表15に遅延故障用のシード生成モデル1によるシード単体品質の評価を記載する。表10および表11は、評価環境とベンチマーク回路b14、b17、b18、b19、b20、b21、b22の回路特性を示す。

【0099】
【表10】
JP2015038473A_000016t.gif

【0100】
表11はシード生成対象故障を示す。初期疑似ランダムパターン印加後の未検出故障数を示している。

【0101】
【表11】
JP2015038473A_000017t.gif

【0102】
表12にシード単体品質についての実験結果を示す。ここでは、10、000疑似ランダムパターン印加後の未検出故障がシード生成対象である。

【0103】
【表12】
JP2015038473A_000018t.gif

【0104】
表12において、
従来法の%FC:各シードから1パターンを展開した場合の故障シミュレーション結果
提案法の%FC、%FE:シード生成時のATPGのレポートを示す。

【0105】
表13はドントケア付きテスト生成とシード変換を示し、10、000疑似ランダムパターンの印加後の未検出故障がシード生成対象である。従来法でシードに変換できないことによる故障検出率の損失を示す。

【0106】
【表13】
JP2015038473A_000019t.gif

【0107】
表14は累積故障検出率/検出効率を示す。この結果は、10、000疑似ランダムパターン印加も含めた場合を示している。10、000疑似ランダムパターン印加後の未検出故障がシード生成対象である。

【0108】
【表14】
JP2015038473A_000020t.gif

【0109】
以下の表15~表20および図33~図36に、遅延故障用のシード生成モデル1を用いて生成したシードのシード展開品質の実験結果を示す。

【0110】
表15は、シード品質(128パターン展開)の実験結果を示す。この実験では、検出率の立ち上がりが最も早くなるようにシードを並び替え、シード生成対象故障(代表故障のみ)を、b21については全故障および10,000(10k)疑似ランダムパターン印加後未検出故障とし、b19については50,000(50k)疑似ランダムパターン印加後未検出故障とした。

【0111】
【表15】
JP2015038473A_000021t.gif

【0112】
表16にシード生成状況を示す。

【0113】
【表16】
JP2015038473A_000022t.gif

【0114】
図33に、b21全故障に対する検出率の推移を示す。

【0115】
表16の実験結果は、b21の全故障に対する検出率推移を示している。この表から、従来法が到達できた最大検出率は86%であり、提案法では同じ検出率に到達するのに要するシード数を12%削減(テスト時間12%削減)することができた。

【0116】
【表17】
JP2015038473A_000023t.gif

【0117】
図34に示す実験結果は、b21の10k疑似ランダムパターン印加後未検出故障に対する検出率推移を示している。

【0118】
表18の実験結果は、b21の10k疑似ランダムパターン印加後未検出故障に対する検出率推移を示す。従来法が到達できた最大検出率は85%であり、提案法では同じ検出率に到達するのに要するシード数を44%削減(テスト時間44%削減)することができた。

【0119】
【表18】
JP2015038473A_000024t.gif

【0120】
図35に示す実験結果は、b19の50k疑似ランダムパターン印加後未検出故障に対する検出率推移を示す図である。

【0121】
表19に示す実験結果は、b19の50k疑似ランダムパターン印加後未検出故障に対する検出率推移を示す。従来法が到達できた最大検出率は65%であり、提案法ではこの検出率に到達するのに要するシード数を25%削減(テスト時間25%削減)することができた。

【0122】
【表19】
JP2015038473A_000025t.gif

【0123】
図36に示す実験結果は、b19の50k疑似ランダムパターン印加後未検出故障に対する検出率推移を示している。

【0124】
表19に示す実験結果は、b19の50k疑似ランダムパターン印加後未検出故障に対する検出率推移を示している。この実験では全シードを並び換えるには時間がかかるため、初めに生成された5,000(5k)個のシードだけを用いた。

【0125】
【表20】
JP2015038473A_000026t.gif

【0126】
表20より、初めに生成された5k個のシードだけを用いた場合でも提案法が有意であることが分かる。従来法では到達できた最大検出率は56%であり、提案法ではこの検出率に到達するのに要するシード数を28%削減(テスト時間28%削減)することができた。
【符号の説明】
【0127】
1 LFSR
2 被検査回路(CUT)
3 応答圧縮器(MISR)
10 XORネットワーク
20 組合せ回路部分
30 スキャンFF
40 マルチプレクサ
50 タイミング生成回路
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5(A)】
4
【図5(B)】
5
【図5(C)】
6
【図6】
7
【図7(A)】
8
【図7(B)】
9
【図8】
10
【図9】
11
【図10】
12
【図11】
13
【図12】
14
【図13】
15
【図14】
16
【図15(A)】
17
【図15(B)】
18
【図16】
19
【図17】
20
【図18】
21
【図19】
22
【図20】
23
【図21】
24
【図22】
25
【図23】
26
【図24】
27
【図25】
28
【図26(A)】
29
【図26(B)】
30
【図26(C)】
31
【図26(D)】
32
【図26(E)】
33
【図26(F)】
34
【図27】
35
【図28】
36
【図29】
37
【図30】
38
【図31】
39
【図32】
40
【図33】
41
【図34】
42
【図35】
43
【図36】
44