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明細書 :グラフェンデバイスおよびその製造方法

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2017-084981 (P2017-084981A)
公開日 平成29年5月18日(2017.5.18)
発明の名称または考案の名称 グラフェンデバイスおよびその製造方法
国際特許分類 H01L  21/336       (2006.01)
H01L  29/786       (2006.01)
H01L  51/05        (2006.01)
H01L  51/30        (2006.01)
H01L  51/40        (2006.01)
H01L  21/28        (2006.01)
H01L  29/417       (2006.01)
FI H01L 29/78 616K
H01L 29/78 618B
H01L 29/28 100A
H01L 29/28 250E
H01L 29/28 310E
H01L 21/28 301R
H01L 21/28 301B
H01L 29/50 M
請求項の数または発明の数 3
出願形態 OL
全頁数 9
出願番号 特願2015-212450 (P2015-212450)
出願日 平成27年10月29日(2015.10.29)
新規性喪失の例外の表示 特許法第30条第2項適用申請有り 応用物理学会秋季学術講演会 開催日(2015年9月13-16日) 開催場所(名古屋国際会議場:名古屋市熱田区熱田西町)
発明者または考案者 【氏名】三好 実人
【氏名】江川 孝志
【氏名】久保 俊晴
出願人 【識別番号】304021277
【氏名又は名称】国立大学法人 名古屋工業大学
審査請求 未請求
テーマコード 4M104
5F110
Fターム 4M104AA09
4M104AA10
4M104BB02
4M104BB04
4M104BB05
4M104BB09
4M104BB14
4M104DD34
4M104DD78
4M104FF13
4M104GG08
5F110AA01
5F110AA16
5F110CC01
5F110CC07
5F110DD04
5F110DD05
5F110DD12
5F110DD13
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE08
5F110EE14
5F110EE43
5F110EE48
5F110FF01
5F110FF02
5F110FF27
5F110GG01
5F110GG06
5F110GG19
5F110GG25
5F110GG28
5F110GG42
5F110HK02
5F110HK32
5F110HK42
5F110NN04
5F110NN22
5F110NN23
5F110NN33
要約 【課題】欠陥の無いグラフェン層を所望の部位に形成し、自己形成グラフェンデバイスとする。
【解決手段】非導電性または導電性基板に堆積させたアモルファスカーボン層上に、薄膜遷移金属層と厚膜遷移金属層とからなる矩形パターンが形成され、加熱処理にて薄膜遷移金属層を厚膜遷移金属層側へ凝集させ、厚膜遷移金属層下のカーボン層に析出させたグラフェン層上に、電極用絶縁体を配し、電極用絶縁体にゲート電極を、ゲート電極を挟む両側の厚膜遷移金属層の一方にソース電極を、他方にドレイン電極を、形成させることを特徴とする。
【選択図】図1
特許請求の範囲 【請求項1】
非導電性または導電性基板に堆積させたアモルファスカーボン膜上に、薄膜遷移金属層と厚膜遷移金属層とからなる矩形パターンが形成され、加熱処理にて薄膜遷移金属層を厚膜遷移金属層側へ凝集させ、矩形パターン凹部底面に位置する薄膜金属層を消失させ、厚膜遷移金属層下のカーボン層に析出させたグラフェン層上に、電極用絶縁体を配し、
非導電性基板の場合には、電極用絶縁体にゲート電極を、ゲート電極を挟む両側の厚膜遷移金属層の一方にソース電極を、他方にドレイン電極を、形成させ、
導電性基板の場合には、導電性基板底面にゲート電極を、ゲート電極を挟む両側の厚膜遷移金属層の一方にソース電極を、他方にドレイン電極を形成させ
てなることを特徴とするグラフェンデバイス。
【請求項2】
非導電性または導電性基板にアモルファスカーボン膜を堆積させ、
このアモルファスカーボン膜上に、薄膜金属層と厚膜金属層とからなる矩形パターンを形成し、
加熱処理にて、薄膜遷移金属層が厚膜遷移金属層側へ凝集し、矩形パターン凹部底面に位置する薄膜金属層を消失させ、グラフェン層のみを析出させ、
このグラフェン層上に、電極用絶縁体を配し、
電極用絶縁体にゲート電極を、ゲート電極を挟む両側の厚膜遷移金属層の一方にソース電極を、他方にドレイン電極を、形成させることを特徴とするグラフェンデバイスの製造方法。
【請求項3】
導電性基板にアモルファスカーボン膜を堆積させ、
このアモルファスカーボン膜上に、薄膜金属層と厚膜金属層とからなる矩形パターンを形成し、
加熱処理にて、薄膜遷移金属層が厚膜遷移金属層側へ凝集し、矩形パターン凹部底面に位置する薄膜金属層を消失させ、グラフェン層のみを析出させ、
このグラフェン層上に、電極用絶縁体を配し、
導電性基板底面にゲート電極を、ゲート電極を挟む両側の厚膜遷移金属層の一方にソース電極を、他方にドレイン電極を形成させることを特徴とするグラフェンデバイスの製造方法。

発明の詳細な説明 【技術分野】
【0001】
本発明は、基板への移し替え工程を伴うことなく、簡易にグラフェンを形成し、電極を取付け、そのままデバイスとして使用できるグラフェンデバイスおよびその製造方法に関するものである。
【背景技術】
【0002】
炭素原子の1~数原子層分からなるグラフェンは、その特異な電子状態と他に類を見ない超高速の電子輸送特性から、次世代の電子デバイス用材料として高い注目を集めている。グラフェンを合成するとき、触媒金属への固溶とそこからの析出現象を利用する方法が一般的であった。この場合、金属基板上にしかグラフェンを形成することができず、応用デバイスを作製する際には基板の移し替え工程が必須となっていた。
これに対し、移し替え工程を経ることなく形成する例として、誘電体、半導体、金属などの薄膜を自己組織化させるために、凝集現象が起こる特定の物質を中間層として選択して蒸着させることにより、薄膜固有の特性の低下を止め、蝕刻工程などの複雑な工程を要しない方法があり、ドット形状に点在するナノパターン構造体の頂部外面にナノ構造薄膜を形成させるものがあった(特許文献1参照)。
また、本願発明者らが発見した金属凝集法を用いた技術によれば、煩雑な基板移し替え工程を伴わずに、絶縁基板上であっても直接グラフェンを形成できた(非特許文献1-3参照)。
【先行技術文献】
【0003】

【特許文献1】特許第5610393号公報
【0004】

【非特許文献1】K. Banno, M. Mizuno, K. Fujita, T. kubo, M. Miyoshi (Corr. author), T. Egawa and T. Soga, "Transfer-free graphene synthesis on insulating substrates via agglomeration phenomena of catalytic nickel films", Appl. Phys. Lett. 103 (2013) 082112.
【非特許文献2】M. Miyoshi, M. Mizuno, K. Banno, T. Kubo, T. Egawa, and T. Soga, "Study on transfer-free graphene synthesis process utilizing spontaneous agglomeration of catalytic Ni and Co metals", Mat. Res. Express 2 (2015) 015602.
【非特許文献3】M. Miyoshi, M. Mizuno, Y. Arima, T. Kubo, T. Egawa, and T. Soga, "Transfer-free graphene synthesis on sapphire by catalyst metal agglomeration technique and demonstration of top-gate field-effect transistors", Appl. Phys. lett. 107 (2015) 073102.
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記非特許文献のプロセスは、Ni やCoなど金属触媒を用いた従来のグラフェン合成プロセスを改良したものであるが、従来法と比べ、基板移し替え工程を伴わずに半導体や絶縁体基板上に直接グラフェン薄膜を形成できるが、現行のプロセスでは、金属凝集部分がグラフェン薄膜中の欠陥部を形成するため、不規則的に欠陥が生じてしまうことが問題となっていた。
また、特許文献1記載の製造方法では、本発明のようなグラフェンを簡易に形成すること、加えてそのままデバイスとすること、ができなかった。
【課題を解決するための手段】
【0006】
本発明は、上記欠点に鑑み、基板移し替え工程を伴うことなく、欠陥の無いグラフェン層を所望の部位に形成できること、に加え、自己形成グラフェンデバイスの実現を可能とすることを目的とする。
【発明の効果】
【0007】
本発明に係るグラフェンデバイスおよびその製造方法によれば、『金属パターン付き基板』を用い、金属が凝集し易い部位を予め意図的に形成できるため、基板移し替え工程を伴うことなく、欠陥の無いグラフェン層を所望の部位に形成できる。
また、基板上に任意に形成した金属パターンをデバイスの電極として使用することにより、自己形成グラフェンデバイスの実現が可能となる。
【図面の簡単な説明】
【0008】
【図1】図1は、本発明に係るグラフェンデバイス(非導電性基板使用時)を示す概略断面図であり、(a)はグラフェン析出前の矩形パターンを示す概略断面図、(b)はグラフェン析出後に電極を取付け作製したトランジスタを示す概略断面図である。
【図2】図2は、同、グラフェンデバイスの製造工程を示す概略説明図であり、(a)は第1工程、(b)は第2工程、(c)は第3工程、(d)は第4工程、(e)は第5工程、(f)は第6工程を示す。
【図3】図3は、本発明に係るグラフェンデバイス(導電性基板使用時)を示す概略断面図であり、(a)はグラフェン析出前の矩形パターンを示す概略断面図、(b)はグラフェン析出後に電極を取付け作製したトランジスタを示す概略断面図である。
【図4】図4は、同、グラフェンデバイスの製造工程を示す概略説明図であり、(a)は第1工程、(b)は第2工程、(c)は第3工程、(d)は第4工程、(e)は第5工程、(f)は第6工程を示す。
【発明を実施するための形態】
【0009】
欠陥の無いグラフェン層を所望の部位に形成し、自己形成グラフェンデバイスとする目的を、非導電性または導電性基板上に堆積させたアモルファスカーボン膜上に形成した、薄膜金属層と厚膜金属層とからなる矩形パターン、析出させたグラフェン層上に形成した表面保護膜、電極用絶縁体、ソース・ゲート・ドレイン電極により、実現した。
【実施例1】
【0010】
以下、実施形態により本発明を図1、図2に基づき、具体的に説明するが、本発明の範囲は下記の実施形態に限定されることはない。
【実施例1】
【0011】
非導電性基板12上に、パルスアークプラズマ蒸着法を用いてアモルファスカーボン膜14を5nmの厚さに堆積させた(第1工程、図2(a)参照)。本例において、非導電性基板12は、単結晶サファイア基板である。本例において、アモルファスカーボン膜14の厚さは、触媒金属に固溶させ再析出により、グラフェンを生成させるための堆積量として1~20nmが望ましい。
次に、フォトリソグラフィ技術と酸素プラズマ処理を用いてデバイス作製箇所以外の不要なアモルファスカーボン膜14を取り除いた。
次に、上記アモルファスカーボン膜14上に電子ビーム蒸着法を用いて、厚さ20nmの薄膜遷移金属層16を堆積させた(第2工程、図2(b)参照)。
さらにその上に、フォトリソグラフィ技術と電子ビーム蒸着法を用いて、厚さ200nmの厚膜遷移金属層18からなる矩形パターンを形成した(第3工程、図2(c)参照)。
本例において、遷移金属はNiであるが、融点が1500℃以下の遷移金属元素、例えばCo等としても同様の効果が得られる。
また、薄膜遷移金属層16、厚膜遷移金属層18の厚さは、薄膜遷移金属層16の金属の凝集を起こさせるため、薄膜遷移金属層16の厚さを10nm~50nm以下とし、凝集した金属を吸い寄せる厚膜遷移金属層18の厚さは200nm以上としてある。
このようにして作製した矩形パターンの寸法例を表1に示す。
【実施例1】
【0012】
【表1】
JP2017084981A_000003t.gif
【実施例1】
【0013】
表1の測定は、通常の光学顕微鏡と走査型電子顕微鏡(SEM)でNiの有無を判断し、ラマン散乱マッピングでグラフェン生成を確認した。ラマン散乱は励起光532nmの個体レーザーを用いた。
【実施例1】
【0014】
次に、作製したサンプルについて窒素雰囲気中1000℃、5分の熱処理を施した(第4工程、図2(d)参照)。この熱処理条件は、一般的な加熱装置の能力と同様、温度は900℃~1200℃程度とし、時間は2分以上としても良い。
作製したサンプルについて光学顕微鏡、走査型電子顕微鏡による観察を行ったところ、厚さ20nmの薄膜遷移金属層16のみが形成されていた領域(L1領域)には、金属(Ni)が残っていないことが観測された。
薄膜遷移金属層16が消失した領域について、ラマン散乱測定による構造同定を行ったところ、この部分にはグラフェン20からなるカーボン層が形成されていることが確認された。
さらに、一部のサンプルについては、酸処理によって薄膜遷移金属層16をすべて除去しラマン散乱測定を行ったところ、厚膜遷移金属層18の下のカーボン層はすべてグラフェン20からなることが確認された。
このグラフェン20の厚さは、10nm~20nm程度(多層グラフェンと呼ばれる領域の厚さ)であった。また、多層グラフェンの層数は最大で60層程度となる。
【実施例1】
【0015】
次に、EB蒸着法により、電極用絶縁体22となるSiO2膜を200nm形成した(第5工程、図2(e)参照)後、フォトリソグラフィ技術によって、電極である厚膜遷移金属層18へのコンタクトホールを形成した。本例において、電極用絶縁体22となるSiO2膜は、グラフェン製造上、規定されるものではないが、デバイス(トランジスタ)動作の機能を考えると、5nm~300nm程度が適当である。また、SiO2ではなく、HfO2などのいわゆるHigh-K材料の適用も可能である。
さらに、フォトリソグラフィ技術と電子ビーム蒸着法を用いて、デバイスのゲート電極24となるTi/Au(厚さ10nm/40nm)金属層を形成した(第6工程、図2(f)参照)。本例において、Ti/Auの厚さ比率は、10nm/40nmに限定されるものではない。
このようにして作製したグラフェントランジスタの断面概略図を図1(b)に示す。
【実施例1】
【0016】
なお、図中26はソース電極、28はドレイン電極、を示す。
【実施例1】
【0017】
作製したグラフェンデバイスの電気特性を評価したところ、ソース電極26-ゲート電極24間への印加電圧変化により、主電極間(ソース電極26-ドレイン電極28間)を流れる電流が変調する様子が観測され、電界効果トランジスタとして動作することを確認できた。
作製したいずれのトランジスタにおいても電界効果移動度2000cm・Vs以上という値を得た。
また、デバイスとして有効利用できるサイズとしては、L1が2μm(2000nm)以下であれば、奥行き方向の制限はなく、L2の下限は0.05μm(50nm)程度であればよく、この範囲内であれば超高周波デバイスとして使用可能である。
【実施例2】
【0018】
図3、4に本発明の別の実施形態を示す。
表層に厚さ200nmの表面保護膜30を備えた導電性基板32上に、パルスアークプラズマ蒸着法を用いてアモルファスカーボン膜14を5nmの厚さに堆積させた(第1工程、図4(a)参照)。本例において、表面保護膜30はSiO膜であり、導電性基板32はn型導電型の単結晶シリコン基板である。本例において、表面保護膜30は200nmであるが、グラフェン製造上、規定されるものではないが、デバイス(トランジスタ)動作の機能を考えると、5nm~300nm程度が望ましい。また、SiOではなく、HfOなどのいわゆるHigh-K材料の適用も可能である。また、アモルファスカーボン膜14の厚さは、前例同様、1~20nmが望ましい。
次に、フォトリソグラフィ技術と酸素プラズマ処理を用いてデバイス作製箇所以外の不要なアモルファスカーボン膜14を取り除いた。
次に、上記アモルファスカーボン膜14上に電子ビーム蒸着法を用いて、厚さ20nmの薄膜遷移金属層16を堆積させた(第2工程、図4(b)参照)。
さらにその上に、フォトリソグラフィ技術と電子ビーム蒸着法を用いて、厚膜遷移金属層18からなる矩形パターンを形成した(第3工程、図4(c)参照)。
本例において、前例同様、遷移金属はNiであるが、融点が1500℃以下の遷移金属元素、例えばCo等としても同様の効果が得られる。
また、薄膜遷移金属層16、厚膜遷移金属層18の厚さは、薄膜遷移金属層16の金属の凝集を起こさせるため、薄膜遷移金属層16の厚さを10nm~50nm以下とし、凝集した金属を吸い寄せる厚膜遷移金属層18の厚さは200nm以上としてある。
このようにして作製した矩形パターンの寸法例を表2に示す。
【実施例2】
【0019】
【表2】
JP2017084981A_000004t.gif
【実施例2】
【0020】
表2の測定は、通常の光学顕微鏡と走査型電子顕微鏡(SEM)でNiの有無を判断し、ラマン散乱マッピングでグラフェン生成を確認しています。ラマン散乱は励起光532nmの個体レーザーを用いた。
【実施例2】
【0021】
次に、作製したサンプルについて窒素雰囲気中1000℃、5分の熱処理を施した(第4工程、図4(d)参照)。この熱処理条件は、前例と同様、一般的な加熱装置の能力と同様、温度は900℃~1200℃程度とし、時間は2分以上としても良い。
作製したサンプルについて光学顕微鏡、走査型電子顕微鏡による観察を行ったところ、厚さ20nmの薄膜遷移金属層16のみが形成されていた領域(L1領域)には、金属(Ni)が残っていないことが観測された。
薄膜遷移金属層16が消失した領域について、ラマン散乱測定による構造同定を行ったところ、この部分にはグラフェン20からなるカーボン層が形成されていることが確認された。
さらに、一部のサンプルについては、酸処理によって薄膜遷移金属層16をすべて除去しラマン散乱測定を行ったところ、厚膜遷移金属層18の下のカーボン層はすべてグラフェン20からなることが確認された。
このグラフェン20の厚さは、前例同様、10nm~20nm程度(多層グラフェンと呼ばれる領域の厚さ)であった。また、多層グラフェンの層数は最大で60層程度となる。
【実施例2】
【0022】
次に、EB蒸着法により電極用絶縁体22となるSiO2膜を200nm形成した(第5工程、図4(e)参照)後、フォトリソグラフィ技術によって、電極である厚膜遷移金属層18へのコンタクトホールを形成した。本例において、SiO2膜を200nmであるが、前例同様、5~300nmが望ましく、HfOなどのいわゆるHigh-K材料の適用も可能である。
次に、電子ビーム蒸着を用いて、基板裏面にゲート電極24となるAuSb合金層を形成し、その後に窒素中320℃の熱処理を10分行った(第6工程、図4(f)参照)。本例において、Siとの電気的接触がオーミック接触となる限り、AuSb合金、あるいはこの熱処理条件に制限されるものではない(表面状態が良ければ熱処理が無くても十分な場合もある)。また、AuSb以外では、例えばAlを数100nm堆積した後、400~600℃で30分間熱処理するなど、としてもよい。
このようにして作製したグラフェントランジスタの概略断面図を図3(b)に示す。
【実施例2】
【0023】
作製したグラフェンデバイスの電気特性を評価したところ、ソース電極26-ゲート電極24間への印加電圧変化により、主電極間(ソース電極26-ドレイン電極28間)を流れる電流が変調する様子が観測され、電界効果トランジスタとして動作することを確認できた。
作製したいずれのトランジスタにおいても電界効果移動度2000cm・Vs以上という値を得た。
【符号の説明】
【0024】
12 非導電性基板
14 アモルファスカーボン膜
16 薄膜遷移金属層
18 厚膜遷移金属層
20 グラフェン
22 電極用絶縁体
24 ゲート電極
26 ソース電極
28 ドレイン電極
30 表面保護膜
32 導電性基板
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3