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明細書 :電磁波検出素子及び固体撮像装置

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2016-009691 (P2016-009691A)
公開日 平成28年1月18日(2016.1.18)
発明の名称または考案の名称 電磁波検出素子及び固体撮像装置
国際特許分類 H01L  27/146       (2006.01)
H01L  31/08        (2006.01)
H04N   5/32        (2006.01)
H04N   5/369       (2011.01)
FI H01L 27/14 A
H01L 31/00 A
H04N 5/32
H04N 5/335 690
請求項の数または発明の数 16
出願形態 OL
全頁数 35
出願番号 特願2014-127700 (P2014-127700)
出願日 平成26年6月20日(2014.6.20)
発明者または考案者 【氏名】川人 祥二
【氏名】安富 啓太
【氏名】亀濱 博紀
出願人 【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
個別代理人の代理人 【識別番号】100108914、【弁理士】、【氏名又は名称】鈴木 壯兵衞
審査請求 未請求
テーマコード 4M118
5C024
5F088
Fターム 4M118AA01
4M118AA05
4M118AB01
4M118AB03
4M118BA14
4M118CA04
4M118CA05
4M118CA07
4M118CA09
4M118CA17
4M118CA18
4M118CA22
4M118CB01
4M118DD04
4M118FA06
4M118FA19
4M118FA26
4M118FA34
4M118GA02
5C024AX06
5C024AX11
5C024CX41
5C024CY47
5C024GX03
5C024GX09
5C024GX16
5C024GY31
5F088AA02
5F088AB03
5F088BA01
5F088BA20
5F088BB03
5F088EA04
5F088EA06
5F088LA01
要約 【課題】高い量子効率と感度が得られ、且つ電離箱領域の上方に配置される電気回路を安定に動作させることができる電磁波検出素子及びこの電磁波検出素子を配列した固体撮像装置を提供する。
【解決手段】n--型の半導体からなる電離箱領域12と、電離箱領域12の下部に設けられたp型の下部電極コンタクト層11と、電離箱領域12の上部の一部に局在して設けられたn型電荷読出領域16と、電荷読出領域16を囲むように設けられた、n型の電荷収集領域13と、電荷収集領域13に接して設けられた、p型の電荷経路誘導領域14aと、電離箱領域12上に設けられた絶縁膜21と、絶縁膜21上に設けられ、電荷読出領域16に電気的に接続された電気回路31aとを備える。
【選択図】 図1
特許請求の範囲 【請求項1】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に局在して設けられた第1導電型で高不純物密度の電荷読出領域と、
前記電離箱領域の上部において、前記電荷読出領域を囲むように設けられた、第1導電型で前記電荷読出領域よりも低不純物密度の電荷収集領域と、
前記電荷収集領域の周辺の前記電離箱領域の上面を占有するように、前記電離箱領域の上部に、前記電荷収集領域に接して設けられた、第2導電型で前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷経路誘導領域の上面に接して、前記電離箱領域上に設けられた絶縁膜と、
前記電荷経路誘導領域の上方に位置する前記絶縁膜上に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備え、前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化したことを特徴とする電磁波検出素子。
【請求項2】
前記電離箱領域の上面から測って、前記電荷読出領域は、前記電荷収集領域よりも深く形成されていることを特徴とする請求項1に記載の電磁波検出素子。
【請求項3】
前記電離箱領域の上面から測って、前記電荷経路誘導領域は、前記電荷読出領域よりも深く形成されていることを特徴とする請求項2に記載の電磁波検出素子。
【請求項4】
前記電荷収集領域は、前記電荷読出領域の下面及び側面の全体を囲むように形成されていることを特徴とする請求項1に記載の電磁波検出素子。
【請求項5】
前記絶縁膜の上に、前記電荷読出領域を囲み、且つ前記電荷収集領域と対向するように、ゲート電極が配置されていることを特徴とする請求項1~3のいずれか1項に記載の電磁波検出素子。
【請求項6】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に局在して設けられた第2導電型の分配障壁形成領域と、
前記分配障壁形成領域の周辺に配置された、第1導電型で高不純物密度の第1及び第2の電荷読出領域と、
前記電離箱領域の上部において、前記第1及び第2の電荷読出領域を囲むように設けられた、第1導電型で前記電荷読出領域よりも低不純物密度の電荷収集領域と、
前記電荷収集領域の周辺の前記電離箱領域の上面を占有するように、前記電離箱領域の上部に、前記電荷収集領域に接して設けられた、第2導電型で前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷経路誘導領域の上面に接して、前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記第1の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第1の転送ゲート電極と、
平面パターン上、前記第2の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第2の転送ゲート電極と、
前記電荷経路誘導領域の上方に位置する前記絶縁膜上に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備え、前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、前記第1及び第2の転送ゲート電極に印加する電圧により、前記第1及び第2の電荷読出領域に転送される電荷を振り分けることを特徴とする電磁波検出素子。
【請求項7】
前記分配障壁形成領域の周辺に、前記第1及び第2の電荷読出領域とは離間して配置された第1導電型で高不純物密度の排出ドレイン領域と、
平面パターン上、前記排出ドレイン領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された排出ゲート電極と、
を更に備え、前記第1の転送ゲート電極、前記第2の転送ゲート電極及び前記排出ゲート電極に印加する電圧により、前記第1の電荷読出領域、前記第2の電荷読出領域及び前記排出ドレイン領域に転送される電荷を振り分けることを特徴とする請求項6に記載の電磁波検出素子。
【請求項8】
前記分配障壁形成領域の中央に、前記分配障壁形成領域よりも高不純物密度で第2導電型の分配障壁コンタクト領域を更に備えることを特徴とする請求項6又は7に記載の電磁波検出素子。
【請求項9】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に設けられた第1導電型で前記電離箱領域よりも高不純物密度の電荷収集領域と、
前記電荷収集領域から少なくとも一部が離間し、且つ前記電荷収集領域を囲むように設けられた第2導電型の電荷経路誘導領域であって、前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所において、前記電荷収集領域の端部側に前記電荷経路誘導領域に対向して設けられた、第1導電型で高不純物密度の電荷読出領域と、
前記電荷読出領域と前記電荷経路誘導領域とが対向した箇所に露出した前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所の前記絶縁膜の上に配置された転送ゲート電極と、
前記電荷経路誘導領域の内部に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備え、前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、前記転送ゲート電極に印加する電圧により、前記電荷収集領域の上面から前記電荷読出領域に電荷を転送することを特徴とする電磁波検出素子。
【請求項10】
前記電荷収集領域の上に、第2導電型で前記電荷経路誘導領域よりも高不純物密度の電荷ピニング層を更に備えることを特徴とする請求項8に記載の電磁波検出素子。
【請求項11】
前記電荷収集領域の下から前記電荷経路誘導領域の下に延在する、第1導電型で前記電離箱領域よりも高不純物密度のスカート領域を更に備えることを特徴とする請求項8又は9に記載の電磁波検出素子。
【請求項12】
前記電荷経路誘導領域の底部に接して前記電離箱領域の内部に埋め込まれた、第2導電型で前記下部電極コンタクト層よりも低不純物密度の誘導電界補助領域を更に備えることを特徴とする請求項8又は9に記載の電磁波検出素子。
【請求項13】
前記電荷経路誘導領域の一部に埋め込まれた、第2導電型で前記電離箱領域よりも高不純物密度のウェル領域を更に備えることを特徴とする請求項8、9又は11に記載の電磁波検出素子。
【請求項14】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に局在して設けられた第2導電型の分配障壁形成領域と、
前記分配障壁形成領域の周辺に配置された、第1導電型で高不純物密度の第1及び第2の電荷読出領域と、
前記電離箱領域の上部において、前記第1及び第2の電荷読出領域を囲むように設けられた、第1導電型で前記電荷読出領域よりも低不純物密度の電荷収集領域と、
前記電荷収集領域の周辺の前記電離箱領域の上面を占有するように、前記電離箱領域の上部に、前記電荷収集領域に接して設けられた、第2導電型で前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷経路誘導領域の上面に接して、前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記第1の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第1の転送ゲート電極と、
平面パターン上、前記第2の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第2の転送ゲート電極と、
前記電荷経路誘導領域の上方に位置する前記絶縁膜上に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置し、
、前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、
マトリクス状に配置された前記単位画素のそれぞれにおいて、前記第1及び第2の転送ゲート電極に印加する電圧により、前記第1及び第2の電荷読出領域に転送される電荷を振り分けることを特徴とする固体撮像装置。
【請求項15】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に設けられた第1導電型で前記電離箱領域よりも高不純物密度の電荷収集領域と、
前記電荷収集領域から少なくとも一部が離間し、且つ前記電荷収集領域を囲むように設けられた第2導電型の電荷経路誘導領域であって、前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所において、前記電荷収集領域の端部側に前記電荷経路誘導領域に対向して設けられた、第1導電型で高不純物密度の電荷読出領域と、
前記電荷読出領域と前記電荷経路誘導領域とが対向した箇所に露出した前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所の前記絶縁膜の上に配置された転送ゲート電極と、
前記電荷経路誘導領域の内部に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置し、
前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、
マトリクス状に配置された前記単位画素のそれぞれにおいて、前記転送ゲート電極に印加する電圧により、前記電荷収集領域の上面から前記電荷読出領域に電荷を転送することを特徴とする固体撮像装置。
【請求項16】
前記複数個の単位画素をマトリクス状に配置したピクセルアレイ領域を囲むように、前記半導体チップ上に集積化された周辺回路・IO領域と、
前記周辺回路・IO領域を囲むように、前記半導体チップ上に集積化された高電圧印加領域と
を更に備え、前記高電圧印加領域は、前記半導体チップの最外周を囲むようにリング状に配置された第2導電型のウェルを備え、該リング状のウェルと前記下部電極コンタクト層が電気的に短絡されていることを特徴とする請求項14又は15に記載の固体撮像装置。
発明の詳細な説明 【技術分野】
【0001】
本発明は、高エネルギー放射線や近赤外光等の電磁波を検出する電磁波検出素子、及びこの電磁波検出素子を1次元又は2次元に周期的に配列した固体撮像装置に関する。
【背景技術】
【0002】
高エネルギー放射線を半導体検出器で検出するためには、高エネルギー放射線(荷電粒子)の飛程よりも厚い空乏層を半導体中に形成することが必要である。例えば、原子半径の小さいシリコン(Si)を用いた場合では、10keVの軟X線の検出に300μm程度の厚みの空乏層が必要になる。このため、従来の放射線用半導体検出器は、厚い単結晶半導体基板を用い、半導体基板を全空乏化させた構造を採用している(特許文献1参照。)。半導体基板を全空乏化するためには、極低不純物密度の半導体基板を用い、半導体基板の裏面側を正電位として、半導体基板に高い逆バイアス電圧をかけて、半導体基板を「電離箱領域」として用いる。
【0003】
半導体基板の表面には、電離箱領域で電離した電荷を収集するp型の電荷検出領域が設けられている。半導体基板の表面には、更に電荷検出領域に電気的に接続された信号検出回路や信号処理回路等の電気回路(電子回路)も集積化されている。半導体基板の表面に電気回路を集積化するためには、厚い単結晶半導体基板を支持基板とするSOI構造が好適である。即ち、半導体基板の表面に配置されたSOI酸化膜の上に設けられた薄い単結晶半導体層(SOI半導体層)を利用して、電気回路が集積化される。
【0004】
このような従来型の放射線用半導体検出器の構造では、電離箱領域となる厚い半導体基板の表面電位が変化すると、表面電位の変化によって、電気回路を構成しているMOSトランジスタのしきい値電圧が変調され、電気回路の特性に影響を与える。表面電位の変動を防ぐために、従来は半導体基板の上部にp型の埋め込み領域を形成して電位を固定化し、SOI半導体層のMOSトランジスタの特性を安定化させる方法が採用されている。
【0005】
しかし、p型の埋め込み領域に、高エネルギー放射線で発生した電荷である正孔(ホール)の一部が取り込まれて、信号のロスになるため、半導体検出器の量子効率の低下を招き、又エネルギー弁別精度にも影響を与える。量子効率の低下を軽減するために、埋め込み領域の面積を減らし、電荷検出領域の面積を大きくする方法が考えられるが、そのようにすると、電荷検出領域の寄生容量が増えるため、電荷-電圧変換利得が減り、感度が小さくなる。又、面積が減ればp型の埋め込み領域上のSOI半導体層のトランジスタの数が減る。電荷検出領域の上のSOI半導体層にトランジスタを置くことも可能であるが、電離箱領域の電位が固定されないため、電荷検出領域の上の電気回路の動作が不安定になる。
【先行技術文献】
【0006】

【特許文献1】特開昭59-52884号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記の問題点を鑑み、本発明は、高い量子効率と感度が得られ、且つ電離箱領域の上方に配置される電気回路を安定に動作させることができる電磁波検出素子及びこの電磁波検出素子を配列した固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するために、本発明の第1の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に局在して設けられた第1導電型で高不純物密度の電荷読出領域と、(d)電離箱領域の上部において、電荷読出領域を囲むように設けられた、第1導電型で電荷読出領域よりも低不純物密度の電荷収集領域と、(e)電荷収集領域の周辺の電離箱領域の上面を占有するように、電離箱領域の上部に、電荷収集領域に接して設けられた、第2導電型で下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、(f)電荷経路誘導領域の上面に接して、電離箱領域上に設けられた絶縁膜と、(g)電荷経路誘導領域の上方に位置する絶縁膜上に設けられ、電荷読出領域に電気的に接続された電気回路とを備える電磁波検出素子であることを要旨とする。第1の態様に係る電磁波検出素子においては、下部電極コンタクト層と電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化する。
【0009】
本発明の第2の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に局在して設けられた第2導電型の分配障壁形成領域と、(d)分配障壁形成領域の周辺に配置された、第1導電型で高不純物密度の第1及び第2の電荷読出領域と、(e)電離箱領域の上部において、第1及び第2の電荷読出領域を囲むように設けられた、第1導電型で電荷読出領域よりも低不純物密度の電荷収集領域と、(f)電荷収集領域の周辺の電離箱領域の上面を占有するように、電離箱領域の上部に、電荷収集領域に接して設けられた、第2導電型で下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、(g)電荷経路誘導領域の上面に接して、電離箱領域上に設けられた絶縁膜と、(h)平面パターン上、第1の電荷読出領域に近接した絶縁膜の上に配置され、絶縁膜を介して電荷収集領域と対向して配置された第1の転送ゲート電極と、(i)平面パターン上、第2の電荷読出領域に近接した絶縁膜の上に配置され、絶縁膜を介して電荷収集領域と対向して配置された第2の転送ゲート電極と、(j)電荷経路誘導領域の上方に位置する絶縁膜上に設けられ、電荷読出領域に電気的に接続された電気回路とを備える電磁波検出素子であることを要旨とする。第2の態様に係る電磁波検出素子においては、下部電極コンタクト層と電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化した状態において、第1及び第2の転送ゲート電極に印加する電圧により、第1及び第2の電荷読出領域に転送される電荷を振り分ける。
【0010】
本発明の第3の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に設けられた第1導電型で電離箱領域よりも高不純物密度の電荷収集領域と、(d)電荷収集領域から少なくとも一部が離間し、且つ電荷収集領域を囲むように設けられた第2導電型の電荷経路誘導領域であって、下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、 (e)電荷収集領域と電荷経路誘導領域とが離間した箇所において、電荷収集領域の端部側に電荷経路誘導領域に対向して設けられた、第1導電型で高不純物密度の電荷読出領域と、(f)電荷読出領域と電荷経路誘導領域とが対向した箇所に露出した電離箱領域上に設けられた絶縁膜と、(g)平面パターン上、電荷収集領域と電荷経路誘導領域とが離間した箇所の絶縁膜の上に配置された転送ゲート電極と、(h)電荷経路誘導領域の内部に設けられ、電荷読出領域に電気的に接続された電気回路とを備える電磁波検出素子であることを要旨とする。第3の態様に係る電磁波検出素子においては、下部電極コンタクト層と電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化した状態において、転送ゲート電極に印加する電圧により、電荷収集領域の上面から電荷読出領域に電荷を転送する。
【0011】
本発明の第4の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に局在して設けられた第2導電型の分配障壁形成領域と、(d)分配障壁形成領域の周辺に配置された、第1導電型で高不純物密度の第1及び第2の電荷読出領域と、(e)電離箱領域の上部において、第1及び第2の電荷読出領域を囲むように設けられた、第1導電型で電荷読出領域よりも低不純物密度の電荷収集領域と、(f)電荷収集領域の周辺の電離箱領域の上面を占有するように、電離箱領域の上部に、電荷収集領域に接して設けられた、第2導電型で下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、(g)電荷経路誘導領域の上面に接して、電離箱領域上に設けられた絶縁膜と、(h)平面パターン上、第1の電荷読出領域に近接した絶縁膜の上に配置され、絶縁膜を介して電荷収集領域と対向して配置された第1の転送ゲート電極と、(i)平面パターン上、第2の電荷読出領域に近接した絶縁膜の上に配置され、絶縁膜を介して電荷収集領域と対向して配置された第2の転送ゲート電極と、(j)電荷経路誘導領域の上方に位置する絶縁膜上に設けられ、電荷読出領域に電気的に接続された電気回路とを備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置した固体撮像装置であることを要旨とする。第4の態様に係る固体撮像装置においては、下部電極コンタクト層と電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化した状態において、マトリクス状に配置された単位画素のそれぞれにおいて、第1及び第2の転送ゲート電極に印加する電圧により、第1及び第2の電荷読出領域に転送される電荷を振り分ける。
【0012】
本発明の第5の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に設けられた第1導電型で電離箱領域よりも高不純物密度の電荷収集領域と、(d)電荷収集領域から少なくとも一部が離間し、且つ電荷収集領域を囲むように設けられた第2導電型の電荷経路誘導領域であって、下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、 (e)電荷収集領域と電荷経路誘導領域とが離間した箇所において、電荷収集領域の端部側に電荷経路誘導領域に対向して設けられた、第1導電型で高不純物密度の電荷読出領域と、(f)電荷読出領域と電荷経路誘導領域とが対向した箇所に露出した電離箱領域上に設けられた絶縁膜と、(g)平面パターン上、電荷収集領域と電荷経路誘導領域とが離間した箇所の絶縁膜の上に配置された転送ゲート電極と、(h)電荷経路誘導領域の内部に設けられ、電荷読出領域に電気的に接続された電気回路とを備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置した固体撮像装置であることを要旨とする。第5の態様に係る固体撮像装置においては、下部電極コンタクト層と電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化した状態において、マトリクス状に配置された単位画素のそれぞれにおいて、転送ゲート電極に印加する電圧により、電荷収集領域の上面から電荷読出領域に電荷を転送する。
【発明の効果】
【0013】
本発明によれば、高い量子効率と感度が得られ、且つ電離箱領域の上方に配置される電気回路を安定に動作させることができる電磁波検出素子及びこの電磁波検出素子を配列した固体撮像装置を提供することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の第1の実施形態に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図2】図2(a)は、第1の実施形態に係る電磁波検出素子にビルトイン電位のみが加わっている状態で、図1の軸A-A,軸B-B,軸C-C,軸D-Dの各断面方向に沿った深さ方向の電位分布を示す図で、図2(b)は、電荷読出領域の電位を+3Vの値に設定した場合における、図1の軸A-A,軸B-B,軸C-C,軸D-Dの各断面方向に沿った深さ方向の電位分布を示す図である。
【図3】第1の実施形態に係る電磁波検出素子の電離箱領域の表面から裏面方向に測って、200μmまでにおけるZ方向電位分布を示す図である。
【図4】図1の軸A-A,軸B-B,軸C-C,軸D-Dの各断面方向に沿って、第1の実施形態に係る電磁波検出素子の電離箱領域の表面から裏面方向に30μmまで測った場合における空乏化電位のZ方向分布を示す図である。
【図5】第1の実施形態に係る電磁波検出素子のピクセルサイズを40μm角とし、電荷収集領域のスカート部の半幅(中央から端部まで測った長さ)Wを、W=12μm,16μm,20μm,24μm,28μmと変えた場合の水平方向(X方向)の電位分布を示す図である。
【図6】本発明の第2の実施形態に係る電磁波検出素子の概略を説明する模式的な上面図(平面図)である。
【図7】第2の実施形態に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図8】第2の実施形態に係る電磁波検出素子のゲート電極の半幅W=20μmとした場合において、ゲート電極に加える電圧を、+3V,0V,-3V,-5V及び-10Vと変化したときの、ゲート電極の下方に位置する電離箱領域の表面における水平方向電位分布を示す図である。
【図9】第2の実施形態に係る電磁波検出素子のゲート電極に印加するバイアス電圧を、一定値=-10Vに維持し、ゲート電極のサイズ(半幅)を変えたときの、ゲート電極の下方に位置する電離箱領域の表面における水平方向電位分布を示す図である。
【図10】第2の実施形態に係る電磁波検出素子の電離箱領域の表面から裏面方向に測って、200μmまでにおけるZ方向電位分布を示す図である。
【図11】図1に示した軸A-A,軸B-B,軸C-C,軸D-Dと等価な図7の各断面方向に沿って、第2の実施形態に係る電磁波検出素子の電離箱領域の表面から裏面方向に30μmまで測った場合における空乏化電位のZ方向分布を示す図である。
【図12】第2の実施形態に係る電磁波検出素子のピクセルサイズを40μm角とし、ゲート電極の半幅(中央から端部まで測った長さ)Wを、W=12μm,16μm,20μm,28μmと変えた場合の水平方向(X方向)の電位分布を示す図である。
【図13】本発明の第3の実施形態に係る電磁波検出素子の概略を説明する模式的な上面図(平面図)である。
【図14】図13のXIV-XIV方向に沿った第2の実施形態に係る電磁波検出素子の階段断面を示す模式的な鳥瞰図である。
【図15】図13のXIV-XIV方向に沿ってX方向を定義した場合において、第2の実施形態に係る電磁波検出素子のX方向断面に沿った電位分布を示す模式図である。
【図16】第2の実施形態に係る電磁波検出素子をロックインピクセルとして用いる場合、ロックインピクセルの構成に好適な、排出ゲート電極及び転送ゲート電極の種々の平面配置パターンを例示する模式的な平面図である。
【図17】第3の実施形態に係る電磁波検出素子を距離画像センサとして用いる場合の動作を説明するタイミング図である。
【図18】図13のXIV-XIV方向に沿った階段断面に対応する面からみた他の構造を説明する第3の実施形態の変形例(第1変形例)に係る電磁波検出素子の模式的な鳥瞰図である。
【図19】図13のXIV-XIV方向に沿った階段断面に対応する面からみた更に他の構造を説明する第3の実施形態の第2変形例に係る電磁波検出素子の模式的な鳥瞰図である。
【図20】本発明の第4の実施形態に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図21】本発明の第5の実施形態に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図22】本発明の第5の実施形態の変形例に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図23】図20に例示した第4の実施形態に係る電磁波検出素子を単位画素として、単位画素をマトリクス状に配列した第4の実施形態に係る固体撮像装置のチップ上の配置パターンを説明する模式的な上面図(平面図)である。
【図24】第4の実施形態に係る固体撮像装置の単位画素の概略構成を4トランジスタ型のCMOS画素として説明する場合において、4つのトランジスタの接続関係を示す等価回路図を中心に示す模式図である。
【図25】第4の実施形態に係る固体撮像装置のチップの全体の平面パターンを説明する模式的な上面図である。
【図26】第4の実施形態に係る電磁波検出素子を単位画素として、複数の単位画素をマトリクス状に配列した場合において、図25のXXIV-XXIV方向からみた断面に対応する面を手前側の面として表示した、第4の実施形態に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【図27】第4の実施形態に係る電磁波検出素子を単位画素として、複数の単位画素をマトリクス状に配列した場合において、図25のXXIV-XXIV方向からみた断面に対応する面を手前側の面として表示した、第4の実施形態の変形例(第1変形例)に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【図28】図25のXXIV-XXIV方向からみた断面に対応する面を手前側の面として表示した、第4の実施形態の第2変形例に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【図29】第5の実施形態に係る電磁波検出素子を単位画素として、複数の単位画素をマトリクス状に配列した場合において、図25のXXIV-XXIV方向からみた断面に対応する面を手前側の面として表示した、第5の実施形態に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【図30】その他の実施形態に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【発明を実施するための形態】
【0015】
以下に本発明の第1~第5の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0016】
以下の第1~第5の実施形態の説明では、第1導電型がn型、第2導電型がp型の場合について例示的に説明するが、導電型を逆の関係に選択して、第1導電型がp型、第2導電型がn型としても構わない。第1導電型がn型、第2導電型がp型の場合は、信号電荷としての電荷は電子となるが、第1導電型がp型、第2導電型がn型の場合は、信号電荷としての電荷は正孔(ホール)となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を90度回転すれば「左右」と「上下」は交換して読まれ、紙面を180度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。

【0017】
(第1の実施形態)
図1の鳥瞰断面図に示すように、本発明の第1の実施形態に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗の第1導電型(n型)の半導体からなる電離箱領域12と、電離箱領域12の下部に設けられた第2導電型(p型)で高不純物密度の下部電極コンタクト層11と、電離箱領域12の上部の一部に局在して設けられた第1導電型で高不純物密度の電荷読出領域16と、電離箱領域12の上部において、電荷読出領域16の下面及び側面の全体を囲むように設けられた、第1導電型で電荷読出領域16よりも低不純物密度の電荷収集領域13と、電荷収集領域13の周辺の電離箱領域12の上面を占有するように、電離箱領域12の上部に、電荷収集領域13に接して設けられた、第2導電型で下部電極コンタクト層11よりも低不純物密度の電荷経路誘導領域14aと、電荷経路誘導領域14aの上面に接して、電離箱領域12上に設けられた絶縁膜21と、電荷経路誘導領域14aの上方に位置する絶縁膜21上に設けられ、電荷読出領域16に電気的に接続された電気回路31aとを備える。「SOI絶縁膜」として機能する絶縁膜21を電離箱領域12の上に配置し、更にSOI絶縁膜上の薄い半導体層を「SOI半導体層」とすることにより、電離箱領域12を支持基板とするSOI構造が実現できる。電気回路31aはSOI半導体層中に集積化されている。

【0018】
電離箱領域12としては、比抵抗7~8kΩcm程度の半導体基板が使用可能であり、シリコン(Si)基板であれば、不純物密度6×1011cm-3程度のn型基板を採用可能である。p型であれば、比抵抗20~30kΩcm程度のSi基板が入手可能である。又、軟X線等の放射線測定の目的であれば、Siよりも原子番号の大きなゲルマニウム(Ge)、テルル化カドミウム(CdTe)やテルル化亜鉛カドミウム(ZnCdTe)等を用いてもよい。この第1の実施形態に係る電磁波検出素子において、下部電極コンタクト層11と電荷読出領域16との間にpn接合の逆バイアスとなる極性の電界を印加して、電荷収集領域13の前面に接する一部の領域に中性領域を残して、電離箱領域12の全体が空乏化される。

【0019】
電離箱領域12の下側を裏面として、近赤外光の場合、電離箱領域12の裏面から光が入射する。電離箱領域12の裏面端には、高濃度で薄い下部電極コンタクト層11を形成する。電離箱領域12は、高比抵抗半導体基板(極低不純物密度半導体基板)であり、この下部電極コンタクト層11に高い負電圧を加えることにより、電離箱領域12の大部分の領域を空乏化させる。厚い半導体基板からなる電離箱領域12の表面には、別の電荷経路誘導領域(埋め込み領域)14aを形成し、この電荷経路誘導領域14aには、0V又は、小さい負の電圧を加える。電離箱領域12の上部の中央部には、電離箱領域12中で発生した電荷を検出する電荷読出領域16があり、電荷読出領域16に接触するように電荷読出領域16を囲う電荷収集領域13が形成されている。図1では、この電荷収集領域13は、電荷経路誘導領域14aの下まで広げている。電荷読出領域16に対し下部電極コンタクト層11に高い負電圧を加えて電離箱領域12を全空乏化させると表面の電荷経路誘導領域14aと下部電極コンタクト層11との間でパンチスルーが生じ、大きなホール電流が電荷経路誘導領域14aから流れる。そこで、第1の実施の形態に係る電磁波検出素子では、電荷収集領域13の前面近傍の電離箱領域12に中性領域が残る程度に、裏面から加える負バイアスを設定する。しかし、電離箱領域12の中性領域には電界がないため、電荷が拡散でしか移動できず、電荷検出の速度が遅くなり、又、拡散によって隣接画素に取り込まれる電荷が増える。又熱的に発生する電荷が常時存在することになり、その一部が信号検出の際に取り込まれると、ノイズが増加することになる。これは、見方を変えれば、電荷読出領域16及び電荷収集領域13の静電容量が増えると考えることもでき、電荷電圧変換利得が低下する。

【0020】
図1の構造では、電離箱領域12の中性領域に残留する電荷を電荷収集領域13を介して電荷読出領域16に引き抜く動作により、この中性領域を空乏化する。まず、このような構造において、電荷読出領域16と電荷経路誘導領域14aとの間にバイアスが加えられていない場合、即ちビルトイン電位のみが加わっている状態では、電離箱領域12の裏面から、表面までの電位分布は、図2(a)のようになる。軸A-A,軸B-B,軸C-C,軸D-Dの各断面における電位分布の一部に平坦な領域が生じ、ここが中性領域になる。特に、軸A-A方向の断面で測られた電荷読出領域16の直下には、多くの残留電荷が生じる。そこで、図1に示す構造において、電荷読出領域16の電位を電荷経路誘導領域14aに対して逆方向バイアスが加わるような電位に設定する。即ち、例えば、電荷読出領域16の電位を+3V等の値に設定する。このときの電離箱領域12の裏面から、表面までの電位分布は、図.2(b)のようになる。軸A-A方向の断面でも、電荷読出領域16以外の領域が空乏化し、中性領域であった領域の電位が上昇する。この電位の上昇によって、軸B-B, 軸C-C, 軸D-Dの各断面における中性領域にあった電荷も電荷読出領域16に流れ出し、電位が上昇して空乏化する。その結果,水平方向の電位勾配が発生する。この電位勾配は、図1が1つの画素であり、同じ構造が2次元的に繰り返されるとすると画素境界が最も低く、画素の中央にある電荷読出領域16が最も高い分布となるため、1つの画素の空乏層内で発生する電荷は、その画素内の電荷読出領域16に集められる。即ち、電荷収集構造が実現できる。

【0021】
図3-5は、図1の構造に対する電位分布のシミュレーション結果を示している。200μmの厚さの電離箱領域12(比抵抗7kΩcm,不純物密度0.6×1012cm-3程度の半導体基板)に、裏面から-120Vの逆方向バイアスを印加し、電離箱領域12を空乏化し、電荷経路誘導領域14aには-2Vを印加、又電荷収集部(電荷読出領域16)は、+3Vに設定している。図3は、表面から裏面までの深さ200μmのZ方向の全体、図4は、表面から30μmまでのZ方向の空乏化電位の分布を示している。このように、電荷経路誘導領域14aの直下となる軸C-C方向軸D-D方向では、電荷に対するバリヤが形成され、電荷読出領域16下に電荷が集められる電位分布が形成される。図5は、ピクセルサイズを40μm角とした場合の水平方向の電位分布を示している。電荷読出領域16と下部電極コンタクト層11との間の高電界によって表面付近に集められた電荷は、電位の一番高いところに達して、その後、水平方向に移動するが、図5に示すように、電荷読出領域16に集められるような電位分布が形成されている。図5では、電荷収集のために加えた電荷収集領域13のスカート部の中央からの幅WをW=12μm,16μm,20μm,24μm,28μmと変化させたときの電位分布も示している。このように、電荷収集領域13のスカート部の幅を広くした方が、水平方向の電位の変化が大きく、大きな電界が形成できることが分かる。

【0022】
第1の実施形態に係る電磁波検出素子によれば、図1に示すように、電荷読出領域16と、この電荷読出領域16の側面と底面のすべてを囲む電荷収集領域13とで電荷収集構造を形成しているので、大きな面積の画素でも、電荷を検出する電荷読出領域16の面積を微小にすることができ、高い量子効率と高い電荷電圧変換利得により、極めて高い感度の電磁波検出素子を実現することができる。即ち、大きな電離箱領域12の中に発生した電荷が、電離箱領域12中のどこの領域であっても、1つの小さい電荷読出領域16に集めることができる。

【0023】
第1の実施形態に係る電磁波検出素子によれば、SOI構造を利用して、SOI半導体層となる薄い半導体層の下の電離箱領域12の表面に電荷経路誘導領域14aを埋め込んで、電荷経路誘導領域14aの電位を固定しているので、電荷経路誘導領域14aの上方に配置されたSOI半導体層のMOSトランジスタからなる電気回路31aの動作を安定化できる。更に、電荷経路誘導領域14aが電離箱領域12に対して、収集した電荷に対するポテンシャルバリヤを形成するため、電荷のロスがない。

【0024】
第1の実施形態に係る電磁波検出素子によれば、電荷経路誘導領域14aによってポテンシャルバリヤを形成する際に、電離箱領域12がパンチスルーする問題あるいは、電離箱領域12に中性領域が残留する問題を、電荷読出領域16の電位を中性領域の電位よりも高くすることで電離箱領域12を完全空乏化させて解決し、電離箱領域12のどの深さの電荷も表面側の電荷読出領域16に集めることができる。

【0025】
(第2の実施形態)
図6及び図7は、本発明の第2の実施形態に係る電磁波検出素子を示している。第2の実施形態に係る電磁波検出素子では、電離箱領域12中で発生した電荷を検出するための電荷読出領域16に接するように電荷収集領域17を形成するとともに、SOI構造を構成するSOI半導体層をゲート電極32として用いて、ゲート電極32に負電圧を印加し、電離箱領域12の表面(界面)にホールを蓄積し、電離箱領域12の表面電位をピニングする。第2の実施形態に係る電磁波検出素子の構造によって暗電流を低減する。又、電荷収集領域17を空乏化することによりその電位は、電離箱領域12よりも高くなるので、中央の電荷読出領域16に電荷(電子)を集める方向の電界が形成され、電荷収集構造が実現される。

【0026】
図8は、第2の実施形態に係る電磁波検出素子のゲート電極32の半幅W=20μmの場合において、ゲート電極32に加える電圧を、+3V,0V,-3V,-5V及び-10Vと変化したときの、ゲート電極32の下方に位置する電離箱領域12の表面における水平方向電位分布を示している。一方、図9は、第2の実施形態に係る電磁波検出素子のゲート電極32に印加するバイアス電圧を一定値=-10Vに維持し、ゲート電極32のサイズ(半幅)を変えたときの、ゲート電極32の下方に位置する電離箱領域12の表面における水平方向電位分布を示している。

【0027】
ゲート電極32に-3V及び-5Vの負電圧を加えることにより、電離箱領域12の表面電位が変化し、ゲート電極32に-10Vを加えたときには、ゲート電極32の下の電位が、電荷経路誘導領域14bとほぼ同電位になっている。これは、ゲート電極32に印加した負電圧によってホールが誘起され、ゲート電極32によるピニングが生じていることを示している。

【0028】
図9は、ゲート電極32に-10Vを加えた状態で、ゲート電極32の半幅W(ゲート幅=2W)をW=12μm,16μm,20μm,24μm,28μmと変えたときの、電離箱領域12を構成している半導体基板の表面の電位分布を示している。ゲート電極32の半幅W=12μm,16μm,20μm,24μm,28μmのいずれの場合についても、負電圧-10Vを加えたことによって電離箱領域12の表面電位が、電荷経路誘導領域14bの電位とほぼ同じになり、これによってホールが誘起され、ピニングが生じていることが分かる。

【0029】
図10、図11及び図12は、第2の実施形態に係る電磁波検出素子の構造に対する電位分布のシミュレーション結果を示している。200μmの厚さの電離箱領域12(比抵抗7kΩcm,不純物密度0.6×1012cm-3程度の半導体基板)に、裏面から-120Vの逆方向バイアス電圧を印加し、電離箱領域12を空乏化し、電荷経路誘導領域14aには-2Vを印加、又電荷収集部(電荷読出領域16)は、+3Vに設定している。又ゲート電極32には、-10Vを加えている。

【0030】
図10は、表面から裏面までの深さ方向の0~200μmの全体、図11は、表面から30μmまでの深さ方向の空乏化電位の分布を示している。図11では、既に図1に示した軸A-A,軸B-B,軸C-C,軸D-Dと等価な断面方向が、図7に対して定義されている。図11に示すように、電荷経路誘導領域14aの直下となる軸C-C方向、軸D-D方向(図1参照。)では、電荷に対するバリヤが形成され、電荷読出領域16下に電荷が集められる電位分布が形成される。図12は、ピクセルサイズを40μm角とした場合の水平方向の電位分布を示している。電界によって表面付近に集められた電荷は、電位の一番高いところに達して, その後、水平方向に移動するが、図12に示すように、電荷読出領域16に集められるような電位分布が形成されている。図12では、ゲート電極32の幅WをW=12μm,16μm,20μm,28μmと変えたときの電位分布も示している。このように、ゲート電極32の直下の領域で大きく電位が変化し、適度なゲート電極32の幅2Wに設定することで、全体的に大きな電界が形成できることが分かる。

【0031】
第2の実施形態に係る電磁波検出素子によれば、図6及び図7に示すように、電荷読出領域16と、この電荷読出領域16を囲むように配置された、電荷読出領域16よりも浅い電荷収集領域17とで電荷収集構造を形成しているので、大きな面積の画素でも、電荷を検出する電荷読出領域16の面積を微小にすることができ、高い量子効率と高い電荷電圧変換利得により、極めて高い感度の電磁波検出素子を実現することができる。即ち、第1の実施形態に係る電磁波検出素子と同様に、大きな電離箱領域12の中に発生した電荷が、電離箱領域12中のどこの領域であっても、1つの小さい電荷読出領域16に集めることができる。

【0032】
第2の実施形態に係る電磁波検出素子によれば、SOI構造を利用して、SOI半導体層となる薄い半導体層の下の電離箱領域12の表面に電荷経路誘導領域14bを埋め込んで、電荷経路誘導領域14bの電位を固定しているので、第1の実施形態に係る電磁波検出素子と同様に、電荷経路誘導領域14bの上方に配置されたSOI半導体層のMOSトランジスタからなる電気回路31aの動作を安定化できる。更に、第1の実施形態に係る電磁波検出素子と同様に、電荷経路誘導領域14bが電離箱領域12に対して、収集した電荷に対するポテンシャルバリヤを形成するため、電荷のロスがない。

【0033】
第2の実施形態に係る電磁波検出素子によれば、電荷経路誘導領域14bによってポテンシャルバリヤを形成する際に、電離箱領域12がパンチスルーする問題あるいは、電離箱領域12に中性領域が残留する問題を、電荷読出領域16の電位を中性領域の電位よりも高くすることで電離箱領域12を完全空乏化させて解決し、電離箱領域12のどの深さの電荷も表面側の電荷読出領域16に集めることができる。

【0034】
(第3の実施形態)
図13及び図14に示すように、本発明の第3の実施形態に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域12と、電離箱領域12の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層11と、電離箱領域12の上部の一部に局在して設けられた第2導電型の分配障壁形成領域20aと、分配障壁形成領域20aの周辺に配置された、第1導電型で高不純物密度の第1の電荷読出領域18b1及び18d1並びに第2の電荷読出領域18a1及び18c1と、電離箱領域12の上部において、第1の電荷読出領域18b1及び18d1並びに第2の電荷読出領域18a1及び18c1を囲むように設けられた、第1導電型で電荷読出領域よりも低不純物密度の電荷収集領域17と、電荷収集領域17の周辺の電離箱領域12の上面を占有するように、電離箱領域12の上部に、電荷収集領域17に接して設けられた、第2導電型で下部電極コンタクト層11よりも低不純物密度の電荷経路誘導領域14bと、電荷経路誘導領域14bの上面に接して、電離箱領域12上に設けられた絶縁膜21と、平面パターン上、第1の電荷読出領域に近接した絶縁膜21の上に配置され、絶縁膜21を介して電荷収集領域17と対向して配置された第1の転送ゲート電極35b1及び35d1と、平面パターン上、第2の電荷読出領域に近接した絶縁膜21の上に配置され、絶縁膜21を介して電荷収集領域17と対向して配置された第2の転送ゲート電極35a1及び35c1と、電荷経路誘導領域14bの上方に位置する絶縁膜21上に設けられ、電荷読出領域に電気的に接続された電気回路31b,31c,31d及び31eとを備えてロックインピクセルを構成している。第1の転送ゲート電極35b1及び35d1並びに第2の転送ゲート電極35a1及び35c1は、それぞれ、絶縁膜21を介したSOI構造を利用したゲート電極構造を構成している。図13及び図14に示すように、分配障壁形成領域20aの中央には、分配障壁形成領域20aよりも高不純物密度で第2導電型の分配障壁コンタクト領域19を更に備える。

【0035】
第3の実施形態に係る電磁波検出素子は、下部電極コンタクト層11と電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、電荷収集領域17の前面に接する一部の領域に中性領域を残して、電離箱領域12の全体を空乏化した状態において、第1の転送ゲート電極35b1及び35d1並びに第2の転送ゲート電極35a1及び35c1に印加する電圧により、第1の電荷読出領域18b1及び18d1並びに第2の電荷読出領域18a1及び18c1に転送される電荷を振り分ける。

【0036】
第3の実施形態に係る電磁波検出素子によれば、図13及び図14に示すように、第1の電荷読出領域18b1及び18d1並びに第2の電荷読出領域18a1及び18c1の合計4つの電荷読出領域が椀型の分配障壁形成領域20aを囲むように配置され、4つの電荷読出領域18a1,18b1,18c1,18d1を介して分配障壁形成領域20aを囲むように、電荷読出領域18a1,18b1,18c1,18d1よりも浅い電荷収集領域17が配置され、電荷読出領域18a1,18b1,18c1,18d1と電荷収集領域17とで電荷収集構造を形成しているので、大きな面積の画素でも、電荷を検出する電荷読出領域18a1,18b1,18c1,18d1の面積を微小にすることができ、高い量子効率と高い電荷電圧変換利得により、極めて高い感度の電磁波検出素子をロックインピクセルとして実現することができる。即ち、第1及び第2の実施形態に係る電磁波検出素子と同様に、大きな電離箱領域12の中に発生した電荷が、電離箱領域12中のどこの領域であっても、第1の転送ゲート電極35b1及び35d1並びに第2の転送ゲート電極35a1及び35c1に印加する電圧により、4つの電荷読出領域18a1,18b1,18c1,18d1に分配することができるロックインピクセルが実現できる。

【0037】
第3の実施形態に係る電磁波検出素子によれば、SOI構造を利用して、SOI半導体層となる薄い半導体層の下の電離箱領域12の表面に電荷経路誘導領域14bを埋め込んで、電荷経路誘導領域14bの電位を固定しているので、第1及び第2の実施形態に係る電磁波検出素子と同様に、電荷経路誘導領域14bの上方に配置されたSOI半導体層のMOSトランジスタからなる電気回路31aの動作を安定化できる。更に、第1及び第2の実施形態に係る電磁波検出素子と同様に、電荷経路誘導領域14bが電離箱領域12に対して、収集した電荷に対するポテンシャルバリヤを形成するため、電荷のロスがない。

【0038】
第3の実施形態に係る電磁波検出素子によれば、電荷経路誘導領域14bによってポテンシャルバリヤを形成する際に、電離箱領域12がパンチスルーする問題あるいは、電離箱領域12に中性領域が残留する問題を、電荷読出領域18a1,18b1,18c1,18d1の電位を中性領域の電位よりも高くすることで電離箱領域12を完全空乏化させて解決し、電離箱領域12のどの深さの電荷も表面側の電荷読出領域18a1,18b1,18c1,18d1に分配することができる。

【0039】
図13の平面図から分かるように、第1の転送ゲート電極35b1及び35d1並びに第2の転送ゲート電極35a1及び35c1を囲むように、グローバルゲート電極34が、SOI構造を利用したゲート電極として環状に設けられている。グローバルゲート電極34によって、第2の実施形態に係る電磁波検出素子と同様に、電荷を一旦収集することができる。即ち、第3の実施形態に係る電磁波検出素子は、第2の実施形態に係る電磁波検出素子の構造を基本としながらロックインピクセルを構成している。

【0040】
環状に設けられたグローバルゲート電極34の内部において、第1の転送ゲート電極35b1及び35d1が対角方向のペアとして配列され、第2の転送ゲート電極35a1及び35c1とが他の対角方向のペアとして配列されている。グローバルゲート電極34によって一旦集められた電荷は、第1の転送ゲート電極35b1及び35d1並びに第2の転送ゲート電極35a1及び35c1にそれぞれ周期的に印加される電圧により、第1の電荷読出領域18b1及び18d1並びに第2の電荷読出領域18a1及び18c1に順次転送され、振り分けられる。

【0041】
図13の平面図に示すように、対角線方向に配列された第1の転送ゲート電極35b1及び35d1のペア及び第2の転送ゲート電極35a1及び35c1のペアの合計4つのゲート電極を用い、各画素を光源に同期させることにより、周期的な光信号の検出を行うロックインピクセルによる撮像デバイスを実現することができる。
図15には、図13のXIV-XIV方向に沿ったX方向の断面の電位分布が示されているが、深さ方向の電位分布については、最も電位の高い点での電位が示されている。一対の第1の転送ゲート電極35b1及び35d1に加える転送電圧をVG1、一対の第2の転送ゲート電極35a1及び35c1に加える転送電圧をVG2として、相対的に高レベルの電圧(H),低レベルの電圧(L)を与えることにより、一旦グローバルゲート電極34の下に集めた電子が、第1の電荷読出領域18d1及び第2の電荷読出領域18a1にそれぞれ周期的に転送されるような制御を行うことができることが分かる。これを実現するために、グローバルゲート電極34に加える電圧は、VG1とVG2に対して高レベル又は低レベルの電圧を加えることで実現される電位レベルの中間レベルになるように設定する。このようなロックインピクセルは、光の飛行時間を画素毎に計測するセンサや、蛍光寿命を画素毎に計測するセンサ等に応用することができる。

【0042】
ロックインピクセルとしては、図16(a)に示すように、排出電圧VGDが印加される一対の排出ゲート電極36a及び36cを対角方向に配列した構造でもよい。図16(a)の平面パターン配置では、電離箱領域12の上部の一部に局在して設けられた第2導電型の分配障壁形成領域20aの周辺に、第1導電型で高不純物密度の第1の電荷読出領域18d2並びに第2の電荷読出領域18b2が配置され、第1の電荷読出領域18d2に近接した絶縁膜21の上に、絶縁膜21を介して電荷収集領域17と対向して第1の転送ゲート電極35d2が配置され、第2の電荷読出領域18b2に近接した絶縁膜21の上に、絶縁膜21を介して電荷収集領域17と対向して第2の転送ゲート電極35b2が配置されている。更に、図16(a)に示すように、分配障壁形成領域20aの周辺に、第1の電荷読出領域18d2並びに第2の電荷読出領域18b2とは離間して、第1導電型で高不純物密度の排出ドレイン領域18a及び18cが対角線上に配置されている。そして図16(a)の平面パターン上、排出ドレイン領域18a及び18cに近接して、絶縁膜21の上に、絶縁膜21を介して電荷収集領域17と対向して排出ゲート電極36a及び36cとが配置されている。第1の転送ゲート電極35d2、第2の転送ゲート電極35b2及び排出ゲート電極36a及び36cに印加する電圧により、第1の電荷読出領域、第2の電荷読出領域及び排出ドレイン領域18a及び18cに転送される電荷が振り分けられる。図16(a)の平面図では、分配障壁形成領域20の中央には、分配障壁形成領域20aよりも高不純物密度で第2導電型の分配障壁コンタクト領域19が配置されている。

【0043】
他のロックインピクセルとしては、図16(b)に示すように、排出電圧VGDが印加される排出ゲート電極36cを含み、第1転送電圧VG1を印加する第1の転送ゲート電極37d、第2転送電圧VG2を印加する第2の転送ゲート電極37a及び第3転送電圧VG3を印加する第3の転送ゲート電極37bを設けたトポロジーを採用することもできる。第1の転送ゲート電極37d、第2の転送ゲート電極37a及び第3の転送ゲート電極37bと1つの排出ゲート電極36cをもつことにより、背景光の影響を除去しながら、光の飛行時間により距離を計測するセンサが実現される。

【0044】
更に他のロックインピクセルとしては、図16(c)に示すように、排出電圧VGDが印加される2つの排出ゲート電極36d及び36eを含み、第1転送電圧VG1を印加する第1の転送ゲート電極38a、第2転送電圧VG2を印加する第2の転送ゲート電極38b、第3転送電圧VG3を印加する第3の転送ゲート電極38c、第1転送電圧VG1を印加する第4の転送ゲート電極38d、第2転送電圧VG2を印加する第5の転送ゲート電極38e及び第3転送電圧VG3を印加する第6の転送ゲート電極38f、を設けたトポロジーを採用することもできる。第1の転送ゲート電極38a~第6の転送ゲート電極38fの6個の転送ゲート電極と2つの排出ゲート電極36d及び36eをもつことにより、背景光の影響を除去しながら、光の飛行時間により距離を計測するセンサが実現される。

【0045】
更に他のロックインピクセルとしては、図16(d)に示すように、排出電圧VGDが印加される3つの排出ゲート電極36f,36g及び36hを含み、第1転送電圧VG1を印加する第1の転送ゲート電極39a、第2転送電圧VG2を印加する第2の転送ゲート電極39b、第3転送電圧VG3を印加する第3の転送ゲート電極39c、第1転送電圧VG1を印加する第4の転送ゲート電極39d、第2転送電圧VG2を印加する第5の転送ゲート電極39e、第3転送電圧VG3を印加する第6の転送ゲート電極39f、第1転送電圧VG1を印加する第7の転送ゲート電極39g、第2転送電圧VG2を印加する第8の転送ゲート電極39h及び第3転送電圧VG3を印加する第9の転送ゲート電極39iを設けたトポロジーを採用することもできる。第1の転送ゲート電極39a~第9の転送ゲート電極39iの9個の転送ゲート電極と3つの排出ゲート電極36f,36g及び36hをもつことにより、背景光の影響を除去しながら、光の飛行時間により距離を計測するセンサが実現される。

【0046】
例として、図16(b)に示した排出電圧VGDが印加される排出ゲート電極36cを含み、第1転送電圧VG1を印加する第1の転送ゲート電極37d、第2転送電圧VG2を印加する第2の転送ゲート電極37a及び第3転送電圧VG3を印加する第3の転送ゲート電極37bの合計4つのゲート電極をもつTOFセンサの場合の距離計測の動作を説明する。
図17は、第3の実施形態に係る距離画像センサの動作を説明するタイミング図である。比較的パルス幅の狭いパルス光を出力光(探索光)に用いて動作させる。図17に示すように、出力光(探索光)が反射して戻ってきた到来光(受信光)のパルスを受けて、到来光(受信光)が発生させた電荷を蓄積する期間に対して、図17に示すようなタイミングを選んで、周期的に、第1の転送ゲート電極37d、第2の転送ゲート電極37a、第3の転送ゲート電極37b及び排出ゲート電極36cに、第1転送電圧VG1、第2転送電圧VG2、第3転送電圧VG3及び排出電圧VGDを、それぞれ与えて動作させる。

【0047】
(a)第1転送電圧VG1:高レベル、第2転送電圧VG2:低レベル、第3転送電圧VG3:低レベル及び排出電圧VGD:低レベルの期間では、発生した光電荷は、第1の電荷読出領域(FD1端子)18dに転送される。
(b)第2転送電圧VG2:高レベル、第1転送電圧VG1:低レベル、第3転送電圧VG3:低レベル及び排出電圧VGD:低レベルの期間では、発生した光電荷は、第2の電荷読出領域(FD2端子)18aに転送される。

【0048】
(c)第3転送電圧VG3:高レベル、第1転送電圧VG1:低レベル、第2転送電圧VG2:低レベル、及び排出電圧VGD:低レベルの期間では、発生した光電荷は、第3電荷読出領域(FD3端子)18bに転送される。
(d)排出電圧VGD:高レベル、第1転送電圧VG1:低レベル、第2転送電圧VG2:低レベル、及び第3転送電圧VG3:低レベルの期間では、発生した光電荷は、排出ドレイン領域(ドレイン端子D)18cに排出される。

【0049】
このとき、到来光(受信光)のパルスが図17に示したような第2転送電圧VG2が高レベルの後半の期間となり且つ、第1転送電圧VG1、第3転送電圧VG3、排出電圧VGDがそれぞれ低レベルの期間から、第3転送電圧VG3が高レベルの前半の期間で第1転送電圧VG1、第2転送電圧VG2及び排出電圧VGDがそれぞれ低レベルの期間となるタイミングで到来するように設定しておくと、到来光(受信光)による光電荷は、第2の電荷読出領域(FD2端子)18aと、第3電荷読出領域(FD3端子)18bに転送される。

【0050】
第2の電荷読出領域(FD2端子)18a及び第3電荷読出領域(FD3端子)18bにそれぞれ蓄積される電荷をQ2及びQ3とすると:
2=Iph(T0-Td)+Ia0 …… (1)
3=Iphd +Ia0 …… (2)
で表される。ここで、Iphは到来光(受信光)を信号として電離箱領域12中で発生した電荷による光電流、Iaは背景光により電離箱領域12中で発生した光電流、T0は出力光(探索光)及び到来光(受信光)のパルス幅、Tdは光の飛行時間による光パルスの遅れ時間である。

【0051】
一方、図17に示したように、第1転送電圧VG1が高レベル、第2転送電圧VG2、第3転送電圧VG3及び排出電圧VGDがそれぞれ低レベルの期間には、到来光(受信光)のパルスが到来していないので、第1の電荷読出領域(FD1端子)18dには背景光のみにより電離箱領域12中で発生したる電荷が蓄積される。このとき、第1の電荷読出領域(FD1端子)18dに蓄積される電荷をQ1とすると:
1=Ia0 …… (3)
この電荷Q1を使って、電荷Q2及び電荷Q3に含まれる背景光の影響をキャンセルしながら、光の飛行時間を推定することができる。即ち、式(1),(2),(3)より光の飛行時間は次式で表される:
d=T0(Q3-Q1)/(Q2+Q3-2Q1) …… (4)
なお、図17に示したように、排出電圧VGDが高レベル、第1転送電圧VG1、第2転送電圧VG2及び第3転送電圧VG3がそれぞれ低レベルの期間でも、背景光により電離箱領域12中で光電荷が発生する。しかし、この期間に電離箱領域12中で発生した光電荷は、排出ドレイン領域(ドレイン端子D)18cに排出される。

【0052】
図17に示したような短いパルス幅の出力光(探索光)を用いて、到来光のエネルギーを第2転送電圧VG2が高レベル及び第3転送電圧VG3が高レベルの期間に集中させることで、背景光に対する影響を軽減する。更に、上のキャンセル処理で、背景光の成分をキャンセルする。これにより、背景光に対する耐性の高い光飛行時間計測を行うことができる。

【0053】
図18に示す第3の実施の形態の変形例(第1変形例)に係る電磁波検出素子の構造は、第1の電荷読出領域18d1,第2の電荷読出領域18a1、第1の転送ゲート電極35d1及び第2の転送ゲート電極35a1の直下には、分配障壁形成領域20bが位置しないようにし、断面図上、2分割されて図示されている電荷収集領域17の間となるところに、瓢箪型の分配障壁形成領域20bを深く形成している。瓢箪型の分配障壁形成領域20bを設けることにより、第1の電荷読出領域18d1,第2の電荷読出領域18a1、第1の転送ゲート電極35d1及び第2の転送ゲート電極35a1の下にもZ方向(下(裏面)から)から到来する電荷に対する電位バリヤが形成される。このため、図18に示す第3の実施の形態の変形例(第1変形例)に係る電磁波検出素子によれば、電荷が直接第1の電荷読出領域18d1,第2の電荷読出領域18a1,第1の転送ゲート電極35d1及び第2の転送ゲート電極35a1に入るのを避けることができる。

【0054】
図18に示す構造では、第1の電荷読出領域18d1,第2の電荷読出領域18a1、第1の転送ゲート電極35d1及び第2の転送ゲート電極35a1の下方には、分配障壁形成領域20bが覆うことのないように、中央のところの分配障壁形成領域20bを瓢箪型に深くしている。図18に示す構造では、瓢箪型の分配障壁形成領域20bを用いることにより、結果的に、第1の電荷読出領域18d1,第2の電荷読出領域18a1や第1の転送ゲート電極35d1及び第2の転送ゲート電極35a1の下にもZ方向の下側(下部電極コンタクト層11側)から到来する電荷に対する電位バリヤが形成される。このため、図18に示す第3の実施の形態の第1変形例に係る電磁波検出素子の構造によれば、電荷が直接第1の電荷読出領域18d1及び第2の電荷読出領域18a1又は第1の転送ゲート電極35d1及び第2の転送ゲート電極35a1の直下の電荷収集領域17に入るのを避けることができる。

【0055】
図18に示す第3の実施の形態の第1変形例とほぼ同じ効果を得ることができる構造を図19に示す。図19に示す第3の実施の形態の第2変形例に係る電磁波検出素子の構造では、第1の電荷読出領域18d1,第2の電荷読出領域18a1、第1の転送ゲート電極35d1,第2の転送ゲート電極35a11の下方を逆T字型をなす分配障壁形成領域20cの下部の水平方向に延在するスカート部で覆っている。第1の転送ゲート電極35d1及び第2の転送ゲート電極35a1の直下となる電離箱領域12で発生した電荷が、直接、第1の電荷読出領域18d1,第2の電荷読出領域18a1のつながっている第1の出力端子S1及び第2の出力端子S2に拾われることがないように、逆T字型をなす分配障壁形成領域20cでポテンシャルバリヤを形成するものである。逆T字型をなす分配障壁形成領域20cを用いることによってグローバルゲート電極34の下に電荷が一旦回り込むので、第1の転送ゲート電極35d1の下方にチャネルが形成される電圧が印加されたときに、第1の出力端子S1に、第2の転送ゲート電極35a1の下方にチャネルが形成される電圧が印加されたときに第2の出力端子S2に転送される。しかしながら、図19に示す構造において、第1の電荷読出領域18d1,第2の電荷読出領域18a1、第1の転送ゲート電極35d1,第2の転送ゲート電極35a11の下方を逆T字型をなす分配障壁形成領域20cの下部のスカート部で、覆いすぎると、第1の転送ゲート電極35d1及び第2の転送ゲート電極35a1による第1の電荷読出領域18d1,第2の電荷読出領域18a1への電荷の転送に影響がでるので、具体的な寸法や、不純物密度の設計に留意が必要である。

【0056】
(第4の実施形態)
図20に示すように、本発明の第4の実施形態に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域12と、電離箱領域12の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層11と、電離箱領域12の上部の一部に設けられた第1導電型で電離箱領域12よりも高不純物密度の電荷収集領域53と、電荷収集領域53から少なくとも一部が離間し、且つ電荷収集領域53を囲むように設けられた第2導電型の電荷経路誘導領域(52a,52h)とを備える。電荷経路誘導領域(52a,52h)は、下部電極コンタクト層11よりも低不純物密度のpウェル52a及びpウェル52hから構成されている。図20に示す鳥瞰断面図の手前側の断面には、見かけ上、独立したpウェル52a及びpウェル52hが露出しているが、現実には、pウェル52aとpウェル52hは一体のp型の領域であってもよく、独立した複数のp型の領域の一部として存在してもよい。

【0057】
第4の実施形態に係る電磁波検出素子は、更に、電荷収集領域53と電荷経路誘導領域(52a,52h)とが離間した箇所において、電荷収集領域53の端部側に電荷経路誘導領域(52a,52h)に対向して設けられた、第1導電型で高不純物密度の電荷読出領域57と、電荷読出領域57と電荷経路誘導領域(52a,52h)とが対向した箇所に露出した電離箱領域12上に設けられた絶縁膜91と、平面パターン上、電荷収集領域53と電荷経路誘導領域(52a,52h)とが離間した箇所の絶縁膜91の上に配置された転送ゲート電極61と、電荷経路誘導領域(52a,52h)の内部に設けられ、電荷読出領域57に電気的に接続された電気回路(63,71,72)とを備える。電気回路(63,71,72)はpウェル52hの上部に設けられた第1導電型(n型)の半導体領域71,72をソース領域又はドレイン領域のいずれかとし、半導体領域71と半導体領域72の間のpウェル52hの上方に絶縁膜91を介して配置されたゲート電極63を有するnMOSトランジスタ(63,71,72)によって、模式的に例示されている。図20に示したnMOSトランジスタ(63,71,72)は便宜上の例示であり、1個のnMOSトランジスタで第4の実施形態に係る電磁波検出素子の電気回路が構成されることを意味するものではない。実際にpウェル52hに構成される電気回路は、設計仕様により種々のトポロジーの採用が可能であり、例えば、複数のnMOSトランジスタの組み合わせを含む回路で構成することが可能である。

【0058】
更に、第4の実施形態に係る電磁波検出素子は、電荷収集領域53の上に第2導電型で電荷経路誘導領域(52a,52h)よりも高不純物密度の電荷ピニング層56を備える。電荷ピニング層56と電荷収集領域53とで埋め込みフォトダイオード(PPD)を、電離箱領域12の上部に構成している。又、図20に示すように、電荷収集領域53の下から電荷経路誘導領域(52a,52h)の下に延在する、第1導電型で電離箱領域12よりも高不純物密度のスカート領域51aを更に備える。図20に示すように、スカート領域51aが、電荷収集領域53の下面に金属学的に接合されているので、実際には、電荷収集領域53とスカート領域51aとが一体したn型領域と、p型の電荷ピニング層56とで埋め込みフォトダイオード(PPD)が構成されることになる。電離箱領域12とこの電離箱領域12の表面側(上面側)の埋め込みフォトダイオード(56,53,51a)とが金属学的に接合され、電位的な結合を実現することによって、電離箱領域12内で発生した光電子が、埋め込みフォトダイオード(56,53,51a)の電荷収集領域53に導かれる。

【0059】
図20に示す第4の実施形態に係る電磁波検出素子は、下部電極コンタクト層11と電荷読出領域57との間にpn接合の逆バイアスとなる極性の電界を印加して、電荷収集領域53の前面に接する一部の領域に中性領域を残して、電離箱領域12の全体を空乏化した状態において、転送ゲート電極61に印加する電圧により、電荷収集領域53の上部に蓄積された電荷を電荷読出領域57に転送する。図20に示すように、スカート領域51aが、電荷収集領域53の下面に金属学的に接合されているので、電離箱領域12の全体を空乏化させることによって、電離箱領域12の上部にスカート領域51aに沿った水平方向電界が形成され、この水平方向電界によって、発生した光電子を電荷収集領域53へ収集する動作を高速に行うことができる。
図20に示すように、第4の実施形態に係る電磁波検出素子によれば、電離箱領域12とこの電離箱領域12の表面側の埋め込みフォトダイオード(56,53,51a)とが電位的に結合していることによって、電離箱領域12内で発生した光電子が、埋め込みフォトダイオード(56,53,51a)の電荷収集領域53に導かれる。

【0060】
-固体撮像装置-
図23に示すように、本発明の第4の実施形態に係る固体撮像装置(2次元イメージセンサ)は、図20に例示した全空乏化フォトダイオードを備える電磁波検出素子を単位画素Xij(i=1~M;j=1~N:M,Nはそれぞれ整数である。)として、多数の画素Xijを2次元マトリクス状に配列してピクセルアレイ領域1を構成したものである。ピクセルアレイ領域1は、例えば、方形状の撮像領域を構成している。図23に示すように、ピクセルアレイ領域1の周辺には周辺回路部3aが配置され、ピクセルアレイ領域1と周辺回路部3aとが同一の半導体チップ上に集積化されている。周辺回路部3aには、 水平シフトレジスタ303、垂直シフトレジスタ301及びタイミング発生回路302等が含まれている。

【0061】
より具体的には、方形状のピクセルアレイ領域1の下辺部には、図23において水平方向に示した画素行X11,12,13,……X1M;X21,22,23,……X2M;X31,32,33,……X3M;……XN1,N2,N3,……XNM方向に沿って水平シフトレジスタ303が設けられている。そして、ピクセルアレイ領域1の左辺部には、図23において垂直方向に示した画素列X11,X21,31,……,XN1;X12,X22,32,……,XN2;X1 3,X23,33,……,XN3;……;X1M,X2M,3M,……,XNM方向に沿って垂直シフトレジスタ301が設けられている。垂直シフトレジスタ301及び水平シフトレジスタ303には、タイミング発生回路302が接続されている。

【0062】
各画素列X11,X21,31,……,XN1;X12,X22,32,……,XN2;X13,X23,33,……,XN3;……;X1M,X2M,3M,……,XNMM毎に、垂直信号線B1,B2,B3,……,BMが設けられている。図23の配置では、それぞれの垂直信号線B1,B2,B3,……,BMの上方には、負荷電流源となるMOSトランジスタQ1,Q2,Q3,……,QMが接続され、それぞれのMOSトランジスタQ1,Q2,Q3,……,QMからバイアス電圧Vbがそれぞれの垂直信号線B1,B2,B3,……,BMに印加される。

【0063】
そして、それぞれの垂直信号線B1,B2,B3,……,BMの下方には、カラム処理回路CL1,CL2,CL3,……,CLMが接続されている。それぞれのカラム処理回路CL1,CL2,CL3,……,CLMには、ノイズキャンセル回路及びA/D変換回路が含まれている。ノイズキャンセル回路は、相関2重サンプリング(CDS:Correlated Double Sampling)等により構成すればよい。

【0064】
即ち、第4の実施形態に係る固体撮像装置では、垂直シフトレジスタ301によって、ピクセルアレイ領域1を各画素行X11,12,13,……X1M;X21,22,23,……X2M;X31,32,33,……X3M;……XN1,N2,N3,……XNM単位で垂直方向に走査することにより行選択がなされる。更に、水平シフトレジスタ303によって、各画素行X11,12,13,……X1M;X21,22,23,……X2M;X31,32,33,……X3M;……XN1,N2,N3,……XNMの画素信号を各画素列X11,X21,31,……,XN1;X12,X22,32,……,XN2;X13,X23,33,……,XN3;……;X1M,X2M,3M,……,XNMM毎に設けられた垂直信号線B1,B2,B3,……,BMを介して、カラム処理回路CL1,CL2,CL3,……,CLMに読み出される。

【0065】
垂直シフトレジスタ301の出力によって選択された1行分の信号に対して、それぞれのカラム処理回路CL1,CL2,CL3,……,CLMによってノイズキャンセル処理がほどこされ、ノイズキャンセル処理後の出力が、カラム処理回路CL1,CL2,CL3,……,CLM毎に設けられたA/D変換回路によって、A/D変換され、ディジタルデータになる。ディジタルデータとなった1行分の画像データは、水平走査されて、映像信号出力端子Ovから外部に出力される。

【0066】
図23に示したイメージセンサを構成する単位画素Xijは、図24に示すように4トランジスタ型のCMOS画素に、図20に示した全空乏フォトダイオードを適用した構造である。即ち、図24に示すように、電荷読出領域57に信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極とリセットトランジスタTRijのソース電極が接続されている。信号読み出しトランジスタ(増幅トランジスタ)TAijのソース電極にはスイッチングトランジスタTSijのドレイン電極が接続され、スイッチングトランジスタTSijのソース電極には垂直信号線Bjが接続されている。このような4トランジスタ型の画素の構成では、電荷読出領域57に転送された電荷量に相当する電圧によって、信号読み出しトランジスタ(増幅トランジスタ)TAijで増幅された出力が、スイッチングトランジスタTSijを介して垂直信号線Bjに出力される。

【0067】
図23の第4の実施形態に係る固体撮像装置を表面側からみたレイアウトの一例を図25に示す。中央にピクセルアレイ領域1があり、それを取り囲うように周辺回路・IO領域3b,3c,3d,3eが配置されている。周辺回路・IO領域3b,3c,3d,3eのそれぞれは、周辺回路と、周辺回路の外側を囲む入出力デバイスが並んだ領域(IO領域)で構成されている。図25において、周辺回路・IO領域3b,3c,3d,3eの配置された領域の更に外側には高電圧印加領域2がある。高電圧印加領域2は、電離箱領域12の裏面側の下部電極コンタクト層11に大きな電圧を加えて電離箱領域12を全空乏化させるために、下部電極コンタクト層11と同じ高電圧(負電圧)を印加する回路が配置された領域である。

【0068】
ピクセルアレイ領域1、周辺回路・IO領域3b、高電圧印加領域2を含む、第4の実施形態に係る固体撮像装置の断面構造を図26に示す。図26は図25のXXIV-XXIV方向からみた断面に対応する面を手前側の面として表示した模式的な鳥瞰図に相当する。第4の実施形態に係る固体撮像装置では、図26に示すようにピクセルアレイ領域1の単位画素内に、pウェル52a及び52bのみが配置されている。そして、pウェル52bを利用して、第4の実施形態に係る固体撮像装置の単位画素内にはnMOSトランジスタのみが配置されている。

【0069】
一方、図26に示すように、第4の実施形態に係る固体撮像装置の周辺回路・IO領域3bにはpウェル52d、nウェル55c及びpウェル52eが互いに隣接して形成されている。CMOS型回路により、周辺回路やIO領域の回路を実現するため、周辺回路・IO領域3bのpウェル52d及びpウェル52eにはnMOSトランジスタによる電気回路が配置され、nウェル55cにはpMOSトランジスタによる電気回路が配置されている。

【0070】
更に、pウェル52d、nウェル55c、pウェル52eの下面に接合するように埋込p領域54cが電離箱領域12の上部に埋め込まれている。図26に示したように、周辺回路・IO領域3bにおいては、埋込p領域54cを電離箱領域12の上部の比較的深い位置に埋め込みながら、埋込p領域54cのないnウェル55bをpウェル52dの左側に隣接して配置し、周辺回路・IO領域3bの直下の電離箱領域12で発生したキャリアをnウェル55bに吸収する。

【0071】
第4の実施形態に係る固体撮像装置のチップの外周の高電圧印加領域2には、pウェル52f、電離箱領域12、nウェル55dを使ったダイオードを2重リングの型に構成し、この高電圧印加領域2に高電圧を印加する。最外周に配置されたpウェル52fと、裏面側の下部電極コンタクト層11は、電気的に短絡され、電源E4を介して負の高電圧を印加する。高電圧印加領域2に配置されるnウェル55dには、GND又は、数Vの正の電源(VDD)が接続されている。

【0072】
このように、第4の実施形態に係る固体撮像装置のチップ表面側の高電圧印加領域2と裏面側の下部電極コンタクト層11を電気的に短絡して、同電位とすることにより、電源に流れるリーク電流を低減することができる。仮に表面の高電圧印加領域2の周辺のpウェル52fのリングがなく、裏面側の下部電極コンタクト層11と同電位になっていない場合は、チップ端面(ダイシング等で形成された面)に形成される大多数の欠陥を通して、極めて大きなリーク電流が流れる可能性がある。

【0073】
しかしながら、第4の実施形態に係る固体撮像装置では、高電圧印加領域2の周辺のpウェル52fと下部電極コンタクト層11とが短絡されたチップ構造を構成しているので、チップ端面の欠陥に起因したリーク電流の発生を抑制することができる。図26に示したような第4の実施形態に係る固体撮像装置のチップ構造によれば、リーク電流は、比較的に欠陥が少ない表面側のシリコン層を関して流れることになり、チップ端面を流れる場合に比べてはるかに小さい。
第4の実施形態の変形例に係る固体撮像装置では、図27に示すようにピクセルアレイ領域1の単位画素内に、pウェル52a及び52bのみが配置されている。そして、pウェル52bを利用して、第4の実施形態の変形例(第1変形例)に係る固体撮像装置の単位画素内にはnMOSトランジスタのみが配置されている。

【0074】
一方、図27に示すように、第4の実施形態の変形例に係る固体撮像装置の周辺回路・IO領域3bにはnウェル55b、pウェル52d及びnウェル55cが互いに隣接して配置されている。そして、pウェル52eがnウェル55cの右側にnウェル55cから離間して配置され、nウェル55deがpウェル52eの右側にpウェル52eから離間して配置されている。CMOS型回路により、周辺回路やIO領域の回路を実現するため、周辺回路・IO領域3bのpウェル52dにはnMOSトランジスタによる電気回路が配置され、nウェル55cにはpMOSトランジスタによる電気回路が配置されている。

【0075】
更に、nウェル55b、pウェル52d及びnウェル55cの下面に接合するように埋込n領域51bが電離箱領域12の上部に埋め込まれている。図27に示したように、周辺回路・IO領域3bにおいては、埋込n領域51bを電離箱領域12の上部の比較的深い位置に埋め込み、周辺回路・IO領域3bの直下の電離箱領域12で発生したキャリアを埋込n領域51bを介してnウェル55b及びnウェル55cに吸収する。

【0076】
第4の実施形態の変形例に係る固体撮像装置のチップの外周の高電圧印加領域2には、pウェル52f、pウェル52fの下面に接合した埋込p領域54d、電離箱領域12、nウェル55dを使ったダイオードを2重リングの型に構成し、この高電圧印加領域2に高電圧を印加する。最外周に配置されたpウェル52f及びpウェル52fの下面に接合した埋込p領域54dからなる2層構造のp領域と、裏面側の下部電極コンタクト層11は、電気的に短絡され、電源E3を介して負の高電圧を印加する。高電圧印加領域2に配置されるnウェル55dには、GND又は、数Vの正の電源(VDD2)を接続する。

【0077】
このように、第4の実施形態の変形例に係る固体撮像装置のチップ表面側の高電圧印加領域2と裏面側の下部電極コンタクト層11を電気的に短絡して、同電位とすることにより、電源に流れるリーク電流を低減することができる。表面の高電圧印加領域2の周辺のpウェル52fのリングがなく、裏面側の下部電極コンタクト層11と同電位になっていないと、チップ端面(ダイシング等で配置された面)に配置される大多数の欠陥を通して、極めて大きなリーク電流が流れる可能性がある。しかしながら、第4の実施形態の変形例に係る固体撮像装置では、高電圧印加領域2の周辺の、pウェル52f及びpウェル52fの下面に接合した埋込p領域54dからなる2層構造のp領域と、下部電極コンタクト層11とが短絡されたチップ構造を構成しているので、チップ端面の欠陥に起因したリーク電流の発生を抑制することができる。図27に示したような第4の実施形態の変形例に係る固体撮像装置のチップ構造によれば、リーク電流は、比較的に欠陥が少ない表面側のシリコン層を関して流れることになり、チップ端面を流れる場合に比べてはるかに小さい。

【0078】
又、単位画素内にはpウェル52a及び52bのみが配置され、pウェル52bにnMOSトランジスタからなる電気回路が配置される場合において、図28に示す第4の実施形態の第2変形例に係る固体撮像装置の単位画素のように、周辺回路・IO領域3bに、埋込n領域51bを配置してもよい。図28に示すように、第4の実施形態の第2変形例に係る固体撮像装置の周辺回路・IO領域3bには、nウェル55b、pウェル52d及びnウェル55cが互いに隣接して配置され、pウェル52eがnウェル55cから離間して配置されている。そして、nウェル55b、pウェル52d及びnウェル55cの下面に接合するように埋込n領域51bが電離箱領域12の上部に埋め込まれている。CMOS型回路により、周辺回路やIO領域の回路を実現するため、周辺回路・IO領域3bのpウェル52dにはnMOSトランジスタによる電気回路が配置され、nウェル55cにはpMOSトランジスタによる電気回路が配置されている。第4の実施形態の第2変形例に係る固体撮像装置においては、周辺回路・IO領域3bの埋込n領域51bは、nウェル55b及びnウェル55cの下面に金属学的に接合して接続され、電離箱領域12領域で発生した電子の吸い取る役割をする。

【0079】
第4の実施形態の第2変形例に係る固体撮像装置のチップの外周の高電圧印加領域2には、pウェル52f、電離箱領域12、nウェル55dを使ったダイオードを2重リングの型に構成し、この高電圧印加領域2に高電圧を印加する。最外周に配置されたpウェル52fと、裏面側の下部電極コンタクト層11は、電気的に短絡され、電源E4を介して負の高電圧を印加する。高電圧印加領域2に配置されるnウェル55dには、GND又は、数Vの正の電源(VDD2)を接続する。

【0080】
このように、第4の実施形態の第2変形例に係る固体撮像装置のチップ表面側の高電圧印加領域2と裏面側の下部電極コンタクト層11を電気的に短絡して、同電位とすることにより、電源に流れるリーク電流を低減することができる。表面の高電圧印加領域2の周辺のpウェル52fのリングがなく、裏面側の下部電極コンタクト層11と同電位になっていないと、チップ端面(ダイシング等で配置された面)に配置される大多数の欠陥を通して、極めて大きなリーク電流が流れる可能性がある。しかしながら、第4の実施形態の第2変形例に係る固体撮像装置では、高電圧印加領域2の周辺のpウェル52fと下部電極コンタクト層11とが短絡されたチップ構造を構成しているので、チップ端面の欠陥に起因したリーク電流の発生を抑制することができる。図28に示したような第4の実施形態の第2変形例に係る固体撮像装置のチップ構造によれば、リーク電流は、比較的に欠陥が少ない表面側のシリコン層を関して流れることになり、チップ端面を流れる場合に比べてはるかに小さい。
又、高電圧印加領域2のnウェル55dの電圧(VDD2)が、周辺回路・IO領域3bの電源電圧(VDD)と異なる場合、VDDとVDD2の間のリークを低減するため、図28に示すように、その間にpウェル52eを配置してもよい。

【0081】
なお、図28に示すように、ピクセルアレイ領域1の単位画素部の埋め込みフォトダイオードのn領域を2層構造(53a,53b)として、より大きなサイズの単位画素でも、電荷収集をより効率的にすることも可能である。図28に示すように、本発明の第4の実施形態の第2変形例に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗のn型(第1導電型)の半導体からなる電離箱領域12と、電離箱領域12の下部に設けられたp型(第2導電型)で高不純物密度の下部電極コンタクト層11と、電離箱領域12の上部の一部に設けられたn型で電離箱領域12よりも高不純物密度の第1電荷収集領域53aと、第1電荷収集領域53aから少なくとも一部が離間し、且つ第1電荷収集領域53aを囲むように設けられたp型の電荷経路誘導領域(52a,52b)とを備える。電荷経路誘導領域(52a,52b)は、下部電極コンタクト層11よりも低不純物密度のpウェル52a及びpウェル52bから構成されている。

【0082】
第4の実施形態の第2変形例に係る電磁波検出素子は、更に、第1電荷収集領域53aと電荷経路誘導領域(52a,52b)とが離間した箇所において、第1電荷収集領域53aの端部側に電荷経路誘導領域(52a,52b)に対向して設けられた、n型で高不純物密度の電荷読出領域57と、電荷読出領域57と電荷経路誘導領域(52a,52b)とが対向した箇所に露出した電離箱領域12上に設けられた絶縁膜91と、平面パターン上、第1電荷収集領域53aと電荷経路誘導領域(52a,52b)とが離間した箇所の絶縁膜91の上に配置された転送ゲート電極61と、電荷経路誘導領域(52a,52b)の内部に設けられ、電荷読出領域57に電気的に接続された電気回路(63,71,72)とを備える。電気回路(63,71,72)はpウェル52bの上部に設けられたnMOSトランジスタからなる回路である。

【0083】
更に、第4の実施形態の第2変形例に係る電磁波検出素子は、第1電荷収集領域53aの上にp型で電荷経路誘導領域(52a,52b)よりも高不純物密度の電荷ピニング層56を備える。電荷ピニング層56と第1電荷収集領域53aとで埋め込みフォトダイオード(PPD)を、電離箱領域12の上部に構成している。又、図28に示すように、第1電荷収集領域53aの下から電荷経路誘導領域52bの側面から電荷経路誘導領域52bの底面の一部までL字型に延在する、n型で電離箱領域12よりも高不純物密度の第2電荷収集領域53bを更に備える。図28に示すように、L字型の第2電荷収集領域53bが、第1電荷収集領域53aの下面に金属学的に接合されて2層構造のn型領域を構成しているので、実際には、第1電荷収集領域53aと第2電荷収集領域53bとが一体したn型領域(53a,53b)と、p型の電荷ピニング層56とで埋め込みフォトダイオード(PPD)が構成されることになる。電離箱領域12とこの電離箱領域12の表面側(上面側)の埋め込みフォトダイオード(56,53a,53b)とが金属学的に接合され、電位的な結合を実現することによって、電離箱領域12内で発生した光電子が、埋め込みフォトダイオード(56,53a,53b)の第1電荷収集領域53aに導かれる。
図28に示すように、ピクセルアレイ領域1において、第1電荷収集領域53aとpウェル52bよりも下にまで延在するように配置されたL字型の第2電荷収集領域53bとにより、単位画素の埋め込みフォトダイオードを構成することにより、大きなサイズの単位画素でも、電荷収集をより効率的に実現することができる。

【0084】
(第5の実施形態)
図21に示すように、本発明の第5の実施形態に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域12と、電離箱領域12の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層11と、電離箱領域12の上部の一部に設けられた第1導電型で電離箱領域12よりも高不純物密度の電荷収集領域53と、電荷収集領域53から少なくとも一部が離間し、且つ電荷収集領域53を囲むように設けられた第2導電型の電荷経路誘導領域(52a,52b,52c)とを備える。電荷経路誘導領域(52a,52b,52c)は、下部電極コンタクト層11よりも低不純物密度の第2導電型の複数のウェル領域の集合である。図21では、図21の左側の断面上に第1のpウェル52a、図21の右側の断面上に第2のpウェル52b及び第3のpウェル52cが示されているが、これらの第1のpウェル52a、第2のpウェル52b及び第3のpウェル52は一体の半導体領域であっても構わない。

【0085】
図21に示すように、電荷経路誘導領域(52a,52b,52c)の一部に埋め込まれた、第2導電型で電離箱領域よりも高不純物密度のウェル領域(nウェル)55aを更に備える。nウェル55aは、pウェル52bと第3のpウェル52の間に挟まれて配置されている。そして、図21に示すように、電荷経路誘導領域(52a,52b,52c)の底部に接して電離箱領域12の内部に埋め込まれた、第2導電型で下部電極コンタクト層11よりも低不純物密度の誘導電界補助領域54a及び54bを更に備える。誘導電界補助領域54bは、nウェル55aと電離箱領域12との電気的分離の機能をなしている。又、誘導電界補助領域54a及び54bを備えることにより、誘導電界補助領域54a及び54bの直下となる電離箱領域12の上部の領域は電荷収集構造を構成するので、電離箱領域12で発生した光電子が、誘導電界補助領域54a及び54bが誘導する水平方向の電界によって、電荷収集領域53に導かれる。
第4の実施形態に係る電磁波検出素子と同様に、電荷収集領域53の上に、第2導電型で電荷経路誘導領域(52a,52b,52c)よりも高不純物密度の電荷ピニング層56を備えているので、第1導電型の電荷収集領域53とで、埋め込みフォトダイオード(PPD)を、電離箱領域12の上部に構成している。

【0086】
第5の実施形態に係る電磁波検出素子は、第4の実施形態に係る電磁波検出素子と同様に、電荷収集領域53と電荷経路誘導領域(52a,52b,52c)とが離間した箇所において、電荷収集領域53の端部側に電荷経路誘導領域(52a,52b,52c)に対向して設けられた、第1導電型で高不純物密度の電荷読出領域57と、電荷読出領域57と電荷経路誘導領域(52a,52b,52c)とが対向した箇所に露出した電離箱領域12上に設けられた絶縁膜91と、平面パターン上、電荷収集領域53と電荷経路誘導領域(52a,52b,52c)が離間した箇所の絶縁膜91の上に配置された転送ゲート電極61と、電荷経路誘導領域(52a,52b,52c)の内部に設けられ、電荷読出領域57に電気的に接続された電気回路(64,73,74、75;65,76,77,78)とを更に備える。図21においては、電気回路(64,73,74、75;65,76,77,78)を、pウェル52b中に配置されたnMOSトランジスタ(64,73,74、75)及びnウェル55a中に配置されたpMOSトランジスタ(65,76,77,78)によって模式的にバルクCMOSの構造を例示しているが、第4の実施形態に係る電磁波検出素子の電気回路の構成は、図21に示すバルクCMOSのトポロジーに限定されるものではない。

【0087】
第5の実施形態に係る電磁波検出素子においては、電離箱領域12の裏面の下部電極コンタクト層11と電離箱領域12が、完全空乏ダイオードの基本部分を構成している。即ち、 図21に示す第5の実施形態に係る電磁波検出素子は、下部電極コンタクト層11と電荷読出領域57との間にpn接合の逆バイアスとなる極性の電界を印加して、電荷収集領域53の前面に接する一部の領域に中性領域を残して、電離箱領域12の全体を空乏化した状態において、転送ゲート電極61に印加する電圧により、電荷収集領域53の上部に蓄積された電荷を電荷読出領域57に転送する。

【0088】
電離箱領域12の表面側には、第1導電型の電荷収集領域53と第2導電型の電荷ピニング層56とで、埋め込みフォトダイオード(53,56)を構成しているので、電離箱領域12と表面側の埋め込みフォトダイオード(53,56)とが電位的に結合することによって、電離箱領域12内で発生した光電子が、埋め込みフォトダイオード(53,56)の電荷収集領域53に導かれる。
図22は、図21に示した埋め込みフォトダイオード(53,56)の代わりに、電荷収集領域53の上の絶縁膜91の上にゲート電極62を配置して、MOSダイオード構造を構成した第5の実施形態の変形例に係る電磁波検出素子の構造である。図22に示す構造では、ゲート電極62に負電圧Vpを加えることにより、電荷収集領域53の表面に正孔(ホール)が誘起される。

【0089】
図21に示すような単位画素内に、nMOSトランジスタ、pMOSトランジスタによる回路をもつ場合のピクセルアレイ領域1、周辺回路・IO領域3b、高電圧印加領域2を含む第5の実施形態に係る固体撮像装置の断面構造を図29に示す。単位画素内に、nMOSトランジスタ、pMOSトランジスタの両方を含むCMOS型回路で周辺回路・IO領域3bを構成する場合、ピクセルアレイ領域1の単位画素内には、誘導電界補助領域54a及び54bが必要であり、ピクセルアレイ領域1においては、誘導電界補助領域54a及び54bを利用して電荷収集構造を実現する。

【0090】
図29に示した周辺回路・IO領域3bでは、ピクセルアレイ領域1側の回路と同じ工程でCMOS型回路を構成するため、ピクセルアレイ領域1側に設けた誘導電界補助領域と等価な埋込p領域54cを、pウェル52d、nウェル55c、pウェル52eの下面に金属学的に接合するように埋め込んでいる。図29に示したように、周辺回路・IO領域3bにおいては、埋込p領域54cを電離箱領域12の上部の比較的深い位置に埋め込み、且つ埋込p領域54cのないnウェル55bをpウェル52dの左側に隣接するように配置して、周辺回路・IO領域3bの直下の電離箱領域12で発生したキャリアをnウェル55bに吸収する。

【0091】
又、第5の実施形態に係る固体撮像装置のチップの外周側に位置する高電圧印加領域2には、pウェル52f、pウェル52fの下面に金属学的に接合した埋込p領域54、電離箱領域12、nウェル55dを使ったダイオードを2重リングの型に構成し、高電圧印加領域2に高電圧を印加する。最外周に配置されたpウェル52fと、裏面側の下部電極コンタクト層11は、電気的に短絡され、電源E3を介して負の高電圧が印加される。高電圧印加領域2に配置されるnウェル55dには、GND又は、数Vの正の電源(VDD2)を接続する。

【0092】
第5の実施形態に係る固体撮像装置では、高電圧印加領域2の周辺のpウェル52fと下部電極コンタクト層11とが短絡されたチップ構造を構成しているので、チップ端面の欠陥に起因したリーク電流の発生を抑制することができる。図29に示したような第5の実施形態に係る固体撮像装置のチップ構造によれば、高電圧は、比較的に欠陥が少ない表面側のシリコン層を関して流れることになり、チップ端面を流れる電流は、はるかに小さな値となる。

【0093】
(その他の実施形態)
上記のように、本発明は本発明の第1~第5の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
既に述べた本発明の第1~第5の実施形態のそれぞれの特徴的な構造を適宜選択して互いに組み合わせてもよい。即ち、第3の実施の形態で説明した第2導電型の分配障壁形成領域20aと、分配障壁形成領域20aの周辺に配置された第1導電型で高不純物密度の第1の電荷読出領域18d1及び第2の電荷読出領域18a1、分配障壁形成領域20aを囲む電荷収集領域17等を備える構造に、第5の実施形態で説明した電磁波検出素子の構造を組み合わせてもよい。即ち、図30に示すように、第3の実施の形態で説明した構造の電荷収集領域17を囲むように、第2導電型の電荷経路誘導領域(14a,52b,52c)とを備えて、第5の実施形態で説明した構造の一部を組み合わせるようにしてもよい。図30では、第5の実施形態で説明した電磁波検出素子と同様に、電荷経路誘導領域(14a,52b,52c)の一部には、第2導電型で電離箱領域よりも高不純物密度のウェル領域(nウェル)55aが、pウェル52bと第3のpウェル52の間に挟まれて配置されている。そして、図30に示すように、電荷経路誘導領域(14a,52b,52c)の底部に接するように、第2導電型で下部電極コンタクト層11よりも低不純物密度の誘導電界補助領域54a及び54bが更に配置されている。誘導電界補助領域54bは、nウェル55aと電離箱領域12との電気的分離の機能をなしている。

【0094】
既に述べた本発明の第1~第5の実施形態の説明では、第1導電型をn型、第2導電型をp型として説明したが、第1導電型をp型、第2導電型をn型としても、電気的な極性を反対にすれば同様な効果が得られることは、当業者であれば容易に理解できるであろう。
第1~第5の実施形態の説明では、輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向(深さ方向)が、電位(ポテンシャル)の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、電磁波検出素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向(深さ方向)が、電位の負方向として表現される。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0095】
1…ピクセルアレイ領域
2…高電圧印加領域
3a…周辺回路部
3b,3c,3d,3e…周辺回路・IO領域
11…下部電極コンタクト層
12…電離箱領域
13…電荷収集領域
14a,14b…電荷経路誘導領域
16,57…電荷読出領域
17,53…電荷収集領域
18a1,18c1,18b2…第2の電荷読出領域
18b1,18d1,18d2…第1の電荷読出領域
19…分配障壁コンタクト領域
20…分配障壁形成領域
21,91…絶縁膜
31a, 31b,31c,31d…電気回路
32,62,63…ゲート電極
34…グローバルゲート電極
35a1,35b2,35c1,37a,38b,39b…第2の転送ゲート電極
35b1,35d1,35d2,37d,38a,39a…第1の転送ゲート電極
36a,36c,36d,36f,36g…排出ゲート電極
37b,38c,39c…第3の転送ゲート電極
38d,39d…第4の転送ゲート電極
38e,39e…第5の転送ゲート電極
38f,39f…第6の転送ゲート電極
39g…第7の転送ゲート電極
39h…第8の転送ゲート電極
39i…第9の転送ゲート電極
51a…スカート領域
51b…埋込n領域
52…第3のpウェル
52a…第1のpウェル
52b…第2のpウェル
52b…電荷経路誘導領域
52c…第3のpウェル
52d,52e,52f,52h…pウェル
53a…第1電荷収集領域
53b…第2電荷収集領域
54,54c,54d…埋込p領域
54a,54b…誘導電界補助領域
55a,55b,55c,55d…nウェル
56…電荷ピニング層
61…転送ゲート電極
71,72…半導体領域
301…垂直シフトレジスタ
302…タイミング発生回路
303…水平シフトレジスタ
図面
【図1】
0
【図2】
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【図3】
2
【図4】
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【図5】
4
【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
28
【図30】
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