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明細書 :アナログデジタル変換器

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 平成28年2月1日(2016.2.1)
発明の名称または考案の名称 アナログデジタル変換器
国際特許分類 H03M   1/36        (2006.01)
H03M   1/10        (2006.01)
FI H03M 1/36
H03M 1/10 A
国際予備審査の請求
全頁数 20
出願番号 特願2014-520036 (P2014-520036)
国際出願番号 PCT/JP2013/065631
国際公開番号 WO2013/183688
国際出願日 平成25年6月5日(2013.6.5)
国際公開日 平成25年12月12日(2013.12.12)
優先権出願番号 2012128031
優先日 平成24年6月5日(2012.6.5)
優先権主張国 日本国(JP)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IS , JP , KE , KG , KN , KP , KR , KZ , LA , LC , LK , LR , LS , LT , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT , TZ , UA , UG , US , UZ , VC
発明者または考案者 【氏名】大畠 賢一
出願人 【識別番号】504258527
【氏名又は名称】国立大学法人 鹿児島大学
個別代理人の代理人 【識別番号】100090273、【弁理士】、【氏名又は名称】國分 孝悦
審査請求 未請求
テーマコード 5J022
Fターム 5J022AA06
5J022BA01
5J022CB02
5J022CB03
5J022CB06
5J022CD03
5J022CF01
5J022CF04
要約 並列型AD変換器にて、互いに異なる比較基準電位が入力され、その比較基準電位と入力されるアナログ入力信号とを比較する複数の比較器と、複数の比較器の出力をエンコードしてデジタル信号を出力するエンコーダと、基準電圧を抵抗分圧して比較基準電位を生成し抵抗間の出力ノードより比較器に供給する抵抗ラダー回路とを備え、抵抗ラダー回路における比較基準電位の出力ノードに対して、比較器が発生する雑音電流に応じた補正電流を供給するようにして、比較器が発生する雑音電流を補正電流によって打ち消し、抵抗ラダー回路のバイアス電流を低減でき、かつAD変換における精度劣化を抑制できるようにする。
特許請求の範囲 【請求項1】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
互いに異なる比較基準電位が入力され、当該比較基準電位と入力される前記アナログ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダと、
直列に接続された複数の抵抗を有し、基準電圧を抵抗分圧して前記比較基準電位を生成し前記抵抗間の出力ノードより前記比較器に供給する抵抗ラダー回路とを備え、
前記抵抗ラダー回路は、前記比較器が発生する雑音電流による前記比較基準電位の変動を前記出力ノードに電流を供給することによって補正する補正回路を有することを特徴とするアナログデジタル変換器。
【請求項2】
前記補正回路が前記出力ノードに供給する電流は、前記比較器が発生する雑音電流と大きさが同じで逆方向の電流であることを特徴とする請求項1記載のアナログデジタル変換器。
【請求項3】
前記補正回路は、前記比較器が発生する雑音電流を模擬して検出するモニタ回路と、
前記モニタ回路により検出された電流に基づいて、前記出力ノードに供給する電流を調整する電流制御回路とを有することを特徴とする請求項2記載のアナログデジタル変換器。
【請求項4】
前記抵抗ラダー回路における前記比較基準電位のすべての出力ノードに対して前記補正回路が接続されることを特徴とする請求項1~3の何れか1項に記載のアナログデジタル変換器。
【請求項5】
前記抵抗ラダー回路における前記比較基準電位のすべての出力ノードのうちの一部の出力ノードに対して前記補正回路が接続されることを特徴とする請求項1~3の何れか1項に記載のアナログデジタル変換器。
【請求項6】
前記抵抗ラダー回路における両端の出力ノードから約20%の位置にある出力ノードを少なくとも含む出力ノードに対して前記補正回路が接続されることを特徴とする請求項1~3の何れか1項に記載のアナログデジタル変換器。
【請求項7】
前記抵抗ラダー回路における両端の出力ノードから約20%の位置にある出力ノードに対してのみ前記補正回路が接続されることを特徴とする請求項1~3の何れか1項に記載のアナログデジタル変換器。
発明の詳細な説明 【技術分野】
【0001】
本発明は、アナログデジタル変換器(AD変換器)に関する。
【背景技術】
【0002】
図6Aは、並列型アナログデジタル変換器(AD変換器)の構成例を示す図である。図6Aには、入力されたアナログ入力信号をnビット(nは自然数)のデジタル信号DO[n-1:0]に変換する並列型AD変換器(フラッシュAD変換器)を示している。図6Aにおいて、R0~Rm(m=2n-1)は抵抗であり、CMP1~CMPmは比較器(コンパレータ)であり、ENCはエンコーダである。
【0003】
抵抗R0~Rmは、低電位側の基準電圧VBが供給される電源端子と高電位側の基準電圧VTが供給される電源端子との間に、抵抗R0、R1、R2、・・・、R(m-3)、R(m-2)、R(m-1)、Rmの順で直列に接続される。i=1~mの整数として、抵抗R(i-1)と抵抗Riとの接続点REF<i>の電位が、比較基準電位VREF<i>として比較器CMP1~CMPmに入力される。すなわち、抵抗R0~Rmからなる抵抗ラダー回路は、電圧VBと電圧VTの間を抵抗分圧することで比較基準電位VREF<i>を生成して比較器CMP1~CMPmに供給する。
【0004】
比較器CMPiは、入力端子INPから入力されるアナログ入力信号VINP、及び入力端子INNから入力されるアナログ入力信号VINNが入力される。また、比較器CMPiには、抵抗ラダー回路の接続点REF<i>の電位である比較基準電位VREF<i>、及び抵抗ラダー回路の接続点REF<m-i+1>の電位である比較基準電位VREF<m-i+1>が入力される。比較器CMPiは、比較基準電位VREF<i>とアナログ入力信号VINPの差(差電圧)、及び比較基準電位VREF<m-i+1>とアナログ入力信号VINNの差(差電圧)を比較し、その比較結果を出力する。エンコーダENCは、各比較器CMPiの比較結果が入力され、それらをエンコードしてデジタル信号DO[n-1:0]に変換し出力する。
【0005】
前述の並列型AD変換器は、比較器を並列に動作させて、アナログ入力信号と複数の比較基準電位との比較を並列に実行することで、高速にAD変換を行うことが可能である。その反面、例えばnビット並列型AD変換器(全ビットフラッシュAD変換器)の場合には(2n-1)個の比較器が必要となり、消費電力が大きくなる。しかし、近年、比較器の低電力化が進み、並列型AD変換器の消費電力において抵抗ラダー回路での消費電力が大きな割合を占めるようになってきている。
【0006】
ここで、図6Aに示したような並列型AD変換器では、比較器CMP1~CMPmに比較基準電位VREF<i>を供給する、抵抗R0~Rmからなる抵抗ラダー回路は重要な要素回路であり、抵抗ラダー回路の精度が並列型AD変換器全体の精度に影響を及ぼす。抵抗ラダー回路の精度を劣化させる要因の一つに比較器CMP1~CMPmからの雑音がある。比較器CMP1~CMPmが動作する過程で発生する雑音電流Inにより、抵抗ラダー回路における接続点REF<i>の電位VREF<i>が変動し、例えば図6BにおいてLV61に示す理想の比較基準電位に対して、LV62に示すように比較基準電位が変動する。この雑音電流Inによる比較基準電位VREF<i>の変動は、AD変換における変換誤差を増大させ、並列型AD変換器の精度を劣化させる。従来においては、抵抗ラダー回路のバイアス電流Ibiasを雑音電流Inよりも十分大きく設定し、雑音電流Inによる影響を非常に小さくすることで、並列型AD変換器の精度が劣化するのを抑制していた。
【0007】
スイッチトキャパシタ積分回路を備えるAD変換器において、回路の形成面積の増加を抑制しつつ、スイッチング動作に起因して発生するキックバックノイズの影響を抑制する技術が提案されている(特許文献1参照)。
【0008】
しかし、前述のように並列型AD変換器の精度劣化を抑制するために、抵抗ラダー回路のバイアス電流Ibiasを雑音電流Inよりも十分大きく設定すると、抵抗ラダー回路での消費電力が増加するという問題があった。
【先行技術文献】
【0009】

【特許文献1】特開2009-33303号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明は、消費電力の増加を抑制しつつ比較基準電位の変動を抑え、並列型AD変換器の精度劣化を抑制することを目的とする。
【課題を解決するための手段】
【0011】
本発明に係るアナログデジタル変換器は、入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、互いに異なる比較基準電位が入力され、当該比較基準電位と入力される前記アナログ入力信号とを比較する複数の比較器と、前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダと、直列に接続された複数の抵抗を有し、基準電圧を抵抗分圧して前記比較基準電位を生成し前記抵抗間の出力ノードより前記比較器に供給する抵抗ラダー回路とを備え、前記抵抗ラダー回路は、前記比較器が発生する雑音電流による前記比較基準電位の変動を前記出力ノードに電流を供給することによって補正する補正回路を有することを特徴とする。
【発明の効果】
【0012】
本発明によれば、抵抗ラダー回路の補正回路により、比較器が発生する雑音電流による比較基準電位の変動が補正されるので、抵抗ラダー回路のバイアス電流を低減し、かつアナログデジタル変換における精度劣化を抑制することができる。したがって、消費電力の増加を抑制しつつ比較器が発生する雑音電流による影響を抑えることができ、低消費電力かつ高精度なアナログデジタル変換器を提供することが可能となる。
【図面の簡単な説明】
【0013】
【図1】図1は、本発明の第1の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図2】図2は、本発明の第2の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図3】図3は、第2の実施形態における雑音電流のモニタ回路の構成例を示す図である。
【図4A】図4Aは、本発明の第4の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図4B】図4Bは、第4の実施形態における抵抗ラダー回路が有する抵抗の抵抗値の例を示す図である。
【図4C】図4Cは、第4の実施形態における電位変動量を示す図である。
【図5】図5は、本発明の実施形態におけるアナログデジタル変換器の他の構成例を示す図である。
【図6A】図6Aは、並列型アナログデジタル変換器の構成例を示す図である。
【図6B】図6Bは、並列型アナログデジタル変換器における比較基準電位の変動を説明するための図である。
【図7】図7は、並列型アナログデジタル変換器で用いられる比較器の構成例を示す図である。
【図8A】図8Aは、抵抗ラダー回路に流れる雑音電流の例を示す図である。
【図8B】図8Bは、抵抗ラダー回路の電位変動の例を示す図である。
【図9】図9は、本発明の第3の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図10】図10は、第3の実施形態におけるアナログデジタル変換器の消費電力を示す図である。
【発明を実施するための形態】
【0014】
以下、本発明の実施形態を図面に基づいて説明する。

【0015】
まず、並列型アナログデジタル変換器(AD変換器)で用いられる比較器が発生する雑音電流について説明する。図7は、並列型AD変換器で用いられる比較器の構成例を示す図である。図7には、並列型AD変換器で多用されるスイッチトキャパシタ回路を入力部に有する比較器を一例として示している。図7に示す比較器は、MOS(metal oxide semiconductor)トランジスタ71P、71N、抵抗72P、72N、電流源73、アナログラッチ74、容量75P、75N、及びスイッチSW1P、SW1N、SW2P、SW2N、SW3P、SW3Nを有する。

【0016】
トランジスタ71P、71Nは、増幅を司る差動対のトランジスタであり、駆動素子をなすものである。トランジスタ71P、71Nのソースは、電流源73に接続される。また、トランジスタ71Pのドレインは、負荷素子をなす抵抗72Pの一端に接続され、トランジスタ71Nのドレインは、負荷素子をなす抵抗72Nの一端に接続される。抵抗72P、72Nの他端は、電源電圧(Vcc)に接続される。

【0017】
トランジスタ71Pのゲートは、サンプリング容量としての容量75Pの一方の電極に接続される。容量75Pの他方の電極には、スイッチSW1Pを介して正相アナログ入力信号VINPが供給され、スイッチSW2Pを介して正相比較基準電位VREFP<i>が供給される。また、トランジスタ71Nのゲートは、サンプリング容量としての容量75Nの一方の電極に接続される。容量75Nの他方の電極には、スイッチSW1Nを介して逆相アナログ入力信号VINNが供給され、スイッチSW2Nを介して逆相比較基準電位VREFN<i>が供給される。例えば正相比較基準電位VREFP<i>を電位VREF<i>とすると、逆相比較基準電位VREFN<i>は電位VREF<m-i+1>である。また、トランジスタ71P、71Nのゲートと容量75P、75Nの一方の電極との接続点には、スイッチSW3P、SW3Nを介してコモン電位VCが供給可能となっている。

【0018】
アナログラッチ74は、トランジスタ71Pのドレインと抵抗72Pの接続点の電位、及びトランジスタ71Nのドレインと抵抗72Nの接続点の電位を入力として受け、その入力の判定動作を行って最終的に“1”又は“0”の値に判定し、判定結果を出力信号VOUTP、VOUTNとして出力する。なお、図7に示す容量76P、76Nは、寄生容量である。

【0019】
図7に示した比較器は、リセット期間において、スイッチSW1P、SW1Nが非導通状態(開状態、オフ状態)とされ、スイッチSW2P、SW2Nが導通状態(閉状態、オン状態)とされて、容量75P、75Nの一方の電極に比較基準電位VREFP<i>、VREFN<i>が供給される。そして、比較器は、リセット期間に続く比較期間において、スイッチSW1P、SW1Nが導通状態(閉状態、オン状態)とされ、スイッチSW2P、SW2Nが非導通状態(開状態、オフ状態)とされて、容量75P、75Nの一方の電極にアナログ入力信号VINP、VINNが供給される。このように、各スイッチSW1P、SW1N、SW2P、SW2Nが適宜制御されることで、比較器は、比較基準電位VREFP<i>とアナログ入力信号VINPの差(差電圧)、及び比較基準電位VREFN<i>とアナログ入力信号VINNの差(差電圧)を比較し、その比較結果を出力する。

【0020】
ここで、サンプリング容量である容量75P、75Nの容量値をCs、寄生容量76P、76Nの容量値をCpとすると、比較器が動作する過程で発生する正相側の雑音電流Inp<i>及び逆相側の雑音電流Inn<i>は(式1)で表される。なお、tcはサイクル時間(=1/動作周波数)である。

【0021】
【数1】
JP2013183688A1_000003t.gif

【0022】
したがって、抵抗ラダー回路における比較基準電位VREF<i>の出力ノードに対応する接続点REF<i>に対して流れる雑音電流In<i>は(式2)で表される。

【0023】
【数2】
JP2013183688A1_000004t.gif

【0024】
前記(式2)から明らかなように、接続点REF<i>に対して流れる雑音電流In<i>は入力信号に依存せず、抵抗ラダー回路における接続点REF<i>の位置のみで決まる。64個の抵抗からなる抵抗ラダー回路、すなわち6ビットの並列型AD変換器が備える抵抗ラダー回路に流れる雑音電流Inの一例を図8Aに示し、その雑音電流Inによる接続点REF<i>での電位変動ΔVの一例を図8Bに示す。図8Aに示されるように、抵抗ラダー回路の中心部から端部に向かって雑音電流Inの大きさは大きくなる。また、抵抗ラダー回路に流れる雑音電流Inによる電位変動ΔVは、図8Bに示すような特徴的なパターンを有する。すなわち、抵抗ラダー回路の両端及び中心部では電位変動が小さく、両端からラダー長の約20%の位置で電位変動が最大となる。また、図8Bにおいて、抵抗ラダー回路を構成する抵抗の抵抗値RはR1<R2<R3であり、抵抗値が大きいほど電位変動が大きくなる。

【0025】
このように、雑音電流In<i>による接続点REF<i>の電位VREF<i>の変動量は、入力信号に依存しない。したがって、回路構成、及び抵抗ラダー回路に供給される基準電圧や動作周波数等の動作条件が決まれば、接続点REF<i>の電位VREF<i>の変動量をあらかじめ予測し補正することが可能となる。

【0026】
(第1の実施形態)
本発明の第1の実施形態について説明する。
第1の実施形態におけるAD変換器は、比較基準電位VREF<i>の出力ノードに対応する抵抗ラダー回路における接続点REF<i>に対して、比較器が発生する雑音電流In<i>と大きさが同じで逆方向の電流を供給することで、雑音電流In<i>を打ち消し、抵抗ラダー回路での電位変動を抑制する。図1は、第1の実施形態におけるAD変換器の構成例を示す図である。図1には、入力されたアナログ入力信号をnビット(nは自然数)のデジタル信号DO[n-1:0]に変換する並列型AD変換器(フラッシュAD変換器)を一例として示している。図1において、R0~Rm(m=2n-1)は抵抗であり、IS1~ISmは電流源である。また、CMP1~CMPmは比較器(コンパレータ)であり、ENCはエンコーダである。

【0027】
抵抗R0~Rmは、例えば電圧VB(低電位側の基準電圧)が供給される電源端子と電圧VT(高電位側の基準電圧)が供給される電源端子との間に、抵抗R0、R1、R2、R3、・・・、R(m-3)、R(m-2)、R(m-1)、Rmの順で直列に接続される。抵抗R(i-1)と抵抗R(i)との接続点REF<i>が比較基準電位VREF<i>の出力ノードに対応し、接続点REF<i>の電位が、比較基準電位VREF<i>として比較器CMP1~CMPmに入力される。なお、iは添え字であり、i=1~mの整数である。すなわち、抵抗R0~Rmからなる抵抗ラダー回路は、電圧VBと電圧VTの間を抵抗分圧することで比較基準電位VREF<i>を生成して比較器CMP1~CMPmに供給する。

【0028】
比較器CMPiは、例えば図7に例示したような比較器である。比較器CMPiは、その入力が入力端子INP、INNに接続されて、アナログ入力信号VINP、VINNが入力される。また、比較器CMPiは、その入力が、抵抗R(i-1)と抵抗R(i)の接続点REF<i>、及び抵抗R(m-i)と抵抗R(m-i+1)の接続点REF<m-i+1>に接続されて、比較基準電位VREF<i>、VREF<m-i+1>が入力される。比較器CMPiは、比較基準電位VREF<i>とアナログ入力信号VINPの差(差電圧)、及び比較基準電位VREF<m-i+1>とアナログ入力信号VINNの差(差電圧)を比較し、その比較結果を出力する。エンコーダENCは、各比較器CMPiの比較結果が入力され、それらをエンコードしてデジタル信号DO[n-1:0]に変換し出力する。

【0029】
電流源ISiは、比較器CMPiが発生する雑音電流In<i>を打ち消すための補正電流源である。電流源ISiは、抵抗ラダー回路における接続点REF<i>に接続され、比較器が発生する雑音電流In<i>と大きさが同じで逆方向の電流Ic<i>を接続点REF<i>に対して供給する。これにより、電流源ISiが供給する補正電流Ic<i>によって、比較器が発生する雑音電流In<i>を打ち消し、抵抗ラダー回路における接続点REF<i>の電位VREF<i>の変動を抑制することができる。

【0030】
ここで、補正電流源である電流源ISiが供給する補正電流Ic<i>の大きさは、抵抗ラダー回路の通常のバイアス電流と比較すると小さく(例えば数百分の1程度であり)、電流源ISiによる消費電力の増加はほとんどない。なお、補正電流Ic<i>を供給するための電流源ISiは、抵抗ラダー回路における接続点REF<1>~REF<m>の各々に対して設けなくとも良い。

【0031】
第1の実施形態によれば、抵抗ラダー回路において、比較基準電位VREF<i>の出力ノードに対応する接続点REF<i>に対し、比較器が発生する雑音電流In<i>に応じた補正電流Ic<i>を電流源ISiが供給する。これにより、電流源ISiが供給する補正電流Ic<i>によって、比較器が発生する雑音電流In<i>を打ち消すことができ、抵抗ラダー回路のバイアス電流を低減し、かつAD変換における精度劣化を抑制することができる。したがって、消費電力の増加を抑制しつつ比較器が発生する雑音電流による影響を抑えることができ、低消費電力かつ高精度なAD変換器が実現できる。

【0032】
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。
比較器が発生する雑音電流In<i>による抵抗ラダー回路における接続点REF<i>の電位変動ΔV<i>は、(式3)で計算できる。

【0033】
【数3】
JP2013183688A1_000005t.gif

【0034】
前記(式3)において、Rは抵抗ラダー回路を構成する抵抗の抵抗値、Csは比較器が有するサンプリング容量の容量値、Cpは比較器における寄生容量の容量値である。また、Nは抵抗ラダー回路を構成する抵抗の数(抵抗ラダー回路が生成する比較基準電位により分割される電位範囲の数)、VTは高電位側の基準電圧、VBは低電位側の基準電圧、tcはサイクル時間(=1/動作周波数)である。前記(式3)から明らかなように、雑音電流In<i>による接続点REF<i>の電位変動ΔV<i>は、入力信号には依存しないが、比較器の動作周波数や寄生容量の容量値等に依存して変化する。例えば、比較器は、その動作周波数に、例えば500MHz~1GHzなどのある幅を持たせて設計されることもあり、比較基準電位VREF<i>の出力ノードに対応する接続点REF<i>の電位変動ΔV<i>が事前に予測できないこともある。

【0035】
そこで、第2の実施形態では、比較器が発生する雑音電流を測定するモニタ回路、及びその測定結果に応じて接続点REF<i>に対して供給する補正電流を制御する制御回路を設ける。これにより、比較器の動作周波数や寄生容量の容量値等により比較器の発生する雑音電流が変化しても、接続点REF<i>に対して補正電流を適切に供給することが可能になり、雑音電流In<i>を打ち消し、抵抗ラダー回路での電位変動を抑制することができる。

【0036】
図2は、第2の実施形態におけるAD変換器の構成例を示す図である。図2には、入力されたアナログ入力信号を6ビットのデジタル信号DO5~DO0に変換する並列型AD変換器を一例として示している。図2において、R0~R63は抵抗であり、IS1~IS63は電流源であり、CMP1~CMP63は比較器(コンパレータ)であり、ENCはエンコーダである。また、21はモニタ回路(IDET)であり、22は電流制御回路(ICTRL)である。抵抗R0~R63、電流源IS1~IS63、比較器CMP1~CMP63は、第1の実施形態における抵抗R0~Rm、電流源IS1~ISm、比較器CMP1~CMPmの値mを63としたものに対応するので、これらについての重複する説明は省略する。

【0037】
モニタ回路21は、比較器が発生する雑音電流と同様の雑音電流を発生させて測定する。電流制御回路22は、モニタ回路21によって測定された雑音電流に基づいて、電流源IS1~IS63を制御し補正電流Ic<1>~Ic<63>を調整する。
例えば、図3に示すように、モニタ回路21は、モニタ用の比較器DCMPを用いて、比較器CMP1~CMP63が発生する雑音電流を模擬し、その電流を検出する。モニタ回路21は、MOSトランジスタ31P、31N、抵抗32P、32N、及び電流源33P、33Nを有する。トランジスタ31Pは、ソースが電流源33Pに接続され、ドレインが抵抗32Pを介して電源電圧(Vcc)に接続され、ゲートに制御電圧VRPが供給される。また、トランジスタ31Nは、ソースが電流源33Nに接続され、ドレインが抵抗32Nを介して電源電圧(Vcc)に接続され、ゲートに制御電圧VRNが供給される。

【0038】
トランジスタ31Pのソースの電位が比較基準電位VREFPとしてモニタ用の比較器DCMPに入力され、トランジスタ31Nのソースの電位が比較基準電位VREFNとしてモニタ用の比較器DCMPに入力される。ここで、比較基準電位VREFP、VREFNは、比較器CMP1~CMP63に入力される比較基準電位と同様に、一方が電位VREF<i>、他方が電位VREF<63-i+1>となる関係を満たし、トランジスタ31P、31Nのソースの電位がこのような電位となるように制御電圧VRP、VRNが制御されている。トランジスタ31P、31Nのドレインと抵抗32P、32Nとの各々の接続点に電流制御回路22が接続される。

【0039】
また、モニタ用の比較器DCMPには、入力端子INP、INNから入力されるアナログ入力信号VINP、VINNが供給される。モニタ用の比較器DCMPは、比較器CMP1~CMP63と同様に動作し、比較基準電位VREFPとアナログ入力信号VINPの差(差電圧)、及び比較基準電位VREFNとアナログ入力信号VINNの差(差電圧)を比較し、その比較結果を出力する。したがって、モニタ用の比較器DCMPの動作によって、比較器CMP1~CMP63と同様の雑音電流が発生する。この雑音電流によりトランジスタ31P、31Nのドレインと抵抗32P、32Nとの接続点の電位が変化する。電流制御回路22は、この電位変化に基づいて、比較器CMP1~CMP63が発生する雑音電流In<1>~In<63>に応じた補正電流Ic<1>~Ic<63>を供給するように電流源IS1~IS63を制御する。

【0040】
第2の実施形態によれば、比較器の動作周波数や寄生容量の容量値等により比較器の発生する雑音電流が変化しても、発生する雑音電流に応じた補正電流を適切に供給することができ、電流源ISiが供給する補正電流Ic<i>によって、比較器が発生する雑音電流In<i>を打ち消すことができ、抵抗ラダー回路のバイアス電流を低減し、かつAD変換における精度劣化を抑制することができる。したがって、消費電力の増加を抑制しつつ比較器が発生する雑音電流による影響を抑えることができ、低消費電力かつ高精度なAD変換器が実現できる。

【0041】
なお、第2の実施形態においても、補正電流Ic<i>を供給するための電流源ISiは、抵抗ラダー回路における接続点REF<1>~REF<m>の各々に対して設けなくとも良い。例えば、雑音電流In<i>による電位VREF<i>の変動が大きいと予測される接続点REF<i>にだけ電流源ISiを設けても良く、雑音電流In<i>による抵抗ラダー回路の電位変動を改善することができる。

【0042】
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。
第1及び第2の実施形態においては、抵抗ラダー回路における接続点REF<1>~REF<m>の各々に対して、補正電流Ic<i>を供給するための電流源ISiを設けているが、前述したように雑音電流In<i>による電位VREF<i>の変動が大きいと予測される接続点REF<i>にだけ電流源ISiを設けることで、雑音電流In<i>による抵抗ラダー回路の電位変動を改善することができる。

【0043】
以下に説明する第3の実施形態では、抵抗ラダー回路における雑音電流In<i>による電位VREF<i>の変動が大きいと予測される接続点REF<i>に対して電流源ISiを設ける。図9は、第3の実施形態におけるAD変換器の構成例を示す図である。図9においては、最も電位変動が大きいと予測される、抵抗ラダー回路の両端からラダー長の約20%の位置の接続点REF<i>(図9に例示した64個の抵抗からなる抵抗ラダー回路の場合には、接続点REF<13>及びREF<51>)、言い換えれば抵抗ラダー回路の両端の比較基準電位の出力ノードから20%付近の位置に存在する比較基準電位の出力ノードに対して電流源ISiを設けている。

【0044】
図9には、入力されたアナログ入力信号を6ビットのデジタル信号DO5~DO0に変換する並列型AD変換器を一例として示している。図9において、R0~R63は抵抗であり、IS13、IS51は電流源であり、CMP1~CMP63は比較器(コンパレータ)であり、ENCはエンコーダである。抵抗R0~R63、比較器CMP1~CMP63は、第1の実施形態における抵抗R0~Rm、比較器CMP1~CMPmの値mを63としたものに対応し、電流源IS13、IS51は、第1の実施形態における電流源IS1~ISmの内の電流源IS13、IS51に対応するので、これらについての重複する説明は省略する。

【0045】
このように、抵抗ラダー回路において、最も電位変動が大きいと予測される両端からラダー長の約20%の位置の接続点である接続点REF<13>及びREF<51>)に対して電流源IS13、IS51を設けることで、回路の増加及び消費電力の増加をともに抑制しつつ、前述した実施形態と同様に、比較器が発生する雑音電流による抵抗ラダー回路の電位変動を改善する効果が得られ、低消費電力かつ高精度なAD変換器が実現できる。

【0046】
例えば、図10は、図9に示した第3の実施形態における並列型AD変換器の消費電力を示す図であり、従来の並列型AD変換器と比較して、本実施形態では、抵抗ラダー回路における消費電力を80%削減でき、またAD変換器全体での消費電力を30%削減することが可能である。なお、図10には、製造プロセスを65nmのCMOSプロセスとするフォアグラウンドキャリブレーションを使用したサブレンシング型の並列AD変換器とし、電源電圧が0.8V、サンプリング周波数が1GHz、入力信号の周波数が496MHzとして計算により見積もった結果を示している。

【0047】
なお、図9には、第1の実施形態における並列型AD変換器において、抵抗ラダー回路における雑音電流In<i>による電位VREF<i>の変動が大きいと予測される接続点REF<i>に対して電流源ISiを設けた例を示したが、第2の実施形態における並列型AD変換器においても同様に適用できる。また、前述した例では、抵抗ラダー回路の両端からラダー長の約20%の位置の接続点REF<i>に対して電流源ISiを設けた例を示したが、電位変動が大きいと予測される範囲の接続点REF<i>、例えば抵抗ラダー回路の両端からラダー長の10%~30%の位置の接続点REF<i>に対して電流源ISiを設けても雑音電流による抵抗ラダー回路の電位変動を改善する効果が得られる。また、抵抗ラダー回路の両端からラダー長の約20%の位置の接続点REF<i>を含む複数の接続点REF<i>に対して電流源ISiを設けるようにしても良い。

【0048】
(第4の実施形態)
次に、本発明の第4の実施形態について説明する。
前述の第1及び第2の実施形態では、抵抗ラダー回路における接続点REF<i>に対して、補正電流Ic<i>を供給する電流源ISiを設けることで、比較器が発生する雑音電流In<i>を打ち消している。以下に説明する第4の実施形態では、比較器が発生する雑音電流In<i>を打ち消すのではなく、雑音電流In<i>による電位変動を含めて抵抗ラダー回路における接続点REF<i>の電位VREF<i>が所望の電位となるように抵抗ラダー回路の抵抗値を調整する。

【0049】
図4Aは、第4の実施形態におけるAD変換器の構成例を示す図である。図4Aには、入力されたアナログ入力信号を6ビットのデジタル信号DO5~DO0に変換する並列型AD変換器を一例として示している。図4Aにおいて、R0~R63は抵抗であり、CMP1~CMP63は比較器(コンパレータ)であり、ENCはエンコーダである。抵抗R0~R63、比較器CMP1~CMP63は、第1の実施形態における抵抗R0~Rm、比較器CMP1~CMPmの値mを63としたものに対応するが、第4の実施形態では抵抗R0~Rmの抵抗値は同一ではなく抵抗ラダー回路の位置に応じて異なっている。

【0050】
比較器が発生する雑音電流In<i>による抵抗ラダー回路における接続点REF<i>の電位変動ΔV<i>は、前述したように(式3)で計算できる。第4の実施形態では、この電位変動ΔV<i>と逆の電位変動を発生するように抵抗ラダー回路の抵抗を設計し、比較器の発生する雑音電流In<i>が流れた状態で電位変動が0となるようにする。このため、第4の実施形態における並列型AD変換器では、抵抗ラダー回路を構成する抵抗R0~R63の抵抗値を図4Bに実線41で示すように設定する。すなわち、抵抗ラダー回路を構成する抵抗R0~R63の抵抗値は、通常は破線42で示すようにすべて同じであるが、本実施形態では雑音電流In<i>の大きさが大きい抵抗ラダー回路の端部では抵抗を小さくし、雑音電流In<i>の大きさが小さい抵抗ラダー回路の中央部では抵抗を大きくする。これにより図4Cに示すように、抵抗ラダー回路を構成する抵抗R0~R63の抵抗値をすべて同じくした場合に生じる破線45で示す電位変動を改善し、実線44で示すように雑音電流In<i>による電位変動を抑制することができる。

【0051】
(他の実施形態)
なお、前述した実施形態においては、並列型AD変換器(全ビットフラッシュAD変換器)を一例として説明したが、本発明はこれに限定されるものではない。例えば、図5に示すようなサブレンジング型AD変換器<subranging AD converter>にも適用可能である。図5は、本発明の実施形態におけるAD変換器の他の構成例を示す図である。図5には、入力されるアナログ入力信号VINを(m+n)ビット(m、nは自然数)のデジタル信号DO[1:m+n]に変換するサブレンジング型AD変換器を一例として示している。

【0052】
図5において、51はトラックアンドホールド回路であり、52はmビット並列型AD変換器(フラッシュAD変換器)であり、53はデジタルアナログ変換器(DA変換器)である。54は演算器であり、55はnビット並列型AD変換器(フラッシュAD変換器)であり、56はエンコーダである。mビット並列型AD変換器52は、デジタル信号DO[1:m+n]のうちの上位側のmビットについてのAD変換処理を行い、nビット並列型AD変換器55は、デジタル信号DO[1:m+n]のうちの下位側のnビットについてのAD変換処理を行う。並列型AD変換器52、55のそれぞれを、前述した各実施形態に示した並列型AD変換器と同様に構成することで、回路規模を削減し、低消費電力かつ高精度のAD変換器を実現することができる。

【0053】
図5に示したサブレンジング型AD変換器において、入力されたアナログ入力信号VINは、トラックアンドホールド回路51により入力及び保持されて、mビット並列型AD変換器52及び演算器54に供給される。mビット並列型AD変換器52では、供給されるアナログ入力信号VINを用いてAD変換処理が行われ、デジタル信号DO[1:m+n]のうちのデジタル信号DO[n+1:m+n]がmビット並列型AD変換器52から出力される。mビット並列型AD変換器52から出力されたデジタル信号DO[n+1:m+n]は、DA変換器53に供給されるとともにエンコーダ56に出力される。

【0054】
DA変換器53に供給されたデジタル信号DO[n+1:m+n]はDA変換処理され、デジタル信号DO[n+1:m+n]に応じたアナログ信号がDA変換器53から出力される。そして、トラックアンドホールド回路51より出力されたアナログ入力信号VINからDA変換器53より出力されたアナログ信号が、演算器54によって減算されてnビット並列型AD変換器55に供給される。これにより、入力されたアナログ入力信号VINから、mビット並列型AD変換器52により決定されたデジタル信号DO[n+1:m+n]に応じたアナログ信号を減じた残差成分がnビット並列型AD変換器55に供給される。

【0055】
nビット並列型AD変換器55では、演算器54より供給されるアナログ信号のAD変換処理が行われ、デジタル信号DO[1:m+n]のうちのデジタル信号DO[1:n]がnビット並列型AD変換器55からエンコーダ56に出力される。エンコーダ56は、mビット並列型AD変換器52から出力されたデジタル信号DO[n+1:m+n]と、nビット並列型AD変換器55から出力されたデジタル信号DO[1:n]とを結合する。以上のようにして、入力されたアナログ入力信号VINが(m+n)ビットのデジタル信号DO[1:m+n]に変換され出力される。

【0056】
なお、前述した各実施形態では、スイッチトキャパシタ回路を入力部に有する比較器を例に説明したが、本発明はこれに限定されるものではなく、それ以外の構成の比較器であっても、それが発生する雑音電流を打ち消すという本発明の基本概念は適用可能である。スイッチトキャパシタ回路を入力部に有する比較器とは構成が異なる比較器が用いられる場合には、比較器が発生する雑音電流は、前述した説明で示した関数とは異なる依存性を持つので、その依存性に合わせて補正電流の電流値等を決定すれば良い。

【0057】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【0058】
抵抗ラダー回路の補正回路により比較器が発生する雑音電流による基準電位の変動を抑制することで、消費電力の増加を抑制しつつ比較器が発生する雑音電流による影響を抑えることができ、低消費電力かつ高精度なアナログデジタル変換器を提供することができる。
図面
【図1】
0
【図2】
1
【図3】
2
【図4A】
3
【図4B】
4
【図4C】
5
【図5】
6
【図6A】
7
【図6B】
8
【図7】
9
【図8A】
10
【図8B】
11
【図9】
12
【図10】
13