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明細書 :マルチヒステリシス電圧制御電流源システム

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5158818号 (P5158818)
登録日 平成24年12月21日(2012.12.21)
発行日 平成25年3月6日(2013.3.6)
発明の名称または考案の名称 マルチヒステリシス電圧制御電流源システム
国際特許分類 H03K   5/08        (2006.01)
FI H03K 5/08 J
請求項の数または発明の数 11
全頁数 24
出願番号 特願2010-549384 (P2010-549384)
出願日 平成22年2月1日(2010.2.1)
国際出願番号 PCT/JP2010/000571
国際公開番号 WO2010/089983
国際公開日 平成22年8月12日(2010.8.12)
優先権出願番号 2009025790
優先日 平成21年2月6日(2009.2.6)
優先権主張国 日本国(JP)
審査請求日 平成23年8月31日(2011.8.31)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】堀尾 喜彦
【氏名】濱田 卓矢
【氏名】神野 健哉
【氏名】合原 一幸
個別代理人の代理人 【識別番号】100089635、【弁理士】、【氏名又は名称】清水 守
審査官 【審査官】石田 勝
参考文献・文献 特開平8-321751(JP,A)
特開昭59-212031(JP,A)
特開平6-69769(JP,A)
調査した分野 H03K 5/08
特許請求の範囲 【請求項1】
基本構成要素となる二値ヒステリシス電圧制御電流源回路を並列に接続し、前記二値ヒステリシス電圧制御電流源回路に差動入力電圧を印加し、前記二値ヒステリシス電圧制御電流源回路に基づいて電流の複数個の離散値を出力できるように構成したことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項2】
請求項1記載のマルチヒステリシス電圧制御電流源システムにおいて、前記二値ヒステリシス電圧制御電流源回路の特性をそれぞれ独立に設定可能にし、これらの特性を変化させることにより、多様なマルチヒステリシス電圧制御電流源特性を得ることを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項3】
請求項1又は2記載のマルチヒステリシス電圧制御電流源システムにおいて、前記二値ヒステリシス電圧制御電流源回路がN個(Nは任意の正の整数)並列に接続されることを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項4】
請求項1又は2記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路のみを組み合せるようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項5】
請求項1又は2記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、逆ヒステリシス特性を持つ回路のみを組み合せるようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項6】
請求項1又は2記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路と逆ヒステリシス特性を持つ回路を組み合せるようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項7】
請求項6記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路と逆ヒステリシス特性を持つ回路を2個組み合わせるようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項8】
請求項4、5又は6記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路を3個並列接続するようにしたことを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項9】
請求項1又は2記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、オペレーショナル・トランスコンダクタンス増幅器(OTA)と、ラッチ回路を備えることを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項10】
請求項9記載のマルチヒステリシス電圧制御電流源システムにおいて、前記ラッチ回路の外部制御電圧(Vhe)の制御により閾値電圧の幅を変化させることを特徴とするマルチヒステリシス電圧制御電流源システム。
【請求項11】
請求項1又は2記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、完全差動型二値ヒステリシス電圧制御電流源回路を3個組み込むことを特徴とするマルチヒステリシス電圧制御電流源システム。
発明の詳細な説明 【技術分野】
【0001】
本発明は、マルチヒステリシス電圧制御電流源(VCCS)システムに関するものである。
【背景技術】
【0002】
近年、連続変数と離散変数とがシステム内に混在する「ハイブリッドダイナミカルシステム」に関する研究が盛んに行われている。現行の計算機システムは二値論理変数を基にした離散システムとして構成されているが、チューリングマシン(Turing machine)と等価なハイブリッドダイナミカルシステムの存在が数学的に証明されており(下記非特許文献1参照)、ハイブリッドダイナミカルシステムを用いることによって、現行のデジタル計算機とは異なるコンピューティングシステムが構築できる可能性がある。さらに、ハイブリッドダイナミカルシステムがカオスのような非常に複雑な現象を呈している際に、その連続値変数のアトラクタを離散値で表現することにより、動的で複雑な情報処理様式を考えることもできる。
【0003】
一方、ヒステリシス素子を用いたカオス発生回路がこれまでに提案されている(下記非特許文献2-11参照)。これらの回路では、非線形素子として区分線形二値ヒステリシス素子が用いられており、様々な興味深いカオスアトラクタが報告されている。さらに、カオスアトラクタをより多彩なものにするため、二値ヒステリシス素子を多値出力が得られるマルチヒステリシス素子に置き換えた方法も提案されている(下記非特許文献12-14)。この方法では、グリッドスクロールカオスアトラクタなどが観測できる。このような複雑なカオスアトラクタの形状は、用いるマルチヒステリシス特性に依存する。
【先行技術文献】
【0004】

【非特許文献1】Michael S.Branicky,“Universal computation and other capabilities of hybrid and continuous dynamical systems”,Theoretical Computer Science,vol.138,pp.67-100,1995
【非特許文献2】R.W.Newcomb,and S.Sathyan,“An RC op amp chaos generator”,IEEE Trans.on Circuits and Systems,Part I,Fundam.Theory Appl.,vol.30,no.1 ,pp.54-56,1983
【非特許文献3】R.W.Newcomb,and N.El-Leithy,“A binary hysteresis chaos generator”,in Proc.of 1984 IEEE Int’l Symp.on Circuits and Systems,pp.856-859,1984
【非特許文献4】Toshimichi Saito,“On a hysteresis chaos generator”,in Proc.of 1985 IEEE Int’l Symp.on Circuits and Systems,pp.847-849,1985
【非特許文献5】Takashi Suzuki,and Toshimichi Saito,“On fundamental bifurcations from a hysteresis hyperchaos generator”,IEEE Trans.on Circuits and Systems,Part I,Fundam.Theory Appl., vol.41,no.12,pp.876-884,1994
【非特許文献6】Toshimichi Saito,and Shinji Nakagawa,“Chaos from a hysteresis and switched circuit”,Phil.Trans.R.Soc.Lond.A,vol.353,no.1701,pp.47-57,1995
【非特許文献7】Toshimichi Saito,and Kunihiko Mitsubori,“Control of chaos from a piecewise linear hysteresis circuit”,IEEE Trans.on Circuits and Systems,Part I,Fundam.Theory Appl., vol.42,no.3,pp.168-172,1995
【非特許文献8】J.E.Varrientos,and E.Sanchez-Sinencio,“A 4-D chaotic oscillator based on a differential hysteresis comparator”,IEEE Trans.on Circuits and Systems,Part I,Fundam.Theory Appl., vol.45,no.1,pp.3-10,1998
【非特許文献9】A.S.Elwakil,and M.P.Kennedy,“Chaotic Oscillators derived from Saito’s double-screw hysteresis oscillator”,IEICE Trans.Fundamentals,vol.E82-A,no.9,pp.1769-1775,1999
【非特許文献10】Masaki Kataoka,and Toshimichi Saito,“A 2-port VCCS chaotic oscillator and quad screw attractor”,IEEE Trans.on Circuits and Systems,Part I,Fundam.Theory Appl., vol.48,no.2,pp.221-225,2001.
【非特許文献11】F.Bizzarri,D.Stellardo,and M.Storace,“Bifurcation analysis and its experimental validation for a hysteresis circuit oscillator”,IEEE Trans.on Circuits and Systems,Part I,Regular Papers,vol.53,no.5,pp.517-521,2006.
【非特許文献12】Fengling Han,Xinghuo Yu,Yuye Wang,Yong Feng,and Guanrong Chen,“n-scroll chaotic oscillators by second-order systems and double-hysteresis blocks”,Electronics Letters,vol.39,no.23,pp.1636-1637,2003.
【非特許文献13】Fengling Han,Xinghuo Yu,and Jiankun Hu,“A new way of generating grid-scroll chaos and its application to biometric authentication”,in Proc.of IEEE 2005 Industrial Electronics Society,31st Annual Conference,pp.61-66,2005.
【非特許文献14】Fengling Han,Xinghuo Yu,Yong Feng,and Jiankun Hu,“On multiscroll chaotic attractors in hysteresis-based piecewise-linear systems”,IEEE Trans.on Circuits and Systems,Part II,Express Briefs,vol.54,no.11,pp.1004-1008,2007.
【非特許文献15】Takuya Hamada,Yoshihiko Horio,and Kazuyuki Aihara,“An IC implementation of a hysteresis two-port VCCS chaotic oscillator”,in Proc.of European Conf.on Circuits Theory and Design,pp.926-929,2007.
【非特許文献16】Takuya Hamada,Yoshihiko Horio,and Kazuyuki Aihara,“Experimental observations from an integrated hysteresis two-port VCCS chaotic oscillator”,in Proc.IEEE Int’l Work-shop on Nonlinear Dynamics of Electrinic Systems,pp.237-240,2007.
【非特許文献17】濱田卓矢,堀尾喜彦,合原一幸,「完全差動ヒステリシス2ポートVCCSカオス発振器」,信学技報,NLP2007-180,pp.79-84,2008.
【発明の概要】
【発明が解決しようとする課題】
【0005】
多様なマルチヒステリシス特性を有するシステムは、様々な情報処理機構を創造していくために必要不可欠である。しかしながら、上記非特許文献12-14で提案されているマルチヒステリシスシステムは、二値ヒステリシス特性が直列に結合した形状の特性のみしか有していない。また、このマルチヒステリシス特性は、複数個の二値ヒステリシス特性を有した電圧制御電圧源回路(VCVS回路)を接続することによって構成されている。このVCVS回路は、入力・出力共に電圧であるため、複数個の接続には加算器が必要となり、回路規模が大きくなってしまう。
【0006】
本発明は、上記状況を鑑みて、多様なマルチヒステリシス特性を有するマルチヒステリシス電圧制御電流源システムを提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明は、上記目的を達成するために、
〔1〕マルチヒステリシス電圧制御電流源システムにおいて、基本構成要素となる二値ヒステリシス電圧制御電流源回路を並列に接続し、前記二値ヒステリシス電圧制御電流源回路に差動入力電圧を印加し、前記二値ヒステリシス電圧制御電流源回路に基づいて電流の複数個の離散値を出力できるように構成したことを特徴とする。
【0008】
〔2〕上記〔1〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記二値ヒステリシス電圧制御電流源回路の特性をそれぞれ独立に設定可能にし、これらの特性を変化させることにより、多様なマルチヒステリシス電圧制御電流源特性を得ることを特徴とする。
【0009】
〔3〕上記〔1〕又は〔2〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記二値ヒステリシス電圧制御電流源回路がN個(Nは任意の正の整数)並列に接続されることを特徴とする。
【0010】
〔4〕上記〔1〕又は〔2〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路のみを組み合せるようにしたことを特徴とする。
【0011】
〔5〕上記〔1〕又は〔2〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、逆ヒステリシス特性を持つ回路のみを組み合わせるようにしたことを特徴とする。
【0012】
〔6〕上記〔1〕又は〔2〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路と逆ヒステリシス特性を持つ回路を組み合わせるようにしたことを特徴とする。
【0013】
〔7〕上記〔6〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、順ヒステリシス特性を持つ回路と逆ヒステリシス特性を持つ回路を2個組み合わせるようにしたことを特徴とする。
【0014】
〔8〕上記〔4〕、〔5〕又は〔6〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路を3個並列接続するようにしたことを特徴とする。
【0015】
〔9〕上記〔1〕又は〔2〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、オペレーショナル・トランスコンダクタンス増幅器(OTA)と、ラッチ回路を備えることを特徴とする。
【0016】
〔10〕上記〔9〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記ラッチ回路の外部制御電圧(Vhe)の制御により閾値電圧の幅を変化させることを特徴とする。
【0017】
〔11〕上記〔1〕又は〔2〕記載のマルチヒステリシス電圧制御電流源システムにおいて、前記並列に接続される二値ヒステリシス電圧制御電流源回路は、完全差動型二値ヒステリシス電圧制御電流源回路を3個組み込むことを特徴とする。
【発明の効果】
【0018】
本発明のマルチヒステリシス電圧制御電流源システムは、電圧を入力、電流を出力とする、複数の二値ヒステリシスVCCS回路を並列に組み合わせることで、マルチヒステリシスVCCS回路を容易に構成することができる。
【0019】
さらに、マルチヒステリシスVCCS回路の構成要素である二値ヒステリシスVCCS回路は、その特性をそれぞれ独立に設定できるため、これらを変化させることにより、多様なマルチヒステリシスVCCS特性を容易に実現することができる。
【図面の簡単な説明】
【0020】
【図1】二値ヒステリシス電圧制御電流源素子の説明図である。
【図2】本発明の実施例を示すマルチヒステリシス電圧制御電流源システムの構成図である。
【図3】本発明の実施例を示すマルチヒステリシス電圧制御電流源素子の回路記号を示す図である。
【図4】2個の二値ヒステリシスVCCS回路を並列に接続して合成したマルチヒステリシス特性を示す図(その1)である。
【図5】2個の二値ヒステリシスVCCS回路を並列に接続して合成したマルチヒステリシス特性を示す図(その2)である。
【図6】2個の二値ヒステリシスVCCS回路を並列に接続して合成したマルチヒステリシス特性を示す図(その3)である。
【図7】逆特性の二値ヒステリシスVCCS特性図である。
【図8】順ヒステリシス特性と逆ヒステリシス特性の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その1)である。
【図9】順ヒステリシス特性と逆ヒステリシス特性の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その2)である。
【図10】順ヒステリシス特性と逆ヒステリシス特性の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その3)である。
【図11】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その1)である。
【図12】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その2)である。
【図13】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その3)である。
【図14】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その4)である。
【図15】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その5)である。
【図16】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その6)である。
【図17】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その7)である。
【図18】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その8)である。
【図19】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その9)である。
【図20】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その10)である。
【図21】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その11)である。
【図22】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その12)である。
【図23】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その13)である。
【図24】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その14)である。
【図25】3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その15)である。
【図26】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その1)である。
【図27】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その2)である。
【図28】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その3)である。
【図29】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その4)である。
【図30】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その5)である。
【図31】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その6)である。
【図32】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その7)である。
【図33】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その8)である。
【図34】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その9)である。
【図35】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その10)である。
【図36】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その11)である。
【図37】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その12)である。
【図38】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その13)である。
【図39】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その14)である。
【図40】逆ヒステリシス特性を含む3個の二値ヒステリシスVCCS回路を並列接続して合成したマルチヒステリシス特性を示す図(その15)である。
【図41】完全差動型二値ヒステリシスVCCS回路図である。
【図42】完全差動型二値ヒステリシスVCCS回路の外部制御電圧Vheを変化させた場合のvid-i0 + 特性図である。
【図43】外部制御電圧Vheに対する閾値電圧ER の変化を示す図である。
【図44】完全差動型マルチヒステリシスVCCSシステム(N=3)構成図である。
【図45】完全差動型マルチヒステリシスVCCSシステムのvid-i0 + 特性図である。
【図46】SPICEシミュレーションにより得られた完全差動型マルチヒステリシスVCCSシステムの特性図である。
【発明を実施するための形態】
【0021】
本発明のマルチヒステリシス電圧制御電流源システムは、構成要素となる二値ヒステリシス電圧制御電流源回路を並列に接続し、これらの二値ヒステリシス電圧制御電流源回路に基づいて電流の複数個の離散値を出力できるように構成した。
【実施例】
【0022】
以下、本発明の実施の形態について詳細に説明する。
【実施例】
【0023】
本発明のマルチヒステリシスVCCS特性の実現法について説明する。
【実施例】
【0024】
図1は二値ヒステリシス電圧制御電流源素子の説明図であり、マルチヒステリシス特性を合成するための基本となる二値ヒステリシス素子の回路記号を図1(a)に、その入出力特性を図1(b)に示す。
【実施例】
【0025】
この二値ヒステリシス素子1は、差動入力電圧vidに対して出力電流iout が図1(b)に示すようなヒステリシス特性を呈する電圧制御電流源(VCCS)回路である。図1(b)中に示す2種類の飽和出力電流のうち、差動入力電圧vidがヒステリシスの閾値電圧ER より小さい時の出力として定義される出力飽和電流をIU 、差動入力電圧vidがヒステリシスの閾値電圧EL よりも大きい時の出力飽和電流をID とする。ただし、EL <ER である。出力電流iout がIU である時、差動入力電圧vidがER となると、出力電流iout はID に切り替わる。同様に、出力電流iout がID である時、差動入力電圧vidがEL となると、出力電流iout はIU に切り替わる。したがって、この回路のvid-iout 特性は下記式(1)のように示される。
【実施例】
【0026】
【数1】
JP0005158818B2_000002t.gif

ここで、H(vid)は二値ヒステリシス特性を表す。
【実施例】
【0027】
図2は本発明の実施例を示すマルチヒステリシス電圧制御電流源システムの構成図である。
【実施例】
【0028】
上記した二値ヒステリシスVCCS回路は電流出力であるため、図2のようにN個(Nは任意の正の整数)の二値ヒステリシスVCCS回路21 ~2N を容易に並列に接続することができる。この時、合計出力電流imhは下記式(2)のように表すことができる。
【実施例】
【0029】
【数2】
JP0005158818B2_000003t.gif

ここで、kはk番目の二値ヒステリシスVCCS回路を示す。図2において、各二値ヒステリシス特性Hk (vid)の閾値が異なる値の場合、合計出力電流imhは多値出力のヒステリシス特性、すなわち、マルチヒステリシス特性を有する。このように、差動入力電圧vidに対して合計出力電流imhがマルチヒステリシス特性を有する素子を、以下では図3に示す記号で表す。
【実施例】
【0030】
ここで、k番目の二値ヒステリシス特性Hk (vid)の閾値電圧をER k およびEL k (ただしER k >EL k )とする。また、vid≦ER kで定義される飽和出力電流値をIU k 、vid≧EL kで定義される飽和出力電流値をID k とする。さらに、下記式(3)に示すように、k番目の二値ヒステリシスVCCS回路の出力が飽和出力電流値IU k である時“1”、そうでない時“0”となる二値変数bk を導入する。
【実施例】
【0031】
【数3】
JP0005158818B2_000004t.gif

ここで、B(iout k )は、連続値変数iout k から二値変数bk への変換を与える関数である。この時、マルチヒステリシスVCCS回路の合計出力電流imhは下記式(4)で表すことができる。
【実施例】
【0032】
【数4】
JP0005158818B2_000005t.gif
JP0005158818B2_000006t.gif
【実施例】
【0033】
一方、マルチヒステリシス特性内に含まれる二値ヒステリシス特性の出力状態を
【実施例】
【0034】
【数5】
JP0005158818B2_000007t.gif

で与えられる整数値mで表す。さらに、出力状態がmである時のマルチヒステリシスVCCS回路の合計出力電流imhの値をIm とする。
【実施例】
【0035】
本発明のマルチヒステリシスVCCSシステムの最も簡単な構成例として、2個の二値ヒステリシスVCCS回路を組み合わせた場合に得られるマルチヒステリシス特性(その1~その3)を図4から図6に示す。
【実施例】
【0036】
これらの図に示すように、基となる2つの二値ヒステリシスVCCS回路のそれぞれの特性間の関係は、(i)ヒステリシス区間が入れ子構造を有している場合(EL 2 ≦EL 1<ER 1 ≦ER 2,図4)、(ii)ヒステリシス区間が重複しない場合(EL 1 <ER 1 ≦EL 2<ER 2 ,図5)、(iii)ヒステリシス区間の一部が重複する場合(EL 1 ≦EL 2 <ER 1 ≦ER 2 ,図6)の3種類に大別することができる。
【実施例】
【0037】
一般に、N個(Nは任意の正の整数)の二値ヒステリシスVCCS回路の各ヒステリシス区間の中に他のヒステリシス区間が入れ子状に存在する時〔(i)〕は、全ての閾値電圧が異なっていれば、合成されるマルチヒステリシス特性内に存在する出力電流値の切り替わり点の総数SWは、
【実施例】
【0038】
【数6】
JP0005158818B2_000008t.gif

で与えられる。例えば、図4(b)の場合、6個の出力切り替わり点が存在する。
【実施例】
【0039】
一方、基となる二値ヒステリシス特性の全てのヒステリシス区間が重複しない場合〔(ii) 〕、もしくは、それらの一部のみが重複するような場合〔(iii ) 〕、全ての閾値電圧が異なっていれば、N個(Nは任意の正の整数)の二値ヒステリシスVCCS回路により合成されるマルチヒステリシス特性内に存在する出力電流値の切り替わり点の総数SWは、
SW=2N …(7)
で与えられる。例えば、図5(b)および図6(b)の場合には、それぞれ4個の出力切り替わり点が存在する。
【実施例】
【0040】
ところで、マルチヒステリシスVCCSシステムを構成する二値ヒステリシスVCCS回路の特性は、図7に示すように、図1(b)とは逆向きの特性、すなわち、IU k <ID k である特性とすることも可能である。このような逆特性を持つ二値ヒステリシスVCCS回路と、通常の特性を持つ二値ヒステリシスVCCS回路を2個組み合わせた時のマルチヒステリシス特性例(その1~その3)を図8から図10に示す。
【実施例】
【0041】
この場合も、マルチヒステリシスVCCSシステムを構成する各二値ヒステリシスVCCS回路の特性間の関係は、(i)ヒステリシス区間が入れ子構造を有する場合(EL 2 ≦EL 1<ER 1 ≦ER 2,図8)、(ii)全てのヒステリシス区間が重複しない場合(EL 1 <ER 1 ≦EL 2<ER 2 ,図9)、(iii )ヒステリシス区間の一部が重複する場合(EL 1 ≦EL 2 <ER 1 ≦ER 2 ,図10)の3種類に大別できる。また、マルチヒステリシス特性の出力飽和電流の切り替わり点の総数SWは、各ヒステリシス区間が入れ子構造を有している場合〔(i)〕は上記式(6)となり、その他の場合〔(ii),(iii) 〕は、上記式(7)で与えられる。
【実施例】
【0042】
次に、二値ヒステリシスVCCS回路を3個並列接続した場合のマルチヒステリシス特性の例を挙げる。
【実施例】
【0043】
まず、図4に示したようにヒステリシス特性が入れ子になっている2個の二値ヒステリシスVCCS回路に、もう1個の二値ヒステリシスVCCS回路を追加接続した場合(その1~その5)を図11から図15に示す。図11は3個の二値ヒステリシスVCCS回路のヒステリシス特性が入れ子構造を有する場合(EL 3 ≦EL 2≦EL 1 <ER 1 ≦ER 2 ≦ER 3 )、図12は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、1個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値と2個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値の間に存在する場合(EL 2 ≦EL 3≦EL 1 <ER 1 ≦ER 2 ≦ER 3 )、図13は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、1個目の二値ヒステリシスVCCS回路のヒステリシス特性の閾値の内側に存在する場合(EL 2 ≦EL 1≦EL 3 <ER 1 ≦ER 2 ≦ER 3 )、図14は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が2個目の二値ヒステリシスVCCS回路のヒステリシス特性の閾値よりも内側で、さらに、3個目の二値ヒステリシスVCCS回路のヒステリシス特性の右側の閾値が1個目と2個目の二値ヒステリシスVCCS回路のヒステリシス特性の右側の閾値の間に存在する場合(EL 2 ≦EL 1≦EL 3 <ER 1 ≦ER 3 ≦ER 2 )、図15は3個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間が他の二値ヒステリシスVCCS回路のヒステリシス特性と重複しない場合(EL 2 ≦EL 1<ER 1 ≦ER 2≦EL 3 <ER 3 )である。
【実施例】
【0044】
さらに、図16から図20は,図5に示したようなヒステリシス特性のヒステリシス区間が重複しない2個の二値ヒステリシスVCCS回路に加えて、もう1個の二値ヒステリシスVCCS回路を接続する場合(その6~その10)である。図16は3個目の二値ヒステリシスVCCS回路の左右両方の閾値が他の2個の二値ヒステリシスVCCS回路のヒステリシス特性の閾値よりもそれぞれ外側にある場合(EL 3 ≦EL 1<ER 1 ≦EL 2<ER 2 ≦ER 3)、図17は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、1個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間内に存在する場合(EL 1 ≦EL 3<ER 1 ≦EL 2<ER 2 ≦ER 3)、図18は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、2個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間内に存在する場合(EL 1 <ER 1 ≦EL 2≦EL 3 <ER 2 ≦ER 3 )、図19は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が1個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間内に、さらに、右側の閾値が2個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間内に存在する場合(EL 1 ≦EL 3<ER 1 ≦EL 2≦ER 3 <ER 2 )、図20は3個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間と他の2つの二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間が重複しない場合(EL 1 <ER 1 ≦EL 2<ER 2 ≦EL 3<ER 3 )である。
【実施例】
【0045】
以上に述べた特性のうち、図5(b)および図20(b)の特性は上記非特許文献12,13,14で用いられているマルチヒステリシス特性と同等であり、本発明のマルチヒステリシスVCCS回路によっても同様な特性がより簡単に実現できる。
【実施例】
【0046】
さらに、図21から図25に、図6に示したようなヒステリシス区間の一部が重複している2個の二値ヒステリシスVCCS回路に加えて、もう1個二値ヒステリシスVCCS回路を接続した場合に得られるマルチヒステリシス特性(その11~その15)を挙げる。図21は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左右両方の閾値が他の2個の二値ヒステリシスVCCS回路のヒステリシス特性の閾値よりもそれぞれ外側にある場合(EL 3 ≦EL 1≦EL 2 <ER 1 ≦ER 2 ≦ER 3 )、図22は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、1個目と2個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値の間に存在する場合(EL 1 ≦EL 3≦EL 2 <ER 1 ≦ER 2 ≦ER 3 )、図23は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が他の2個の二値ヒステリシスVCCS回路のヒステリシス特性の重複したヒステリシス区間内に存在する場合(EL 1 ≦EL 2≦EL 3 <ER 1 ≦ER 2 ≦ER 3 )、図24は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が他の2個の二値ヒステリシスVCCS回路のヒステリシス特性の重複したヒステリシス区間内に存在し、さらに、3個目の二値ヒステリシスVCCS回路のヒステリシス特性の右側の閾値が1個目と2個目の二値ヒステリシスVCCS回路のヒステリシス特性の右側の閾値の間に存在する場合(EL 1 ≦EL 2≦EL 3 <ER 1 ≦ER 3 ≦ER 2 )、図25は3個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間と他の2つの二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間が重複しない場合(EL 1 ≦EL 2<ER 1 ≦ER 2≦EL 3 <ER 3 )である。
【実施例】
【0047】
次に、互いに逆特性を有した二値ヒステリシスVCCS回路を2個接続し、さらに、3個目の二値ヒステリシスVCCS回路を接続する場合について述べる。
【実施例】
【0048】
まず、図8に示したような2個のヒステリシス区間が入れ子構造を有している場合に加えてもう1個接続した場合のマルチヒステリシス特性(その1~その5)を図26から図30に示す。図26は3個の二値ヒステリシスVCCS回路のヒステリシス特性が入れ子構造を有している場合(EL 3 ≦EL 2≦EL 1 <ER 1 ≦ER 2 ≦ER 3 )、図27は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、1個目と2個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値の間に存在する場合(EL 2 ≦EL 3≦EL 1 <ER 1 ≦ER 2 ≦ER 3 )、図28は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、1個目と2個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値のさらに内側に存在する場合(EL 2 ≦EL 1≦EL 3 <ER 1 ≦ER 2 ≦ER 3 )、図29は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が他の2個の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値よりも内側で、さらに3個目の二値ヒステリシスVCCS回路のヒステリシス特性の右側の閾値が1個目と2個目の二値ヒステリシスVCCS回路のヒステリシス特性の右側の閾値の間に存在する場合(EL 2 ≦EL 1≦EL 3 <ER 1 ≦ER 3 ≦ER 2 )、図30は3個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間が他の2つの二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間と重複しない場合(EL 2 ≦EL 1<ER 1 ≦ER 2≦EL 3 <ER 3 )である。
【実施例】
【0049】
さらに、図31から図35は、図9に示したようなヒステリシス区間が重複していない逆向きの二値ヒステリシス特性を持つ2個の二値ヒステリシスVCCS回路を並列接続し、さらにもう1個の二値ヒステリシスVCCS回路を接続した場合のマルチヒステリシス特性(その6~その10)である。図31は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左右両方の閾値が他の2個の二値ヒステリシスVCCS回路のヒステリシス特性の閾値よりもそれぞれ外側にある場合(EL 3 ≦EL 1<ER 1 ≦EL 2≦ER 2 ≦ER 3 )、図32は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、1個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間内に存在する場合(EL 1 ≦EL 3<ER 1 ≦EL 2<ER 2 ≦ER 3)、図33は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、2個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間内に存在する場合(EL 1 <ER 1 ≦EL 2≦EL 3 <ER 2 ≦ER 3 )、図34は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が1個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間内に、さらに、3個目の二値ヒステリシスVCCS回路のヒステリシス特性の右側の閾値が2個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間内に存在する場合(EL 1 ≦EL 3<ER 1 ≦EL 2≦ER 3 <ER 2 )、図35は3個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間と他の2つの二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間が重複しない場合(EL 1 <ER 1 ≦EL 2<ER 2 ≦EL 3<ER 3 )である。
【実施例】
【0050】
また、図36から図40は、図10に示したようなヒステリシス特性のヒステリシス区間の一部が重複している2個の二値ヒステリシスVCCS回路を接続し、それに加えてもう1個の二値ヒステリシスVCCS回路を接続する場合の特性(その11~その15)である。図36は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左右両方の閾値が他の2個の二値ヒステリシスVCCS回路のヒステリシス特性の閾値よりもそれぞれ外側にある場合(EL 3 ≦EL 1≦EL 2 <ER 1 ≦ER 2 <ER 3 )、図37は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が、1個目と2個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値の間に存在する場合(EL 1 ≦EL 3≦EL 2 <ER 1 ≦ER 2 <ER 3 )、図38は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が他の2個の二値ヒステリシスVCCS回路のヒステリシス特性の重複したヒステリシス区間内に存在する場合(EL 1 ≦EL 2≦EL 3 <ER 1 ≦ER 2 <ER 3 )、図39は3個目の二値ヒステリシスVCCS回路のヒステリシス特性の左側の閾値が他の2個の二値ヒステリシスVCCS回路のヒステリシス特性の重複したヒステリシス区間内に存在し、さらに、3個目の二値ヒステリシスVCCS回路のヒステリシス特性の右側の閾値が1個目と2個目の二値ヒステリシスVCCS回路のヒステリシス特性の右側の閾値の間に存在する場合(EL 1 ≦EL 2≦EL 3 <ER 1 ≦ER 3 <ER 2 )、図40は3個目の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間と他の2個の二値ヒステリシスVCCS回路のヒステリシス特性のヒステリシス区間が重複しない場合(EL 1 ≦EL 2<ER 1 ≦ER 2≦EL 3 <ER 3 )である。
【実施例】
【0051】
以上に示したように、3個の二値ヒステリシスVCCS回路を結合させることによって、非常に複雑で多様なマルチヒステリシス特性を実現できる。したがって、一般にN個(Nは任意の正の整数)の二値ヒステリシスVCCS回路を本発明の手法を用いて結合させることにより、非常に多様なマルチヒステリシス特性が容易に実現できる。また、回路を構成するそれぞれの二値ヒステリシスVCCS回路の特性は互いに独立に設定できるため、一旦マルチヒステリシス回路を構成してからも、その特性を自由に変更することが可能である。
【実施例】
【0052】
次に、マルチヒステリシス回路の実装例について説明する。
【実施例】
【0053】
上記したように、本発明のマルチヒステリシスVCCSシステムは、並列接続された複数の二値ヒステリシスVCCS回路より構成される。まず、基本構成要素となる二値ヒステリシス回路の完全差動回路による実装例を図41に示す(本発明者らによって提案されている上記非特許文献15,16,17参照)。この回路は、主にOperational Transconductance Amplifier(OTA)とラッチ回路から構成される。OTA(M7 からM19)の出力電圧値がラッチ回路(M1 からM6 )の入力電圧となっている。ラッチ回路は、差動対(M1 ,M2 )と、電流源(M5 ,M6 )と、二つのクロスカップルされたMOSFET(M3 ,M4 )で構成されている。MOSFET M2 のゲート電圧が高くなると、MOSFET M2 に多くの電流が流れるようになるため、MOSFET M2 のドレイン電圧、すなわち、MOSFET M4 のソース電圧が低下する。それにより、MOSFET M4 のドレイン電圧、すなわち、MOSFET M3 のゲート電圧が低下する。そのため、MOSFET M3 に流れる電流が減少し、MOSFET M3 のドレイン電圧、すなわち、MOSFET M4 のゲート電圧が上昇する。これにより、さらにMOSFET M4 のドレイン電流が増加し、MOSFET M4 のドレイン電圧、すなわち、MOSFET M3 のゲート電圧がさらに低下する。このように、正帰還がかかり、MOSFET M4 のドレイン電圧の急峻な立ち下がり特性が得られる。一方、この状態から逆にMOSFET M2 のゲート電圧が低下すると、MOSFET M2 に流れる電流は減少しようとするが、正帰還により、MOSFET M4 のゲートは高電位に保たれているので、MOSFET M2 の電流は急激には減少できない。その結果、MOSFET M2 のドレイン電圧、すなわちMOSFET M4 のソース電圧が上昇し、MOSFET M4 のゲート・ソース間電圧が減少する。MOSFET M4 のゲート・ソース間電圧がある値まで減少すると、MOSFET M4 のドレイン電圧が上昇して、正帰還により、今度はMOSFET M3が一気にONとなり、MOSFET M4 がOFFになるので、MOSFET M4 のドレイン電圧の急峻な立ち上がり特性が得られる。これら一連の過程で、MOSFET M2 のゲート電圧が上昇する時にMOSFET M4 がONになる入力電圧値と、MOSFET M2 のゲート電圧が下降する時にMOSFET M4 がOFFになる入力電圧値とに差が生じるため、ヒステリシス特性が実現できる。また、外部制御電圧Vheにより、MOSFET M5 ,M6 の電流源の電流値を調節すると、MOSFET M5 ,M6 のドレインソース電圧の大きさを変化させることができる。MOSFET M5 ,M6 のドレインソース電圧が大きくなると、MOSFET M1 からMOSFET M4 の駆動範囲が狭くなり、ヒステリシス特性の閾値電圧の幅が小さくなる。また、MOSFET M5 ,M6 の電流源のゲート電圧を下げると、ヒステリシス特性の閾値電圧の幅が広がる。以上により、Vheの電圧値を調節することでヒステリシス特性の閾値電圧の幅が調整できる。
【実施例】
【0054】
図41に示した完全差動型二値ヒステリシスVCCS回路で、外部制御電圧Vheを、1.2V,1.24V,1.29Vにそれぞれ設定した場合に、SPICEシミュレーションから得られたvid-i0 + 特性を図42に示す。また、この時用いた図41中の各トランジスタのサイズを表1に示す。
【実施例】
【0055】
【表1】
JP0005158818B2_000009t.gif


シミュレーション結果より、外部制御電圧Vheが1.2Vの時の閾値電圧は±0.058V、Vheが1.24Vの時の閾値電圧は±0.237V,Vheが1.29Vの時の閾値電圧は±0.445Vであった。さらに、外部制御電圧Vheに対する閾値電圧ER の変化を図43に示す。
【実施例】
【0056】
上述の完全差動型二値ヒステリシスVCCS回路を複数個並列接続させることによってマルチヒステリシスシステムが実現できる。3個の完全差動型二値ヒステリシスVCCS回路を組み込んだマルチヒステリシスシステムの例を図44に示す。この図44中の三角形の記号(h1 ,h2 ,h3 )は、図41中のMOSFET M1 からM19までのトランジスタからなるコア回路部分を示している。
【実施例】
【0057】
図44に示したマルチヒステリシスVCCSシステムのSPICEシミュレーション結果を図45に、また、このシミュレーションで用いたトランジスタのサイズを表2に示す。
【実施例】
【0058】
【表2】
JP0005158818B2_000010t.gif

図45(a)は、図44の回路に含まれるそれぞれ閾値電圧が異なる3個の二値ヒステリシスVCCS回路の入出力特性を重ね合わせたものである。図45(b)は、これらを結合させた時に実現されたマルチヒステリシス特性である。
【実施例】
【0059】
また、図12(b),図13(b),図14(b)に示したそれぞれの特性と同様の閾値の関係に設定した時に、SPICEにより得られた完全差動型マルチヒステリシスVCCSシステムの特性を図46(a),(b),(c)に示す。また、表3にこれらのシミュレーションで用いた外部制御電圧を示す。
【実施例】
【0060】
【表3】
JP0005158818B2_000011t.gif

表3において、Vhek ,Vrefk,Vhik ,Vwk(k=1,2,3)は、それぞれ、マルチヒステリシスVCCSシステム内に含まれるk番目の二値ヒステリシスVCCS回路の外部制御電圧である。さらに、シミュレーションでは、二値ヒステリシスVCCS回路(h1 からh3 )のvin- 端子は,それぞれ、Vw1からVw3の電圧に固定し、共通のvin+ の電圧を変化させて特性を測定した。
【実施例】
【0061】
このように、本発明によれば、二値ヒステリシスVCCS回路を並列接続することによりマルチヒステリシスVCCS特性を構成するマルチヒステリシス電圧制御電流源システムを実現することができる。さらに、本発明の妥当性を検証するため、マルチヒステリシスVCCS特性を実現するための回路例と、その回路のSPICEシミュレーション結果を示した。本発明のマルチヒステリシス電圧制御電流源システムによれば、容易に多彩なマルチヒステリシスVCCS特性を実現することができる。また、マルチヒステリシス電圧制御電流源回路を構成する二値ヒステリシスVCCS回路の特性は各々独立に設定することができるので、各二値ヒステリシスVCCS回路の特性を制御する外部電圧を用いて、合成されたマルチヒステリシス特性の形状を容易に制御することができる。このため、回路の動作中においても、ヒステリシス特性の段数や形状、さらに、閾値や飽和電流値等のマルチヒステリシス特性を制御することができ、さらに多彩な動作が可能となる。
【実施例】
【0062】
このような多彩なマルチヒステリシスVCCS特性は、非常に複雑なアトラクタを呈するマルチヒステリシスカオス発振器の実現や、大規模で複雑なハイブリッドダイナミカルシステムの構築、さらには、多値論理関数回路や多値メモリ回路の実装、また、多値状態を利用するマルチヒステリシスニューラルネットワーク等への応用が期待できる。
【実施例】
【0063】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【0064】
本発明のマルチヒステリシス電圧制御電流源システムは、非常に複雑なアトラクタを呈するマルチヒステリシスカオス発振器の実現や、大規模で複雑なハイブリッドダイナミカルシステムの構築、さらには、多値論理関数回路や多値メモリ回路の実装、また、多値状態を利用するマルチヒステリシスニューラルネットワーク等への利用が可能である。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図21】
20
【図22】
21
【図23】
22
【図24】
23
【図25】
24
【図26】
25
【図27】
26
【図28】
27
【図29】
28
【図30】
29
【図31】
30
【図32】
31
【図33】
32
【図34】
33
【図35】
34
【図36】
35
【図37】
36
【図38】
37
【図39】
38
【図40】
39
【図41】
40
【図43】
41
【図44】
42
【図46】
43
【図42】
44
【図45】
45