TOP > 国内特許検索 > スピン注入磁化反転MTJを用いた不揮発性SRAM/ラッチ回路 > 明細書

明細書 :スピン注入磁化反転MTJを用いた不揮発性SRAM/ラッチ回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5170706号 (P5170706)
登録日 平成25年1月11日(2013.1.11)
発行日 平成25年3月27日(2013.3.27)
発明の名称または考案の名称 スピン注入磁化反転MTJを用いた不揮発性SRAM/ラッチ回路
国際特許分類 G11C  11/15        (2006.01)
H03K   3/037       (2006.01)
H03K   3/356       (2006.01)
FI G11C 11/15 110
G11C 11/15 140
H03K 3/037 Z
H03K 3/356 Z
請求項の数または発明の数 29
全頁数 48
出願番号 特願2009-530030 (P2009-530030)
出願日 平成20年7月31日(2008.7.31)
国際出願番号 PCT/JP2008/063787
国際公開番号 WO2009/028298
国際公開日 平成21年3月5日(2009.3.5)
優先権出願番号 2007225697
2007227261
優先日 平成19年8月31日(2007.8.31)
平成19年9月3日(2007.9.3)
優先権主張国 日本国(JP)
日本国(JP)
審査請求日 平成23年5月16日(2011.5.16)
特許権者または実用新案権者 【識別番号】304021417
【氏名又は名称】国立大学法人東京工業大学
発明者または考案者 【氏名】山本 修一郎
【氏名】菅原 聡
個別代理人の代理人 【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
審査官 【審査官】後藤 彰
参考文献・文献 特開2004-103174(JP,A)
特開2008-085770(JP,A)
Keiko Abe、外2名,”Novel Nonvolatile Logic with Three-Dimensionally Stacked Nanoscale Memory Device”,Technial Proceedings of the 2005 NSTI Nanotechnology Conference and Trade Show,2005年 5月12日,Vol.3,p.203-206
調査した分野 G11C 11/15
H03K 3/037
H03K 3/356
特許請求の範囲 【請求項1】
データを記憶する双安定回路と、
前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、
前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であり、
前記双安定回路は、第1インバータ回路と第2インバータ回路とがリング状に接続されており、
前記強磁性トンネル接合素子は前記第1インバータ回路と前記第2インバータ回路とが接続されるノードに接続され、
前記強磁性トンネル接合素子は、前記ノードと制御線との間に接続され、前記ノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となることを特徴とする記憶回路。
【請求項2】
前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更することを特徴とする請求項1記載の記憶回路。
【請求項3】
前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加することを特徴とする請求項1または2記載の記憶回路。
【請求項4】
前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加することを特徴とする請求項1から3のいずれか一項記載の記憶回路。
【請求項5】
前記ノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備することを特徴とする請求項1から4のいずれか一項記載の記憶回路。
【請求項6】
前記スイッチは、MOSFETを含むことを特徴とする請求項記載の記憶回路。
【請求項7】
前記ノードは互いに相補ノードである第1ノードと第2ノードを含み、
前記強磁性トンネル接合素子は、前記第1ノードと前記制御線との間に接続された第1強磁性トンネル接合素子と、前記第2ノードと前記制御線との間に接続された第2強磁性トンネル接合素子とを含むことを特徴とする請求項1から4のいずれか一項記載の記憶回路。
【請求項8】
前記第1ノードと前記第1強磁性トンネル接合素子との間に、前記データを前記双安定回路から前記第1強磁性トンネル接合素子にストアする際および前記データを前記第1トンネル接合素子から前記双安定回路にリストアする際に導通する第1スイッチと、
前記第2ノードと前記第2強磁性トンネル接合素子との間に、前記データを前記第2強磁性トンネル接合素子から前記双安定回路にストアする際および前記データを前記第2強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第2スイッチと、を具備することを特徴とする請求項記載の記憶回路。
【請求項9】
前記第1スイッチおよび前記第2スイッチは、それぞれMOSFETを含むことを特徴とする請求項記載の記憶回路。
【請求項10】
前記制御線とローレベルまたはハイレベルの電力線との間に接続された第3スイッチを具備し、
前記第3スイッチは、前記データを前記双安定回路から前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子から前記双安定回路にリストアする際に導通することを特徴とする請求項7から9のいずれか一項記載の記憶回路。
【請求項11】
前記ノードにデータを入出力するための入出力スイッチを具備することを特徴とする請求項1から10のいずれか一項記載の記憶回路。
【請求項12】
前記入出力スイッチはワード線のレベルに応じ、前記ノードにデータを入出力することを特徴とする請求項11記載の記憶回路。
【請求項13】
前記入出力スイッチは、前記第1ノードにデータを入出力するための第1入出力スイッチと、前記第2ノードにデータを入出力するための第2入出力スイッチとを有することを特徴とする請求項7から10のいずれか一項記載の記憶回路。
【請求項14】
前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有することを特徴とする請求項1から13のいずれか一項記載の記憶回路。
【請求項15】
1以上の入力と1以上の出力を有する第1論理回路と、1以上の入力と1以上の出力を有する第2論理回路と、を有し、データを記憶する双安定回路と、
前記第1論理回路の出力のうち1つと前記第2論理回路の入力のうち1つとが接続された第1ノードと、
前記第2論理回路の出力のうち1つと前記第1論理回路の入力のうち1つとが接続された第2ノードと、
前記第1ノードおよび前記第2ノードの少なくとも一方に接続され、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、
前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際には記憶すべき相補的なデータがそれぞれ前記第1論理回路と前記第2論理回路から前記第1ノードおよび前記第2ノードに出力され、前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際は、前記第1論理回路の前記第2ノードに接続された入力以外の入力には前記第1論理回路が前記第1ノードに前記第2ノードの論理反転を出力するような信号が入力され、前記第2論理回路の前記第1ノードに接続された入力以外の入力には前記第2論理回路が前記第2ノードに前記第1ノードの論理反転を出力するような信号が入力されており、
前記強磁性トンネル接合素子は、前記第1ノードおよび前記第2ノードの少なくとも一方のノードに接続されており、
前記強磁性トンネル接合素子は、前記少なくとも一方のノードと制御線との間に接続され、前記少なくとも一方のノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となることを特徴とするラッチ回路。
【請求項16】
第1インバータ回路と第2インバータ回路とがリング状に接続され、データを記憶する双安定回路と、
前記第1インバータ回路と前記第2インバータ回路とが接続され互いに相補ノードである第1ノードおよび第2ノードと、
前記双安定回路に入力線から前記データを書き込むための第1入力スイッチと、
前記第1入力スイッチと相補的に動作し、前記双安定回路のデータを保持するための第2入力スイッチと、
前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、
前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であり、
前記強磁性トンネル接合素子は、前記第1ノードおよび前記第2ノードの少なくとも一方のノードに接続されており、
前記強磁性トンネル接合素子は、前記少なくとも一方のノードと制御線との間に接続され、前記少なくとも一方のノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となることを特徴とするラッチ回路。
【請求項17】
前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更することを特徴とする請求項15または16記載のラッチ回路。
【請求項18】
前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加することを特徴とする請求項15から17のいずれか一項記載のラッチ回路。
【請求項19】
前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加することを特徴とする請求項15から18のいずれか一項記載のラッチ回路。
【請求項20】
前記少なくとも一方のノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備することを特徴とする請求項15から19のいずれか一項記載のラッチ回路。
【請求項21】
前記スイッチは、MOSFETを含むことを特徴とする請求項20記載のラッチ回路
【請求項22】
前記強磁性トンネル接合素子は、前記第1ノードと前記制御線との間に接続された第1強磁性トンネル接合素子と、前記第2ノードと前記制御線との間に接続された第2強磁性トンネル接合素子とを含むことを特徴とする請求項15から19のいずれか一項記載のラッチ回路。
【請求項23】
前記第1ノードと前記第1強磁性トンネル接合素子との間に設けられ、前記データを前記双安定回路から前記第1強磁性トンネル接合素子にストアする際および前記データを前記第1強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第1スイッチと、
前記第2ノードと前記第2強磁性トンネル接合素子との間に設けられ、前記データを前記第2強磁性トンネル接合素子にストアさせる際および前記データを前記双安定回路にリストアする際に導通する第2スイッチと、を具備することを特徴とする請求項22記載のラッチ回路。
【請求項24】
前記第1スイッチおよび前記第2スイッチは、それぞれMOSFETを含むことを特徴とする請求項23記載のラッチ回路。
【請求項25】
前記制御線とローレベルまたはハイレベルの電力線との間に接続された第3スイッチを具備し、
前記第3スイッチは、前記データを前記双安定回路から前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子から前記双安定回路にリストアする際に導通することを特徴とする請求項22から24のいずれか一項記載のラッチ回路。
【請求項26】
前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有することを特徴とする請求項15から25のいずれか一項記載のラッチ回路。
【請求項27】
請求項15から26のいずれか一項記載のラッチ回路を有するフリップフロップ回路。
【請求項28】
データを記憶する双安定回路と、
前記双安定回路に記憶されたデータを不揮発的にストアするスピントランジスタと、を具備し、
前記スピントランジスタに不揮発的に記憶されたデータを前記双安定回路にリストア可能であり、
前記双安定回路は、第1インバータ回路と第2インバータ回路とがリング状に接続されており、
前記スピントランジスタのソースおよびドレインの一方は、前記第1インバータ回路と前記第2インバータ回路とが接続されるノードに接続され、
前記スピントランジスタのソースおよびドレインの他方は、制御線に接続されることを特徴とする記憶回路。
【請求項29】
1以上の入力と1以上の出力を有する第1論理回路と、1以上の入力と1以上の出力を有する第2論理回路と、を有し、データを記憶する双安定回路と、
前記第1論理回路の出力のうち1つと前記第2論理回路の入力のうち1つとが接続された第1ノードと、
前記第2論理回路の出力のうち1つと前記第1論理回路の入力のうち1つとが接続された第2ノードと、
前記第1ノードおよび前記第2ノードの少なくとも一方に接続され、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアするスピントランジスタと、を具備し、
前記データを前記双安定回路から前記スピントランジスタにストアする際には記憶すべき相補的なデータがそれぞれ前記第1論理回路と前記第2論理回路から前記第1ノードおよび前記第2ノードに出力され、前記データを前記スピントランジスタから前記双安定回路にリストアする際は、前記第1論理回路の前記第2ノードに接続された入力以外の入力には前記第1論理回路が前記第1ノードに前記第2ノードの論理反転を出力するような信号が入力され、前記第2論理回路の前記第1ノードに接続された入力以外の入力には前記第2論理回路が前記第2ノードに前記第1ノードの論理反転を出力するような信号が入力されており、
前記スピントランジスタのソースおよびドレインの一方は、前記第1ノードおよび前記第2ノードの少なくとも一方のノードに接続され、
前記スピントランジスタのソースおよびドレインの他方は、制御線に接続されることを特徴とするラッチ回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、記憶回路、ラッチ回路およびフリップフロップ回路に関し、特に双安定回路と強磁性トンネル接合素子とを有する記憶回路、ラッチ回路およびフリップフロップ回路に関する。
【背景技術】
【0002】
電子機器等に用いられる揮発性の記憶回路として、SRAM(Static Ramdom Access Memory)がよく知られている。図1はMOS(Metal Oxide Semiconductor)電界効果トランジスタ(FET:Field Effect Transistor)を用いたSRAMのメモリセルを示す回路図である。メモリセルは、双安定回路30、2つの入出力トランジスタm5、m6を有している。双安定回路30は、CMOSインバータ10(第1インバータ回路)およびCMOSインバータ20(第2インバータ回路)がリング状に接続されている。インバータ10は、p型MOSFETm1とn型MOSFETm2とを有している。FETm1とFETm2において、ソースがそれぞれ電源Vsupplyおよびグランドに、ゲートが共通にノードQに、ドレインが共通にノードQBに接続されている。インバータ20はp型MOSFETm3とn型MOSFETm4とを有している。FETm3とFETm4において、ソースがそれぞれ電源Vsupplyおよびグランドに、ゲートが共通にノードQBに、ドレインが共通にノードQに接続されている。このように、インバータ10およびインバータ20はリング状に接続されている。ノードQはn型FETm5を介しデータ入出力線DINに接続され、ノードQBはn型FETm6を介しデータ入出力線DINBに接続されている。FETm5およびm6のゲートはワード線WLに接続されている。
【0003】
このような構成により、双安定回路30にデータを書き込み、保持し、読み出すことができる。しかしながら、SRAMはデータを保持している間は電力を消費する。また、電源を遮断すると、双安定回路30に記憶していたデータは消失してしまう。双安定回路30は対称構造を有しており、対称的に動作するため、電源遮断後、ノードQおよびQBが一旦同電位となると、電源を復帰させてもデータを復帰させることができない。これは、電源を復帰させる際、ノードQおよびQBの電位が同電位のまま推移し、ある時点で、外来ノイズ等により電源遮断前のデータに関係なく、データが決定されるためである。
【0004】
また、電子機器等に用いられる揮発性のラッチ回路がよく知られている。ラッチ回路の一例として、図2はMOS(Metal Oxide Semiconductor)電界効果トランジスタ(FET:Field Effect Transistor)を用いたDラッチ回路の回路図である。Dラッチ回路は、双安定回路30、パスゲート80および90を有している。双安定回路30は、CMOSインバータ10(第1インバータ回路)およびCMOSインバータ20(第2インバータ回路)がパスゲート90を介してリング状に接続されている。インバータ10は、p型MOSFETm1とn型MOSFETm2とを有している。FETm1とFETm2において、ソースがそれぞれ電源Vsupplyおよびグランドに、ゲートが共通にノードQに、ドレインが共通にノードQBに接続されている。インバータ20はp型MOSFETm3とn型MOSFETm4とを有している。FETm3とFETm4において、ソースがそれぞれ電源Vsupplyおよびグランドに、ゲートが共通にノードQBに、ドレインが共通にパスゲート90を介してノードQに接続されている。このように、インバータ10およびインバータ20はリング状に接続されている。
【0005】
パスゲート80(第1入力スイッチ)は、入力線DINとノードQとの間に接続されている。パスゲート80はp型MOSFETm5とn型MOSFETm6とを有している。FETm5とm6のソースとドレイン同士が接続されている。FETm5のゲートにはクロック補信号CLKBが入力し、FETm6のゲートにはクロック信号CLKが入力する。クロック信号CLKとしてハイレベルが入力すると、FETm5とm6とは共に導通し、パスゲート80は導通する。パスゲート90(第2入力スイッチ)は、ノードQとインバータ20との間に接続されている。パスゲート90は、p型MOSFETm7とn型MOSFETm8とを有している。FETm7のゲートにはクロック信号CLKが入力し、FETm8のゲートにはクロック補信号CLKBが入力する。クロック信号CLKとしてローレベルが入力すると、FETm7とm8とは共に導通し、パスゲート90は導通する。その他の接続および動作はパスゲート80と同じである。
【0006】
このような構成により、クロック信号CLKがハイレベルのとき、パスゲート80は導通し、パスゲート90は遮断状態となる。これにより、入力線DINのデータが双安定回路30に書き込まれる。クロック信号CLKがローレベルのとき、パスゲート80は遮断状態となり、パスゲート90は導通する。これにより、双安定回路30がデータを保持する。双安定回路30に記憶されたデータはノードQまたはQBからデータを出力することができる。揮発性のDラッチ回路はデータを保持している間においても電力を消費する。また、電源を遮断すると、双安定回路30に記憶していたデータは消失してしまう。双安定回路30はパスゲート90が遮断状態のとき、双安定回路としては機能せず、一方でパスゲート80が導通状態にあるので、ノードQには入力線DINのデータが書き込まれ、ノードQBにはノードQの論理反転データが書き込まれる。したがって、電源遮断前のデータに関係なく、ノードQおよびQBのデータが決定される。また、双安定回路30はパスゲート90が導通状態の場合においてインバータ10とインバータ20の入力と出力が互いに接続される対称構造を有しており、対称的に動作するため、電源遮断後、ノードQおよびQBが一旦同電位となると、電源を復帰させてもデータを復帰させることができない。これは、電源を復帰させる際、ノードQおよびQBの電位が同電位のまま推移し、ある時点で、外来ノイズ等により電源遮断前のデータに関係なく、ノードQおよびQBのデータが決定されるためである。
【0007】
電源を遮断してもデータが消失しない不揮発性の記憶回路として、フラッシュメモリ、MRAM(Magnetic Random Access Memory)、FeRAM(Ferroelectric Random Access Memory)およびPRAM(Phase-change Random Access Memory)等が知られている。これらの記憶回路においては、電源を遮断してもデータが消失しないため、その後電源を復帰すれば、データを読み出すことができる。
【0008】
特許文献1には、ラッチ回路の相補的なノードにそれぞれ強磁性トンネル接合素子が接続されたMRAMが開示されている。

【特許文献1】特開2006-19008号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
SRAMは、高速にデータを書き込み、読み出しすることができる。一方、フラッシュメモリ、MRAM、FeRAMおよびPRAM等は、データを書き込み、読み出しする速度が遅い。このように、SRAMは高速であるが、電源を遮断するとデータが消失してしまう。一方、従来の不揮発性メモリは、電源を遮断してもデータは消失しないが、高速動作は難しい。
【0010】
SRAMはデータアクセスのなされていない記憶保持状態(待機状態)においてもリーク電流によって電力消費を生じる。不揮発性のSRAMが実現できれば、待機時消費電力の削減と、データの書き込み、読み出しの高速動作を両立することができる。
【0011】
また、図2のようにCMOSを用いたラッチ回路は、高速にデータを書き込むことができ、いつでも出力線を駆動し、データ出力が可能である。一方、フラッシュメモリ、MRAM、FeRAMおよびPRAM等の不揮発性メモリは、データを書き込み、読み出しする速度が遅い。さらに、記憶素子から、外部出力線へ取り出す操作(読み出し操作)が必要である。このように、CMOSを用いたラッチ回路は高速で電源供給時にはいつでも出力線を駆動できるという利点があるが、電源を遮断するとデータが消失してしまう。一方、従来の不揮発性メモリは、電源を遮断してもデータは消失しないが、高速動作は難しい。さらに、記憶素子から、外部出力線へ取り出す操作(読み出し操作)が必要である。
【0012】
ラッチ回路はデータ入力ゲートであるパスゲート80が遮断された記憶保持状態(待機状態)においてもリーク電流によって電力消費を生じる。不揮発性のラッチ回路が実現できれば、待機時消費電力の削減と、データの書き込み、出力の高速動作、電源供給時においていつでも出力線を駆動しデータ出力が可能であるという長所を全て達成することができる。
【0013】
本発明は、上記課題に鑑みなされたものであり、高速動作可能で、かつ電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能な記憶回路、ラッチ回路およびフリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明は、データを記憶する双安定回路と、双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であることを特徴とする記憶回路である。本発明によれば、双安定回路へのデータの書き込みおよび読み出しを高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子に不揮発的にストアされたデータを双安定回路にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能となる。したがって、待機状態において電源遮断を行うことにより記憶回路の消費電力を削減することができる。
【0015】
上記構成において、前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更する構成とすることができる。
【0016】
上記構成において、前記双安定回路は、第1インバータ回路と第2インバータ回路とがリング状に接続されており、前記強磁性トンネル接合素子は前記第1インバータ回路と前記第2インバータ回路とが接続されるノードに接続されている構成とすることができる。
【0017】
上記構成において、前記強磁性トンネル接合素子は、前記ノードと制御線との間に接続され、前記ノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となる構成とすることができる。この構成によれば、強磁性トンネル接合素子にデータをストアすることができる。
【0018】
上記構成において、前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加する構成とすることができる。この構成によれば、強磁性トンネル接合素子にデータをストアすることができる。
【0019】
上記構成において、前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加する構成とすることができる。この構成によれば、双安定回路にデータをリストアすることができる。
【0020】
上記構成において、前記ノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備する構成とすることができる。この構成によれば、スイッチにより消費電力を削減することができる。
【0021】
上記構成において、前記スイッチは、MOSFETを含む構成とすることができる。この構成によれば、スイッチを簡単に構成することができる。
【0022】
上記構成において、前記ノードは互いに相補ノードである第1ノードと第2ノードを含み、前記強磁性トンネル接合素子は、前記第1ノードと前記制御線との間に接続された第1強磁性トンネル接合素子と、前記第2ノードと前記制御線との間に接続された第2強磁性トンネル接合素子とを含む構成とすることができる。この構成によれば、第1強磁性トンネル接合素子と第2強磁性トンネル接合素子とにより安定な動作を行うことができる。
【0023】
上記構成において、前記第1ノードと前記第1強磁性トンネル接合素子との間に、前記データを前記双安定回路から前記第1強磁性トンネル接合素子にストアする際および前記データを前記第1トンネル接合素子から前記双安定回路にリストアする際に導通する第1スイッチと、前記第2ノードと前記第2強磁性トンネル接合素子との間に、前記データを前記第2強磁性トンネル接合素子から前記双安定回路にストアする際および前記データを前記第2強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第2スイッチと、を具備する構成とすることができる。この構成によれば、第1スイッチおよび第2スイッチにより消費電力を削減することができる。
【0024】
上記構成において、前記第1スイッチおよび前記第2スイッチは、それぞれMOSFETを含む構成とすることができる。この構成によれば、スイッチを簡単に構成することができる。この構成によれば、第1スイッチおよび第2スイッチを簡単に構成することができる。
【0025】
上記構成において、前記制御線とローレベルまたはハイレベルの電力線との間に接続された第3スイッチを具備し、前記第3スイッチは、前記データを前記双安定回路から前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する構成とすることができる。この構成によれば、高速な動作が可能となる。
【0026】
上記構成において、前記ノードにデータを入出力するための入出力スイッチを具備する構成とすることができる。
【0027】
上記構成において、前記入出力スイッチはワード線のレベルに応じ、前記ノードにデータを入出力する構成とすることができる。
【0028】
上記構成において、前記入出力スイッチは、前記第1ノードにデータを入出力するための第1入出力スイッチと、前記第2ノードにデータを入出力するための第2入出力スイッチとを有する構成とすることができる。
【0029】
上記構成において、前記第1インバータ回路および前記第2インバータ回路はインバータ回路である構成とすることができる。
【0030】
上記構成において、前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有する構成とすることができる。
【0031】
本発明は、1以上の入力と1以上の出力を有する第1論理回路と、1以上の入力と1以上の出力を有する第2論理回路と、を有し、データを記憶する双安定回路と、前記第1論理回路の出力のうち1つと前記第2論理回路の入力のうち1つとが接続された第1ノードと、前記第2論理回路の出力のうち1つと前記第1論理回路の入力のうち1つとが接続された第2ノードと、前記第1ノードおよび前記第2ノードの少なくとも一方に接続され、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際には記憶すべき相補的なデータがそれぞれ前記第1論理回路と前記第2論理回路から前記第1ノードおよび前記第2ノードに出力され、および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際は、前記第1論理回路の前記第2ノードに接続された入力以外の入力には前記第1論理回路が前記第1ノードに前記第2ノードの論理反転を出力するような信号が入力され、前記第2論理回路の前記第1ノードに接続された入力以外の入力には前記第2論理回路が前記第2ノードに前記第1ノードの論理反転を出力するような信号が入力されていることを特徴とするラッチ回路である。本発明によれば、双安定回路へのデータの書き込みおよび出力を高速に行うことができ、電源供給時において常に出力線を駆動することができる。また、電源が遮断されても強磁性トンネル接合素子に不揮発的にストアされたデータを双安定回路にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前のデータを出力可能となる。したがって、待機状態において電源遮断を行うことによりラッチ回路の消費電力を削減することができる。
【0032】
本発明は、第1インバータ回路と第2インバータ回路とがリング状に接続され、データを記憶する双安定回路と、前記第1インバータ回路と前記第2インバータ回路とが接続され互いに相補ノードである第1ノードおよび第2ノードと、前記双安定回路に入力線から前記データを書き込むための第1入力スイッチと、前記第1入力スイッチと相補的に動作し、前記双安定回路のデータを保持するための第2入力スイッチと、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であることを特徴とするラッチ回路である。本発明によれば、双安定回路へのデータの書き込みおよび出力を高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子に不揮発的にストアされたデータを双安定回路にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前のデータを出力可能となる。したがって、待機状態において電源遮断を行うことによりラッチ回路の消費電力を削減することができる。
【0033】
上記構成において、前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更する構成とすることができる。
【0034】
上記構成において、前記強磁性トンネル接合素子は、前記第1ノードおよび前記第2ノードの少なくとも一方のノードに接続されている構成とすることができる。
【0035】
上記構成において、前記強磁性トンネル接合素子は、前記少なくとも一方のノードと制御線との間に接続され、前記少なくとも一方のノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となる構成とすることができる。この構成によれば、強磁性トンネル接合素子にデータをストアすることができる。
【0036】
上記構成において、前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加する構成とすることができる。この構成によれば、強磁性トンネル接合素子にデータをストアすることができる。
【0037】
上記構成において、前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加する構成とすることができる。この構成によれば、双安定回路にデータをリストアすることができる。
【0038】
上記構成において、前記少なくとも一方のノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備する構成とすることができる。この構成によれば、スイッチにより消費電力を削減することができる。
【0039】
上記構成において、前記スイッチは、MOSFETを含む構成とすることができる。この構成によれば、スイッチを簡単に構成することができる。
【0040】
上記構成において、前記強磁性トンネル接合素子は、前記第1ノードと前記制御線との間に接続された第1強磁性トンネル接合素子と、前記第2ノードと前記制御線との間に接続された第2強磁性トンネル接合素子とを含む構成とすることができる。この構成によれば、第1強磁性トンネル接合素子と第2強磁性トンネル接合素子とにより安定な動作を行うことができる。
【0041】
上記構成において、前記第1ノードと前記第1強磁性トンネル接合素子との間に設けられ、前記データを前記双安定回路から前記第1強磁性トンネル接合素子にストアする際および前記データを前記第1強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第1スイッチと、前記第2ノードと前記第2強磁性トンネル接合素子との間に設けられ、前記データを前記第2強磁性トンネル接合素子にストアさせる際および前記データを前記双安定回路にリストアする際に導通する第2スイッチと、を具備する構成とすることができる。この構成によれば、第1スイッチおよび第2スイッチにより消費電力を削減することができる。
【0042】
上記構成において、前記第1スイッチおよび前記第2スイッチは、それぞれMOSFETを含む構成とすることができる。この構成によれば、スイッチを簡単に構成することができる。この構成によれば、第1スイッチおよび第2スイッチを簡単に構成することができる。
【0043】
上記構成において、前記制御線とローレベルまたはハイレベルの電力線との間に接続された第3スイッチを具備し、前記第3スイッチは、前記データを前記双安定回路から前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子から前記双安定回路にリストアする際に導通することを構成とすることができる。この構成によれば、高速な動作が可能となる。
【0044】
上記構成において、前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有する構成とすることができる。
【0045】
本発明は、上記ラッチ回路を有するフリップフロップ回路である。
【発明の効果】
【0046】
本発明によれば、双安定回路へのデータの書き込みおよび読み出しを高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子に不揮発的にストアされたデータを双安定回路にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能となる。
【図面の簡単な説明】
【0047】
【図1】図1は、SRAMに用いられる記憶回路の回路図である。
【図2】図2は、集積回路に用いられるラッチ回路の回路図である。
【図3】図3は、実施例1に係る記憶回路のブロック図である。
【図4】図4(a)から図4(c)は、強磁性トンネル接合素子を説明するための図である。
【図5】図5は、実施例2に係る記憶回路の回路図である。
【図6】図6(a)および図6(b)は、データのストアを説明するための図(その1)である。
【図7】図7(a)および図7(b)は、データのストアを説明するための図(その2)である。
【図8】図8は、データのリストアを説明するための図(その1)である。
【図9】図9(a)から図9(c)は、データのリストアを説明するための図(その2)である。
【図10】図10は、データのリストアを説明するための図(その3)である。
【図11】図11(a)から図11(c)は、データのリストアを説明するための図(その4)である。
【図12】図12は、INV1およびINV2を示す図である。
【図13】図13(a)および図13(b)は、インバータの入出力特性を示す図である。
【図14】図14(a)から図14(d)は、データのリストアを説明するための図(その5)である。
【図15】図15は、実施例2のタイミングチャートである。
【図16】図16は、シミュレーションに用いた強磁性トンネル接合素子の電流-電圧特性を示す図である。
【図17】図17(a)から図17(d)は、実施例2のシミュレーション結果を示す図である。
【図18】図18は、実施例3に係る記憶回路の回路図である。
【図19】図19(a)から図19(d)は、実施例3のシミュレーション結果を示す図(その1)である。
【図20】図20(a)および図20(b)は、実施例3のシミュレーション結果を示す図(その2)である。
【図21】図21(a)および図21(b)は、実施例4に係る記憶回路の回路図である。
【図22】図22(a)および図22(b)は、実施例5に係る記憶回路の回路図である。
【図23】図23(a)および図23(b)は、実施例6に係る記憶回路の回路図である。
【図24】図24は、実施例7に係る記憶回路の回路図である。
【図25】図25は、実施例8に係る記憶回路の回路図である。
【図26】図26は、実施例8のタイミングチャートである。
【図27】図27(a)から図27(d)は、実施例8のシミュレーション結果を示す図である。
【図28】図28は、実施例9に係る記憶回路の回路図である。
【図29】図29(a)から図29(d)は、実施例9のシミュレーション結果を示す図である。
【図30】図30は、実施例10に係る記憶回路の回路図である。
【図31】図31は、実施例11に係る記憶回路の回路図である。
【図32】図32は、実施例12に係る記憶回路の回路図である。
【図33】図33は、実施例12のタイミングチャートである。
【図34】図34は、実施例13に係るラッチ回路の回路図である。
【図35】図35(a)および図35(b)は、データのストアを説明するための図(その1)である。
【図36】図36(a)および図36(b)は、データのストアを説明するための図(その2)である。
【図37】図37は、データのリストアを説明するための図(その1)である。
【図38】図38(a)から図38(c)は、データのリストアを説明するための図(その2)である。
【図39】図39は、INV1およびINV2を示す図である。
【図40】図40(a)および図40(b)は、インバータの入出力特性を示す図である。
【図41】図41(a)から図41(d)は、データのリストアを説明するための図(その3)である。
【図42】図42は、実施例13のタイミングチャートである。
【図43】図43は、シミュレーションに用いた強磁性トンネル接合素子の電流-電圧特性を示す図である。
【図44】図44(a)から図44(d)は、実施例13のシミュレーション結果を示す図である。
【図45】図45は、実施例14に係るラッチ回路の回路図である。
【図46】図46(a)から図46(d)は、実施例14のシミュレーション結果を示す図(その1)である。
【図47】図47(a)および図47(b)は、実施例14のシミュレーション結果を示す図(その2)である。
【図48】図48(a)および図48(b)は、実施例15に係るラッチ回路の回路図である。
【図49】図49(a)および図49(b)は、実施例16に係るラッチ回路の回路図である。
【図50】図50(a)および図50(b)は、実施例17に係るラッチ回路の回路図である。
【図51】図51は、実施例18に係るラッチ回路の回路図である。
【図52】図52は、実施例19に係るラッチ回路の回路図である。
【図53】図53は、実施例19のタイミングチャートである。
【図54】図54(a)から図54(d)は、実施例19のシミュレーション結果を示す図である。
【図55】図55は、実施例20に係るラッチ回路の回路図である。
【図56】図56(a)から図56(d)は、実施例20のシミュレーション結果を示す図である。
【図57】図57は、実施例21に係るラッチ回路の回路図である。
【図58】図58は、実施例22に係るラッチ回路の回路図である。
【図59】図59は、実施例23に係るフリップフロップ回路の回路図である。
【図60】図60は、実施例24に係るラッチ回路の回路図である。
【図61】図61(a)および図61(b)は、第1論理回路および第2論理回路の例を示す回路図である。
【図62】図62は、実施例25に係るラッチ回路の回路図である。
【図63】図63は、実施例25のタイミングチャートである。

【発明を実施するための最良の形態】
【0048】
以下、本発明の実施例について図面を参照に説明する。
【実施例1】
【0049】
図3は、実施例1に係る記憶回路のブロック図であり、本発明の原理を説明するための図である。実施例1に係る記憶回路は、第1インバータ回路15、第2インバータ回路25、強磁性トンネル接合(TMJ)素子50および入出力スイッチ60を有している。第1インバータ回路15と第2インバータ回路25はリング状に接続され双安定回路30を構成している。第1インバータ回路15および第2インバータ回路25は、例えば図1のインバータ10および20である。第1インバータ回路15と第2インバータ回路25が接続されたノードがそれぞれノードQ、QBである。ノードQとノードQBとは互いに相補ノードであり、双安定回路30は、ノードQおよびノードQBがそれぞれハイレベルおよびローレベル、または、ノードQおよびノードQBがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路30は、安定状態となることにより、データを記憶することができる。強磁性トンネル接合素子50は、後述するように強磁性電極フリー層の磁化方向に応じ双安定回路30に記憶されたデータを不揮発的にストアする。また、強磁性トンネル接合素子50に不揮発的に記憶されたデータは双安定回路30にリストア可能である。入出力スイッチ60は入出力線とノードQとを遮断または導通させる。入出力スイッチ60が導通することにより、双安定回路30に入出力線のデータを記憶させることができる。また、双安定回路30のデータを入出力線に読み出すことができる。
【0050】
実施例1によれば、双安定回路30へのデータの書き込みおよび読み出しは強磁性トンネル接合素子50の無い回路と同様、高速に書き込みおよび読み出すことができる。双安定回路30に記憶されたデータを、強磁性トンネル接合素子50が不揮発的にストアする。これにより、電源が遮断しても強磁性トンネル接合素子50に不揮発的にストアされたデータを双安定回路30にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能となる。
【0051】
図4(a)は、強磁性トンネル接合素子の一例を示す図である。強磁性トンネル接合素子40は、強磁性電極フリー層42と、強磁性電極ピン層46と、強磁性電極フリー層42と強磁性電極ピン層46との間に設けられたトンネル絶縁膜44とを有する。強磁性電極フリー層42および強磁性電極ピン層46は、強磁性金属、ハーフメタル強磁性体または強磁性半導体からなる。強磁性電極フリー層42は、磁化方向を変更することができる。一方、強磁性電極ピン層46は、磁化方向が固定されている。強磁性電極フリー層42と強磁性電極ピン層46との磁化方向が平行な状態を平行磁化、反平行な場合を反平行磁化という。
【0052】
図4(b)は、強磁性トンネル接合素子40の電流-電圧特性を示す図である。図4(a)のように、強磁性電極ピン層46に対し強磁性電極フリー層42に印加される電圧Vおよび強磁性電極フリー層42から強磁性電極ピン層46に流れる電流Iで定義する。このときの強磁性トンネル接合素子40のシンボルを図4(c)のように定義する。図4(b)を参照に、平行磁化状態の強磁性トンネル接合素子40の抵抗Rpは、反平行磁化状態の強磁性トンネル接合素子40の抵抗Rapより小さくなる。一般に、RpとRapは強磁性トンネル接合に印加される電圧の関数であるが、以下では近似的には抵抗値が一定の抵抗として取り扱う。RpとRapが一定抵抗でない場合でも以下の議論は同様に成り立つ。反平行磁化状態において、強磁性トンネル接合素子40に印加される電圧Vが大きくなると、電流Iは抵抗Rapの逆数の傾きで大きくなる(図4(b)のA)。電流Iが閾値電流ITFを越えると、強磁性電極ピン層46から強磁性電極フリー層42に注入される強磁性電極ピン層46の多数スピンの電子により、強磁性電極フリー層42の磁化が反転し、平行磁化状態となる(図4(b)のB)。これにより、強磁性トンネル接合素子40の抵抗はRpとなる。一方、平行磁化状態で負の電流Iが流れ(図4(b)のC)、閾値電流ITRを負に越えると、強磁性電極フリー層42から強磁性電極ピン層46に注入される電子のうち、強磁性電極フリー層42の少数スピンの電子は強磁性電極ピン層46によって反射される。これにより、強磁性電極フリー層42の磁化が反転し、反平行磁化状態となる(図4(b)のD)。このように、スピン偏極した電荷の注入により磁化方向を変更させる強磁性電極フリー層の磁化方向を反転させる方法をスピン注入磁化反転法という。スピン注入磁化反転法は、磁界を発生させ磁化方向を変更する方法に比べ、磁化方向の変更に要する消費電力を削減できる可能性がある。また、磁場を発生させ磁化方向を変更する方法に比べると、漏洩磁場の問題がないことから、選択セル以外のセルに誤書き込みや誤消去を発生するディスターブの影響を受け難く、高密度集積化に向いている。
【実施例2】
【0053】
図5は実施例2に係る記憶回路の回路図である。図5を参照に、実施例1に係る記憶回路は、図1のSRAMセルに加え、n型FETm7、m8、強磁性トンネル接合素子MTJ1、MTJ2を有している。ノードQと制御線CTRLとの間にFETm7と強磁性トンネル接合素子MTJ1とが接続され、ノードQBと制御線CTRLとの間にFETm8と強磁性トンネル接合素子MTJ2とが接続されている。FETm7およびm8のゲートはスイッチ線STに接続されている。
【0054】
実施例2に係る記憶回路の動作について説明する。双安定回路30へのデータの書き込みおよび読み出しは、従来のSRAMと同じように行われる。すなわち、ワード線WLをハイレベルとしFETm5およびm6を導通状態とすることにより、双安定回路30に入出力線DINおよびDINBのデータが書き込まれる。また、入出力線DINおよびDINBを等電位の浮遊状態としワード線WLをハイレベルとしFETm5およびm6を導通状態とすることにより、双安定回路30のデータを入出力線DINおよびDINBに読み出すことができる。FETm5およびm6を遮断状態とすることにより、双安定回路30のデータが保持される。なお、双安定回路30へのデータの書き込み、読み出し、保持の際、スイッチ線STはローレベルとし、FETm7およびm8は遮断状態とすることが好ましい。これにより、ノードQおよびQBと制御線CTRL間の電流を抑制し、消費電力を削減することができる。
【0055】
双安定回路30に記憶されたデータを強磁性トンネル接合素子MTJ1およびMTJ2に不揮発的にストアする方法を説明する。まず、ノードQがハイレベル“H”、ノードQBがローレベル“L”のデータが保持されている場合について説明する。なお、以降の回路図のうち図6、図7、図9、図11において、導通状態のFET等は実線、非導通状態のFET等は破線で示す。図6(a)および図6(b)を参照に、ワード線WLをローレベルとする。これにより、FETm5およびm6は遮断状態となり、双安定回路30にデータが保持される。図6(a)を参照に、スイッチ線STをハイレベルとし制御線CTRLをローレベルとする。ノードQからFETm7を介し制御線CTRLに電流IMTJ1が流れる。電流IMTJ1が閾値電流ITRを越えるように設定しておくと、強磁性トンネル接合素子MTJ1の抵抗は高抵抗Rapとなる。ノードQBはローレベルのため、強磁性トンネル接合素子MTJ2には電流は流れない。図6(b)を参照に、スイッチ線STをハイレベルとし、制御線CTRLをハイレベルとする。制御線CTRLからノードQBに電流IMTJ2が流れる。電流IMTJ2が閾値電流ITFを越えるように設定しておくと、強磁性トンネル接合素子MTJ2の抵抗は低抵抗Rpとなる。ノードQはハイレベルのため、強磁性トンネル接合素子MTJ1には電流は流れない。上記一連の動作が完了すると、強磁性トンネル接合素子MTJ1の抵抗は高抵抗Rapに、強磁性トンネル接合素子MTJ2の抵抗は低抵抗Rpになる。なお、図6(a)および図6(b)のいずれのステップを先に行ってもよい。
【0056】
図7(a)および図7(b)を参照に、ノードQがローレベル、ノードQBがハイレベルのデータが保持されている場合について説明する。図7(a)を参照に、スイッチ線STをハイレベルとし制御線CTRLをローレベルとすると、ノードQBから制御線CTRLに電流IMTJ2が流れるため、強磁性トンネル接合素子MTJ2は高抵抗Rapとなる。ノードQはローレベルのため、強磁性トンネル接合素子MTJ1には電流は流れない。図7(b)を参照に、スイッチ線STをハイレベルとし制御線CTRLをハイレベルとすると、制御線CTRLからノードQに電流IMTJ1が流れるため、強磁性トンネル接合素子MTJ1は低抵抗Rpとなる。ノードQBはハイレベルのため、強磁性トンネル接合素子MTJ2には電流は流れない。上記一連の動作が完了すると、強磁性トンネル接合素子MTJ1の抵抗は低抵抗Rpに、強磁性トンネル接合素子MTJ2の抵抗は高抵抗Rapになる。以上のようにして、双安定回路30のデータを強磁性トンネル接合素子MTJ1およびMTJ2に不揮発的にストアすることができる。
【0057】
電源Vsupplyが遮断され、双安定回路30のデータが消失した場合であっても、強磁性トンネル接合素子MTJ1およびMTJ2の抵抗は不揮発的に保持される。その後、強磁性トンネル接合素子MTJ1およびMTJ2からデータを双安定回路30にリストアする方法を説明する。図8は、双安定回路30へのデータリストアの際の時間に対するノードQおよびQBの電圧を示した図である。図9(a)から図9(c)はそれぞれ図8の時間t1からt3のときの記憶回路の状態を説明する図である。図9(a)から図9(c)において、ノードQおよびQBには、それぞれ容量CおよびCQBが接続されている。容量CおよびCQBは例えば、配線容量やトランジスタの寄生容量である。
【0058】
図9(a)を参照に、強磁性トンネル接合素子MTJ1およびMTJ2はそれぞれ高抵抗Rapおよび低抵抗Rpである。時間t1において、スイッチ線STをハイレベルとする。電源電圧をローレベルからハイレベルに立ち上げる。ノードQおよびQBはローレベルとなっているため、インバータ10、20においては、FETm1、m3を介し、電源VsupplyからノードQおよびQBにそれぞれ電流Im1およびIm3が流れる。強磁性トンネル接合素子MTJ1は高抵抗Rapなため、ノードQからローレベルの制御線CTRLに流れる電流IMTJ1は小さい。強磁性トンネル接合素子MTJ2は低抵抗Rpなため、ノードQBからローレベルの制御線CTRLに流れる電流IMTJ2は大きい。
【0059】
ノードQおよびQBの電圧VおよびVQBは、以下の式で表される。
=∫(Im3-Im4-IMTJ1)dt/C 式1
QB=∫(Im1-Im2-IMTJ2)dt/CQB 式2
また、各電流の大きさの関係は以下である。
m1=Im3>>Im2=Im4 式3
MTJ1<IMTJ2 式4
また、容量CおよびCQBの容量値CおよびCQBは以下である。
=CQB 式5
以上より、ノードQから容量Cを充電する電流はIm3-IMTJ1であり、ノードQBから容量CQBを充電する電流はIm1-IMTJ2である。
よって、
>VQB
となる。
これにより、図8の時間t1と時間t2との間では、電圧VおよびVQBはともに増加するが、VはVQBより大きい。
【0060】
図9(b)を参照に、図8の時間t2において、Vがインバータ10を構成するFETm2の閾値電圧より高くなると、FETm2が導通状態となり、FETm2には電流Im2が流れる。容量CQBを充電する電流は、Im1-IMTJ2-Im2となる。電流Im2が大きくなると、容量CQBから放電され、ノードQBの電圧は0になる。
【0061】
図9(c)を参照に、図8の時間t3において、定常状態となると、Im3=IMTJ1となり、容量Cは充電された状態となり、容量CQBは放電された状態となる。以上により、ノードQはハイレベル、ノードQBはローレベルとなり、強磁性トンネル接合素子MTJ1およびMTJ2から双安定回路30へのデータのリストアが完了する。
【0062】
図10は、図8とは逆に、強磁性トンネル接合素子MTJ1およびMTJ2がそれぞれ低抵抗Rpおよび高抵抗Rapの場合のデータの双安定回路30へのリストアを示す図である。図11(a)から図11(c)はそれぞれ図10の時間t1からt3のときの記憶回路の状態を説明する図である。
【0063】
図11(a)を参照に、電源電圧をローレベルからハイレベルに立ち上げると、電圧VおよびVQBはともに増加するが、VQBはVより大きい。図11(b)を参照に、VQBがインバータ20を構成するFETm4の閾値電圧より高くなるとFETm4が導通状態となり電流Im4が流れる。ノードQの電圧Vは低下する。図11(c)を参照に、定常状態となると、ノードQはローレベル、ノードQBはハイレベルとなる。以上により、強磁性トンネル接合素子MTJ1およびMTJ2から双安定回路30へのデータのリストアが完了する。
【0064】
次に、インバータに着目して強磁性トンネル接合素子MTJ1およびMTJ2から双安定回路30へのデータの復帰について説明する。図12のように、インバータ10と強磁性トンネル接合素子MTJ1からなる回路をインバータINV1、インバータ20と強磁性トンネル接合素子MTJ1からなる回路をインバータINV2、強磁性トンネル接合素子が付加されていないインバータ10または20をインバータINV0とする。
【0065】
図13(a)は、強磁性トンネル接合素子MTJ1が高抵抗Rap、強磁性トンネル接合素子MTJ2が低抵抗Rpの場合のインバータの入出力特性を示した概念図である。強磁性トンネル接合素子が付加されていないインバータINV0に対し、強磁性トンネル接合素子が付加されたインバータINV1およびINV2は論理閾値が低くなる。強磁性トンネル接合素子MTJ2が低抵抗RpのインバータINV1は強磁性トンネル接合素子MTJ1が高抵抗RapのインバータINV2に対し論理閾値がさらに低くなる。図13(b)を参照に、強磁性トンネル接合素子MTJ1が低抵抗Rp、強磁性トンネル接合素子MTJ2が高抵抗Rapの場合、インバータINV2はインバータINV1に対し論理閾値が低くなる。
【0066】
図14(a)は、強磁性トンネル接合素子が接続されていないインバータINV0、INV0´からなる双安定回路の特性曲線の概念図である。インバータINV0、INV0´の特性は等しいため、双安定回路30のスイッチ点C´´はV=VQB上にある。VQBが電源電圧Vsp3のときの点A´´とスイッチ点C´´間の特性曲線のループと、Vが電源電圧Vsp3´のときの点B´´と点C´´間の特性曲線のループと、は対称である。
【0067】
図14(b)は、強磁性トンネル接合素子MTJ1が高抵抗Rap、強磁性トンネル接合素子MTJ2が低抵抗Rpの場合の双安定回路30の特性曲線の概念図である。インバータINV1とINV2の入出力特性が非対称なため、双安定回路30のスイッチ点CはV=VQBの直線より上側にある。VQBが電源電圧Vsp1のときの点Aとスイッチ点C間の特性曲線のループは、Vが電源電圧Vsp1´のときの点Bと点C間の特性曲線のループより小さくなる。電源電圧Vsupplyを接地電圧0Vから電圧Vsp1、Vsp1´に立ち上げる過程を考える。このとき、強磁性トンネル接合素子MTJ2に流れる電流IMTJ2は閾値電流ITRを越えないようにする。電源電圧Vsupplyがインバータに使用されているp型MOSFETの閾値電圧の絶対値を少し越えた電圧Vsp5、Vsp5´の場合、インバータINV1およびインバータINV2の特性曲線はINV1´およびINV2´となる。インバータINV2はインバータINV1より閾値電圧が低い。すなわち、インバータINV1、INV2への入力電圧(インバータINV1の場合ノードQの電圧、インバータINV1の場合ノードQBの電圧)が同じ場合、インバータINV2の方が出力ノード(インバータINV1の場合ノードQB、インバータINV1の場合ノードQB)からグランドへ多くの電流が流れる。よって、入力電圧が0Vのときの出力電圧もインバータINV1よりもインバータINV2の方が低くなる。したがって、双安定回路の動的動作点は電源電圧Vsupplyの立ち上げ速度等に依存するものの、静的安定点が常にV=VQBの下側に存在するので、点線矢印の軌跡をたどり点Bに収束する。
【0068】
図14(c)は、強磁性トンネル接合素子MTJ1が低抵抗Rp、強磁性トンネル接合素子MTJ2が高抵抗Rapの場合の双安定回路30の特性曲線の概念図である。双安定回路30のスイッチ点C´はV=VQBの直線より下側にある。VQBが電源電圧Vsp2のときの点A´とスイッチ点C´間の特性曲線のループは、Vが電源電圧Vsp2´のときの点B´と点C´間の特性曲線のループより大きくなる。このとき、強磁性トンネル接合素子MTJ1に流れる電流IMTJ1が閾値電流ITRを越えないように電源電圧Vsupplyを0VからVsp2、Vsp2´に立ち上げる。双安定回路30の動的動作点は、静的安定点が常にV=VQBの上側にあるため、点線矢印の軌跡をたどり点A´に収束する。
【0069】
図14(b)および図14(c)において、電源電圧を立ち上げる際に、動的な動作点がV=VQBとなったとしても、その直前までV=VQBの直線の上側又は下側の特性ループ内にあるため、収束する動作点の方向は変わらず、点Bまたは点A´に収束する。
【0070】
図14(b)または図14(c)において、強磁性トンネル接合素子MTJ1またはMTJ2の電流IMTJ1またはIMTJ2が閾値電流ITRを一度でも越えると、強磁性トンネル接合素子MTJ1およびMTJ2は高抵抗Rapとなる。よって、図14(d)のように、インバータINV1とINV2の論理閾値は同じとなり、スイッチ点C´´´はV=VQB上となる。このため、電源電圧Vsupplyを0Vから電圧Vsp4、Vsp4´に立ち上げた場合、静的安定点は、点A´´´に収束するか点B´´´に収束するか確定しなくなってしまう。以上のように、データを復帰させる際は、電流IMTJ1およびIMTJ2が閾値電流ITRを越えないようにすることが好ましい。
【0071】
図15は、実施例2に係る記憶回路の制御を示すタイミングチャートである。なお、ハッチ領域はハイレベルかローレベルか定かではないことを示す。図15を参照に、電源電圧Vsupplyが供給され、制御線CTRLおよびスイッチ線STはローレベルである。双安定回路30へのデータの書き込みは、ワード線WLをハイレベル、入出力線DIN、DINBをハイレベルまたはローレベルとすることにより行われる。双安定回路30から強磁性トンネル接合素子MTJ1、MTJ2へのデータのストアは、期間T1においてスイッチ線STおよび制御線CTRLをハイレベルとし(図6(b)および図7(b)に相当)、期間T2において、スイッチ線STをハイレベルとし制御線CTRLをローレベルとする(図6(a)および図7(a)に相当)ことにより行われる。
【0072】
その後、電源電圧Vsupplyを0Vとすることにより、記憶回路はスリープ状態となる。このとき、記憶回路に電流が流れないため、消費電力を抑制することができる。強磁性トンネル接合素子MTJ1およびMTJ2から双安定回路30へのデータのリストアは、期間T3において制御線CTRLをローレベルとしスイッチ線STをハイレベルとした状態で電源電圧Vsupplyを0Vから立ち上げる(図8から図11(c)に相当)ことにより行われる。双安定回路30からのデータの読み出しは、ワード線WLをハイレベルとすることにより行われる。
【0073】
次に、実施例2に係る記憶回路のシミュレーションを行った。図16は、シミュレーションに用いた強磁性トンネル接合素子の電流電圧特性を示す図である。閾値電流ITFおよびITRはそれぞれ30μAおよび-30μA、抵抗RapおよびRpはそれぞれ16.7kΩおよび8.33kΩとした。各FETのチャネル長L=0.07μmであり、n型FETのチャネル幅Wn=1.0μm、p型FETのチャネル幅Wp=1.5μmとした。
【0074】
図17(a)から図17(d)は、シミュレーション結果を示すタイミングチャートである。図17(a)は、ノードQがハイレベルのときにストアする際のタイミングチャート、図17(b)は、図17(a)後にリストアする際のタイミングチャートである。図17(c)は、ノードQがローレベルのときにストアする際のタイミングチャート、図17(d)は、図17(c)後にリストアする際のタイミングチャートである。各図では、ノードQのレベルに1.5V、スイッチ線STのレベルに3V、制御線CTRLのレベルに4.5V、電源電圧Vsupplyに6V、ワード線WLのレベルに7.5Vを加え表示している。ストアの方法、リストアの方法は前述の通りである。
【0075】
図17(a)において、ノードQがハイレベル、ノードQBがローレベルの状態を強磁性トンネル接合素子にストアする。図17(b)において、ノードQにハイレベル、ノードQBにローレベルがリストアされている。同様に、図17(c)において、ノードQがローレベル、ノードQBがハイレベルの状態を強磁性トンネル接合素子にストアする。図17(d)において、ノードQにローレベル、ノードQBにハイレベルがリストアされている。以上のように、実施例2に係る記憶回路においては、強磁性トンネル接合素子MTJ1およびMTJ2にストアしたデータを、電源再投入後に双安定回路30にリストアできることが確認できた。
【実施例3】
【0076】
図18は、実施例3に係る記憶回路の回路図である。実施例3においては、実施例2の図に対し、FETm7およびFETm8が設けられていない。このように、FETm7(第1スイッチ)およびFETm8(第2スイッチ)はなくてもよい。しかしながら、双安定回路30から制御線CTRLに流れる電流を抑制するためには、FETm7およびFETm8を設ける方が好ましい。
【0077】
図19(a)から図19(d)は、実施例3に係る記憶回路について、実施例2の図17(a)から図17(d)と同じシミュレーションを行った結果を示す図である。なお、各図では、ノードQのレベルに1.5V、制御線CTRLのレベルに3V、電源電圧Vsupplyに4.5V、ワード線WLのレベルに6Vを加え表示している。
【0078】
図19(a)において、ノードQがハイレベル、ノードQBがローレベルの状態を強磁性トンネル接合素子にストアする。図19(b)において、ノードQにハイレベル、ノードQBにローレベルがリストアされている。同様に、図19(c)において、ノードQがローレベル、ノードQBがハイレベルの状態を強磁性トンネル接合素子にストアする。図19(d)において、ノードQにローレベル、ノードQBにハイレベルがリストアされている。以上のように、実施例3に係る記憶回路においては、強磁性トンネル接合素子MTJ1およびMTJ2にストアしたデータを、電源再投入後に双安定回路30にリストアできることが確認できた。
【0079】
図20(a)は、シミュレーション開始時の強磁性トンネル接合素子MTJ1の抵抗が高抵抗Rapであり強磁性トンネル接合素子MTJ2が低抵抗Rpの場合の双安定回路30のシミュレーション特性曲線を示している。図20(b)は、シミュレーション開始時の強磁性トンネル接合素子MTJ1が低抵抗Rpであり強磁性トンネル接合素子MTJ2が高抵抗Rapの場合の双安定回路30のシミュレーション特性曲線を示している。実線はインバータINV1に相当する曲線、破線はインバータINV2に相当する曲線であり、それぞれの入出力を切り離した状態のインバータ単体でシミュレーションを行っている。矢印は掃印方向を示している。電源電圧Vsupplyが1.0V、0.5Vおよび0.3Vのときの曲線を示している。点線の矢印は、インバータINV1とインバータINV2の入出力を相互に接続性し双安定回路30を構成して、電源電圧を0Vから1.0Vまで立ち上げたとき(図19(b)および図19(d)においてリストアを行ったとき)の動的動作点の軌跡を示している。
【0080】
図20(a)および図20(b)を参照に、電源電圧Vsupplyが0.3V、0.5Vのとき特性曲線は非対称である。これにより、電源電圧Vsupplyが高くなると、図20(a)では動的安定点はノードQがローレベルにノードQBがハイレベルに収束する。図20(b)では動的動作点はノードQがハイレベルにノードQBがローレベルに収束する。電源電圧Vsupplyが1.0V固定のときは、図20(a)にあってはインバータINV2の入力電圧、図20(b)にあってはインバータINV1の入力電圧をそれぞれ0Vから1V、1Vから0Vまで掃印すると、強磁性トンネル接合素子MTJ1またはMTJ2を流れる電流IMTJ1またはIMTJ2が閾値電流ITRを越えるため、特性曲線は対称になってしまう。このように、電流IMTJ1またはIMTJ2が閾値電流ITRをリストア動作中に越えないように、電源電圧Vsupply、強磁性トンネル接合素子MTJ1およびMTJ2の抵抗値RpおよびRapなどを設定することが好ましい。
【実施例4】
【0081】
実施例2および実施例3のように、強磁性トンネル接合素子にストアしたデータを双安定回路30のデータにリストアできるのは、図12のインバータINV1とINV2の論理閾値がストアされたデータに応じ逆転するためである(図13(a)および図13(b)参照)。よって、双安定回路30を構成するインバータ10とインバータ20に強磁性トンネル接合素子MTJ1を付加したインバータINV2との論理閾値がストアされたデータに応じ異なるようにすれば、強磁性トンネル接合素子が1つの構成においても、データのリストアが可能となる。以下に、強磁性トンネル接合素子が1つの構成の例を説明する。
【0082】
図21(a)および図21(b)は実施例4に係る記憶回路の回路図である。実施例4においては、実施例2および実施例3に対し、インバータ20のFETm4´のチャネル幅をインバータ10のFETm3のチャネル幅より狭くしている。また、強磁性トンネル接合素子MTJ2およびFETm8が設けられていない。これにより、強磁性トンネル接合素子MTJ1の抵抗が高抵抗Rapの場合と低抵抗Rpの場合とで、インバータ10の入出力特性とインバータINV2の入出力特性とで、論理閾値が逆転する。よって、実施例2および実施例3と同様に、強磁性トンネル接合素子MTJ1にストアされたデータを双安定回路30にリストアすることができる。FETm7は図21(a)のように、設けてもよいし、図21(b)のように設けなくてもよい。
【実施例5】
【0083】
図22(a)および図22(b)は実施例5に係る記憶回路の回路図である。実施例5においては、実施例2および実施例3に対し、強磁性トンネル接合素子MTJ2が抵抗R1に置き換わっている。抵抗R1は強磁性トンネル接合素子MTJ1の高抵抗Rapと低抵抗Rpとの間になるように設定する。これにより、強磁性トンネル接合素子MTJ1の抵抗が高抵抗Rapの場合と低抵抗Rpの場合とで、インバータ10に抵抗R1を付加したインバータINV1の入出力特性とインバータINV2の入出力特性とで、論理閾値が逆転する。よって、実施例2および実施例3と同様に、強磁性トンネル接合素子MTJ1にストアされたデータを双安定回路30にリストアすることができる。FETm7およびFETm8は、図22(a)のように、設けてもよいし、図22(b)のように設けなくてもよい。
【実施例6】
【0084】
図23(a)および図23(b)は実施例6に係る記憶回路の回路図である。実施例6においては、実施例5に対し、抵抗R1が接地されている。双安定回路30のデータを強磁性トンネル接合素子MTJ1にストアするため、制御線CTRLをハイレベルにした場合に抵抗R1に電流が流れなくてもよい。よって、抵抗R1は接地してもよい。実施例5と同じように抵抗R1は強磁性トンネル接合素子MTJ1の高抵抗Rapと低抵抗Rpとの間になるように設定する。また、FETm7およびFETm8は、図23(a)のように、設けてもよいし、図23(b)のように設けなくてもよい。
【実施例7】
【0085】
図24は実施例7に係る記憶回路の回路図である。実施例7においては、実施例2の図5の制御線CTRLにFETm9からm12よりなるインバータ2段の増幅回路70の出力が接続されている。増幅回路70の入力は外部制御線EXT-CTRLが接続されている。制御線CTRLにより多くの記憶回路を同時に制御すると、動作が遅くなってしまう。実施例7によれば、増幅回路70により外部制御線EXT-CTRLの信号を増幅するため、記憶回路におけるストアおよびリストアを高速に行うことができる。
【実施例8】
【0086】
図25は、実施例8に係る記憶回路の回路図である。実施例8においては、n型MOSFETm13が制御線CTRLとグランドとの間に接続され、FETm13のゲートが第2制御線RCLに接続されている。図26は、実施例8に係る記憶回路のタイミングチャートである。ストアの際は、第2制御線RCLのレベルをローレベルとする。FETm13は遮断状態となる。よって、ノードQとQBのどちらかがハイレベルの電位、もう一方がローレベルの電位であるから、強磁性トンネル接合素子MTJ1と強磁性トンネル接合素子MTJ2との間に電流が流れ、双安定回路30のデータが強磁性トンネル接合素子MTJ1とMTJ2にストアされる。このとき、制御線CTRLの電圧はハイレベルとローレベルとの中間となる。リストアの際は、第2制御線RCLを導通状態とする。制御線CTRLはローレベルとなり、実施例2と同様にリストアすることができる。これにより、制御線CTRLの駆動能力によらず、記憶回路におけるストアおよびリストアを高速に行うことができる。
【0087】
図27(a)から図27(d)は、実施例8に係る記憶回路について、実施例2の図17(a)から図17(d)と同じシミュレーションを行った結果を示す図である。なお、シミュレーションに用いたパラメータのうち、強磁性トンネル接合素子の閾値電流ITFおよびITRをそれぞれ15μAおよび-15μAとし、その他のパラメータは実施例2と同じとした。各図では、ノードQのレベルに1.5V、制御線CTRLのレベルに3V、第2制御線RCLに4.5V、スイッチ線STに6V、電源電圧Vsupplyに7.5V、ワード線WLのレベルに9Vを加え表示している。
【0088】
図27(a)において、ノードQがハイレベル、ノードQBがローレベルの状態を強磁性トンネル接合素子にストアする。図27(b)において、ノードQにハイレベル、ノードQBにローレベルがリストアされている。同様に、図27(c)において、ノードQがローレベル、ノードQBがハイレベルの状態を強磁性トンネル接合素子にストアする。図27(d)において、ノードQにローレベル、ノードQBにハイレベルがリストアされている。以上のように、実施例8に係る記憶回路においては、強磁性トンネル接合素子MTJ1およびMTJ2にストアしたデータを、電源再投入後に双安定回路30にリストアできることが確認できた。
【実施例9】
【0089】
図28は、実施例9に係る記憶回路の回路図である。実施例9においては、実施例8に対しFETm7およびm8が設けられていない。その他の構成は実施例8と同じである。図29(a)から図29(d)は、実施例9に係る記憶回路について、実施例8の図27(a)から図27(d)と同じシミュレーションを行った結果を示す図である。なお、シミュレーションに用いたパラメータのうち、強磁性トンネル接合素子の閾値電流ITFおよびITRをそれぞれ6μAおよび-6μAとし、高抵抗値Rapおよび低抵抗値Rpをそれぞれ50kΩおよび25kΩとし、その他のパラメータは実施例2と同じとした。
【0090】
図29(a)において、ノードQがハイレベル、ノードQBがローレベルの状態を強磁性トンネル接合素子にストアする。図29(b)において、ノードQにハイレベル、ノードQBにローレベルがリストアされている。同様に、図29(c)において、ノードQがローレベル、ノードQBがハイレベルの状態を強磁性トンネル接合素子にストアする。図29(d)において、ノードQにローレベル、ノードQBにハイレベルがリストアされている。以上のように、FETm7およびm8を設けない実施例9に係る記憶回路においても、強磁性トンネル接合素子MTJ1およびMTJ2にストアしたデータを、電源再投入後に双安定回路30にリストアできることが確認できた。
【実施例10】
【0091】
図30は実施例10に係る記憶回路の回路図である。実施例10においては、実施例2の図5に対し、相補的なワード線WLおよびWLBが設けられている。ノードQと入出力線DINとの間にはパスゲートm5´、ノードQBと入出力線DINBとの間にはパスゲートm6´が接続されている。パスゲートm5´およびm6´は、n型FETおよびp型FETのソースとドレイン同士を接続した構成である。
【実施例11】
【0092】
図31は実施例11に係る記憶回路の回路図である。実施例11においては、実施例2の図5に対し、強磁性トンネル接合素子MTJ1およびFETm7がスピンFET1に、強磁性トンネル接合素子MTJ2およびFETm8がスピンFET2に、置き換わっている。このように、強磁性トンネル接合素子はスピンFETを用いてもよい。なお、スピンFETは、磁化方向によりコンダクタンスを不揮発的に変更できるトランジスタであり、ゲート等の制御端子によりスイッチング機能も有している。例えば、国際公開第2004/079827パンフレットまたは電子情報通信学会誌 Vol.88. No.7. 2005 PP.541-550に記載されているスピンFETを用いることができる。
【実施例12】
【0093】
図32は実施例12に係る記憶回路の回路図である。実施例12は実施例2に対し、インバータ10および20が電源線VDDとVSSとの間に接続されている。また、強磁性トンネル接合素子MTJ1およびMTJ2の極性が実施例2とは逆である。これにより、ノードQまたはQBから制御線CTRLに電流が流れることにより、強磁性トンネル接合素子MTJ1またはMTJ2は低抵抗Rpとなり、制御線CTRLからノードQまたはQBに電流が流れることにより、強磁性トンネル接合素子MTJ1またはMTJ2は高抵抗Rapとなる。さらに、FETm7およびm8がp型MOSFETである。その他の構成は実施例2の図5と同じである。
【0094】
図33は実施例12のタイミングチャートである。実施例12では、電源の遮断はVSSをハイレベル(VDDのレベル)とすることにより行われる。制御線CTRLのレベルおよびスイッチ線STのレベルは書き込み、スリープおよび読み出しの際はハイレベルである。ストアの際の期間T1において、スイッチ線STおよび制御線CTRLがローレベルとなり、期間T2において、スイッチ線STがローレベル、制御線CTRLがハイレベルとなる。これにより、双安定回路30のデータが強磁性トンネル接合素子MTJ1およびMTJ2にストアされる。リストアの際の期間T3において、スイッチ線STをローレベルとすることにより、強磁性トンネル接合素子MTJ1およびMTJ2のデータが双安定回路30にリストアされる。
【0095】
実施例12において、強磁性トンネル接合素子MTJ1およびMTJ2の極性を実施例2と逆にする理由は以下による。例えば、ノードQをハイレベルにする場合、FETm2およびm4の放電電流に対し、ノードQを制御線CTRLから充電するため、強磁性トンネル接合素子MTJ1は低抵抗Rpであることが好ましい。しかるに、強磁性トンネル接合素子MTJ1が実施例2と同じ極性であると、高抵抗Rapとなってしまうためである。また、FETm7およびm8をpMOSFETとする理由は以下である。リストアの初期段階において、FETm7およびm8のソースおよびドレインはともにハイレベルに近い。このとき、FETm7およびm8がpMOSFETであると、スイッチ線STをローレベルとすることにより、FETm7およびm8を確実に導通状態とすることができる。
【0096】
実施例3から実施例11においても、インバータ10および20を電源線VDDとVSSとの間に接続し、強磁性トンネル接合素子MTJ1またはMTJ2の極性を実施例12と同じとすることもできる。
【0097】
実施例2から実施例12によれば、強磁性トンネル接合素子MTJ1またはMTJ2は、ノードQまたはQBと制御線CTRLとの間に接続されている。強磁性トンネル接合素子MTJ1またはMTJ2は、ノードQまたはQBと制御線CTRLとの間に電流が流れることにより高抵抗となり、反対方向に電流が流れることにより低抵抗となる。これにより、ノードQまたはQBのレベルに応じ制御線CTRLとノードQまたはQBとの間に電流を流すことにより、双安定回路30のデータを強磁性トンネル接合素子にストアすることができる。
【0098】
また、図15および図33のように、データを双安定回路30にストアさせる際に、制御線CTRLは強磁性トンネル接合素子MTJ1またはMTJ2にハイレベルの電圧とローレベルの電圧を交互に印加する。これにより、双安定回路30に記憶されたデータを強磁性トンネル接合素子MTJ1またはMTJ2にストアすることができる。
【0099】
データを強磁性トンネル接合素子MTJ1またはMTJ2から双安定回路30にリストアさせる際に、制御線CTRLは電源遮断方法とその対応回路に応じ、強磁性トンネル接合素子MTJ1またはMTJ2にローレベルまたはハイレバルの電圧を印加する。すなわち、実施例1から実施例11においては、制御線CTRLは、強磁性トンネル接合素子MTJ1またはMTJ2にローレベルの電圧を印加し、実施例12においては、ハイレベルの電圧を印加する。これにより、強磁性トンネル接合素子MTJ1またはMTJ2にストアされたデータを双安定回路30にリストアすることができる。
【0100】
実施例2、実施例4の図21(a)、実施例5の図22(a)、実施例6の図23(a)、実施例7、実施例8、実施例10および実施例12のように、記憶回路は、ノードQまたはQBと強磁性トンネル接合素子MTJ1またはMTJ2との間に接続されたスイッチ(FETm7またはm8に相当する)を有してもよい。このスイッチは、ストアおよびリストアの際に導通し、ストアおよびリストア以外に遮断状態となる。これにより、記憶回路の消費電力を削減することができる。
【0101】
実施例2、実施例3、実施例7から実施例10、実施例12のように、ノードQを第1ノードQ、ノードQBを第2ノードQBとし、第1ノードQと制御線CTRLとの間に接続された強磁性トンネル接合素子MTJ1を第1強磁性トンネル接合素子とし、第2ノードQBと制御線CTRLとの間に接続された強磁性トンネル接合素子MTJ2を第2強磁性トンネル接合素子とすることができる。このように2つの強磁性トンネル接合素子を用いることにより、強磁性トンネル接合素子をノードQおよびQBの一方に接続する場合に比べ、インバータ10および第2強磁性トンネル接合素子MTJ2からなるインバータINV1とインバータ20および第1強磁性トンネル接合素子MTJ1からなるインバータINV2との論理閾値の差を大きくすることができる。よって、動作速度やノイズマージンの観点から有利であり、より安定に動作することができる。
【0102】
実施例2、実施例7、実施例8、実施例10および実施例12のように、記憶回路は、スイッチとして、第1ノードQと第1強磁性トンネル接合素子MTJ1との間に接続され、データのストアおよびリストアの際に導通する第1スイッチ(FETm7に相当する)と、第2ノードQBと第2強磁性トンネル接合素子MTJ2との間に接続された第2スイッチ(FETm8に相当する)と、を含んでいる。第1スイッチおよび第2スイッチは、データをストアおよびリストアする際に導通し、ストアおよびリストア以外の際に遮断状態となる。このように、第1強磁性トンネル接合素子MTJ1および第2強磁性トンネル接合素子MTJ2とノードQおよびQBとの間両方に、第1スイッチおよび第2スイッチを接続することにより、消費電力をより抑制することができる。
【0103】
実施例8および実施例9のように、記憶回路は、制御線CTRLとローレベルの電力線であるグランドとの間に接続された第3スイッチ(FETm13に相当する)を有している。図26のように、第3スイッチは、データをストアする際に遮断状態となり、データをリストアする際に導通する。これにより、ストアの際に、2つの強磁性トンネル接合素子MTJ1およびMTJ2の間を電流が流れるため、実施例7のような増幅回路70を設けなくとも、ストアを高速に行うことができる。なお、インバータ10および20を電源線VDDとVSSとの間に接続し、強磁性トンネル接合素子MTJ1またはMTJ2の極性を実施例12と同じとする場合は、第3スイッチが接続する電力線はハイレベルであり、第3スイッチにMOSFETを用いる場合はp型MOSFETが好ましい。
【0104】
実施例2から実施例12のように、記憶回路は、ノードQまたはQBにデータを入出力するための入出力スイッチ(FETm5もしくはm6またはパスゲートm5´またはパスゲートm6´に相当する)を有している。また、入出力スイッチはワード線WLのレベルに応じ、ノードQまたはQBにデータを入出力する。このように、記憶回路をSRAMメモリのメモリセルとして用いることができる。
【0105】
入出力スイッチは、第1ノードQにデータを入出力するための第1入出力スイッチ(FETm5またはパスゲートm5´に相当する)と、第2ノードQBにデータを入出力するための第2入出力スイッチ(FETm6またはパスゲートm6´に相当する)とを有する。このように、第1ノードQおよび第2ノードQBの両方に入出力スイッチを接続することが好ましい。このように、ノードQまたはQBにデータを入出力するための入出力スイッチは、第1ノードQにデータを入出力するための1つ以上のスイッチと、第2ノードQBにデータを入出力するための1つ以上のスイッチと、を有する構成とすることができる。入出力スイッチを多数のスイッチを接続し構成した場合には、外部読み出しおよび書き込み回路の高速化を図ることができる。
【実施例13】
【0106】
図34は実施例13に係るラッチ回路の回路図である。図34を参照に、実施例13に係るラッチ回路は、図2のDラッチ回路に加え、n型FETm9、m10、強磁性トンネル接合素子MTJ1、MTJ2を有している。ノードQと制御線CTRLとの間にFETm9と強磁性トンネル接合素子MTJ1が接続され、ノードQBと制御線CTRLとの間にFETm10と強磁性トンネル接合素子MTJ2が接続されている。FETm9、m10のゲートはスイッチ線STに接続されている。
【0107】
実施例13に係るラッチ回路の動作について説明する。双安定回路30へのデータの書き込みおよびデータの保持は、従来のDラッチ回路と同じように行われる。すなわち、クロック信号CLKをハイレベルとしパスゲート80を導通状態とすることにより、双安定回路30に入力線DINのデータが書き込まれる。また、クロック信号CLKをローレベルとしパスゲート90を導通状態とすることにより、双安定回路30はデータを保持する。なお、双安定回路30から強磁性トンネル接合素子MTJ1およびMTJ2へのストア動作、および強磁性トンネル接合素子MTJ1およびMTJ2から双安定回路30へのデータのリストア動作以外の際(データの書き込み、出力、保持の際)、スイッチ線STはローレベルとし、FETm9およびm10は遮断状態とすることが好ましい。これにより、ノードQおよびQBと制御線CTRL間の電流を抑制し、消費電力を削減することができる。
【0108】
双安定回路30に記憶されたデータを強磁性トンネル接合素子MTJ1およびMTJ2に不揮発的にストアする方法を説明する。まず、ノードQがハイレベル“H”、ノードQBがローレベル“L”のデータが保持されている場合について説明する。なお、以降の回路図のうち図35、図36および図38において、導通状態のFET等は実線、非導通状態のFET等は破線で示す。図35(a)および図35(b)を参照に、クロック信号CLKがローレベルとなり、双安定回路30にデータが保持される。図35(a)を参照に、スイッチ線STをハイレベルとし制御線CTRLをローレベルとする。ノードQからFETm9を介し制御線CTRLに電流IMTJ1が流れる。電流IMTJ1が閾値電流ITRを越えるように設定しておくと、強磁性トンネル接合素子MTJ1の抵抗は高抵抗Rapとなる。ノードQBはローレベルのため、強磁性トンネル接合素子MTJ2には電流は流れない。図35(b)を参照に、スイッチ線STをハイレベルとし、制御線CTRLをハイレベルとする。制御線CTRLからノードQBに電流IMTJ2が流れる。電流IMTJ2が閾値電流ITFを越えるように設定しておくと、強磁性トンネル接合素子MTJ2の抵抗は低抵抗Rpとなる。ノードQはハイレベルのため、強磁性トンネル接合素子MTJ1には電流は流れない。上記一連の動作が完了すると、強磁性トンネル接合素子MTJ1の抵抗は高抵抗Rapに、強磁性トンネル接合素子MTJ2の抵抗は低抵抗Rpになる。なお、図35(a)および図35(b)のいずれのステップを先に行ってもよい。
【0109】
図36(a)および図36(b)を参照に、ノードQがローレベル、ノードQBがハイレベルのデータが保持されている場合について説明する。図36(a)を参照に、スイッチ線STをハイレベルとし制御線CTRLをローレベルとすると、ノードQBから制御線CTRLに電流IMTJ2が流れるため、強磁性トンネル接合素子MTJ2は高抵抗Rapとなる。ノードQはローレベルのため、強磁性トンネル接合素子MTJ1には電流は流れない。図36(b)を参照に、スイッチ線STをハイレベルとし制御線CTRLをハイレベルとすると、制御線CTRLからノードQに電流IMTJ1が流れるため、強磁性トンネル接合素子MTJ1は低抵抗Rpとなる。ノードQBはハイレベルのため、強磁性トンネル接合素子MTJ2には電流は流れない。上記一連の動作が完了すると、強磁性トンネル接合素子MTJ1の抵抗は低抵抗Rpに、強磁性トンネル接合素子MTJ2の抵抗は高抵抗Rapになる。以上のようにして、双安定回路30のデータを強磁性トンネル接合素子MTJ1およびMTJ2に不揮発的にストアすることができる。
【0110】
電源Vsupplyが遮断され、双安定回路30のデータが消失した場合であっても、強磁性トンネル接合素子MTJ1およびMTJ2の抵抗は不揮発的に保持される。その後、強磁性トンネル接合素子MTJ1およびMTJ2からデータを双安定回路30にリストアする方法を説明する。図37は、双安定回路30へのデータリストアの際の時間に対するノードQおよびQBの電圧を示した図である。図38(a)から図38(c)はそれぞれ図37の時間t1からt3のときのラッチ回路の状態を説明する図である。図38(a)から図38(c)において、ノードQおよびQBには、それぞれ容量CおよびCQBが接続されている。容量CおよびCQBは例えば、配線容量やトランジスタの寄生容量である。
【0111】
図38(a)を参照に、強磁性トンネル接合素子MTJ1およびMTJ2はそれぞれ高抵抗Rapおよび低抵抗Rpである。クロック信号CLKはローレベルとなっており、パスゲート80は遮断状態、パスゲート90は導通状態である。時間t1において、スイッチ線STをハイレベルとする。電源電圧をローレベルからハイレベルに立ち上げる。ノードQおよびQBはローレベルとなっているため、インバータ10、20においては、FETm1、m3を介し、電源VsupplyからノードQおよびQBにそれぞれ電流Im1およびIm3が流れる。強磁性トンネル接合素子MTJ1は高抵抗Rapなため、ノードQからローレベルの制御線CTRLに流れる電流IMTJ1は小さい。強磁性トンネル接合素子MTJ2は低抵抗Rpなため、ノードQBからローレベルの制御線CTRLに流れる電流IMTJ2は大きい。
【0112】
ノードQおよびQBの電圧VおよびVQBは、以下の式で表される。
=∫(Im3-Im4-IMTJ1)dt/C 式6
QB=∫(Im1-Im2-IMTJ2)dt/CQB 式7
また、各電流の大きさの関係は以下である。
m1=Im3>>Im2=Im4 式8
MTJ1<IMTJ2 式9
また、容量CおよびCQBの容量値CおよびCQBは以下である。
=CQB 式10
以上より、ノードQから容量Cを充電する電流はIm3-IMTJ1であり、ノードQBから容量CQBを充電する電流はIm1-IMTJ2である。
よって、
>VQB
となる。
これにより、図37の時間t1と時間t2との間では、電圧VおよびVQBはともに増加するが、VはVQBより大きい。
【0113】
図38(b)を参照に、図37の時間t2において、Vがインバータ10を構成するFETm2の閾値電圧より高くなると、FETm2が導通状態となり、FETm2には電流Im2が流れる。容量CQBを充電する電流は、Im1-IMTJ2-Im2となる。電流Im2が大きくなると、容量CQBから放電され、ノードQBの電圧は0になる。
【0114】
図38(c)を参照に、図37の時間t3において、定常状態となると、Im3=IMTJ1となり、容量Cは充電された状態となり、容量CQBは放電された状態となる。以上により、ノードQはハイレベル、ノードQBはローレベルとなり、強磁性トンネル接合素子MTJ1およびMTJ2から双安定回路30へのデータのリストアが完了する。
【0115】
強磁性トンネル接合素子MTJ1およびMTJ2がそれぞれ低抵抗Rpおよび高抵抗Rapの場合のデータの双安定回路30へのリストアも図37から図38(c)のノードQおよびQBが入れ替わる以外は同様に行うことができる。
【0116】
次に、インバータに着目して強磁性トンネル接合素子MTJ1およびMTJ2から双安定回路30へのデータの復帰について説明する。図39のように、インバータ10と強磁性トンネル接合素子MTJ2からなる回路をインバータINV1、インバータ20と強磁性トンネル接合素子MTJ1からなる回路をインバータINV2、強磁性トンネル接合素子が付加されていないインバータ10または20をインバータINV0とする。
【0117】
図40(a)は、強磁性トンネル接合素子MTJ1が高抵抗Rap、強磁性トンネル接合素子MTJ2が低抵抗Rpの場合のインバータの入出力特性を示した概念図である。強磁性トンネル接合素子が付加されていないインバータINV0に対し、強磁性トンネル接合素子が付加されたインバータINV1、INV2は論理閾値が低くなる。強磁性トンネル接合素子MTJ2が低抵抗RpのインバータINV1は強磁性トンネル接合素子MTJ1が高抵抗RapのインバータINV2に対し論理閾値がさらに低くなる。図40(b)を参照に、強磁性トンネル接合素子MTJ1が低抵抗Rp、強磁性トンネル接合素子MTJ2が高抵抗Rapの場合、インバータINV2はインバータINV1に対し論理閾値が低くなる。
【0118】
図41(a)は、強磁性トンネル接合素子が接続されていないインバータINV0、INV0´からなる双安定回路の特性曲線の概念図である。インバータINV0、INV0´の特性は等しいため、双安定回路30のスイッチ点C´´はV=VQB上にある。VQBが電源電圧Vsp3のときの点A´´とスイッチ点C´´間の特性曲線のループと、Vが電源電圧Vsp3´のときの点B´´と点C´´間の特性曲線のループと、は対称である。
【0119】
図41(b)は、強磁性トンネル接合素子MTJ1が高抵抗Rap、強磁性トンネル接合素子MTJ2が低抵抗Rpの場合の双安定回路30の特性曲線の概念図である。インバータINV1とINV2の入出力特性が非対称なため、双安定回路30のスイッチ点CはV=VQBの直線より上側にある。VQBが電源電圧Vsp1のときの点Aとスイッチ点C間の特性曲線のループは、Vが電源電圧Vsp1´のときの点Bと点C間の特性曲線のループより小さくなる。電源電圧Vsupplyを接地電圧0Vから電圧Vsp1、Vsp1´に立ち上げる過程を考える。このとき、強磁性トンネル接合素子MTJ2に流れる電流IMTJ2は閾値電流ITRを越えないようにする。電源電圧Vsupplyがインバータに使用されているp型MOSFETの閾値電圧の絶対値を少し越えた電圧Vsp5、Vsp5´の場合、インバータINV1およびインバータINV2の特性曲線はINV1´およびINV2´となる。インバータINV2はインバータINV1より閾値電圧が低い。すなわち、インバータINV1、INV2への入力電圧(インバータINV1の場合ノードQの電圧、インバータINV1の場合ノードQBの電圧)が同じ場合、インバータINV2の方が出力ノード(インバータINV1の場合ノードQB、インバータINV1の場合ノードQB)からグランドへ多くの電流が流れる。よって、入力電圧が0Vのときの出力電圧もインバータINV1よりもインバータINV2の方が低くなる。したがって、双安定回路の動的動作点は電源電圧Vsupplyの立ち上げ速度等に依存するものの、静的安定点が常にV=VQBの下側に存在するので、点線矢印の軌跡をたどり点Bに収束する。
【0120】
図41(c)は、強磁性トンネル接合素子MTJ1が低抵抗Rp、強磁性トンネル接合素子MTJ2が高抵抗Rapの場合の双安定回路30の特性曲線の概念図である。双安定回路30のスイッチ点C´はV=VQBの直線より下側にある。VQBが電源電圧Vsp2のときの点A´とスイッチ点C´間の特性曲線のループは、Vが電源電圧Vsp2´のときの点B´と点C´間の特性曲線のループより大きくなる。このとき、強磁性トンネル接合素子MTJ1に流れる電流IMTJ1が閾値電流ITRを越えないように電源電圧Vsupplyを0VからVsp2、Vsp2´に立ち上げる。双安定回路30の動的動作点は、静的安定点が常にV=VQBの上側にあるため、点線矢印の軌跡をたどり点A´に収束する。
【0121】
図41(b)および図41(c)において、電源電圧を立ち上げる際に、動的な動作点がV=VQBとなったとしても、その直前までV=VQBの直線の上側又は下側の特性ループ内にあるため、収束する安定点の方向は変わらず、点Bまたは点A´に収束する。
【0122】
図41(b)または図41(c)において、強磁性トンネル接合素子MTJ1またはMTJ2の電流IMTJ1またはIMTJ2が閾値電流ITRを一度でも越えると、強磁性トンネル接合素子MTJ1およびMTJ2は高抵抗Rapとなる。よって、図41(d)のように、インバータINV1とINV2の論理閾値は同じとなり、スイッチ点C´´´はV=VQB上となる。このため、電源電圧Vsupplyを0Vから電圧Vsp4、Vsp4´に立ち上げた場合、静的安定点は、点A´´´に収束するか点B´´´に収束するか確定しなくなってしまう。以上のように、データを復帰させる際は、電流IMTJ1およびIMTJ2が閾値電流ITRを越えないようにすることが好ましい。
【0123】
図42は、実施例13に係るラッチ回路の制御を示すタイミングチャートである。なお、ハッチ領域はハイレベルかローレベルか定かではないことを示す。図42を参照に、電源電圧Vsupplyが供給され、制御線CTRLおよびスイッチ線STはローレベルである。双安定回路30へのデータの書き込みは、クロック信号CLKをハイレベル、入力線DINをハイレベルまたはローレベルとすることにより行われる。双安定回路30から強磁性トンネル接合素子MTJ1、MTJ2へのデータのストアは、期間T1においてスイッチ線STおよび制御線CTRLをハイレベルとし(図35(b)および図36(b)に相当)、期間T2において、スイッチ線STをハイレベルとし制御線CTRLをローレベルとする(図35(a)および図36(a)に相当)ことにより行われる。
【0124】
その後、電源電圧Vsupplyを0Vとすることにより、ラッチ回路はスリープ状態となる。このとき、ラッチ回路に電流が流れないため、消費電力を抑制することができる。強磁性トンネル接合素子MTJ1およびMTJ2から双安定回路30へのデータのリストアは、期間T3において制御線CTRLをローレベルとしスイッチ線STをハイレベルとしクロック信号CLKをローレベルとしクロック補信号CLKBをハイレベルとした状態で電源電圧Vsupplyを0Vから立ち上げる(図37から図38(c)に相当)ことにより行われる。
【0125】
次に、実施例13に係るラッチ回路のシミュレーションを行った。図43は、シミュレーションに用いた強磁性トンネル接合素子の電流電圧特性を示す図である。閾値電流ITFおよびITRはそれぞれ30μAおよび-30μA、抵抗RapおよびRpはそれぞれ16.7kΩおよび8.33kΩとした。各FETのチャネル長L=0.07μmであり、n型FETのチャネル幅Wn=1.0μm、p型FETのチャネル幅Wp=1.5μmとした。
【0126】
図44(a)から図44(d)は、シミュレーション結果を示すタイミングチャートである。図44(a)は、ノードQがハイレベルのときにストアする際のタイミングチャート、図44(b)は、図44(a)後にリストアする際のタイミングチャートである。図44(c)は、ノードQがローレベルのときにストアする際のタイミングチャート、図44(d)は、図44(c)後にリストアする際のタイミングチャートである。各図では、ノードQのレベルに1.5V、スイッチ線STのレベルに3V、制御線CTRLのレベルに4.5V、電源電圧Vsupplyに6V、クロック補信号CLKBのレベルに7.5V、クロック信号CLKのレベルに9.0Vを加え表示している。ストアの方法、リストアの方法は前述の通りである。
【0127】
図44(a)において、ノードQがハイレベル、ノードQBがローレベルの状態を強磁性トンネル接合素子にストアする。図44(b)において、ノードQにハイレベル、ノードQBにローレベルがリストアされている。同様に、図44(c)において、ノードQがローレベル、ノードQBがハイレベルの状態を強磁性トンネル接合素子にストアする。図44(d)において、ノードQにローレベル、ノードQBにハイレベルがリストアされている。以上のように、実施例13に係るラッチ回路においては、強磁性トンネル接合素子MTJ1およびMTJ2にストアしたデータを、電源再投入後に双安定回路30にリストアできることが確認できた。
【実施例14】
【0128】
図45は、実施例14に係るラッチ回路の回路図である。実施例14においては、実施例13の図3に対し、FETm9およびFETm10が設けられていない。このように、FETm9(第1スイッチ)およびFETm10(第2スイッチ)はなくてもよい。しかしながら、双安定回路30から制御線CTRLに流れる電流を抑制するためには、FETm9およびFETm10を設ける方が好ましい。
【0129】
図46(a)から図46(d)は、実施例14に係るラッチ回路について、実施例13の図44(a)から図44(d)と同じシミュレーションを行った結果を示す図である。なお、各図では、ノードQのレベルに1.5V、制御線CTRLのレベルに3V、電源電圧Vsupplyに4.5V、クロック補信号CLKBのレベルに6V、クロック信号CLKに7.5Vを加え表示している。
【0130】
図46(a)において、ノードQがハイレベル、ノードQBがローレベルの状態を強磁性トンネル接合素子にストアする。図46(b)において、ノードQにハイレベル、ノードQBにローレベルがリストアされている。同様に、図46(c)において、ノードQがローレベル、ノードQBがハイレベルの状態を強磁性トンネル接合素子にストアする。図46(d)において、ノードQにローレベル、ノードQBにハイレベルがリストアされている。以上のように、実施例14に係るラッチ回路においては、強磁性トンネル接合素子MTJ1およびMTJ2にストアしたデータを、電源再投入後に双安定回路30にリストアできることが確認できた。
【0131】
図47(a)は、シミュレーション開始時の強磁性トンネル接合素子MTJ1の抵抗が高抵抗Rapであり強磁性トンネル接合素子MTJ2が低抵抗Rpの場合の双安定回路30のシミュレーション特性曲線を示している。図47(b)は、シミュレーション開始時の強磁性トンネル接合素子MTJ1が低抵抗Rpであり強磁性トンネル接合素子MTJ2が高抵抗Rapの場合の双安定回路30のシミュレーション特性曲線を示している。実線はインバータINV1に相当する曲線、破線はインバータINV2に相当する曲線であり、それぞれの入出力を切り離した状態のインバータ単体でシミュレーションを行っている。矢印は掃印方向を示している。電源電圧Vsupplyが1.0V、0.5Vおよび0.3Vのときの曲線を示している。点線の矢印は、インバータINV1とインバータINV2の入出力を相互に接続性し双安定回路30を構成して、電源電圧を0Vから1.0Vまで立ち上げたとき(図46(b)および図46(d)においてリストアを行ったとき)の動的動作点の軌跡を示している。
【0132】
図47(a)および図47(b)を参照に、電源電圧Vsupplyが0.3V、0.5Vのとき特性曲線は非対称である。これにより、電源電圧Vsupplyが高くなると、図47(a)では動的動作点はノードQがローレベルにノードQBがハイレベルに収束する。図47(b)では動的動作点はノードQがハイレベルにノードQBがローレベルに収束する。電源電圧Vsupplyが1.0V固定のときは図47(a)にあってはインバータINV2の入力電圧、図47(b)にあってはインバータINV1の入力電圧をそれぞれ0Vから1V、1Vから0Vまで掃印すると、強磁性トンネル接合素子MTJ1またはMTJ2を流れる電流IMTJ1またはIMTJ2が閾値電流ITRを越えるため、特性曲線は対称になってしまう。このように、電流IMTJ1またはIMTJ2が閾値電流ITRをリストア動作中に越えないように、電源電圧Vsupply、強磁性トンネル接合素子MTJ1およびMTJ2の抵抗値RpおよびRapなどを設定することが好ましい。
【実施例15】
【0133】
実施例13および実施例14のように、強磁性トンネル接合素子にストアしたデータを双安定回路30のデータにリストアできるのは、図39のインバータINV1とINV2の論理閾値がストアされたデータに応じ逆転するためである(図40(a)および図40(b)参照)。よって、双安定回路30を構成するインバータ10とインバータ20に強磁性トンネル接合素子MTJ1を付加したインバータINV2との論理閾値がストアされたデータに応じ異なるようにすれば、強磁性トンネル接合素子が1つの構成においても、データのリストアが可能となる。以下に、強磁性トンネル接合素子が1つの構成の例を説明する。
【0134】
図48(a)および図48(b)は実施例15に係るラッチ回路の回路図である。実施例15においては、実施例13および実施例14に対し、インバータ20のFETm4´のチャネル幅をインバータ10のFETm3のチャネル幅より狭くしている。また、強磁性トンネル接合素子MTJ2およびFETm10が設けられていない。これにより、強磁性トンネル接合素子MTJ1の抵抗が高抵抗Rapの場合と低抵抗Rpの場合とで、インバータ10の入出力特性とインバータINV2の入出力特性とで、論理閾値が逆転する。よって、実施例13および実施例14と同様に、強磁性トンネル接合素子MTJ1にストアされたデータを双安定回路30にリストアすることができる。FETm9は図48(a)のように、設けてもよいし、図48(b)のように設けなくてもよい。
【実施例16】
【0135】
図49(a)および図49(b)は実施例16に係るラッチ回路の回路図である。実施例16においては、実施例13および実施例14に対し、強磁性トンネル接合素子MTJ2が抵抗R1に置き換わっている。抵抗R1は強磁性トンネル接合素子MTJ1の高抵抗Rapと低抵抗Rpとの間になるように設定する。これにより、強磁性トンネル接合素子MTJ1の抵抗が高抵抗Rapの場合と低抵抗Rpの場合とで、インバータ10に抵抗R1を付加したインバータINV1の入出力特性とインバータINV2の入出力特性とで、論理閾値が逆転する。よって、実施例13および実施例14と同様に、強磁性トンネル接合素子MTJ1にストアされたデータを双安定回路30にリストアすることができる。FETm9およびFETm10は、図49(a)のように、設けてもよいし、図49(b)のように設けなくてもよい。
【実施例17】
【0136】
図50(a)および図50(b)は実施例17に係るラッチ回路の回路図である。実施例17においては、実施例16に対し、抵抗R1が接地されている。双安定回路30のデータを強磁性トンネル接合素子MTJ1にストアするため、制御線CTRLをハイレベルにした場合に抵抗R1に電流が流れなくてもよい。よって、抵抗R1は接地してもよい。実施例16と同じように抵抗R1は強磁性トンネル接合素子MTJ1の高抵抗Rapと低抵抗Rpとの間になるように設定する。また、FETm9およびFETm10は、図50(a)のように、設けてもよいし、図50(b)のように設けなくてもよい。
【実施例18】
【0137】
図51は実施例18に係るラッチ回路の回路図である。実施例18においては、実施例13の図3の制御線CTRLにFETm11からm14よりなるインバータ2段の増幅回路の出力が接続されている。増幅回路70の入力は外部制御線EXT-CTRLが接続されている。制御線CTRLにより多くのラッチ回路を同時に制御すると、動作が遅くなってしまう。実施例18によれば、増幅回路70により外部制御線EXT-CTRLの信号を増幅するため、ラッチ回路におけるストアおよびリストアを高速に行うことができる。
【実施例19】
【0138】
図52は、実施例19に係るラッチ回路の回路図である。実施例19においては、n型MOSFETm15が制御線CTRLとグランドとの間に接続され、FETm15のゲートが第2制御線RCLに接続されている。図53は、実施例19に係るラッチ回路のタイミングチャートである。ストアの際は、第2制御線RCLのレベルをローレベルとする。FETm15は遮断状態となる。よって、ノードQとQBのどちらかがハイレベルの電位、もう一方がローレベルの電位であるから、強磁性トンネル接合素子MTJ1と強磁性トンネル接合素子MTJ2との間に電流が流れ、双安定回路30のデータが強磁性トンネル接合素子MTJ1とMTJ2にストアされる。制御線CTRLのレベルはハイレベルとローレベルとの間となる。リストアの際は、第2制御線RCLを導通状態とする。制御線CTRLはローレベルとなり、実施例13と同様にリストアすることができる。これにより、制御線CTRLの駆動能力によらず、ラッチ回路におけるストアおよびリストアを高速に行うことができる
【0139】
図54(a)から図54(d)は、実施例19に係るラッチ回路について、実施例13の図44(a)から図44(d)と同じシミュレーションを行った結果を示す図である。なお、シミュレーションに用いたパラメータのうち、強磁性トンネル接合素子の高抵抗値Raおよび低抵抗値Rpをそれぞれ6.67kΩおよび3.33kΩとし、その他のパラメータは実施例13と同じとした。各図では、ノードQのレベルに1.5V、第2制御線RCLに3.0V、スイッチ線STに4.5V、電源電圧Vsupplyに6.0V、クロック補信号CLKBのレベルに7.5V、クロック信号CLKのレベルに9.0Vを加え表示している。
【0140】
図54(a)において、ノードQがハイレベル、ノードQBがローレベルの状態を強磁性トンネル接合素子にストアする。図54(b)において、ノードQにハイレベル、ノードQBにローレベルがリストアされている。同様に、図54(c)において、ノードQがローレベル、ノードQBがハイレベルの状態を強磁性トンネル接合素子にストアする。図54(d)において、ノードQにローレベル、ノードQBにハイレベルがリストアされている。以上のように、実施例20に係るラッチ回路においては、強磁性トンネル接合素子MTJ1およびMTJ2にストアしたデータを、電源再投入後に双安定回路30にリストアできることが確認できた。
【実施例20】
【0141】
図55は、実施例20に係るラッチ回路の回路図である。実施例20においては、実施例19に対しFETm9およびm10が設けられていない。その他の構成は実施例19と同じである。図56(a)から図56(d)は、実施例20に係るラッチ回路について、実施例19の図54(a)から図54(d)と同じシミュレーションを行った結果を示す図である。なお、シミュレーションに用いたパラメータのうち、強磁性トンネル接合素子の高抵抗値Rapおよび低抵抗値Rpをそれぞれ10.67kΩおよび5.33kΩとし、その他のパラメータは実施例13と同じとした。
【0142】
図56(a)において、ノードQがハイレベル、ノードQBがローレベルの状態を強磁性トンネル接合素子にストアする。図56(b)において、ノードQにハイレベル、ノードQBにローレベルがリストアされている。同様に、図56(c)において、ノードQがローレベル、ノードQBがハイレベルの状態を強磁性トンネル接合素子にストアする。図56(d)において、ノードQにローレベル、ノードQBにハイレベルがリストアされている。以上のように、FETm9およびm10を設けない実施例20に係るラッチ回路においても、強磁性トンネル接合素子MTJ1およびMTJ2にストアしたデータを、電源再投入後に双安定回路30にリストアできることが確認できた。
【実施例21】
【0143】
図56は実施例21に係るラッチ回路の回路図である。実施例21においては、実施例13の図3に対し、トライステートインバータ21はp型MOSFETm3、m7、n型MOSFETm4およびm8を有している。p型MOSFETm3のドレインとノードQとの間にp型MOSFETm7が接続されている。n型MOSFETm4のドレインとノードQとの間にn型MOSFETm8が接続されている。FETm7およびm8のゲートはそれぞれクロック信号CLKおよびクロック補信号CLKBに接続されている。実施例21においても実施例13と同様の機能を有することができる。
【実施例22】
【0144】
図58は実施例22に係るラッチ回路の回路図である。実施例22においては、実施例13の図3に対し、強磁性トンネル接合素子MTJ1およびFETm9がスピンFET1に、強磁性トンネル接合素子MTJ2およびFETm10がスピンFET2に、置き換わっている。このように、強磁性トンネル接合素子はスピンFETを用いてもよい。なお、スピンFETは、磁化方向によりコンダクタンスを不揮発的に変更できるトランジスタであり、ゲート等の制御端子によりスイッチング機能も有している。例えば、国際公開第2004/079827パンフレットまたは電子情報通信学会誌 Vol.88. No.7. 2005 PP.541-550に記載されているスピンFETを用いることができる。
【実施例23】
【0145】
実施例23はDラッチ回路が複数接続されたマスタスレーブ型フリップフロップ回路の例である。図59は実施例23に係るラッチ回路の回路図である。図2のDラッチ回路100bと実施例13のDラッチ回路100aが接続されている。Dラッチ回路100bのノードQB´がDラッチ回路100aのパスゲート80aに入力する。Dラッチ回路100aと100bとでは、パスゲートに入力するクロック信号CLKおよびクロック補信号CLKBが逆になっている。このように、マスタスレーブ型フリップフロップの後段のDラッチ回路100aに強磁性トンネル接合素子MTJ1およびMTJ2を設け、データを不揮発的にストアすることができる。また、データをリストアすることができる。強磁性トンネル接合素子MTJ1およびMTJ2へのデータのストア、リストア時においては、Dラッチ回路100aのパスゲート80aは実施例13と同様に遮断状態である。このため、Dラッチ回路100bの動作はDラッチ回路100aにおけるデータのストアおよびリストアに影響を及ぼさない。
【実施例24】
【0146】
実施例24は、論理回路を用いて双安定回路を構成する例である。図60を参照に、双安定回路30は、第1論理回路100、第2論理回路110を有している。第1論理回路100は、1以上の入力A1~Anと1以上の出力C1~Cjとを有している。第2論理回路110は、1以上の入力B1~Bmと1以上の出力D1~Dkとを有している。第1論理回路100の出力C1と第2論理回路110の入力B1は第1ノードQに接続されている。第2論理回路110の出力D1と第1論理回路100の入力A1は第2ノードQBに接続されている。第1ノードQには、FETm9を介し第1強磁性トンネル接合素子MTJ1が接続され、第2ノードQBには、FETm10を介し第2強磁性トンネル接合素子MTJ2が接続されている。
【0147】
双安定回路30のデータを強磁性トンネル接合素子MTJ1またはMTJ2にストアする際には記憶すべき相補的なデータがそれぞれ第1論理回路100と第2論理回路110から第1ノードQおよび第2ノードQBに出力される。データを強磁性トンネル接合素子MTJ1またはMTJ2から双安定回路30にリストアする際は、第1論理回路100の入力A2~An(すなわち第2ノードQBに接続された入力A1以外の入力)には第1論理回路100が第1ノードQに第2ノードQBの論理反転を出力するような信号が入力される。第2論理回路110の入力B2~Bm(すなわち第1ノードQに接続された入力B1以外の入力)には第2論理回路110が第2ノードQBに第1ノードQ1の論理反転を出力するような信号が入力されている。
【0148】
このような構成においても、実施例13と同じ効果を得ることができる。例えば、実施例21においては、第1論理回路100は図61(a)の回路に相当し、第2論理回路110は図61(b)の回路に相当する。データのストアおよびリストアの際に、第1論理回路100においては、図61(a)中の入力A1の論理反転が出力C1に出力されるように、入力A2~A4に信号を印加する。第2論理回路110においては、図61(b)のように入力B1の論理反転が出力D1に出力される。このように、実施例21に係るラッチ回路は、実施例24に係るラッチ回路に含まれる。
【0149】
実施例24によれば、論理回路を用いて双安定回路を構成することができる。これにより、Dラッチ回路以外にも、セット、リセット機能を有するラッチ回路やフリップフロップ回路に強磁性トンネル接合素子を用い、不揮発性ラッチ回路および不揮発性フリップフロップ回路を実現することもできる。なお、第1論理回路100および第2論理回路110としてCMOSを用いた例を示したが、抵抗負荷やDモード負荷を用いてもよい。また、実施例13から実施例23の双安定回路30を実施例24ように第1論理回路100および第2論理回路110を用いた双安定回路とすることもできる。
【実施例25】
【0150】
図62は実施例25に係るラッチ回路の回路図である。実施例25は実施例13に対し、インバータ10および20が電源線VDDとVSSとの間に接続されている。また、強磁性トンネル接合素子MTJ1およびMTJ2の極性が実施例13とは逆である。これにより、ノードQまたはQBから制御線CTRLに電流が流れることにより、強磁性トンネル接合素子MTJ1またはMTJ2は低抵抗Rpとなり、制御線CTRLからノードQまたはQBに電流が流れることにより、強磁性トンネル接合素子MTJ1またはMTJ2は高抵抗Rapとなる。さらに、FETm9およびm10がp型MOSFETである。その他の構成は実施例13の図3と同じである。
【0151】
図63は実施例25のタイミングチャートである。実施例25では、電源の遮断はVSSをハイレベル(VDDのレベル)とすることにより行われる。制御線CTRLのレベルおよびスイッチ線STのレベルは書き込みおよびスリープの際はハイレベルである。ストアの際の期間T1において、スイッチ線STおよび制御線CTRLがローレベルとなり、期間T2において、スイッチ線STがローレベル、制御線CTRLがハイレベルとなる。これにより、双安定回路30のデータが強磁性トンネル接合素子MTJ1およびMTJ2にストアされる。リストアの際の期間T3において、スイッチ線STをローレベルとすることにより、強磁性トンネル接合素子MTJ1およびMTJ2のデータが双安定回路30にリストアされる。
【0152】
実施例25において、強磁性トンネル接合素子MTJ1およびMTJ2の極性を実施例13と逆にする理由は以下による。例えば、ノードQをハイレベルにする場合、FETm2およびm4の放電電流に対し、ノードQを制御線CTRLから充電するため、強磁性トンネル接合素子MTJ1は低抵抗Rpであることが好ましい。しかるに、強磁性トンネル接合素子MTJ1が実施例14と同じ極性であると、高抵抗Rapとなってしまうためである。また、FETm9およびm10をpMOSFETとする理由は以下である。リストアの初期段階において、FETm9およびm10のソースおよびドレインはともにハイレベルに近い。このとき、FETm9およびm10がp型FETであると、スイッチ線STをローレベルとすることにより、FETm9およびm10を確実に導通状態とすることができる。
【0153】
実施例14から実施例24においても、インバータ10および20を電源線VDDとVSSとの間に接続し、強磁性トンネル接合素子MTJ1またはMTJ2の極性を実施例25と同じとすることもできる。
【0154】
実施例13から実施例20、実施例22、実施例23および実施例25によれば、ラッチ回路は、双安定回路30に入力線DINからデータを書き込むためのパスゲート80(第1入力スイッチ)と、パスゲート80と相補的に動作し、双安定回路30のデータを保持するためのパスゲート90(第2入力スイッチ)とを有している。また、ラッチ回路は、双安定回路30に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子MTJ1またはMTJ2と、を有し、強磁性トンネル接合素子MTJ1またはMTJ2に不揮発的に記憶されたデータは双安定回路30にリストア可能である。これにより、双安定回路30へのデータの書き込みおよび出力を高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子MTJ1またはMTJ2に不揮発的にストアされたデータを双安定回路30にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前のデータを出力可能となる。
【0155】
強磁性トンネル接合素子MTJ1またはMTJ2は、ノードQまたはQBと制御線CTRLとの間に接続されている。強磁性トンネル接合素子MTJ1またはMTJ2は、ノードQまたはQBと制御線CTRLとの間に電流が流れることにより高抵抗となり、反対方向に電流が流れることにより低抵抗となる。これにより、ノードQまたはQBのレベルに応じ制御線CTRLとノードQまたはQBとの間に電流を流すことにより、双安定回路30のデータを強磁性トンネル接合素子にストアすることができる。
【0156】
また、図42および図53のように、データを双安定回路30にストアさせる際に、制御線CTRLは強磁性トンネル接合素子MTJ1またはMTJ2にハイレベルの電圧を印加し、さらにローレベルの電圧を印加する。これにより、双安定回路30に記憶されたデータを強磁性トンネル接合素子MTJ1またはMTJ2にストアすることができる。
【0157】
データを強磁性トンネル接合素子MTJ1またはMTJ2から双安定回路30にリストアさせる際に、制御線CTRLは電源遮断方法とその対応回路に応じ、強磁性トンネル接合素子MTJ1またはMTJ2にローレベルまたはハイレバルの電圧を印加する。すなわち、実施例13から実施例24においては、制御線CTRLは、強磁性トンネル接合素子MTJ1またはMTJ2にローレベルの電圧を印加し、実施例25においては、ハイレベルの電圧を印加する。これにより、強磁性トンネル接合素子MTJ1またはMTJ2にストアされたデータを双安定回路30にリストアすることができる。
【0158】
実施例13、実施例15の図48(a)、実施例16の図49(a)、実施例17の図50(a)、実施例18、実施例19、実施例21、実施例23から実施例25のように、ラッチ回路は、ノードQまたはQBと強磁性トンネル接合素子MTJ1またはMTJ2との間に接続されたスイッチ(FETm9またはm10に相当する)を有してもよい。このスイッチは、ストアおよびリストアの際に導通し、ストアおよびリストア以外に遮断状態となる。これにより、ラッチ回路の消費電力を削減することができる。
【0159】
実施例13、実施例14、実施例18から実施例21、実施例23から実施例25のように、ノードQを第1ノードQ、ノードQBを第2ノードQBとし、第1ノードQと制御線CTRLとの間に接続された強磁性トンネル接合素子MTJ1を第1強磁性トンネル接合素子とし、第2ノードQBと制御線CTRLとの間に接続された強磁性トンネル接合素子MTJ2を第2強磁性トンネル接合素子とすることができる。このように2つの強磁性トンネル接合素子を用いることにより、強磁性トンネル接合素子をノードQおよびQBの一方に接続する場合に比べ、インバータ10および第2強磁性トンネル接合素子MTJ2からなるインバータINV1とインバータ20および第1強磁性トンネル接合素子MTJ1からなるインバータINV2との論理閾値の差を大きくすることができる。よって、動作速度やノイズマージンの観点から有利であり、より安定に動作することができる。
【0160】
実施例13、実施例18、実施例19、実施例21、実施例23から実施例25のように、ラッチ回路は、スイッチとして、第1ノードQと第1強磁性トンネル接合素子MTJ1との間に接続され、データのストアおよびリストアの際に導通する第1スイッチ(FETm9に相当する)と、第2ノードQBと第2強磁性トンネル接合素子MTJ2との間に接続された第2スイッチ(FETm10に相当する)と、を含んでいる。第1スイッチおよび第2スイッチは、データをストアおよびリストアする際に導通し、ストアおよびリストア以外の際に遮断状態となる。このように、第1強磁性トンネル接合素子MTJ1および第2強磁性トンネル接合素子MTJ2とノードQおよびQBとの間両方に、第1スイッチおよび第2スイッチを接続することにより、消費電力をより抑制することができる。
【0161】
実施例19および実施例20のように、ラッチ回路は、制御線CTRLとローレベルの電力線であるグランドとの間に接続された第3スイッチ(FETm15に相当する)を有している。図53のように、第3スイッチは、データをストアする際に遮断状態となり、データをリストアする際に導通する。これにより、ストアの際に、2つの強磁性トンネル接合素子MTJ1およびMTJ2の間を電流が流れるため、実施例18のような増幅回路70を設けなくとも、ストアを高速に行うことができる。なお、インバータ10および20を電源線VDDとVSSとの間に接続し、強磁性トンネル接合素子MTJ1またはMTJ2の極性を実施例25と同じとする場合は、第3スイッチが接続する電力線はハイレベルであり、第3スイッチにMOSFETを用いる場合はp型MOSFETを用いることが好ましい。
【0162】
実施例23のように、実施例13から実施例22、実施例24および実施例25に係るラッチ回路を用いフリップフロップ回路を構成することもできる。
【0163】
なお、インバータ10および20としてCMOSを用いたインバータの例、トライステートインバータ21の例としてCMOSを用いたトライステートインバータの例を示したが、抵抗負荷やDモード負荷を用いたインバータでもよい。第1入力スイッチおよび第2入力スイッチとしてパスゲートを例に説明したが、導通状態と遮断状態とを切り換えることが可能な素子であればよい。また、第1スイッチおよび第2スイッチとしてFETを例に説明したが、導通状態と遮断状態とを切り換えることが可能な素子であればよい。
【0164】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図21】
20
【図22】
21
【図23】
22
【図24】
23
【図25】
24
【図26】
25
【図27】
26
【図28】
27
【図29】
28
【図30】
29
【図31】
30
【図32】
31
【図33】
32
【図34】
33
【図35】
34
【図36】
35
【図37】
36
【図38】
37
【図39】
38
【図40】
39
【図41】
40
【図42】
41
【図43】
42
【図44】
43
【図45】
44
【図46】
45
【図47】
46
【図48】
47
【図49】
48
【図50】
49
【図51】
50
【図52】
51
【図53】
52
【図54】
53
【図55】
54
【図56】
55
【図57】
56
【図58】
57
【図59】
58
【図60】
59
【図61】
60
【図62】
61
【図63】
62